KR102408621B1 - 커패시터를 포함하는 불휘발성 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 페이지 버퍼의 적어도 하나의 래치는 감지 노드의 전압 레벨을 선택적으로 저장하는 커패시터를 포함한다. 커패시터는 감지 노드의 전압 레벨이 선택적으로 공급되고 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택, 그리고 접지 전압이 공급되고, 셀 스트링들 각각의 제1 높이에 대응하는 제3 높이를 갖고, 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함한다.

Description

커패시터를 포함하는 불휘발성 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLDUING CAPACITOR}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 커패시터를 포함하는 불휘발성 메모리 장치에 관한 것이다.
반도체 제조 기술이 발전하면서, 반도체 메모리의 집적도가 향상되고 있다. 특이, 3차원 구조의 반도체 메모리의 제조 기술이 개발되면서, 반도체 메모리의 집적도가 급격히 향상되고 있다. 3차원 구조의 반도체 메모리는 플래시 메모리, 상 변화 메모리(PRAM), 강유전체 메모리(FRAM), 저항성 메모리(RRAM)와 같은 불휘발성 메모리를 포함한다.
반도체 메모리는 메모리 셀들이 배치되는 코어 영역과 메모리 셀들을 액세스하기 위한 주변 회로들이 배치되는 주변 영역을 포함한다. 메모리 셀들이 3차원 구조로 적층되면서, 코어 영역과 주변 영역의 높이 차이가 증가하고 있다. 코어 영역과 주변 영역의 높이 차이가 증가함에 따라, 주변 영역에서 사용되지 않는 공간이 증가하고 있다.
본 발명의 목적은 메모리 셀들이 3차원 구조로 적층됨에 따라 발생하는 코어 영역과 주변 영역의 높이 차이에 기반한 커패시터를 포함하는 반도체 메모리 및 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 판 위의 제1 영역에 형성되는 메모리 셀 어레이, 그리고 기판 위의 제2 영역에 형성되고, 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함한다. 메모리 셀 어레이는 셀 스트링들을 포함하고, 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함한다. 페이지 버퍼 회로는 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함한다. 페이지 버퍼들 각각은 감지 노드에 연결되는 래치들, 그리고 감지 노드를 비트 라인들 중 대응하는 비트 라인에 선택적으로 연결하는 선택 회로를 포함한다. 래치들 중 적어도 하나의 래치는 감지 노드의 전압 레벨을 선택적으로 저장하도록 구성되는 커패시터를 포함한다. 커패시터는 감지 노드의 전압 레벨이 선택적으로 공급되고 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택, 그리고 접지 전압이 공급되고, 셀 스트링들 각각의 제1 높이에 대응하는 제3 높이를 갖고, 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판 위의 제1 영역에 형성되는 메모리 셀 어레이, 그리고 기판 위의 제2 영역에 형성되고, 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함한다. 메모리 셀 어레이는 셀 스트링들을 포함하고, 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함한다. 페이지 버퍼 회로는 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함한다. 페이지 버퍼들 각각은 감지 노드에 연결되는 래치들, 감지 노드를 비트 라인들 중 대응하는 비트 라인에 선택적으로 연결하는 선택 회로, 그리고 감지 노드에 연결된 커패시터를 포함한다. 커패시터는 감지 노드의 감지 전압이 공급되고 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택, 그리고 접지 전압이 공급되고, 셀 스트링들 각각의 제1 높이에 대응하는 제3 높이를 갖고, 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판 위의 제1 영역에 형성되는 메모리 셀 어레이, 그리고 기판 위의 제2 영역에 형성되고, 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함한다. 메모리 셀 어레이는 셀 스트링들을 포함하고, 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함한다. 페이지 버퍼 회로는 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함한다. 페이지 버퍼들 각각은 감지 노드에 연결되는 래치들, 그리고 감지 노드를 비트 라인들 중 대응하는 비트 라인에 선택적으로 연결하는 선택 회로, 그리고 래치들 중 적어도 하나 또는 감지 노드에 커패시턴스를 제공하는 커패시터를 포함한다. 커패시터는 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택, 그리고 접지 전압이 공급되고, 셀 스트링들 각각의 제1 높이에 대응하는 제3 높이를 갖고, 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함한다.
본 발명의 실시 예들에 따르면, 컨택들에 기반한 커패시터를 포함하는 불휘발성 메모리 장치가 제공된다. 따라서, 증가한 용량을 기반으로 향상된 신뢰성을 제공하는 불휘발성 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 메모리 블록들 중 하나의 메모리 블록의 회로도를 보여준다.
도 3은 도 2의 메모리 블록의 일부의 예를 보여주는 사시 단면도이다.
도 4는 도 1의 페이지 버퍼들 중 하나의 페이지 버퍼의 예를 보여준다.
도 5는 도 1의 페이지 버퍼들 중 하나의 페이지 버퍼의 다른 예를 보여준다.
도 6은 제1 커패시터 또는 제2 커패시터의 예를 보여주는 사시도이다.
도 7은 도 6의 커패시터의 응용 예를 보여준다.
도 8은 도 6의 커패시터의 응용 예를 보여준다.
도 9는 도 8의 커패시터의 응용 예를 보여준다.
도 10은 도 8 및 도 9의 예들이 조합된 응용 예를 보여준다.
도 11은 도 8 내지 도 10의 예들의 응용 예를 보여준다.
도 12는 도 11의 커패시터의 응용 예를 보여준다.
도 13은 도 12의 커패시터의 응용 예를 보여준다.
도 14는 도 12의 커패시터의 응용 예를 보여준다.
도 15는 커패시터가 분산 배치되는 예를 보여준다.
도 16은 도 4 및 도 5가 조합된 페이지 버퍼의 예를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더 회로(120), 페이지 버퍼 회로(130), 데이터 입력 및 출력 회로(140), 그리고 제어 로직 회로(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 적어도 하나의 더미 워드 라인(DWL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(120)에 연결될 수 있다.
각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(130)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(110)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
예시적으로, 각 메모리 블록은 복수의 물리 페이지들을 포함하며, 각 물리 페이지는 복수의 메모리 셀들을 포함할 수 있다. 각 물리 페이지는 프로그램 동작의 단위일 수 있다. 각 물리 페이지의 메모리 셀들은 동시에 프로그램될 수 있다. 각 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다.
각 물리 페이지의 메모리 셀들 각각에 프로그램되는 비트들은 각각 논리 페이지들을 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 첫 번째 비트들은 첫 번째 논리 페이지를 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 K-번째 비트들(K는 양의 정수)은 K-번째 논리 페이지를 형성할 수 있다.
행 디코더 회로(120)는 복수의 접지 선택 라인들(GSL), 복수의 더미 워드 라인들(DWL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더 회로(120)는 제어 로직 회로(150)의 제어에 따라 동작한다.
행 디코더 회로(120)는 외부의 장치(예를 들어, 제어기)로부터 입력 및 출력 채널을 통해 수신되는 어드레스를 디코딩할 수 있다. 행 디코더 회로(120)는 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 더미 워드 라인들(DWL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 회로(130)는 복수의 데이터 라인들(DL)을 통해 데이터 입력 및 출력 회로(140)와 연결된다. 페이지 버퍼 회로(130)는 제어 로직 회로(150)의 제어에 따라 동작한다.
페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)에 각각 대응하는 복수의 페이지 버퍼들(PB1~PBn)(n은 1보다 큰 정수)을 포함한다. 프로그램 동작 시에, 페이지 버퍼들(PB1~PBn)은 데이터 입력 및 출력 회로(140)로부터 쓰기 데이터를 수신할 수 있다.
페이지 버퍼들(PB1~PBn)은 메모리 셀들에 기입될 데이터를 저장하고, 저장된 데이터에 따라 비트 라인들(BL)에 각각 전압들을 인가할 수 있다. 읽기 동작 시에, 페이지 버퍼들(PB1~PBn)은 비트 라인들의 전압들을 감지하고, 감지된 결과를 읽기 데이터로서 저장할 수 있다. 페이지 버퍼들(PB1~PBn)은 읽기 데이터를 데이터 입력 및 출력 회로(140)로 출력할 수 있다.
데이터 입력 및 출력 회로(140)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)와 연결된다. 데이터 입력 및 출력 회로(140)는 페이지 버퍼 회로(130)로부터 전달되는 읽기 데이터를 입력 및 출력 채널을 통해 제어기로 출력하고, 제어기로부터 입력 및 출력 채널을 통해 수신되는 쓰기 데이터를 페이지 버퍼 회로로 전달할 수 있다.
제어 로직 회로(150)는 제어기로부터 입력 및 출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(150)는 제어 신호에 응답하여 입력 및 출력 채널을 통해 수신되는 커맨드를 수신하고, 입력 및 출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(120)로 라우팅할 수 있다.
제어 신호에 응답하여, 제어 로직 회로(150)는 입력 및 출력 채널을 통해 수신되는 데이터를 데이터 입력 및 출력 회로(140)로 라우팅할 수 있다. 제어 로직 회로(150)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKk)의 회로도를 보여준다. 도 3는 도 2의 메모리 블록(BLKk)의 일부(BLKk')의 예를 보여주는 사시 단면도이다. 예시적으로, 도 2의 메모리 블록(BLKk)에서 두 개의 비트 라인들(예를 들어, BL2 및 BL3) 및 두 개의 스트링 선택 라인들과 연관된 구조가 도 3에 도시된다.
도 1 내지 도 3을 참조하면, 기판(101)에 제1방향을 따라 신장되고, 제2방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다. 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인(CSL)을 형성할 수 있다. 예시적으로, 기판(101)은 P 도전형을 갖는 반도체 물질을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 공통 소스 영역(CSR) 상에 공통 소스 라인(CSL)의 도전율을 높이기 위한 도전 물질이 배치될 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(112, 112a)이 기판과 수직한 제3방향을 따라 기판(101) 상에 순차적으로 적층된다. 절연 층들(112, 112a)은 제3방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 절연 층들(112, 112a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적으로, 절연 층들(112, 112a) 중 기판(101)과 접촉하는 절연 층(112a)의 두께(예를 들어, 제3방향에 따른 두께)는 다른 절연 층들(112) 각각의 두께(예를 들어, 제3방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 제1방향과 제2방향을 따라 서로 이격되어 배치되며 제3방향을 따라 절연 층들(112, 112a)을 관통하는 필라들(PL)이 제공된다. 예시적으로, 필라들(PL)은 절연 층들(112, 112a)을 관통하여 기판(101)과 접촉할 수 있다. 필라들(PL) 각각은 내부 물질(114), 채널 막(115), 그리고 제1 절연 막(116)을 포함할 수 있다.
내부 물질(114)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 채널 막(115)은 P 도전형을 갖는 반도체 물질 또는 진성(intrinsic) 반도체 물질을 포함할 수 있다. 제1 절연 막(116)은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막과 같은 하나 또는 그보다 많은 절연 막들(예를 들어 서로 다른 절연막들)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(112, 112a)의 상부 면들과 하부 면들, 그리고 필라들(PL)의 노출된 외부 면들에 제2 절연 막들(117)이 제공된다. 절연 층들(112, 112a) 중 가장 높은 높이에 위치한 절연 물질의 상부 면에 제공되는 제2 절연 막들(117)은 제거될 수 있다.
필라들(PL) 각각에서, 제1 절연 막(116) 및 제2 절연 막(117)은 서로 인접하게 결합된 때에 정보 저장 막을 형성할 수 있다. 예를 들어, 제1 절연 막(116) 및 제2 절연 막(117)은 ONO (Oxide-Nitride-Oxide) 또는 ONA (Oxide-Nitride-Aluminum)을 포함할 수 있다. 제1 절연 막(116) 및 제2 절연 막(117)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 형성할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연 층들(112, 112a) 사이에서, 제2 절연 막들(117)의 노출된 외부 면들에 도전 물질들(CM1~CM13)이 제공된다. 도전 물질들(CM1~CM13)은 금속성 도전 물질을 포함 수 있다. 필라들(PL) 상에 드레인들(118)이 제공된다. 예시적으로, 드레인들(118)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(118)은 필라들(PL)의 채널 막들(115)의 상부 면들과 접촉할 수 있다.
드레인들(118) 상에, 제2방향을 따라 신장되고, 제1방향을 따라 서로 이격된 비트 라인들(BL2, BL3)이 제공된다. 비트 라인들(BL2, BL3)은 드레인들(118)과 연결된다. 예시적으로, 드레인들(118) 및 비트 라인들(예를 들어, BL2, BL3)은 컨택 플러그들을 통해 연결될 수 있다. 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
필라들(PL)은 제1 및 제2 절연 막들(116, 117) 및 도전 물질들(CM1~CM13)과 함께 셀 스트링들(CS)을 형성한다. 필라들(PL) 각각은 제1 및 제2 절연 막들(116, 117), 그리고 인접한 도전 물질들(CM1~CM13)과 함께 하나의 셀 스트링을 구성한다. 제1 도전 물질(CM1)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 접지 선택 트랜지스터들(GST)을 형성할 수 있다. 제1 도전 물질(CM1)은 제1방향을 따라 신장되어 접지 선택 라인(GSL)을 형성할 수 있다.
제2 도전 물질(CM2)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 제1 더미 메모리 셀들(DMC1)을 형성할 수 있다. 제2 도전 물질(CM2)은 제1방향을 따라 신장되어 제1 더미 워드 라인(DWL1)을 형성할 수 있다.
제3 내지 제10 도전 물질들(CM3~CM10)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 제1 내지 제8 메모리 셀들(MC1~MC8)을 각각 형성할 수 있다. 제3 내지 제10 도전 물질들(CM3~CM10)은 제1방향을 따라 신장되어 제1 내지 제8 워드 라인들(WL1~WL8)을 각각 형성할 수 있다.
제11 도전 물질(CM11)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 제2 더미 메모리 셀들(DMC2)을 형성할 수 있다. 제11 도전 물질(CM11)은 제1방향을 따라 신장되어 제2 더미 워드 라인(DWL2)을 형성할 수 있다.
제12 도전 물질들(CM12)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 기판(101)에 인접한 제1 내지 제4 스트링 선택 트랜지스터들(SST)(이하에서, 하부 스트링 선택 트랜지스터들)을 형성할 수 있다. 제12 도전 물질들(CM12)은 제1방향을 따라 신장되어 기판(101)에 가까운 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4)(이하에서, 하부 스트링 선택 라인들)을 형성할 수 있다.
제13 도전 물질들(CM13)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 비트 라인들(BL1~BL4)에 인접한 제1 내지 제4 스트링 선택 트랜지스터들(SST)(이하에서, 상부 스트링 선택 트랜지스터들)을 형성할 수 있다. 제13 도전 물질들(CM13)은 제1방향을 따라 신장되어 비트 라인들(BL1~BL4)에 가까운 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4)(이하에서, 상부 스트링 선택 라인들)을 형성할 수 있다.
제1 내지 제13 도전 물질들(CM1~CM13)이 제3방향을 따라 적층됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 제1 더미 메모리 셀(DMC1), 메모리 셀들(MC1~MC8), 제2 더미 메모리 셀(DMC2), 그리고 스트링 선택 트랜지스터들(SST)이 제3방향을 따라 적층될 수 있다.
필라들(PL) 각각에서 채널 막(115)이 제1 내지 제13 도전 물질들(CM1~CM13)에 의해 공유됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 제1 더미 메모리 셀(DMC1), 메모리 셀들(MC1~MC8), 제2 더미 메모리 셀(DMC2), 그리고 스트링 선택 트랜지스터들(SST)은 제3방향을 따라 직렬 연결될 수 있다.
제1 내지 제11 도전 물질들(CM1~CM11)이 공통으로 연결됨에 따라, 접지 선택 라인(GSL), 제1 더미 워드 라인(DWL1), 제1 내지 제8 워드 라인들(WL1~WL8), 그리고 제2 더미 워드 라인(DWL2)이 셀 스트링들(CS)에서 공통으로 연결되는 것으로 보여질 수 있다.
메모리 셀 어레이(110)의 높이가 높아짐에 따라, 비트 라인들(BL1~BL4)이 형성되는 계층의 높이가 증가하고 있다. 비트 라인들(BL1~BL4)이 형성되는 높이는 불휘발성 메모리 장치(100)의 금속 배선들이 형성되는 높이에 영향을 준다. 예를 들어, 금속 배선들이 형성되는 높이는 비트 라인들(BL1~BL4)이 형성되는 높이와 같거나 그보다 높을 수 있다.
메모리 셀 어레이(110)의 주변 회로(예를 들어, 행 디코더 회로(120) 또는 페이지 버퍼 회로(130))는 메모리 셀 어레이(110)와 같은 적층 구조를 갖지 않는다. 즉, 메모리 셀 어레이(110)의 높이가 높아지면, 주변 회로(예를 들어, 행 디코더 회로(120) 또는 페이지 버퍼 회로(130))의 소자들(예를 들어, 트랜지스터들)과 금속 배선들을 연결하는 컨택들의 높이가 높아진다.
컨택들의 높이가 높아짐에 따라, 컨택들 사이의 용량성 결합이 증가한다. 본 발명은 주변 회로(예를 들어, 행 디코더 회로(120) 또는 페이지 버퍼 회로(130))에서 컨택들 사이의 용량성 결함이 증가함에 따라, 컨택들을 이용하여 커패시터를 형성하고, 그리고 형성된 커패시터를 이용하여 신뢰성을 높이는 불휘발성 메모리 장치를 제공하고자 한다.
도 4는 도 1의 페이지 버퍼들(PB1~PBn) 중 하나의 페이지 버퍼(200)의 예를 보여준다. 도 1 및 도 4를 참조하면, 페이지 버퍼(200)는 데이터 전송 회로(210), 감지 노드(220), 선택 회로(230), 프리차지 회로(240), 그리고 래치 회로들(251~25m)(m은 1보다 큰 양의 정수)을 포함한다.
데이터 전송 회로(210)는 제어 로직 회로(150)의 제어에 따라 동작할 수 있다. 프로그램 동작 시에, 데이터 전송 회로(210)는 데이터 입력 및 출력 회로(140)로부터 전달되는 데이터를 감지 노드(220)로 전달할 수 있다. 읽기 동작 시에, 데이터 전송 회로(210)는 감지 노드(220)에 저장된 데이터를 데이터 입력 및 출력 회로(140)로 전달할 수 있다.
선택 회로(230)는 제어 로직 회로(150)의 제어에 따라 동작할 수 있다. 프로그램 동작 또는 읽기 동작 시에, 선택 회로(230)는 감지 노드(220)를 대응하는 비트 라인(BL)과 연결할 수 있다. 프리차지 회로(240)는 제어 로직 회로(150)의 제어에 따라 동작할 수 있다. 프로그램 동작 또는 읽기 동작 시에, 프리차지 회로(240)는 감지 노드(220) 또는 비트 라인(BL)에 특정한 전압을 인가(또는 충전)할 수 있다.
래치 회로들(251~25m)은 감지 노드(220)에 연결될 수 있다. 래치 회로들(251~25m)은 비트 라인(BL)을 통해 메모리 셀에 기입될 데이터 또는 메모리 셀로부터 읽혀진 데이터를 저장할 수 있다. 래치 회로들(251~25m)은 동일한 구조를 가질 수 있고, 또는 서로 다른 구조들을 가질 수 있다.
예시적으로, 래치 회로들(251~25m) 중 하나의 래치 회로(25m)의 예가 도 4에 상세히 도시되어 있다. 래치 회로(25m)는 제1 내지 제3 트랜지스터들(TR1~TR3), 그리고 제1 커패시터(C1)를 포함할 수 있다. 제1 트랜지스터(TR1)는 감지 노드(220)에 연결되는 제1단 및 제1 커패시터(C1)에 연결되는 제2단을 가질 수 있다. 제1 트랜지스터(TR1)의 게이트에 제1 신호(S1)가 인가될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(TR1)의 제2단과 접지 노드 사이에 연결될 수 있다. 제2 트랜지스터(TR2)는 제3 트랜지스터(TR3)의 제2단에 연결되는 제1단 및 접지 노드에 연결되는 제2단을 가질 수 있다. 제2 트랜지스터(TR2)의 게이트는 제1 트랜지스터(TR1)의 제2단에 연결될 수 있다.
제3 트랜지스터(TR3)는 감지 노드(220)에 연결되는 제1단 및 제2 트랜지스터(TR2)의 제1단에 연결되는 제2단을 가질 수 있다. 제3 트랜지스터(TR3)의 게이트에 제2 신호(S2)가 인가될 수 있다. 예시적으로, 제1 및 제2 신호들(S1, S2)은 제어 로직 회로(150)로부터 인가될 수 있다.
제1 신호(S1)에 의해 제1 트랜지스터(TR1)가 턴-온 되면, 감지 노드(220)의 전압의 레벨(예를 들어, 하이 레벨 또는 로우 레벨)이 제1 커패시터(C1)에 저장될 수 있다. 제1 커패시터(C1)에 저장된 전압에 의해, 제2 트랜지스터(TR2)가 턴-온 또는 턴-오프될 수 있다.
제2 신호(S2)에 의해 제3 트랜지스터(TR3)가 턴-온 되면, 제1 커패시터(C1)에 저장된 전압의 레벨(또는 반전 레벨)(예를 들어, 하이 레벨 또는 로우 레벨)이 감지 노드(220)로 전달될 수 있다. 즉, 제1 커패시터(C1)는 래치 회로(25m)에서 전압 레벨(즉, 데이터)를 저장하는 데에 사용될 수 있다.
위에서 설명된 바와 같이, 메모리 셀 어레이(110)의 높이가 높아짐에 따라 페이지 버퍼(200)의 구성 요소들과 금속 배선들을 연결하는 컨택들의 높이가 높아진다. 본 발명의 실시 예에 따른 페이지 버퍼(200)는 컨택들의 용량성 결합을 이용하여 제1 커패시터(C1)를 형성한다. 따라서, 별도의 커패시터를 제공하거나 또는 제2 트랜지스터(TR2)의 사이즈를 키우지 않고, 래치 회로(25m)의 신뢰성이 향상된다.
도 5는 도 1의 페이지 버퍼들(PB1~PBn) 중 하나의 페이지 버퍼(200)의 다른 예를 보여준다. 도 1 및 도 5를 참조하면, 페이지 버퍼(200')는 데이터 전송 회로(210), 감지 노드(220), 선택 회로(230), 프리차지 회로(240), 그리고 래치 회로들(251~25m)(m은 1보다 큰 양의 정수)을 포함한다.
도 4와 비교하면, 감지 노드(220)와 접지 노드의 사이에 제2 커패시터(C2)가 연결될 수 있다. 제2 커패시터(C2)는 감지 노드(220)의 커패시턴스를 증가시킬 수 있다. 감지 노드(220)의 커패시턴스가 증가되면, 감지 노드(220)의 전압이 잡음에 더 강건해지고 안정될 수 있다. 따라서, 페이지 버퍼(200')의 신뢰성이 향상될 수 있다.
위에서 설명된 바와 같이, 메모리 셀 어레이(110)의 높이가 높아짐에 따라 페이지 버퍼(200)의 구성 요소들과 금속 배선들을 연결하는 컨택들의 높이가 높아진다. 본 발명의 실시 예에 따른 페이지 버퍼(200')는 컨택들의 용량성 결합을 이용하여 제2 커패시터(C2)를 형성한다. 따라서, 별도의 커패시터를 제공하지 않고, 페이지 버퍼(200)의 신뢰성이 향상된다.
도 6은 제1 커패시터(C1) 또는 제2 커패시터(C2)의 예를 보여주는 사시도이다. 도 6을 참조하면, 기판(101) 위에 제1방향을 따라 신장되고, 제2방향을 따라 서로 이격되는 제1 절연 물질(311)과 제2 절연 물질(321)이 제공될 수 있다. 예를 들어, 제1 절연 물질(311) 및 제2 절연 물질(321) 중 적어도 하나는 기판(101)의 안으로 파고드는 트렌치(trenc)의 형태로 제공될 수 있다.
제1 절연 물질(311) 및 제2 절연 물질(321)은 서로 평행하게 배치될 수 있다. 제1 절연 물질(311)의 위에, 제1방향을 따라 신장되는 제1 도전 패턴(312)이 배치될 수 있다. 제2 절연 물질(321)의 위에, 제1방향을 따라 신장되는 제2 도전 패턴(322)이 배치될 수 있다. 제1 및 제2 도전 패턴들(312, 322)은 제2방향을 따라 서로 이격될 수 있다.
제1 및 제2 도전 패턴들(312, 322)은 서로 평행하게 배치될 수 있다. 예를 들어, 제1 및 제2 도전 패턴들(312, 322)은 게이트 패턴들을 포함할 수 있다. 제1 및 제2 도전 패턴들(312, 322)은 폴리실리콘을 포함할 수 있다.
제1 도전 패턴(312)의 위에 제3 도전 패턴(314)이 제공될 수 있다. 제1 및 제3 도전 패턴들(312, 314)은 제1 컨택들(313)을 통해 서로 연결될 수 있다. 제2 도전 패턴(322)의 위에 제4 도전 패턴(324)이 제공될 수 있다. 제2 및 제4 도전 패턴들(322, 324)은 제2 컨택들(323)을 통해 서로 연결될 수 있다.
예를 들어, 제3 및 제4 도전 패턴들(314, 324)은 금속 배선들의 일부로 제공될 수 있다. 메모리 셀 어레이(111, 도 2 및 도 3 참조)의 높이가 증가할수록, 제3 및 제4 도전 패턴들(314, 324)의 높이가 증가하고, 제1 및 제2 컨택들(313, 323)의 높이 또한 증가할 수 있다.
제1 및 제2 컨택들(313, 323)이 바로 인접하게 배치되므로, 제1 및 제2 컨택들(313, 323) 사이에 용량성 결합이 형성된다. 제1 및 제2 컨택들(313, 323)의 높이가 증가하면, 제1 및 제2 컨택들(313, 323)이 대면하는 면적이 증가한다. 즉, 제1 및 제2 컨택들(313, 323) 사이의 용량성 결합이 증가한다. 본 발명의 실시 예에 따른 페이지 버퍼(200 또는 200')는 제1 및 제2 컨택들(313, 323)로 제1 또는 제2 커패시터(C1/C2)를 형성할 수 있다.
예를 들어, 제3 도전 패턴(314)은 제1 트랜지스터(TR1, 도 4 참조)의 제2단 또는 감지 노드(220, 도 5 참조)에 연결될 수 있다. 제4 도전 패턴(324)은 접지 노드에 연결될 수 있다. 예를 들어, 제4 도전 패턴(324)에 접지 전압이 고정적으로 공급될 수 있다.
제4 도전 패턴(324)은 페이지 버퍼 회로(113, 도 1 참조)에 접지 전압을 공급하는 금속 배선들의 일부일 수 있다. 제4 도전 패턴(324)은 접지 전압 및 전원 전압의 안정화를 위하여 접지 전압과 전원 전압의 용량성 결합을 제공하는 데에 사용되는 금속 배선들의 일부일 수 있다.
예시적으로, 도 6에서 제1 내지 제3방향들이 표시되지만, 도 6의 제1 내지 제3방향들은 도 2의 제1 내지 제3방향들과 일치할 수 있고, 다를 수도 있다. 제1 내지 제3방향들은 서로 다른 방향들을 구별하기 위해서 개별 도면들에서 사용되는 것이며, 본 발명의 실시 예들 전체에 걸쳐 동일한 방향들을 가리키는 것으로 한정되지 않는다.
도 7은 도 6의 커패시터(C1/C2)의 응용 예를 보여준다. 도 6과 비교하면, 기판(101)의 위에 확장된 제1 절연 물질(311')이 배치될 수 있다. 확장된 제1 절연 물질(311')의 위에 제1 및 제2 도전 패턴들(312, 322)이 배치될 수 있다. 확장된 제1 절연 물질(311')은 기판(101)의 안으로 파고드는 트렌치의 형태로 제공될 수 있다.
도 8은 도 6의 커패시터(C1/C2)의 응용 예를 보여준다. 도 6과 비교하면, 기판(101)의 위에 제3 절연 물질(331)이 더 배치될 수 있다. 제3 절연 물질(331)은 제1 절연 물질(311)의 측면들 중 제2 절연 물질(321)이 배치된 측면의 반대의 측면에 배치될 수 있다.
제3 절연 물질(331)은 제1방향을 따라 신장될 수 있다. 제3 절연 물질(331)은 제2방향을 따라 제1 절연 물질(311)과 이격될 수 있다. 제3 절연 물질(331)은 기판(101)의 안으로 파고드는 트렌치의 형태로 제공될 수 있다.
제3 절연 물질(331)의 위에 제5 도전 패턴(332)이 배치된다. 제5 도전 패턴(332)은 제1 도전 패턴(312)의 측면들 중 제2 도전 패턴(322)이 배치되는 측면의 반대의 측면에 배치될 수 있다. 제2 도전 패턴(322)은 게이트 패턴을 포함할 수 있다.
제5 도전 패턴(332)의 위에 제6 도전 패턴(334)이 제공될 수 있다. 제6 도전 패턴(334)은 메모리 블록(BLKk, 도 2 참조)의 높이에 대응하는 높이를 가질 수 있다. 제6 도전 패턴(334)은 금속 배선들 중 일부일 수 있다. 제6 도전 패턴(334)은 제3 컨택들(333)을 통해 제5 도전 패턴(332)과 연결될 수 있다.
제3 컨택들(333)은 제1 컨택들(313)의 측면들 중 제2 컨택들(323)이 배치되는 측면의 반대의 측면에 배치될 수 있다. 제2 컨택들(323)이 제1 컨택들(313)과 용량성 결합을 형성하는 것과 마찬가지로, 제3 컨택들(333)은 제1 컨택들(313)과 용량성 결합을 형성할 수 있다.
제3 도전 패턴(314), 제4 도전 패턴(324), 그리고 제6 도전 패턴(334)의 위에, 제2방향으로 신장되는 상부 도전 패턴(343)이 제공될 수 있다. 상부 도전 패턴(343)은 제1 상부 컨택(341)을 통해 제4 도전 패턴(324)에 연결되고, 제2 상부 컨택(342)을 통해 제6 도전 패턴(334)에 연결될 수 있다.
즉, 상부 도전 패턴(343)에 의해, 제1 컨택들(313)과 제2 컨택들(323) 사이의 커패시턴스, 그리고 제1 컨택들(313)과 제3 컨택들(333) 사이의 커패시턴스가 결합될 수 있다. 따라서, 커패시터(C1/C2)의 커패시턴스가 더 증가할 수 있다. 예시적으로, 제1 컨택들(313)에 인접하게 배치된 제2 컨택들(323)은 제1 컨택들(313)에 전자기 쉴드(electromagnetic shield)를 제공할 수 있다.
마찬가지로, 제1 컨택들(313)에 인접하게 배치된 제3 컨택들(333)은 제1 컨택들(313)에 전자기 쉴드를 제공할 수 있다. 따라서, 주변의 다른 컨택 또는 다른 도전 패턴의 전압 변화 또는 환경 잡음이 제1 컨택들(313)로 전달되는 것이 방지되고, 래치 회로(25m, 도 4 참조) 또는 감지 노드(220, 도 5 참조)의 신뢰성이 향상될 수 있다.
예시적으로, 도 7을 참조하여 설명된 바와 같이, 제1 도전 패턴(312), 제2 도전 패턴(322), 그리고 제5 도전 패턴(332)은 확장된 제1 절연 물질(311')의 위에 형성될 수 있다. 확장된 제1 절연 물질(311')은 기판(101)의 안으로 파고드는 트렌치의 형태로 제공될 수 있다.
도 9는 도 8의 커패시터(C1/C2)의 응용 예를 보여준다. 도 8과 비교하면, 제2 컨택들(323) 및 제3 컨택들(333)은 상부 도전 패턴(343)이 아닌 정션(351)을 통해 서로 연결될 수 있다. 구체적으로, 기판(101)에 정션(351)이 형성될 수 있다. 제2 도전 패턴(322)은 제2 절연 물질(321) 없이 정션(351)의 위에 배치될 수 있다. 제2 도전 패턴(322)에 대응하는 정션(351)의 부분에서, 더 높은 도핑 농도를 갖는 깊은 정션(352)이 형성될 수 있다.
제5 도전 패턴(332)은 제3 절연 물질(331) 없이 정션(351)의 위에 배치될 수 있다. 제5 도전 패턴(332)에 대응하는 정션(351)의 부분에서, 더 높은 도핑 농도를 갖는 깊은 정션(353)이 형성될 수 있다. 예를 들어, 제2 도전 패턴(322) 또는 제5 도전 패턴(332)은 게이트 패턴 또는 정션(351)의 위에 형성되는 금속 실리사이드를 포함할 수 있다.
제1 도전 패턴(312)은 제1 절연 물질(311)에 의해 정션(351)과 전기적으로 분리될 수 있다. 따라서, 제1 컨택들(313)은 제2 컨택들(323) 및 제3 컨택들(333)과 커패시터(C1/C2)를 형성할 수 있다.
도 10은 도 8 및 도 9의 예들이 조합된 응용 예를 보여준다. 도 10을 참조하면, 제2 컨택들(323) 및 제3 컨택들(333)은 도 8을 참조하여 설명된 바와 같이 상부 도전 패턴(343)을 통해 전기적으로 연결될 수 있다. 또한, 제2 컨택들(323) 및 제3 컨택들(333)은 도 9를 참조하여 설명된 바와 같이 정션(351)을 통해 전기적으로 연결될 수 있다.
도 11은 도 8 내지 도 10의 예들의 응용 예를 보여준다. 도 11을 참조하면, 제2 컨택들(323) 및 제3 컨택들(333)은 도 8 내지 도 10을 참조하여 설명된 것과 달리 서로 전기적으로 연결되지 않을 수 있다. 제2 컨택들(323) 및 제3 컨택들(333)에 정전압이 공급되면, 제1 컨택들(313)은 제2 컨택들(323)과 용량성 결합을 형성하고, 그리고 제3 컨택들(333)과 용량성 결합을 형성할 수 있다.
용량성 결합들은 제1 컨택들(313)에 중첩되어, 래치 회로(25m, 도 4 참조)의 제1 커패티서(C1)의 커패시턴스 또는 감지 노드(220, 도 5 참조)의 제2 커패시터(C2)의 커패시턴스를 증가시킬 수 있다. 예시적으로, 제2 컨택들(323)에 전원 전압 또는 접지 전압이 고정적으로 공급될 수 있다. 제3 컨택들(333)에 전원 전압 또는 접지 전압이 고정적으로 공급될 수 있다.
제4 도전 패턴(324)은 페이지 버퍼 회로(113, 도 1 참조)에 접지 전압 또는 전원 전압을 공급하는 금속 배선들의 일부일 수 있다. 제4 도전 패턴(324)은 접지 전압 및 전원 전압의 안정화를 위하여 접지 전압과 전원 전압의 용량성 결합을 제공하는 데에 사용되는 금속 배선들의 일부일 수 있다.
제6 도전 패턴(334)은 페이지 버퍼 회로(113, 도 1 참조)에 접지 전압 또는 전원 전압을 공급하는 금속 배선들의 일부일 수 있다. 제6 도전 패턴(334)은 접지 전압 및 전원 전압의 안정화를 위하여 접지 전압과 전원 전압의 용량성 결합을 제공하는 데에 사용되는 금속 배선들의 일부일 수 있다.
도 12는 도 11의 커패시터(C1/C2)의 응용 예를 보여준다. 도 12를 참조하면, 제1 컨택들(313)의 측면들 중 제2 컨택들(323) 및 제3 컨택들(333)이 배치되지 않는 측면들에 제4 컨택(363) 및 제5 컨택(373)이 각각 배치될 수 있다. 더 상세하게는, 제1 절연 물질(311)로부터 제1방향의 반대 방향을 따라 이격된 위치에 제4 절연 물질(361)이 배치될 수 있다.
제4 절연 물질(361)의 위에 제7 도전 패턴(362)이 배치될 수 있다. 제7 도전 패턴(362)은 게이트 패턴을 포함할 수 있다. 제7 도전 패턴(362)의 위에 제8 도전 패턴(364)이 제공될 수 있다. 제8 도전 패턴(364)은 금속 배선들의 일부일 수 있다. 제8 도전 패턴(364)은 제4 컨택(363)을 통해 제7 도전 패턴(362)에 연결될 수 있다.
제1 절연 물질(311)로부터 제1방향을 따라 이격된 위치에 제5 절연 물질(371)이 배치될 수 있다. 제5 절연 물질(371)의 위에 제9 도전 패턴(372)이 배치될 수 있다. 제9 도전 패턴(372)은 게이트 패턴을 포함할 수 있다. 제9 도전 패턴(372)의 위에 제10 도전 패턴(374)이 제공될 수 있다. 제10 도전 패턴(374)은 금속 배선들의 일부일 수 있다. 제10 도전 패턴(374)은 제5 컨택(373)을 통해 제9 도전 패턴(372)에 연결될 수 있다.
제2 컨택들(323)은 제1방향을 따라서 제4 컨택(363)에 대응하는 위치로부터 제5 컨택(373)에 대응하는 위치까지 배치될 수 있다. 제2 컨택들(323)의 배치에 따라, 제2 절연 물질(321), 제2 도전 패턴(322), 그리고 제4 도전 패턴(324)은 제1방향을 따라 제4 컨택(363)에 대응하는 위치로부터 제5 컨택(373)에 대응하는 위치까지 배치될 수 있다.
제3 컨택들(333)은 제1방향을 따라서 제4 컨택(363)에 대응하는 위치로부터 제5 컨택(373)에 대응하는 위치까지 배치될 수 있다. 제3 컨택들(333)의 배치에 따라, 제3 절연 물질(331), 제5 도전 패턴(332), 그리고 제6 도전 패턴(334)은 제1방향을 따라 제4 컨택(363)에 대응하는 위치로부터 제5 컨택(373)에 대응하는 위치까지 배치될 수 있다.
예시적으로, 제4 도전 패턴(324)은 페이지 버퍼 회로(113, 도 1 참조)에 접지 전압 또는 전원 전압을 공급하는 금속 배선들의 일부일 수 있다. 제4 도전 패턴(324)은 접지 전압 및 전원 전압의 안정화를 위하여 접지 전압과 전원 전압의 용량성 결합을 제공하는 데에 사용되는 금속 배선들의 일부일 수 있다.
제6 도전 패턴(334)은 페이지 버퍼 회로(113, 도 1 참조)에 접지 전압 또는 전원 전압을 공급하는 금속 배선들의 일부일 수 있다. 제6 도전 패턴(334)은 접지 전압 및 전원 전압의 안정화를 위하여 접지 전압과 전원 전압의 용량성 결합을 제공하는 데에 사용되는 금속 배선들의 일부일 수 있다.
제2 컨택들(323) 및 제3 컨택들(333)은 제1 컨택들(313)에 대해 제2방향 그리고 제2방향의 반대 방향의 전자기 쉴드를 제공할 수 있다. 제4 컨택(363) 및 제5 컨택(373)은 제1 컨택들(313)에 대해 제1방향 그리고 제1방향의 반대 방향의 전자기 쉴드를 제공할 수 있다. 따라서, 제1 컨택들(313)이 연결되는 래치 회로(25m, 도 4 참조) 또는 감지 노드(220, 도 5 참조)의 신뢰도가 향상된다.
제4 컨택(363) 또는 제5 컨택(373)에 정전압이 고정적으로 공급될 때, 제4 컨택(363) 또는 제5 컨택(373)은 제1 컨택들(313)과 용량성 결합을 제공할 수 있다. 따라서, 제1 커패시터(C1) 또는 제2 커패시터(C2)의 커패시턴스가 향상되고, 래치 회로(25m) 또는 감지 노드(220)의 신뢰도가 향상된다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 제4 도전 패턴(324), 제6 도전 패턴(334), 제8 도전 패턴(364), 그리고 제10 도전 패턴(374) 중 적어도 두 개는 상부 도전 패턴을 통해 전기적으로 연결될 수 있다. 상부 도전 패턴을 통해 연결되는 도전 패턴들에 상부 컨택들이 제공될 수 있다.
예시적으로, 도 9를 참조하여 설명된 바와 같이, 제2 도전 패턴(322), 제5 도전 패턴(332), 제7 도전 패턴(362), 그리고 제9 도전 패턴(372) 중 적어도 두 개는 정션을 통해 전기적으로 연결될 수 있다. 정션을 통해 연결되는 도전 패턴들의 절연 물질들은 제거될 수 있다.
도 13은 도 12의 커패시터(C1/C2)의 응용 예를 보여준다. 도 12와 비교하면, 제1 도전 패턴(312), 제2 도전 패턴(322), 제5 도전 패턴(332), 제7 도전 패턴(362), 그리고 제9 도전 패턴(372)은 확장된 제1 절연 물질(311')의 위에 배치될 수 있다. 확장된 제1 절연 물질(311')은 기판(101)의 안으로 파고드는 트렌치의 형태로 제공될 수 있다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 제4 도전 패턴(324), 제6 도전 패턴(334), 제8 도전 패턴(364), 그리고 제10 도전 패턴(374) 중 적어도 두 개는 상부 도전 패턴을 통해 전기적으로 연결될 수 있다. 상부 도전 패턴을 통해 연결되는 도전 패턴들에 상부 컨택들이 제공될 수 있다.
도 14는 도 12의 커패시터(C1/C2)의 응용 예를 보여준다. 도 14를 참조하면, 제1 컨택들(313)의 사선 방향들에 제6 컨택(383), 제7 컨택(387), 제8 컨택(393), 그리고 제9 컨택(397)이 각각 배치될 수 있다. 더 상세하게는, 제1 절연 물질(311)로부터 제1방향의 반대 방향과 제2방향을 따라 이격된 사선의 위치에 제6 절연 물질(381)이 배치될 수 있다.
제6 절연 물질(381)의 위에 제11 도전 패턴(382)이 배치될 수 있다. 제11 도전 패턴(382)은 게이트 패턴을 포함할 수 있다. 제11 도전 패턴(382)의 위에 제12 도전 패턴(384)이 제공될 수 있다. 제12 도전 패턴(384)은 금속 배선들의 일부일 수 있다. 제12 도전 패턴(384)은 제6 컨택(383)을 통해 제11 도전 패턴(382)에 연결될 수 있다.
제1 절연 물질(311)로부터 제1방향의 반대 방향과 제2방향의 반대 방향을 따라 이격된 사선의 위치에 제7 절연 물질(385)이 배치될 수 있다. 제7 절연 물질(385)의 위에 제13 도전 패턴(386)이 배치될 수 있다. 제13 도전 패턴(386)은 게이트 패턴을 포함할 수 있다. 제13 도전 패턴(386)의 위에 제14 도전 패턴(388)이 제공될 수 있다. 제14 도전 패턴(388)은 금속 배선들의 일부일 수 있다. 제14 도전 패턴(388)은 제7 컨택(387)을 통해 제13 도전 패턴(386)에 연결될 수 있다.
제1 절연 물질(311)로부터 제1방향과 제2방향을 따라 이격된 사선의 위치에 제8 절연 물질(391)이 배치될 수 있다. 제8 절연 물질(391)의 위에 제15 도전 패턴(392)이 배치될 수 있다. 제15 도전 패턴(392)은 게이트 패턴을 포함할 수 있다. 제15 도전 패턴(392)의 위에 제16 도전 패턴(394)이 제공될 수 있다. 제16 도전 패턴(394)은 금속 배선들의 일부일 수 있다. 제16 도전 패턴(394)은 제8 컨택(393)을 통해 제15 도전 패턴(392)에 연결될 수 있다.
제1 절연 물질(311)로부터 제1방향과 제2방향의 반대 방향을 따라 이격된 사선의 위치에 제9 절연 물질(395)이 배치될 수 있다. 제9 절연 물질(395)의 위에 제17 도전 패턴(396)이 배치될 수 있다. 제17 도전 패턴(396)은 게이트 패턴을 포함할 수 있다. 제17 도전 패턴(396)의 위에 제18 도전 패턴(398)이 제공될 수 있다. 제18 도전 패턴(398)은 금속 배선들의 일부일 수 있다. 제18 도전 패턴(398)은 제9 컨택(397)을 통해 제17 도전 패턴(396)에 연결될 수 있다.
제2 컨택들(323)은 제1방향을 따라서 제1 컨택들(313)이 배치되는 영역에 배치될 수 있다. 제3 컨택들(333)은 제1방향을 따라서 제1 컨택(313)이 배치되는 영역에 배치될 수 있다.
예시적으로, 제4 도전 패턴(324) 또는 제6 도전 패턴(334)은 페이지 버퍼 회로(113, 도 1 참조)에 접지 전압 또는 전원 전압을 공급하는 금속 배선들의 일부일 수 있다. 제4 도전 패턴(324) 또는 제6 도전 패턴(334)은 접지 전압 및 전원 전압의 안정화를 위하여 접지 전압과 전원 전압의 용량성 결합을 제공하는 데에 사용되는 금속 배선들의 일부일 수 있다.
제2 컨택들(323) 및 제3 컨택들(333)은 제1 컨택들(313)에 대해 제2방향 그리고 제2방향의 반대 방향의 전자기 쉴드를 제공할 수 있다. 제4 컨택(363) 및 제5 컨택(373)은 제1 컨택들(313)에 대해 제1방향 그리고 제1방향의 반대 방향의 전자기 쉴드를 제공할 수 있다. 제6 내지 제7 컨택들(383, 387, 393, 397)은 제1 컨택들(313)에 대해 제1방향 및 제2방향 사이의 사선 방향들의 전자기 쉴드를 제공할 수 있다. 따라서, 제1 컨택들(313)이 연결되는 래치 회로(25m, 도 4 참조) 또는 감지 노드(220, 도 5 참조)의 신뢰도가 향상된다.
제4 컨택(363), 제5 컨택(373), 제6 컨택(383), 제7 컨택(387), 제8 컨택(393), 또는 제9 컨택(397)에 정전압이 고정적으로 공급될 때, 제4 컨택(363), 제5 컨택(373), 제6 컨택(383), 제7 컨택(387), 제8 컨택(393), 또는 제9 컨택(397)은 제1 컨택들(313)과 용량성 결합을 제공할 수 있다. 따라서, 제1 커패시터(C1) 또는 제2 커패시터(C2)의 커패시턴스가 향상되고, 래치 회로(25m) 또는 감지 노드(220)의 신뢰도가 향상된다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 제4 도전 패턴(324), 제6 도전 패턴(334), 제8 도전 패턴(364), 제10 도전 패턴(374), 제12 도전 패턴(384), 제14 도전 패턴(388), 제16 도전 패턴(394), 그리고 제18 도전 패턴(398) 중 적어도 두 개는 상부 도전 패턴을 통해 전기적으로 연결될 수 있다. 상부 도전 패턴을 통해 연결되는 도전 패턴들에 상부 컨택들이 제공될 수 있다.
예시적으로, 도 9를 참조하여 설명된 바와 같이, 제4 도전 패턴(324), 제6 도전 패턴(334), 제8 도전 패턴(364), 제10 도전 패턴(374), 제12 도전 패턴(384), 제14 도전 패턴(388), 제16 도전 패턴(394), 그리고 제18 도전 패턴(398) 중 적어도 두 개는 정션을 통해 전기적으로 연결될 수 있다. 정션을 통해 연결되는 도전 패턴들의 절연 물질들은 제거될 수 있다.
예시적으로, 도 13을 참조하여 설명된 바와 같이, 제1 도전 패턴(312), 제2 도전 패턴(322), 제5 도전 패턴(332), 제7 도전 패턴(362), 제9 도전 패턴(372), 제11 도전 패턴(382), 제13 도전 패턴(386), 제15 도전 패턴(392), 그리고 제17 도전 패턴(396)은 확장된 제1 절연 물질(311')의 위에 배치될 수 있다. 확장된 제1 절연 물질(311')은 기판(101)의 안으로 파고드는 트렌치의 형태로 제공될 수 있다.
도 15는 커패시터(C1/C2)가 분산 배치되는 예를 보여준다. 도 15를 참조하면, 커패시터(C1/C2)는 복수의 서브 커패시터들(CSUB)이 병렬 연결되는 형태로 구현될 수 있다. 커패시터(C1/C2)의 커패시턴스는 서브 커패시터들(CSUB)의 커패시턴스들의 총 합으로 결정될 수 있다.
서브 커패시터들(CSUB) 각각은 도 6 내지 도 14를 참조하여 설명된 구조들 중 하나를 가질 수 있다. 즉, 도 6 내지 도 14를 참조하여 설명된 구조들이 복수개 배치되고, 배치된 구조들이 병렬 연결되어 커패시터(C1/C2)를 형성할 수 있다. 커패시터(C1/C2)가 복수의 서브 커패시터들(CSUB)로 분산 배치되면, 페이지 버퍼(200 또는 200')의 레이아웃의 제한을 받지 않고 커패시터(C1/C2)의 커패시턴스가 필요한 값으로 확보될 수 있다.
예를 들어, 서브 커패시터들(CSUB) 중 적어도 하나는 페이지 버퍼(200 또는 200')의 레이아웃 내에 포함되고, 서브 커패시터들(CSUB) 중 나머지는 페이지 버퍼(200 또는 200')의 레이아웃 밖에 배치될 수 있다. 다른 예로서, 서브 커패시터들(CSUB)은 페이지 버퍼(200 또는 200')의 레이아웃의 밖에 배치되고, 금속 배선들을 통해 페이지 버퍼(200 또는 200')의 레이아웃의 대응하는 구성 요소에 연결될 수 있다.
도 16은 도 4 및 도 5가 조합된 페이지 버퍼(200'')의 예를 보여준다. 도 1 및 도 16을 참조하면, 페이지 버퍼(200'')는 데이터 전송 회로(210), 감지 노드(220), 선택 회로(230), 프리차지 회로(240), 그리고 래치 회로들(251~25m)(m은 1보다 큰 양의 정수)을 포함한다.
도 4를 참조하여 설명된 바와 같이, 래치 회로(25m)는 제1 내지 제3 트랜지스터들(TR1~TR3), 그리고 제1 커패시터(C1)를 포함할 수 있다. 제2 커패시터(C2)는 감지 노드(220)에 연결될 수 있다. 제1 커패시터(C1)는 래치 회로(25m)의 신뢰성을 향상시킬 수 있다.
제2 커패시터(C2)는 감지 노드(220)가 잡음 및 커플링에 대해 더 강건하게 되도록 할 수 있다. 따라서, 제1 및 제2 커패시터들(C1, C2)에 의해, 페이지 버퍼(200'') 및 페이지 버퍼(200'')를 포함하는 불휘발성 메모리 장치(100, 도 1 참조)의 신뢰성이 향상될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
110: 불휘발성 메모리 장치
111: 메모리 셀 어레이
112: 행 디코더 회로
113: 페이지 버퍼 회로
PB1~PBn: 페이지 버퍼들
114: 데이터 입력 및 출력 회로
115: 제어 로직 회로
101: 기판
311, 321, 331, 361, 371, 381, 385, 391, 395: 절연 물질들
312, 322, 332, 362, 372, 314, 324, 334, 364, 374, 382, 384, 385, 388, 392, 394, 395, 398: 도전 패턴들
313, 323, 333, 363, 373, 383, 387, 393, 397: 컨택들
341, 342: 상부 컨택들
343: 상부 도전 패턴
351: 정션
352, 353: 깊은 정션들

Claims (10)

  1. 기판 위의 제1 영역에 형성되는 메모리 셀 어레이; 그리고
    상기 기판 위의 제2 영역에 형성되고, 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
    상기 메모리 셀 어레이는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함하고,
    상기 페이지 버퍼 회로는 상기 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함하고,
    상기 페이지 버퍼들 각각은:
    감지 노드에 연결되는 래치들; 그리고
    상기 감지 노드를 상기 비트 라인들 중 대응하는 비트 라인에 선택적으로 연결하는 선택 회로를 포함하고,
    상기 래치들 중 적어도 하나의 래치는 상기 감지 노드의 전압 레벨을 선택적으로 저장하도록 구성되는 커패시터를 포함하고,
    상기 커패시터는:
    상기 감지 노드의 상기 전압 레벨이 선택적으로 공급되고 상기 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택; 그리고
    접지 전압이 공급되고, 상기 셀 스트링들 각각의 상기 제1 높이에 대응하는 제3 높이를 갖고, 상기 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 상기 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함하고,
    상기 적어도 하나의 제1 컨택은 둘 이상의 제1 컨택들을 포함하고,
    상기 둘 이상의 제1 컨택들의 상부 면에 상기 둘 이상의 제1 컨택들을 서로 연결하는 도전 패턴이 배치되는 불휘발성 메모리 장치.
  2. 기판 위의 제1 영역에 형성되는 메모리 셀 어레이; 그리고
    상기 기판 위의 제2 영역에 형성되고, 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
    상기 메모리 셀 어레이는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함하고,
    상기 페이지 버퍼 회로는 상기 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함하고,
    상기 페이지 버퍼들 각각은:
    감지 노드에 연결되는 래치들; 그리고
    상기 감지 노드를 상기 비트 라인들 중 대응하는 비트 라인에 선택적으로 연결하는 선택 회로를 포함하고,
    상기 래치들 중 적어도 하나의 래치는 상기 감지 노드의 전압 레벨을 선택적으로 저장하도록 구성되는 커패시터를 포함하고,
    상기 커패시터는:
    상기 감지 노드의 상기 전압 레벨이 선택적으로 공급되고 상기 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택; 그리고
    접지 전압이 공급되고, 상기 셀 스트링들 각각의 상기 제1 높이에 대응하는 제3 높이를 갖고, 상기 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 상기 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함하고,
    상기 적어도 하나의 제1 컨택은 둘 이상의 제1 컨택들을 포함하고,
    상기 둘 이상의 제1 컨택들의 하부 면과 상기 기판의 사이에, 상기 둘 이상의 제1 컨택들을 서로 연결하는 도전 패턴, 그리고 상기 도전 패턴과 상기 기판을 절연하는 절연 물질이 배치되는 불휘발성 메모리 장치.
  3. 기판 위의 제1 영역에 형성되는 메모리 셀 어레이; 그리고
    상기 기판 위의 제2 영역에 형성되고, 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
    상기 메모리 셀 어레이는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함하고,
    상기 페이지 버퍼 회로는 상기 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함하고,
    상기 페이지 버퍼들 각각은:
    감지 노드에 연결되는 래치들; 그리고
    상기 감지 노드를 상기 비트 라인들 중 대응하는 비트 라인에 선택적으로 연결하는 선택 회로를 포함하고,
    상기 래치들 중 적어도 하나의 래치는 상기 감지 노드의 전압 레벨을 선택적으로 저장하도록 구성되는 커패시터를 포함하고,
    상기 커패시터는:
    상기 감지 노드의 상기 전압 레벨이 선택적으로 공급되고 상기 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택; 그리고
    접지 전압이 공급되고, 상기 셀 스트링들 각각의 상기 제1 높이에 대응하는 제3 높이를 갖고, 상기 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 상기 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함하고,
    상기 적어도 하나의 제2 컨택은 둘 이상의 제2 컨택들을 포함하고,
    상기 둘 이상의 제2 컨택들의 상부 면에 상기 둘 이상의 제2 컨택들을 서로 연결하는 도전 패턴이 배치되고,
    상기 둘 이상의 제2 컨택들의 하부 면과 상기 기판의 사이에 상기 둘 이상의 제2 컨택들을 서로 연결하는 도전 패턴, 그리고 상기 도전 패턴과 상기 기판을 절연하는 절연 물질이 배치되는 불휘발성 메모리 장치.
  4. 기판 위의 제1 영역에 형성되는 메모리 셀 어레이; 그리고
    상기 기판 위의 제2 영역에 형성되고, 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
    상기 메모리 셀 어레이는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함하고,
    상기 페이지 버퍼 회로는 상기 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함하고,
    상기 페이지 버퍼들 각각은:
    감지 노드에 연결되는 래치들; 그리고
    상기 감지 노드를 상기 비트 라인들 중 대응하는 비트 라인에 선택적으로 연결하는 선택 회로를 포함하고,
    상기 래치들 중 적어도 하나의 래치는 상기 감지 노드의 전압 레벨을 선택적으로 저장하도록 구성되는 커패시터를 포함하고,
    상기 커패시터는:
    상기 감지 노드의 상기 전압 레벨이 선택적으로 공급되고 상기 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택; 그리고
    접지 전압이 공급되고, 상기 셀 스트링들 각각의 상기 제1 높이에 대응하는 제3 높이를 갖고, 상기 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 상기 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함하고,
    상기 커패시터는:
    상기 적어도 하나의 제1 컨택의 측면들 중 상기 적어도 하나의 제2 컨택이 배치되는 측면과 반대의 측면에 배치되는 적어도 하나의 제3 컨택을 더 포함하는 불휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 적어도 하나의 제1 컨택, 상기 적어도 하나의 제2 컨택, 그리고 상기 적어도 하나의 제3 컨택의 위에서, 상기 적어도 하나의 제2 컨택 및 상기 적어도 하나의 제3 컨택을 서로 연결하는 도전 패턴이 배치되는 불휘발성 메모리 장치.
  6. 제4항에 있어서,
    상기 기판에 상기 적어도 하나의 제2 컨택과 상기 적어도 하나의 제3 컨택을 전기적으로 연결하는 정션이 형성되고,
    상기 적어도 하나의 제1 컨택은 상기 정션 위에 배치되는 절연 물질의 위에 형성되는 불휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 정션에서 상기 적어도 하나의 제2 컨택과 접촉하는 제1부분 그리고 상기 적어도 하나의 제3 컨택과 접촉하는 제2부분에, 상기 정션의 도핑 농도보다 높은 도핑 농도를 갖는 깊은 정션들이 형성되는 불휘발성 메모리 장치.
  8. 기판 위의 제1 영역에 형성되는 메모리 셀 어레이; 그리고
    상기 기판 위의 제2 영역에 형성되고, 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
    상기 메모리 셀 어레이는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함하고,
    상기 페이지 버퍼 회로는 상기 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함하고,
    상기 페이지 버퍼들 각각은:
    감지 노드에 연결되는 래치들;
    상기 감지 노드를 상기 비트 라인들 중 대응하는 비트 라인에 선택적으로 연결하는 선택 회로; 그리고
    상기 감지 노드에 연결된 커패시터를 포함하고,
    상기 커패시터는:
    상기 감지 노드의 감지 전압이 공급되고 상기 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택; 그리고
    접지 전압이 공급되고, 상기 셀 스트링들 각각의 상기 제1 높이에 대응하는 제3 높이를 갖고, 상기 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 상기 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함하고,
    상기 커패시터는:
    상기 적어도 하나의 제1 컨택의 측면들 중 상기 적어도 하나의 제2 컨택이 배치되는 측면과 반대의 측면에 배치되는 적어도 하나의 제3 컨택을 더 포함하는 불휘발성 메모리 장치.
  9. 기판 위의 제1 영역에 형성되는 메모리 셀 어레이; 그리고
    상기 기판 위의 제2 영역에 형성되고, 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
    상기 메모리 셀 어레이는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함하고,
    상기 페이지 버퍼 회로는 상기 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함하고,
    상기 페이지 버퍼들 각각은:
    감지 노드에 연결되는 래치들;
    상기 감지 노드를 상기 비트 라인들 중 대응하는 비트 라인에 선택적으로 연결하는 선택 회로; 그리고
    상기 페이지 버퍼들 각각에 커패시턴스를 제공하는 커패시터를 포함하고,
    상기 커패시터는:
    상기 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택; 그리고
    접지 전압이 공급되고, 상기 셀 스트링들 각각의 상기 제1 높이에 대응하는 제3 높이를 갖고, 상기 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 상기 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함하고,
    상기 적어도 하나의 제1 컨택은 둘 이상의 제1 컨택들을 포함하고,
    상기 둘 이상의 제1 컨택들의 하부 면과 상기 기판의 사이에, 상기 둘 이상의 제1 컨택들을 서로 연결하는 도전 패턴, 그리고 상기 도전 패턴과 상기 기판을 절연하는 절연 물질이 배치되는 불휘발성 메모리 장치.
  10. 삭제
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