JP2013161803A - 半導体記憶装置 - Google Patents

Abstract

【課題】占有面積の増大を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は不揮発性メモリ（セルアレイＣＡ部）と揮発性メモリ（ラッチ回路ＬＤＬ部）とセンスアンプとを有する。ラッチ回路ＬＤＬ部はセルアレイＣＡ部と同様の積層構造を有し、複数のメモリトランジスタを直列接続してなるメモリストリング及びその両端に一端を接続された第１及び第２選択トランジスタを有する。メモリストリングは、半導体層、電荷蓄積層、導電層を有する。半導体層は基板２０に対して垂直方向に延びる。電荷蓄積層４３ｂは柱状半導体層４４の側面を取り囲む。ワード線導電層４１ａ〜４１ｄは、電荷蓄積層を介して柱状半導体層の側面を取り囲む。ラッチ回路ＬＤＬ部のメモリトランジスタのゲートは、所定の固定電位を供給され、メモリ半導体層４４Ａはキャパシタとして機能し、半導体層５３ａとソース線６１とは非接続とされる。
【選択図】図８

Description

本実施の形態は、電気的にデータの書き換えが可能な半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上のため、メモリセルの積層化が期待される。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤフラッシュメモリが提案されている。

しかしながら、現状の積層型ＮＡＮＤフラッシュメモリにおいては、その周辺回路が十分に集積化されていない。

"Multi-stacked G cell/layer Pipe-shaped BiCS Flash Memory", Takashi Maeda et. Al, 2009 Symposium on VLSI Circuits Digest of Technical Papers pp.22-23 "An Embedded DRAM Technology for High-Performance NAND Flash Memories", D. Takashima et. Al, 2011 ISSCC Digest of Technical Papers pp.504-505

本実施の形態は、占有面積の増大を抑制した半導体記憶装置を提供することを目的とする。

一態様に係る半導体記憶装置は、不揮発性メモリ、及び揮発性メモリを有する。不揮発性メモリは、第１メモリユニット、第１ビット線、第１ワード線、制御ゲート線、及び第１ソース線を有する。第１メモリユニットは、電気的に書き換え可能な複数の第１メモリトランジスタを積層構造により直列接続してなる複数の第１メモリストリング及びその両端に一端を接続された第１及び第２選択トランジスタを有する。第１ビット線は、第１選択トランジスタの他端に接続される。第１ワード線は、第１メモリトランジスタのゲートに接続される。制御ゲート線は、第１及び第２選択トランジスタのゲートに接続される。第１ソース線は、第２選択トランジスタの他端に接続される。第１メモリストリングは、第１半導体、第１電荷蓄積層、及び複数の第１導電層を有する。第１半導体層は、基板に対して垂直方向に延びる第１柱状部を含み、第１メモリトランジスタのボディとして機能する。第１電荷蓄積層は、第１柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成される。複数の第１導電層は、第１電荷蓄積層を介して第１柱状部の側面を取り囲むように形成され、第１メモリトランジスタのゲートとして機能する。揮発性メモリは、第２メモリユニット、第２ビット線、第２ワード線、及び第２ソース線を有する。第２メモリユニットは、電気的に書き換え可能な複数の第２メモリトランジスタを積層構造により直列接続してなる複数の第２メモリストリング及びその両端に一端を接続された第３及び第４選択トランジスタを有する。第２ビット線は、第３選択トランジスタの他端に接続される。第２ワード線は、第３選択トランジスタのゲートに接続される。第２ソース線は、第４選択トランジスタの他端側に設けられる。第２メモリストリングは、第２半導体層、第２電荷蓄積層、及び第２導電層を有する。第２半導体層は、基板に対して垂直方向に延びる第２柱状部を含み、第２メモリトランジスタのボディとして機能する。第２電荷蓄積層は、第２柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成される。第２導電層は、第２電荷蓄積層を介して第２柱状部の側面を取り囲むように形成され、第２メモリトランジスタのゲートとして機能する。第２メモリトランジスタのゲートは、所定の固定電位を供給される。第２半導体層はキャパシタとして機能する。第２半導体層と第２ソース線とは非接続とされる。

第１の実施の形態に係る半導体記憶装置の概略構成を示すブロック図である。 第１の実施の形態において揮発性メモリ２をラッチ回路として使用する具体例を示すブロック図である。 第１の実施の形態に係るセルアレイＣＡを示す回路図である。 第１の実施の形態に係る第１センスアンプＳＡ１を示す回路図である。 第１の実施の形態に係るラッチ回路ＬＤＬ、及び第２センスアンプＳＡ２を示す回路図である。 第１の実施の形態に係るラッチ回路ＬＤＬに対する読出動作、及び書込動作を示すタイミングチャートである。 第１の実施の形態に係るセルアレイＣＡ、及びラッチ回路ＬＤＬの斜視図である。 第１の実施の形態に係る半導体記憶装置の断面図である。 図８の領域Ａの等価回路図である。 図８の領域Ｂの等価回路図である。 比較例に係る半導体記憶装置の断面図である。 第２の実施の形態に係るラッチ回路ＬＤＬの断面図である。 第３の実施の形態に係るラッチ回路ＬＤＬの断面図である。 第４の実施の形態に係るラッチ回路ＬＤＬの等価回路図である。

以下、図面を参照して、実施の形態に係る半導体記憶装置について説明する。

［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る半導体記憶装置の概略構成について説明する。第１の実施の形態に係る半導体記憶装置は、図１に示すように、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリ１と、そのビット線ＢＬ方向の両側に配置されたＤＲＡＭ等の揮発性メモリ２とを有する。不揮発性メモリ１と揮発性メモリ２とは、後述するように、同様の三次元積層構造を有し、同一のプロセスで形成される。揮発性メモリ２は、不揮発性メモリ１のデータ書き込み及び読み出しの際に使用されるラッチ回路やページバッファ回路として使用される。この例では、不揮発性メモリ１がＮＡＮＤ型のセルアレイＣＡを構成し、揮発性メモリ２がセルアレイＣＡからのデータの書き込み及び読み出しの際のセンスアンプに接続されるラッチ回路ＬＤＬ，ＵＤＬ，ＳＤＬとして使用される。

図２は、揮発性メモリ２をラッチ回路として使用する具体例を示すブロック図である。この半導体記憶装置は、セルアレイＣＡ、センスアンプユニットＳＵ、ラッチ回路ＸＤＬ、及び選択回路ＳＷを有する。

セルアレイＣＡは、いわゆるＮＡＮＤ型フラッシュメモリであり、データを電気的に記憶する複数のメモリストリングＭＳを有する。一列に並ぶメモリストリングＭＳは、１本のビット線ＢＬを介して１つのセンスアンプユニットＳＵに接続される。メモリストリングＭＳは、直列接続された複数のメモリトランジスタＭＴｒから構成される。

センスアンプユニットＳＵは、バスＤＢＵＳを介してラッチ回路ＸＤＬに接続される。センスアンプユニットＳＵは、第１センスアンプＳＡ１、第２センスアンプＳＡ２、及びラッチ回路ＬＤＬ、ＵＤＬ、ＳＤＬを有する。

第１センスアンプＳＡ１は、ビット線ＢＬを介してメモリストリングＭＳ（メモリトランジスタＭＴｒ）からデータを読み出す。また、第１センスアンプＳＡ１は、書込データに基づきビット線ＢＬの電圧を制御し、メモリトランジスタＭＴｒにデータを書き込む。第２センスアンプＳＡ２は、一対のビット線ＤＢＬ、／ＤＢＬを介してラッチ回路ＬＤＬ、ＵＤＬ、ＳＤＬからデータを読み出し、そのデータをバスＬＢＵＳを介して第１センスアンプＳＡ１に転送する。また、第２センスアンプアンプＳＡ２は、データバスＤＢＵＳを介してラッチ回路ＸＤＬからデータを読み出す。ラッチ回路ＬＤＬ、ＵＤＬ、ＳＤＬは、いわゆるＤＲＡＭ構造を有する。

ラッチ回路ＸＤＬは、データバスＤＢＵＳ、ＸＢＵＳを介して受け付けたデータを記憶する。選択回路ＳＷは、外部信号ＩＯを選択的にラッチ回路ＸＤＬに供給する。

次に、図３を参照して、セルアレイＣＡについて詳しく説明する。セルアレイＣＡは、図３に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含む。なお、以下において、全てのメモリブロックＭＢ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。

各メモリブロックＭＢは、それぞれｎ行２列のマトリクス状に配列されたメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットＭＵ（１、１）〜（２、ｎ）を区別することなく、単にメモリユニットＭＵと記載する場合もある。

メモリユニットＭＵ（１、１）〜（２、ｎ）の一端は、ビット線ＢＬ（１）〜（ｎ）に接続され、メモリユニットＭＵ（１、１）〜（２、ｎ）の他端は、ソース線ＳＬに接続される。ビット線ＢＬ（１）〜（ｎ）は、ロウ方向に所定ピッチをもって、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びる。以下では、全てのビット線ＢＬ（１）・・・ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。

メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。

メモリストリングＭＳは、図３に示すように、直列接続されたメモリトランジスタＭＴｒ１〜８（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜４、ＭＴｒ５〜８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。なお、後述する図７、８に示すように、メモリトランジスタＭＴｒ１〜８は、ロウ方向、カラム方向、及び積層方向（半導体基板に対して垂直方向）に３次元的に配列される。

メモリトランジスタＭＴｒ１〜８は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。

メモリブロックＭＢ（１）〜（ｍ）において、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜８のゲートには、各々、ワード線ＷＬ１〜８が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。

ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。各メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。

ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。

次に、図４を参照して、第１センスアンプＳＡ１について詳しく説明する。図４に示すように、第１センスアンプＳＡ１は、クランプ用トランジスタＣＴ、ｎＭＯＳトランジスタｎＴ１〜ｎＴ７、ｐＭＯＳトランジスタｐＴ１〜ｐＴ４、キャパシタＣＡＰ、及びラッチ回路Ｌａを有する。

クランプ用トランジスタＣＴは、電流経路の一端がビット線ＢＬに接続され、他端がノードＣＯＭ２に接続され、ゲートに電圧ＢＬＣが印加される。クランプ用トランジスタＣＴは、電圧ＢＬＣ及びノードＣＯＭ２の電圧に基づいて決まる電圧をビット線ＢＬに転送する。キャパシタＣＡＰは、センスノードＳＥＮに接続される。電源ノードＮ＿ＶＤＤとセンスノードＳＥＮの間には信号ＨＬＬで駆動されるプリチャージ用のＭＯＳトランジスタｎＴ３が接続される。センスノードＳＥＮとノードＣＯＭ１との間には、信号ＸＸＬで駆動される電荷転送用のＭＯＳトランジスタｎＴ２が接続される。電源ノードＮ＿ＶＤＤとノードＣＯＭ１との間には、電流継続供給用のＭＯＳトランジスタｎＴ１が接続される。ノードＣＯＭ１とノードＣＯＭ２との間には、ラッチ回路Ｌａにラッチされたデータによって駆動されるＭＯＳトランジスタｐＴ２，ｎＴ４が並列に接続される。ノードＣＯＭ２と接地ノードＮ＿ＶＳＳの間には、ＭＯＳトランジスタｐＴ２，ｎＴ４に対してオン／オフが反転した動作をするＭＯＳトランジスタｐＴ１，ｎＴ５が並列に接続される。セット用のトランジスタｎＴ６は、セット信号ＳＥＴに基づいてＬＢＵＳのデータをＣＯＭ１に転送する。

ゲートがセンスノードＳＥＮに接続されたＭＯＳトランジスタｐＴ３、ＭＯＳトランジスタｐＴ３と電源ノードＮ＿ＶＤＤとの間に接続されたストローブ信号ＳＴＢｎで駆動されるＭＯＳトランジスタｐＴ４及びＭＯＳトランジスタｐＴ３と接地ノードＮ＿ＶＳＳとの間に接続されたリセット信号ＲＳＴ＿ＣＯＮで駆動されるＭＯＳトランジスタｎＴ７は、センスノードＳＥＮのレベルを弁別する弁別回路を構成する。この弁別回路の出力がラッチ回路ＬａのノードＩＮＶに入力される。

ラッチ回路Ｌａは、電源ノードＮ＿ＶＤＤ及び接地ノードＮ＿ＶＳＳの間に相補対接続されたＭＯＳトランジスタｐＴ５，ｎＴ９からなるインバータと、同じくＭＯＳトランジスタｐＴ７，ｎＴ１０からなるインバータとをクロスカップルして構成され、互いに逆論理となるノードＩＮＶ，ＬＡＴにデータを保持する。ＭＯＳトランジスタｐＴ５，ｎＴ９には、直列にリセット信号ＲＳＴ＿ＰＣＯ及びストローブ信号ＳＴＢｎでそれぞれ駆動されるＭＯＳトランジスタｐＴ６，ｎＴ８が接続される。

上記の構成において、データの書き込み時には、書き込みデータがラッチ回路Ｌａに与えられる。選択ビット線ＢＬに対応する第１センスアンプＳＡ１ではノードＩＮＶ＝“Ｈ”、ＬＡＴ＝“Ｌ”とされる。よって、ＭＯＳトランジスタｐＴ２、ｎＴ４が非導通状態、ＭＯＳトランジスタｎＴ５、ｐＴ１が導通状態とされ、選択ビット線ＢＬにはＶＳＳ（０Ｖ）が与えられる。非選択ビット線ＢＬに対応する第１センスアンプＳＡ１ではノードＩＮＶ＝“Ｌ”、ＬＡＴ＝“Ｈ”とされる。よって、ＭＯＳトランジスタｎＴ５、ｐＴ１が非導通状態とされ、ＭＯＳトランジスタｎＴ４、ｐＴ２が導通状態とされる。その結果、ＭＯＳトランジスタｎＴ１によって、非選択ビット線ＢＬは電源電圧ＶＤＤまで充電される。

データの読み出し時には、ＭＯＳトランジスタｎＴ１、ＭＯＳトランジスタｐＴ２、ｎＴ４の電流経路、及びノードＣＯＭ１、ＣＯＭ２を介して、ビット線ＢＬは所定電位まで充電される。また、ＭＯＳトランジスタｎＴ３により、キャパシタＣＡＰが充電され、センスノードＳＥＮの電位は電源電圧Ｎ＿ＶＤＤ近くまで上昇する。

ここで、ＭＯＳトランジスタｎＴ２をオン状態にすると、選択メモリトランジスタのデータに応じてビット線ＢＬに電流が流れ、センスノードＳＥＮの電圧を変化させる。したがって、センスノードＳＥＮの電圧を検出することにより、選択メモリトランジスタからデータを読み出すことができる。すなわち、選択メモリトランジスタが導通状態であれば、センスノードＳＥＮの電位は低下し、ＭＯＳトランジスタｐＴ３は導通状態となる。その結果、ノードＩＮＶは“Ｈ”、ノードＬＡＴは“Ｌ”となる。そして、ＭＯＳトランジスタｐＴ１、ｎＴ５が導通状態となり、ビット線ＢＬはＶＳＳ（０Ｖ）に固定される。他方、選択メモリトランジスタが非導通状態であれば、センスノードＳＥＮの電位は低下せず、ＭＯＳトランジスタｐＴ３は非導通状態である。よって、ノードＩＮＶは“Ｌ”、ノードＬＡＴは“Ｈ”を維持する。この場合、ＭＯＳトランジスタｎＴ１，ｐＴ２，ｎＴ４を介してビット線ＢＬへの電流供給を継続する。

次に、図５を参照して、ラッチ回路ＬＤＬ、及び第２センスアンプＳＡ２について詳しく説明する。なお、図５はラッチ回路ＬＤＬのみを示すが、ラッチ回路ＵＤＬ、ＳＤＬもラッチ回路ＬＤＬと同様の構成を有する。

図５に示すように、ラッチ回路ＬＤＬはペアセルを構成するメモリセルＤＣを有する。メモリセルＤＣは、トランジスタＤＴｒ、キャパシタＣ、及び端子ＥＴを含むＤＲＡＭ構造を有する。メモリセルＤＣは、トランジスタＤＴｒを選択的に導通／非導通状態とし、キャパシタＣにデータを書き込み又はキャパシタＣからデータを読み出す。ビット線ＤＢＬに接続されたメモリセルＤＣとビット線／ＤＢＬに接続されたメモリセルＤＣとは、互いに異なるデータを記憶し、同一のワード線ＤＷＬによって駆動される。キャパシタＣの一端はトランジスタＤＴｒを介してビット線ＤＢＬ又は／ＤＢＬに接続され、他端は所定の固定電位を与えられた端子ＥＴに接続される。

図５に示すように、第２センスアンプＳＡ２は、差動アンプＳ／Ａ、イコライザＢＬＥ、カラム選択用のトランジスタＴｒ１、／Ｔｒ１、及びバス選択用のトランジスタＬＢＳＷ、ＤＢＳＷを有する。

差動アンプＳ／Ａは、駆動信号ＳＡＮ、ＳＡＰによって動作し、データに対応したビット線ＤＢＬ、／ＤＢＬの電位差を増幅する。イコライザＢＬＥは、センス動作に先立って、信号ＢＱＬに応じて、ビット線ＤＢＬ、／ＤＢＬを中間電位電圧ＶＢＬに固定する。トランジスタＴｒ１、／Ｔｒ１は、選択カラム線ＣＳＬによって駆動され、ビット線ＤＢＬ、／ＤＢＬの電圧を差動アンプＳ／Ａに転送する。

トランジスタＬＢＳＷ、ＤＢＳＷは、ビット線ＤＢＬとバスＬＢＵＳ，ＤＢＳＵとをそれぞれ接続する。

［動作］
図６を参照して、ラッチ回路ＬＤＬ、ＵＤＬ、ＳＤＬに対する読出動作、及び書込動作について説明する。

先ず、図６（ａ）参照して読出動作について説明する。図６（ａ）に示すように、時刻ｔ１１にて、選択ワード線ＤＷＬの電位が上がると、ビット線対ＤＢＬ、／ＤＢＬの間には、選択ワード線ＤＷＬに繋がるメモリセルＤＣのデータ（“０”又は“１”）に応じた電位差が発生する。図６（ａ）に示すように、ビット線ＤＢＬの電圧は、“１”データの場合に、キャパシタＣからの放電によって上昇する。一方、ビット線ＤＢＬの電圧は、“０”データの場合にキャパシタＣへと充電されるため低下する。次に、時刻ｔ１２にて、選択カラム線ＣＳＬの電圧を上げて差動アンプＳ／Ａによってビット線対ＤＢＬ、／ＤＢＬの間の電位差が（メモリセルＤＣのデータ）が読み出される。この後、時刻ｔ１３にて、選択ワード線ＤＷＬの電位を下げる。

次に、図６（ｂ）を参照して書込動作について説明する。図６（ｂ）に示すように、時刻ｔ２１にて、選択ワード線ＤＷＬの電位が上がると、ビット線対ＤＢＬ、／ＤＢＬの間には、選択ワード線ＤＷＬに繋がるメモリセルＤＣのデータ（“０”又は“１”）に応じた電位差が発生する。次に、時刻ｔ２２にて、選択カラム線ＣＳＬの電圧を上げる。このとき、トランジスタＤＢＳＷを介してＤＢＵＳからビット線ＤＢＬに書き込みデータが転送される。このため、トランジスタＴｒ１，／Ｔｒ１を介してメモリセルＤＣが接続されたビット線対ＤＢＬ、／ＤＢＬに書き込みデータが転送され、メモリセルＤＣにデータを書き込む。図示の例では、メモリセルＤＣのデータを“１”から“０”に書き換える場合を示しており、ビット線ＤＢＬの電圧が“Ｌ”レベルなので、ビット線ＤＢＬに接続されたメモリセルＤＣのキャパシタＣの電荷は放電されてデータが反転する。一方、ビット線／ＤＢＬ側では、メモリセルＤＣのデータが“０”から“１”に書き換えられる。この場合、ビット線／ＤＢＬの電圧により、そのビット線／ＤＢＬに接続されたメモリセルＤＣのキャパシタＣが充電される。この後、時刻ｔ２３にて、選択ワード線ＤＷＬの電位を下げる。

［積層構造］
次に、本実施の形態に係る半導体記憶装置の積層構造について具体的に説明する。図７は、セルアレイＣＡ、及びラッチ回路ＬＤＬの斜視図であり、図８は、セルアレイＣＡ、及びラッチ回路ＬＤＬの断面図である。なお、以下の説明は、ラッチ回路ＬＤＬのみとなるが、ラッチ回路ＵＤＬ、ＳＤＬは、ラッチ回路ＬＤＬと同様の構造を有する。

セルアレイＣＡは、図７及び図８に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０にはバックゲートトランジスタＢＴｒが形成される。メモリ層４０にはメモリトランジスタＭＴｒ１〜８が形成される。選択トランジスタ層５０にはドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒが形成される。配線層６０にはソース線ＳＬ及びビット線ＢＬが形成される。

バックゲート層３０は、図７及び図８に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて形成され、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成される。

また、バックゲート層３０は、図８に示すように、メモリゲート絶縁層３２、及び半導体層３３を有する。半導体層３３はバックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。

メモリゲート絶縁層３２は、バックゲート導電層３１の側面に接する。半導体層３３は、バックゲート導電層３１と共にメモリゲート絶縁層３２を挟む。すなわち、バックゲート導電層３１は、メモリゲート絶縁層３２を介して半導体層３３の側面及び下面を取り囲む。

半導体層３３はバックゲートトランジスタＢＴｒのボディ（チャネル）として機能し、バックゲート導電層３１を掘り込むように形成される。半導体層３３は、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて、上面からみてカラム方向を長手方向とする略矩形状に形成され、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。

メモリ層４０は、図７及び図８に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４，ＷＬ５及びメモリトランジスタＭＴｒ４，ＭＴｒ５のゲートとして機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜３，ＷＬ６〜８及びメモリトランジスタＭＴｒ１〜３，ＭＴｒ６〜８のゲートとして機能する。

ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて、カラム方向にピッチをもってロウ方向を長手方向として延びるように形成される。

メモリ層４０は、図８に示すように、メモリゲート絶縁層４３、及び柱状半導体層４４を有する。柱状半導体層４４は、メモリトランジスタＭＴｒ１〜８のボディ（チャネル）として機能する。

メモリゲート絶縁層４３は、柱状半導体層４４とワード線導電層４１ａ〜４１ｄの間に、上述したメモリゲート絶縁層３２と連続して一体に形成される。メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側から柱状半導体層４４側へと、それぞれ所定の厚みを持ったブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。ブロック絶縁層４３ａ及びトンネル絶縁層４３ｃは、例えば酸化シリコン（ＳｉＯ_２）にて構成される。電荷蓄積層４３ｂは、例えば窒化シリコン（ＳｉＮ）にて構成される。

柱状半導体層４４は、ワード線導電層４１ａ〜４１ｄを貫通する。すなわち、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４の側面を取り囲む。柱状半導体層４４は、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４は、上述した半導体層３３と連続的に一体形成され、半導体層３３のカラム方向の端部近傍に整合する。柱状半導体層４４は、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

上記バックゲート層３０、及びメモリ層４０において、一対の柱状半導体層４４、及びその下端を連結する半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４Ａを構成する。メモリ半導体層４４Ａは、ロウ方向からみてＵ字状に形成される。

選択トランジスタ層５０は、図７及び図８に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。

ソース側導電層５１ａは、メモリ半導体層４４Ａを構成する一方の柱状半導体層４４の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４Ａを構成する他方の柱状半導体層４４の上層に形成される。複数のソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。

選択トランジスタ層５０は、図８に示すように、ソース側ゲート絶縁層５２ａ、ソース側柱状半導体層５３ａ、ドレイン側ゲート絶縁層５２ｂ、及びドレイン側柱状半導体層５３ｂを有する。ソース側柱状半導体層５３ａはソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５３ｂはドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。

ソース側ゲート絶縁層５２ａは、例えば酸化シリコン（ＳｉＯ_２）にて、ソース側導電層５１ａの側面に接するように形成される。

ソース側柱状半導体層５３ａは、ソース側導電層５１ａと共にソース側ゲート絶縁層５２ａを挟む。ソース側柱状半導体層５３ａはソース側導電層５１ａを貫通する。すなわち、ソース側導電層５１ａは、ソース側ゲート絶縁層５２ａを介してソース側柱状半導体層５３ａの側面を取り囲む。ソース側柱状半導体層５３ａは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して垂直方向に延びる柱状に形成される。ソース側柱状半導体層５３ａは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

ドレイン側ゲート絶縁層５２ｂは、例えば酸化シリコン（ＳｉＯ_２）にて、ドレイン側導電層５１ｂの側面に接するように形成される。

ドレイン側柱状半導体層５３ｂは、ドレイン側導電層５１ｂと共にドレイン側ゲート絶縁層５２ｂを挟む。ドレイン側柱状半導体層５３ｂは、ドレイン側導電層５１ｂを貫通する。すなわち、ドレイン側導電層５１ｂは、ドレイン側ゲート絶縁層５２ｂを介してドレイン側柱状半導体層５３ｂの側面を取り囲む。ドレイン側柱状半導体層５３ｂは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して垂直方向に延びる柱状に形成される。ドレイン側柱状半導体層５３ｂは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１はソース線ＳＬとして機能する。ビット線層６２はビット線ＢＬとして機能する。

ソース線層６１は、ソース側柱状半導体層５３ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５３ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えばタングステン等の金属にて構成される。

次に、ラッチ回路ＬＤＬについて説明する。ラッチ回路ＬＤＬは、図７及び図８に示すように、セルアレイＣＡと同様の積層構造を有する。すなわち、ラッチ回路ＬＤＬは、セルアレイＣＡと同様に、バックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。ラッチ回路ＬＤＬは、図１に示すように、セルアレイＣＡにビット線ＢＬの伸びる方向に隣接させて形成される。ラッチ回路ＬＤＬに接続されるビット線ＤＢＬ、／ＤＢＬは、セルアレイＣＡのビット線ＢＬと同一ピッチである。

なお、ラッチ回路ＬＤＬ内のバックゲート導電層３１は、セルアレイＣＡ内のバックゲート導電層３１と同層に形成される。ラッチ回路ＬＤＬ内のワード線導電層４１ａ〜４１ｄは、セルアレイＣＡ内のワード線導電層４１ａ〜４１ｄと同層に形成される。ラッチ回路ＬＤＬ内のソース側導電層５１ａ及びドレイン側導電層５１ｂは、セルアレイＣＡ内のソース側導電層５１ａ及びドレイン側導電層５１ｂと同層に形成される。

第１、第２センスアンプＳＡ１、ＳＡ２は、図８に示すように、ラッチ回路ＬＤＬの下層に位置し、半導体基板２０上に形成される。第１、第２センスアンプＳＡ１、ＳＡ２は、各々、積層方向に延びるコンタクト８１を介してビット線層６２と電気的に接続される。

第１、第２センスアンプＳＡ１、ＳＡ２は、各々、一対の拡散層８２、ゲート絶縁層８３、及び導電層８４を有する。一対の拡散層８２は、各々、半導体基板２０の表面に形成され、トランジスタのソース・ドレインとして機能する。一対の拡散層８２の一方は、プラグ層８５及び配線層８６を介してコンタクト８１に接続される。ゲート絶縁層８３は、各々、一対の拡散層８２を跨ぐように半導体基板２０上に形成される。導電層８４は、ゲート絶縁層８３上に形成され、トランジスタのゲートとして機能する。

上記積層構造により、図８に示すセルアレイＣＡの領域Ａは、図９に示すメモリユニットＭＵ（メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ）として機能する。図９に示すように、メモリストリングＭＳは、ロウ方向からみてＵ字状に曲がる。各種トランジスタＭＴｒ１〜８、ＢＴｒ、ＳＳＴｒ、ＳＤＴｒのゲートに印加される電圧は、各々独立に制御される。これにより、各種トランジスタＭＴｒ１〜８、ＢＴｒ、ＳＳＴｒ、ＳＤＴｒは導通状態又は非導通状態とされ、メモリトランジスタＭＴｒ１〜８に対してデータの書込、読出、消去が実行される。

また、上記積層構造により、図８に示すラッチ回路ＬＤＬの領域Ｂは、図１０（ａ）に示すメモリユニットＭＵとして機能し得る。しかしながら、ラッチ回路ＬＤＬにおいて、メモリトランジスタＭＴｒ１〜８のゲート、バックゲートトランジスタＢＴｒのゲートには固定電位ＶＰＬが供給される。固定電位ＶＰＬとしては、メモリトランジスタＭＴｒ１をオン状態にする電圧が、チャネル容量を増加させ得るという点で望ましい。そして、ソース側選択トランジスタＳＤＴｒは、ゲート電圧により常に非導通状態（ＯＦＦ）に制御され、ソース側柱状半導体層５３ａとソース線層６１は電気的に非接続となる。これら制御により、図８に示すラッチ回路ＬＤＬの領域Ｂは、図１０（ｂ）に示すメモリセルＤＣ（ＤＲＡＭ）として機能する。すなわち、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜８、バックゲートトランジスタＢＴｒ）のボディは、図１０（ｂ）に示すようにメモリセルＤＣのキャパシタＣとして機能する。メモリトランジスタＭＴｒ１〜８、バックゲートトランジスタＢＴｒのゲートは、キャパシタＣの一端に固定電位を供給する端子ＥＴとして機能する。ドレイン側選択トランジスタＳＤＴｒは、メモリセルＤＣの動作に応じて導通／非導通状態に制御されるトランジスタＤＴｒとして機能し、ドレイン側選択ゲート線ＳＧＤは、ワード線ＤＷＬとして機能する。ビット線ＢＬは、ビット線ＤＢＬ（又は／ＤＢＬ）として機能する。

また、図８に示したラッチ回路ＬＤＬの積層構造は、以下のように機能する。すなわち、ラッチ回路ＬＤＬにおいて、ドレイン側柱状半導体層５３ｂは、トランジスタＤＴｒのボディとして機能する。ドレイン側導電層５１ｂは、トランジスタＤＴｒのゲート、及びワード線ＤＷＬとして機能する。メモリ半導体層４４Ａは、キャパシタＣとして機能する。バックゲート導電層３１、ワード線導電層４１ａ〜４１ｄは、キャパシタＣの一端に接続された端子ＥＴとして機能する。

次に、図１１を参照して、比較例と本実施の形態とを比較する。図１１は、比較例に係る半導体記憶装置の断面図である。図１１に示すように、比較例において、第１、第２センスアンプＳＡ１、ＳＡ２、及びラッチ回路ＬＤＬは、セルアレイＣＡの下層に位置する。比較例に係るラッチ回路ＬＤＬにおいて、メモリセルＤＣのトランジスタＤＴｒは、半導体基板２０上にチャネルを有する。メモリセルＤＣのキャパシタＣは、一般的なトレンチ構造、又はスタック構造を有する（図示略）。

上記のような比較例に対し、本実施の形態のラッチ回路ＬＤＬによれば、メモリセルＤＣのキャパシタＣを、積層方向に延びるメモリ半導体層４４Ａにて構成することができる。これにより、比較例と比べてセルアレイＣＡのメモリセルピッチが微小になっても、十分な容量を確保することができる。すなわち、第１の実施の形態に係るラッチ回路ＬＤＬは、半導体基板２０内にラッチ回路ＬＤＬ，ＵＤＬ，ＳＤＬを形成する比較例よりも遙かに占有面積を縮小化でき、且つ実行面積を増大することができる。

また、本実施の形態において、ラッチ回路ＬＤＬは、セルアレイＣＡと同層に位置し、第１、第２センスアンプＳＡ１、ＳＡ２は、ラッチ回路ＬＤＬ，ＵＤＬ，ＳＤＬの下層に位置する。これにより、第１の実施の形態は、比較例よりもセルアレイＣＡの下層にスペースを確保でき、そのスペースに他の回路を配置できる。また、セルアレイＣＡとラッチ回路ＬＤＬ，ＵＤＬ，ＳＤＬとは、同一のプロセスで形成することができる。

［第２の実施の形態］
次に、図１２を参照して、第２の実施の形態に係る半導体記憶装置を説明する。図１２は、ラッチ回路ＬＤＬの積層構造のみを示す。なお、第２の実施の形態において、セルアレイＣＡの積層構造は第１の実施の形態と同様である。

図１２に示すように、第２の実施の形態に係るラッチ回路ＬＤＬは、ワード線導電層４１ａ〜４１ｄの代わりに、１層のワード線導電層４１を有する。ワード線導電層４１は、セルアレイＣＡ内のワード線導電層４１ａの下端の位置からワード線導電層４１ｄの上端の位置まで連続的に形成される。

上記のワード線導電層４１は、ワード線導電層４１ａ〜４１ｄよりもメモリ半導体層４４Ａとの間の容量を大きくできる。これにより、第２の実施の形態は、第１の実施の形態よりもメモリセルＤＣのデータリテンションを向上させる。また、第２の実施の形態は、第１の実施の形態よりも製造工程を簡略化できる。

［第３の実施の形態］
次に、図１３を参照して、第３の実施の形態に係る半導体記憶装置を説明する。図１３は、ラッチ回路ＬＤＬの積層構造のみを示す。なお、第３の実施の形態において、セルアレイＣＡの積層構造は第１の実施の形態と同様である。

図１３に示すように、第３の実施の形態に係るラッチ回路ＬＤＬにおいて、ソース側柱状半導体層５３ａは、ソース線層６１から物理的に分断される。これにより、第３の実施の形態においては、第１の実施の形態のように、ラッチ回路ＬＤＬにおいてソース側選択トランジスタＳＳＴｒを非導通状態に制御する必要はない。また、キャパシタＣからソース線層６１へのリーク電流を抑制することができる。

［第４の実施の形態］
次に、図１４を参照して、第４の実施の形態に係る半導体記憶装置を説明する。図１４は、ラッチ回路ＬＤＬの回路構成を示す。なお、第４の実施の形態において、セルアレイＣＡの回路構成は第１の実施の形態と同様である。

図１４（ａ）、（ｂ）に示すように、第４の実施の形態に係るメモリセルＤＣは、キャパシタに直列接続された２つのトランジスタＤＴｒ１、ＤＴｒ２を有し、この点で第１の実施の形態と異なる。

図１４に示す構成は、例えば、選択トランジスタ層５０を２層積層させること、又は上層のメモリトランジスタＭＴｒｉをメモリトランジスタＤＴｒとして使用することにより実現される。直列接続されたトランジスタＤＴｒ１、ＤＴｒ２により、ビット線ＤＢＬ（又は／ＤＢＬ）からキャパシタＣへのリーク電流を第１の実施の形態よりも抑制できる。直列接続するトランジスタＤＴｒの数は２つに限定されるものではなく、更に増やすようにしても良い。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…不揮発性メモリ、 ２…揮発性メモリ、 ＣＡ…セルアレイ、 ＸＤＬ、ＬＤＬ、ＵＤＬ、ＳＤＬ…ラッチ回路、 ＳＡ１…第１センスアンプ、 ＳＡ２…第２センスアンプ、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 ＤＣ…メモリセル、 ＤＴｒ…トランジスタ、 Ｃ…キャパシタ。

Claims (8)

1. 不揮発性メモリと揮発性メモリとセンスアンプとを有し、
   前記不揮発性メモリは、
   電気的に書き換え可能な複数の第１メモリトランジスタを積層構造により直列接続してなる複数の第１メモリストリング及びその両端に一端を接続された第１及び第２選択トランジスタを有する第１メモリユニットと、
   前記第１選択トランジスタの他端に接続された第１ビット線と、
   前記メモリトランジスタのゲートに接続された第１ワード線と、
   前記第１及び第２選択トランジスタのゲートに接続された制御ゲート線と、
   前記第２選択トランジスタの他端に接続されたソース線とを備え、
   前記第１メモリストリングは、
   基板に対して垂直方向に延びる第１柱状部を含み、前記第１メモリトランジスタのボディとして機能する第１半導体層と、
   前記第１柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された第１電荷蓄積層と、
   前記第１電荷蓄積層を介して前記第１柱状部の側面を取り囲むように形成され、前記第１メモリトランジスタのゲートとして機能する複数の第１導電層とを有し、
   前記揮発性メモリは、
   電気的に書き換え可能な複数の第２メモリトランジスタを積層構造により直列接続してなる複数の第２メモリストリング及びその両端に一端を接続された第３及び第４選択トランジスタを有する第２メモリユニットと、
   前記第３選択トランジスタの他端に接続された第２ビット線と、
   前記第３選択トランジスタのゲートに接続された第２ワード線と、
   前記第４選択トランジスタの他端側に設けられた第２ソース線とを備え、
   前記第２メモリストリングは、
   前記基板に対して垂直方向に延びる第２柱状部を含み、前記第２メモリトランジスタのボディとして機能する第２半導体層と、
   前記第２柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された第２電荷蓄積層と、
   前記第２電荷蓄積層を介して前記第２柱状部の側面を取り囲むように形成され、前記第２メモリトランジスタのゲートとして機能する第２導電層とを有し、
   前記第２メモリトランジスタのゲートは、所定の固定電位を供給され、
   前記第２半導体層はキャパシタとして機能し、
   前記第２半導体層と前記第２ソース線とは非接続とされ、
   前記センスアンプは、前記基板上に形成され、
   前記揮発性メモリと前記センスアンプとが前記第２ビット線を介して接続され、
   前記揮発性メモリは、前記不揮発性メモリに前記第１ビット線の延びる方向に隣接させて形成され、
   １本の前記第１ビット線に対して２本の前記第２ビット線が対応する
   ことを特徴とする半導体記憶装置。
2. 不揮発性メモリと揮発性メモリとを有し、
   前記不揮発性メモリは、
   電気的に書き換え可能な複数の第１メモリトランジスタを積層構造により直列接続してなる複数の第１メモリストリング及びその両端に一端を接続された第１及び第２選択トランジスタを有する第１メモリユニットと、
   前記第１選択トランジスタの他端に接続された第１ビット線と、
   前記第１メモリトランジスタのゲートに接続された第１ワード線と、
   前記第１及び第２選択トランジスタのゲートに接続された制御ゲート線と、
   前記第２選択トランジスタの他端に接続された第１ソース線とを備え、
   前記第１メモリストリングは、
   基板に対して垂直方向に延びる第１柱状部を含み、前記第１メモリトランジスタのボディとして機能する第１半導体層と、
   前記第１柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された第１電荷蓄積層と、
   前記第１電荷蓄積層を介して前記第１柱状部の側面を取り囲むように形成され、前記第１メモリトランジスタのゲートとして機能する複数の第１導電層とを有し、
   前記揮発性メモリは、
   電気的に書き換え可能な複数の第２メモリトランジスタを積層構造により直列接続してなる複数の第２メモリストリング及びその両端に一端を接続された第３及び第４選択トランジスタを有する第２メモリユニットと、
   前記第３選択トランジスタの他端に接続された第２ビット線と、
   前記第３選択トランジスタのゲートに接続された第２ワード線と、
   前記第４選択トランジスタの他端側に設けられた第２ソース線とを備え、
   前記第２メモリストリングは、
   前記基板に対して垂直方向に延びる第２柱状部を含み、前記第２メモリトランジスタのボディとして機能する第２半導体層と、
   前記第２柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された第２電荷蓄積層と、
   前記第２電荷蓄積層を介して前記第２柱状部の側面を取り囲むように形成され、前記第２メモリトランジスタのゲートとして機能する第２導電層とを有し、
   前記第２メモリトランジスタのゲートは、所定の固定電位を供給され、
   前記第２半導体層はキャパシタとして機能し、
   前記第２半導体層と前記第２ソース線とは非接続とされる
   ことを特徴とする半導体記憶装置。
3. 前記基板上に形成されたセンスアンプを備え、
   前記揮発性メモリと前記センスアンプとが前記第２ビット線を介して接続される
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記揮発性メモリは、前記不揮発性メモリに前記第１ビット線の延びる方向に隣接させて形成され、
   １本の前記第１ビット線に対して２本の前記第２ビット線が対応する
   ことを特徴とする請求項２又は３記載の半導体記憶装置。
5. 前記第４選択トランジスタをオフ状態にすることにより前記第２半導体層と前記第２ソース線とは非接続とされる
   ことを特徴とする請求項２〜４のいずれか１項記載の半導体記憶装置。
6. 前記第２半導体層と前記第２ソース線とが物理的に分断されることにより前記第２半導体層と前記第２ソース線とは非接続とされる
   ことを特徴とする請求項２〜４のいずれか１項記載の半導体記憶装置。
7. 複数の前記第１導電層は、前記基板に対して垂直方向に並び、
   前記第２導電層は、前記第１導電層と同層に位置するように複数設けられる
   ことを特徴とする請求項２〜６のいずれか１項記載の半導体記憶装置。
8. 複数の前記第１導電層は、前記基板に対して垂直方向に並び、
   前記第２導電層は、最下層の前記第１導電層の下端の位置から、最上層の前記第１導電層の上端の位置に亘って連続して形成される
   ことを特徴とする請求項２〜６のいずれか１項記載の半導体記憶装置。

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