JP2015135964A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1の柱状半導体層を取り囲む第1の選択ゲート絶縁膜と、これを取り囲む第1の選択ゲートと、前記第1の柱状半導体層上部に接続された第1のビット線と、第2の柱状半導体層を取り囲む第1の電荷蓄積層を有する層と、これを取り囲む第1の制御ゲートと、その上方に形成された第2の柱状半導体層を取り囲む第2の電荷蓄積層を有する層と、これを取り囲む第2の制御ゲートと、第1及び第2の柱状半導体層の下部を接続する第1の下部内部配線を有する。さらに、第3の電荷蓄積層、第3の制御ゲート、第4の電荷蓄積層を有する層、第4の制御ゲート、第2の選択ゲート絶縁膜、第2の選択ゲート、第4の柱状半導体層上部に接続された第1のソース線、第3及び第4の柱状半導体層の下部を接続する第2の下部内部配線を有する。
【選択図】図1
Description
を有する。
前記第2の下部内部配線は、第2の拡散層128として前記第2のフィン状シリコン層105に形成されている。
102.第1のレジスト
103.第1のレジスト
104.第1のフィン状シリコン層
105.第2のフィン状シリコン層
106.第1の素子分離膜
107.第2の絶縁膜
107a.第2の絶縁膜
107b.第2の絶縁膜
108.第2の絶縁膜
108a.第2の絶縁膜
108b.第2の絶縁膜
109.第1のポリシリコン
109a.第1のダミーゲート
109b.第1のダミーゲート
109c.第1のダミーゲート
109d.第1のダミーゲート
110.第3の絶縁膜
110a.第3の絶縁膜
110b.第3の絶縁膜
110c.第3の絶縁膜
110d.第3の絶縁膜
111.第2のレジスト
112.第2のレジスト
113.第2のレジスト
114.第2のレジスト
115.第1の柱状シリコン層
116.第2の柱状シリコン層
117.第3の柱状シリコン層
118.第4の柱状シリコン層
119.第4の絶縁膜
119a.第4の絶縁膜
119b.第4の絶縁膜
120.第4の絶縁膜
120a.第4の絶縁膜
120b.第4の絶縁膜
121.第3のレジスト
122.第5の拡散層
123.第6の拡散層
124.第7の拡散層
125.第8の拡散層
126.第2のポリシリコン
126a.第2のダミーゲート
126b.第2のダミーゲート
126c.第2のダミーゲート
126d.第2のダミーゲート
127.第1の拡散層
128.第2の拡散層
129.第5の絶縁膜
130.層間絶縁膜
131.電荷蓄積層を有する層
131a.第3の選択ゲート絶縁膜
131b.第1の電荷蓄積層を有する層
131c.第3の電荷蓄積層を有する層
131d.第4の選択ゲート絶縁膜
132.ゲート導電膜
132a.第3の選択ゲート
132b.第1の制御ゲート
132c.第3の制御ゲート
132d.第4の選択ゲート
133.電荷蓄積層を有する層
133a.第1の選択ゲート絶縁膜
133b.第2の電荷蓄積層を有する層
133c.第4の電荷蓄積層を有する層
133d.第2の選択ゲート絶縁膜
134.ゲート導電膜
134a.第1の選択ゲート
134b.第2の制御ゲート
134c.第4の制御ゲート
134d.第2の選択ゲート
135.第2の層間絶縁膜
135a.第2の層間絶縁膜
135b.第2の層間絶縁膜
135c.第2の層間絶縁膜
135d.第2の層間絶縁膜
136.金属
136a.第1のビット線
136b.上部内部配線
136c.第1のソース線
137.第4のレジスト
138.第4のレジスト
139.第4のレジスト
140.第3の層間絶縁膜
141.第5のレジスト
142.コンタクト
142a.コンタクト孔
143.金属
143a.第2のビット線
144.第6のレジスト
201.第1の柱状半導体層
202.第2の柱状半導体層
203.第5の柱状半導体層
204.第6の柱状半導体層
205.第7の柱状半導体層
206.第8の柱状半導体層
207.第3の柱状半導体層
208.第4の柱状半導体層
209.第1の下部内部配線
211.第4の下部内部配線
210.第3の下部内部配線
212.第2の下部内部配線
213.第3の選択ゲート絶縁膜
214.第1の電荷蓄積層を有する層
215.第5の電荷蓄積層を有する層
216.第7の電荷蓄積層を有する層
217.第9の電荷蓄積層を有する層
218.第11の電荷蓄積層を有する層
219.第3の電荷蓄積層を有する層
220.第4の選択ゲート絶縁膜
221.第1の選択ゲート絶縁膜
222.第2の電荷蓄積層を有する層
223.第6の電荷蓄積層を有する層
224.第8の電荷蓄積層を有する層
225.第10の電荷蓄積層を有する層
226.第12の電荷蓄積層を有する層
227.第4の電荷蓄積層を有する層
228.第2の選択ゲート絶縁膜
229.第3の選択ゲート
230.第1の制御ゲート
231.第5の制御ゲート
232.第7の制御ゲート
233.第9の制御ゲート
234.第11の制御ゲート
235.第3の制御ゲート
236.第4の選択ゲート
237.第1の選択ゲート
238.第2の制御ゲート
239.第6の制御ゲート
240.第8の制御ゲート
241.第10の制御ゲート
242.第12の制御ゲート
243.第4の制御ゲート
244.第2の選択ゲート
245.第1のビット線
246.第1の上部内部配線
247.第3の上部内部配線
248.第2の上部内部配線
249.第1のソース線
Claims (22)
- 第1の柱状半導体層と、
前記第1の柱状半導体層を取り囲む第1の選択ゲート絶縁膜と、
前記第1の選択ゲート絶縁膜を取り囲む第1の選択ゲートと、
前記第1の柱状半導体層上部に接続された第1のビット線と、
第2の柱状半導体層と、
前記第2の柱状半導体層を取り囲む第1の電荷蓄積層を有する層と、
前記第1の電荷蓄積層を有する層を取り囲む第1の制御ゲートと、
前記第1の制御ゲートの上方に形成された前記第2の柱状半導体層を取り囲む第2の電荷蓄積層を有する層と、
前記第2の電荷蓄積層を有する層を取り囲む第2の制御ゲートと、
前記第1の柱状半導体層の下部と前記第2の柱状半導体層の下部を接続する第1の下部内部配線と、
前記第2の柱状半導体層に隣接し前記第1の柱状半導体層と反対側の一本の柱状半導体層上部のみに、前記第2の柱状半導体層の上部は、第1の上部内部配線を用いて接続されることを特徴とする半導体装置。 - 第3の柱状半導体層と、
前記第3の柱状半導体層を取り囲む第3の電荷蓄積層を有する層と、
前記第3の電荷蓄積層を有する層を取り囲む第3の制御ゲートと、
前記第3の制御ゲートの上方に形成された前記第3の柱状半導体層を取り囲む第4の電荷蓄積層を有する層と、
前記第4の電荷蓄積層を有する層を取り囲む第4の制御ゲートと、
第4の柱状半導体層と、
前記第4の柱状半導体層を取り囲む第2の選択ゲート絶縁膜と、
前記第2の選択ゲート絶縁膜を取り囲む第2の選択ゲートと、
前記第4の柱状半導体層上部に接続された第1のソース線と、
前記第3の柱状半導体層の下部と前記第4の柱状半導体層の下部を接続する第2の下部内部配線と、
を有することを特徴とする請求項1に記載の半導体装置 - 前記第2の柱状半導体層と前記第3の柱状半導体層は基板上に形成されるのであって、
前記第2の制御ゲートと前記第4の制御ゲートとは前記基板に対して垂直方向に複数配置されることを特徴とする請求項2に記載の半導体装置。 - 第5の柱状半導体層と、
前記第5の柱状半導体層を取り囲む第5の電荷蓄積層を有する層と、
前記第5の電荷蓄積層を有する層を取り囲む第5の制御ゲートと、
前記第5の制御ゲートの上方に形成された前記第5の柱状半導体層を取り囲む第6の電荷蓄積層を有する層と、
前記第6の電荷蓄積層を有する層を取り囲む第6の制御ゲートと、
第6の柱状半導体層と、
前記第6の柱状半導体層を取り囲む第7の電荷蓄積層を有する層と、
前記第7の電荷蓄積層を有する層を取り囲む第7の制御ゲートと、
前記第7の制御ゲートの上方に形成された前記第6の柱状半導体層を取り囲む第8の電荷蓄積層を有する層と、
前記第8の電荷蓄積層を有する層を取り囲む第8の制御ゲートと、
前記第5の柱状半導体層の下部と前記第6の柱状半導体層の下部を接続する第3の下部内部配線と、
前記第2の柱状半導体層の上部と前記第5の柱状半導体層の上部を接続する前記第1の上部内部配線と、
を有し、
前記第1の柱状半導体層と、前記第2の柱状半導体層と、前記第3の柱状半導体層と、前記第4の柱状半導体層と、前記第5の柱状半導体層と、前記第6の柱状半導体層は直線上に配置されることを特徴とする請求項2又は4に記載の半導体装置。 - 前記第5の柱状半導体層と前記第6の柱状半導体層は前記基板上に形成されるのであって、前記第6の制御ゲートと前記第8の制御ゲートは前記基板に対して垂直方向に複数配置されることを特徴とする請求項4に記載の半導体装置。
- 第7の柱状半導体層と、
前記第7の柱状半導体層を取り囲む第9の電荷蓄積層を有する層と、
前記第9の電荷蓄積層を有する層を取り囲む第9の制御ゲートと、
前記第9の制御ゲートの上方に形成された前記第7の柱状半導体層を取り囲む第10の電荷蓄積層を有する層と、
前記第10の電荷蓄積層を有する層を取り囲む第10の制御ゲートと、
第8の柱状半導体層と、
前記第8の柱状半導体層を取り囲む第11の電荷蓄積層を有する層と、
前記第11の電荷蓄積層を有する層を取り囲む第11の制御ゲートと、
前記第11の制御ゲートの上方に形成された前記第8の柱状半導体層を取り囲む第12の電荷蓄積層を有する層と、
前記第12の電荷蓄積層を有する層を取り囲む第12の制御ゲートと、
前記第7の柱状半導体層の下部と前記第8の柱状半導体層の下部を接続する第4の下部内部配線と、
前記第3の柱状半導体層の上部と前記第8の柱状半導体層の上部を接続する第2の上部内部配線と、
を有し、
前記第1の柱状半導体層と、前記第2の柱状半導体層と、前記第3の柱状半導体層と、前記第4の柱状半導体層と、前記第5の柱状半導体層と、前記第6の柱状半導体層と、前記第7の柱状半導体層と、前記第8の柱状半導体層は直線上に配置されることを特徴とする請求項4又は5に記載の半導体装置。 - 前記第7の柱状半導体層と前記第8の柱状半導体層は前記基板上に形成されるのであって、前記第10の制御ゲートと前記第12の制御ゲートは前記基板に対して垂直方向に複数配置されることを特徴とする請求項6に記載の半導体装置。
- 前記第1の柱状半導体層と前記第2の柱状半導体層下に形成された第1のフィン状半導体層と、を有し、
前記第1の下部内部配線は、前記第1のフィン状半導体層に形成されていることを特徴とし、
前記第3の柱状半導体層と前記第4の柱状半導体層下に形成された第2のフィン状半導体層と、を有し、
前記第2の下部内部配線は、前記第2のフィン状半導体層に形成されていることを特徴とする請求項2乃至7のうちいずれか一項に記載の半導体装置。 - 前記第5の柱状半導体層と前記第6の柱状半導体層下に形成された第3のフィン状半導体層と、を有し、
前記第3の下部内部配線は、前記第3のフィン状半導体層に形成されていることを特徴とする請求項4乃至8のうちいずれか一項に記載の半導体装置。 - 前記第7の柱状半導体層と前記第8の柱状半導体層下に形成された第4のフィン状半導体層と、を有し、
前記第4の下部内部配線は、前記第4のフィン状半導体層に形成されていることを特徴とする請求項6乃至9のうちいずれか一項に記載の半導体装置。 - 前記第1のフィン状半導体層と、前記第2のフィン状半導体層の周囲に、第1の素子分離膜が形成されていることを特徴とする請求項8乃至10のうちいずれか一項に記載の半導体装置。
- 前記第1の選択ゲート下方に、第3の選択ゲートが形成されることを特徴とする請求項1乃至11のうちいずれか一項に記載の半導体装置。
- 前記第2の選択ゲート下方に、第4の選択ゲートが形成されることを特徴とする請求項2乃至11のうちいずれか一項に記載の半導体装置。
- 前記第1の選択ゲート下方に、第13の制御ゲートが形成されることを特徴とする請求項1に記載の半導体装置。
- 前記第2の選択ゲート下方に、第14の制御ゲートが形成されることを特徴とする請求項2に記載の半導体装置。
- 前記第1の下部内部配線は、第1の拡散層であり、前記第2の下部内部配線は、第2の拡散層であることを特徴とする請求項8に記載の半導体装置。
- 前記第3の下部内部配線は、第3の拡散層であることを特徴とする請求項9に記載の半導体装置。
- 前記第4の下部内部配線は、第4の拡散層であることを特徴とする請求項10に記載の半導体装置。
- 前記第1の柱状半導体層上部に形成された第5の拡散層と、
前記第2の柱状半導体層上部に形成された第6の拡散層と、
前記第3の柱状半導体層上部に形成された第7の拡散層と、
前記第4の柱状半導体層上部に形成された第8の拡散層と、
を有することを特徴とする請求項2に記載の半導体装置。 - 前記第5の柱状半導体層上部に形成された第9の拡散層と、
前記第6の柱状半導体層上部に形成された第10の拡散層と、
を有することを特徴とする請求項4に記載の半導体装置。 - 前記第7の柱状半導体層上部に形成された第11の拡散層と、
前記第8の柱状半導体層上部に形成された第12の拡散層と、
を有することを特徴とする請求項6に記載の半導体装置。 - 前記第1の電荷蓄積層を有する層は、電荷蓄積層として窒化膜を含むことを特徴とする請求項1に記載の半導体装置。
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