KR101997910B1 - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000011017 operating method Methods 0.000 title 1
- 239000000758 substrate Substances 0.000 claims description 12
- 210000004027 cells Anatomy 0.000 description 168
- 239000004020 conductor Substances 0.000 description 45
- 238000010586 diagram Methods 0.000 description 18
- 239000010410 layer Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 10
- 101700083217 tmk1 Proteins 0.000 description 10
- 101700049506 CS21 Proteins 0.000 description 9
- 230000000875 corresponding Effects 0.000 description 9
- UIIMBOGNXHQVGW-UHFFFAOYSA-M buffer Substances [Na+].OC([O-])=O UIIMBOGNXHQVGW-UHFFFAOYSA-M 0.000 description 8
- 101700000082 DSL1 Proteins 0.000 description 7
- 239000002344 surface layer Substances 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 5
- 230000000903 blocking Effects 0.000 description 4
- 230000002093 peripheral Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 3
- 235000010956 sodium stearoyl-2-lactylate Nutrition 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 210000004460 N cell Anatomy 0.000 description 2
- 206010057190 Respiratory tract infection Diseases 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 108060005055 MPS2 Proteins 0.000 description 1
- 101700001921 TMK3 Proteins 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006011 modification reaction Methods 0.000 description 1
- TWXTWZIUMCFMSG-UHFFFAOYSA-N nitride(3-) Chemical compound [N-3] TWXTWZIUMCFMSG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static Effects 0.000 description 1
- 230000001360 synchronised Effects 0.000 description 1
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Abstract
본 발명은 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 제 1 페이지 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행하고, 제 1 페이지 그룹보다 공통 소스 라인으로부터 멀리 떨어진 제 2 페이지 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행하고, 제 1 페이지 그룹의 페이지들에 대한 상위 비트 프로그램들을 수행하는 것을 포함한다.
Description
본 발명은 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 실시 예는 3차원 어레이 구조를 갖는 반도체 메모리 장치에 적합한 프로그램 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 제 1 페이지 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행하는 단계; 상기 제 1 페이지 그룹보다 상기 공통 소스 라인으로부터 멀리 떨어진 제 2 페이지 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행하는 단계; 및 상기 제 1 페이지 그룹의 상기 페이지들에 대한 상위 비트 프로그램들을 수행하는 단계를 포함한다.
실시 예로서, 상기 동작 방법은 상기 상위 비트 프로그램들을 수행하는 단계 후에, 상기 제 2 페이지 그룹보다 상기 공통 소스 라인으로부터 멀리 떨어진 제 3 페이지 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 셀 스트링 그룹들 중 제 1 셀 스트링 그룹의 페이지들을 프로그램하는 단계; 및 상기 복수의 셀 스트링 그룹들 중 상기 제 1 셀 스트링 그룹에 인접한 제 2 셀 스트링 그룹의 페이지들을 프로그램하는 단계를 포함한다.
실시 예로서, 상기 제 1 셀 스트링 그룹의 페이지들을 프로그램하는 단계는 상기 제 1 셀 스트링 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행한 후에 상기 제 1 셀 스트링 그룹의 페이지들에 대한 상위 비트 프로그램들을 수행하는 단계를 포함할 수 있다.
실시 예로서, 상기 제 2 셀 스트링 그룹의 페이지들을 프로그램하는 단계는 상기 제 2 셀 스트링 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행한 후에 상기 제 2 셀 스트링 그룹의 페이지들에 대한 상위 비트 프로그램들을 수행하는 단계를 포함할 수 있다.
실시 예로서, 상기 제 1 셀 스트링 그룹의 페이지들을 프로그램하는 단계는 상기 제 1 셀 스트링 그룹 중 제 1 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램을 수행하는 단계; 및 상기 제 1 셀 스트링 그룹 중 상기 제 1 페이지보다 공통 소스 라인으로부터 멀리 떨어진 제 2 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램을 수행하는 단계를 포함할 수 있다.
실시 예로서, 상기 제 2 셀 스트링 그룹의 페이지들을 프로그램하는 단계는 상기 제 2 셀 스트링 그룹 중 제 3 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램을 수행하는 단계; 및 상기 제 2 셀 스트링 그룹 중 상기 제 3 페이지보다 공통 소스 라인으로부터 멀리 떨어진 제 4 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램을 수행하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 셀 스트링 그룹들 중 제 1 셀 스트링 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행하는 단계; 상기 복수의 셀 스트링 그룹들 중 상기 제 1 셀 스트링 그룹에 인접한 제 2 셀 스트링 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행하는 단계; 상기 제 1 셀 스트링 그룹의 페이지들에 대한 상위 비트 프로그램들을 수행하는 단계; 및 상기 제 2 셀 스트링 그룹의 페이지들에 대한 상위 비트 프로그램들을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 3차원 어레이 구조를 갖는 반도체 메모리 장치에 적합한 프로그램 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 복수의 메모리 블록들 중 어느 하나의 일 실시 예를 보여주는 사시도이다.
도 4는 도 3의 메모리 블록의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 5는 도 3 및 도 4를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 6은 도 2의 복수의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 사시도이다.
도 7은 도 6의 메모리 블록의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 8은 도 1의 메모리 블록에 포함된 복수의 페이지들을 개념적으로 보여주는 블록도이다.
도 9는 하위 비트 프로그램 및 상위 비트 프로그램 시에 하나의 페이지에 포함된 메모리 셀들의 문턱 전압 산포의 변화를 보여주는 다이어그램이다.
도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 11은 도 10의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 13은 도 12의 실시 예에 따른 반도체 메모리 장치의 동작 방법의 일 예를 설명하기 위한 도면이다.
도 14는 도 12의 실시 예에 따른 반도체 메모리 장치의 동작 방법의 다른 예를 설명하기 위한 도면이다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 16은 도 15의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 복수의 메모리 블록들 중 어느 하나의 일 실시 예를 보여주는 사시도이다.
도 4는 도 3의 메모리 블록의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 5는 도 3 및 도 4를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 6은 도 2의 복수의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 사시도이다.
도 7은 도 6의 메모리 블록의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 8은 도 1의 메모리 블록에 포함된 복수의 페이지들을 개념적으로 보여주는 블록도이다.
도 9는 하위 비트 프로그램 및 상위 비트 프로그램 시에 하나의 페이지에 포함된 메모리 셀들의 문턱 전압 산포의 변화를 보여주는 다이어그램이다.
도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 11은 도 10의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 13은 도 12의 실시 예에 따른 반도체 메모리 장치의 동작 방법의 일 예를 설명하기 위한 도면이다.
도 14는 도 12의 실시 예에 따른 반도체 메모리 장치의 동작 방법의 다른 예를 설명하기 위한 도면이다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 16은 도 15의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 복수의 셀 스트링들 각각은 기판위에 적층되는 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 메모리 셀 어레이(110)에 대해서는 도 2 내지 도 7을 참조하여 더 상세히 설명된다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동하도록 구성된다. 주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 제어 로직(124)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인 및 공통 소스 라인을 포함한다. 어드레스 디코더(121)는 제어 로직(124)의 제어에 응답하여 행 라인들(RL)을 구동하도록 구성된다. 어드레스 디코더(121)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스에 따라, 어드레스 디코더(121)는 선택된 메모리 블록에 연결된 드레인 선택 라인들 중 하나, 그리고 선택된 메모리 블록에 연결된 워드 라인들 중 하나를 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(123)에 전송한다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 요청 시에, 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 것이다. 어드레스 디코더(121)는 어드레스(ADDR)에 따라 하나의 메모리 블록, 하나의 드레인 선택 라인 및 하나의 워드 라인을 선택하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(123)에 제공할 것이다.
실시 예로서, 어드레스 디코더(121)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(124)의 제어에 응답하여 동작한다. 전압 발생기(122)에서 발생되는 전압들은 메모리 셀 어레이(110)에 인가되는 전압으로서 사용된다. 실시 예로서, 전압 발생기(122)는 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 실시 예로서, 전압 발생기(122)는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 발생할 수 있다. 발생된 복수의 전압들은 어드레스 디코더(121)에 제공된다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)는 제어 로직(124)의 제어에 응답하여 동작한다.
프로그램 동작 시에, 읽기 및 쓰기 회로(123)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 프로그램될 데이터(DATA)를 수신한다. 그리고, 읽기 및 쓰기 회로(122)는 수신된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터는 선택된 메모리 셀들에 프로그램된다.
실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(124)은 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)에 연결된다. 제어 로직(124)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 제어 신호(CTRL)를 수신한다. 제어 로직(124)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(124) 및 어드레스 디코더(121)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하도록 구성될 것이다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 X 방향, Y 방향 및 Z 방향을 따라 신장된 구조물들을 포함한다. 각 메모리 블록은 Y 방향 및 Z 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 Z 방향을 따라 신장된 구조물이다. 각 메모리 블록의 구조는 도 3 내지 도 7을 참조하여 더 상세히 설명된다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예(BLK1a)를 보여주는 사시도이다. 도 4는 도 3의 메모리 블록(BLK1a)의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 제 1 타입(예를 들면, p형)을 갖는 기판(211) 상에 제 2 타입(예를 들면, n형)의 도핑 영역(212)이 제공된다. 기판(211)은 n 웰 내에 제공되는 포켓 p웰로서 제공될 수 있다.
제 2 타입의 도핑 영역(212)으로부터 z 방향을 따라 특정 거리만큼 이격된 제 1 내지 제 7 도전 물질들(221~227)이 제공된다. 제 1 내지 제 7 도전 물질들(221~227) 각각은 X 방향 및 Y 방향으로 신장된다. 그리고, 제 7 도전 물질(227)로부터 z 방향을 따라 이격된 제 8 도전 물질들(231, 232)이 제공된다. 제 8 도전 물질들(231~232)은 서로 Y 방향을 따라 서로 이격된다. 실시 예로서, 제 1 내지 제 7 도전 물질들(221~227), 그리고 제 8 도전 물질들(231, 232)은 폴리 실리콘으로 구성될 수 있다.
도 3 및 도 4에 도시되지는 않으나, 제 1 내지 제 7 도전 물질들(221~227), 그리고 제 8 도전 물질들(231, 232) 사이에는 절연 물질들이 제공될 수 있다. 절연 물질들은, 예를 들면 실리콘 산화물(Silicon Oxide)을 포함할 수 있다.
이하, 제 1 내지 제 7 도전 물질들(221~227)은 각각 제 1 내지 제 7 높이들을 갖는다고 정의된다. 제 8 도전 물질들(231, 232)은 제 8 높이를 갖는다고 정의된다.
제 1 내지 제 7 도전 물질들(221~227), 그리고 제 8 도전 물질들(231, 232)을 관통하고, X 방향 및 Y 방향을 따라 서로 이격되는 복수의 필라들이 제공된다. 각 필라(260)는 Z 방향으로 신장된다. 실시 예로서, 각 필라(260)의 X 방향 및 Y 방향에 따른 폭은 기판에 인접할수록 감소할 수 있다.
각 필라(260)는 내부 물질(261), 중간층(262) 및 표면층(263)을 포함한다. 내부 물질(261)은 절연 물질을 포함한다. 예를 들면, 내부 물질(261)은 실리콘 산화물 또는 에어 갭(air gap)을 포함할 수 있다. 중간층(262)은 제 1 타입으로 도핑된 실리콘 물질을 포함한다. 중간층(262)은 제 z 방향의 채널(도 11 및 도 12의 C 참조)로 동작한다. 표면층(263)은 데이터를 저장하도록 구성된다. 예를 들면, 표면층(263)은 중간층(263)으로부터 순차적으로 배치된 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함한다.
실시 예로서, 터널링 절연막은 열 산화막을 포함할 수 있다. 전하 저장막은 질화막 또는 금속 산화막을 포함할 수 있다. 그리고, 블로킹 절연막은 터널링 절연막 및 전하 저장막보다 높은 유전 상수를 갖는 유전막을 포함할 수 있다.
각 필라(260) 상에 드레인(240)이 제공된다. 각 드레인(240)은, 예를 들면 제 2 타입으로 도핑된 실리콘 물질을 포함한다. 드레인들 상에는 Y 방향으로 신장되는 상부 도전 물질들(251, 252)이 제공된다. 상부 도전 물질들(251, 252)은 서로 X 방향을 따라 이격된다.
상부 도전 물질들(251, 252)은 금속 물질들이다. 실시 예로서, 상부 도전 물질들(251, 252)은 폴리 실리콘으로 구성될 수 있다.
각 필라(260), 그리고 각 필라(260)에 인접한 영역의 도전 물질은 하나의 셀 트랜지스터로서 동작한다. 즉, 채널로서 동작하는 필라(260)의 중간층(263), 필라(260)의 표면층(263)의 터널링 절연막, 전하 저장막 및 블로킹 절연막, 그리고 제어 게이트로서 동작하는 도전 물질은 하나의 셀 트랜지스터를 구성할 것이다.
각 필라(260)는 제 1 내지 제 7 높이의 도전 물질들(221~227), 그리고 제 8 높이의 도전 물질들(231, 232) 중 어느 하나와 접한다. 따라서, 하나의 필라(260)에 대응하는 셀 트랜지스터들은 8개일 것이다. 하나의 필라(260)는 하나의 셀 스트링에 대응한다고 가정하면, 각 셀 스트링은 제 1 내지 제 8 높이의 셀 트랜지스터들을 포함할 것이다.
도 3 및 도 4에서, 8개 층의 도전 물질들(221~227, 231, 232)이 제공된다. 그러나, 이는 예시적인 것으로서 8개 층 이상 또는 이하의 도전 물질들이 제공될 수 있음이 이해될 것이다.
도 3 및 도 4에서, 하나의 비트 라인에 2개의 필라들이 연결되는 것이 도시된다. 그러나, 이는 설명의 편의를 위한 것으로서 하나의 비트 라인 당 2개 이상의 필라들이 연결될 수 있음이 이해될 것이다.
도 3 및 도 4에서, 2개의 비트 라인들(251, 252)이 제공된다. 그러나, 이는 설명의 편의를 위한 것으로서 2개 이상의 비트 라인들이 제공될 수 있음이 이해될 것이다.
즉, N(N은 자연수) 개의 비트 라인들이 제공되고, 하나의 비트 라인 당 M(M은 자연수) 개의 필라들이 연결될 것이다.
도 5는 도 3 및 도 4를 참조하여 설명된 메모리 블록(BLK1a)의 등가 회로를 보여주는 회로도이다.
도 3 내지 도 5를 참조하면, 제 2 타입의 도핑 영역(212)은 공통 소스 라인(CSL)으로서 동작한다. 제 1 높이의 제 1 도전 물질(221)은 소스 선택 라인(SSL)으로서 동작한다. 제 2 내지 7 높이들의 제 2 내지 제 7 도전 물질들(222~227)은 각각 제 1 내지 제 6 워드 라인들(WL1~WL6)로서 동작한다. 제 8 높이의 제 8 도전 물질들(231, 232)은 각각 제 1 및 제 2 드레인 선택 라인들(DSL1, DSL2)로서 동작한다. 제 1 및 제 2 상부 도전 물질들(251, 252)은 각각 제 1 및 제 2 비트 라인들(BL1, BL2)로서 동작한다.
도 3 및 도 4를 참조한 설명과 같이, 각 필라(260)는 하나의 셀 스트링(CS)에 대응한다. 도 3에서는 4개의 필라들이 제공되므로, 메모리 블록(BLK1)은 4개의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다.
이하에서, 행 및 열 단위로 셀 스트링들(CS11, CS12, CS21, CS22)이 정의된다.
하나의 비트 라인에 공통으로 연결된 셀 스트링은 하나의 열로서 정의된다. 제 1 비트 라인(BL1)에 연결된 셀 스트링들(CS11, CS21)은 제 1 열에 해당한다. 제 2 비트 라인(BL2)에 연결된 셀 스트링들(CS12, CS22)은 제 2 열에 해당한다.
하나의 드레인 선택 라인에 연결된 셀 스트링들은 하나의 행으로서 정의된다. 제 1 드레인 선택 라인(DSL1)에 연결된 셀 스트링들(CS11, CS12)은 제 1 행에 해당한다. 제 2 드레인 선택 라인(DSL2)에 연결된 셀 스트링들(CS21, CS22)은 제 2 행에 해당한다.
도 3 및 도 4를 참조한 설명과 같이, 각 셀 스트링(CS)은 제 1 내지 제 8 높이의 셀 트랜지스터들을 포함한다. 각 셀 스트링(CS)의 제 1 높이의 셀 트랜지스터는 소스 선택 트랜지스터(SST)로서 동작한다. 각 셀 스트링(CS)의 제 2 내지 제 7 높이들의 셀 트랜지스터들은 각각 제 1 내지 제 6 메모리 셀들(MC1~MC6)로서 동작한다. 각 셀 스트링(CS)의 제 8 높이의 셀 트랜지스터는 드레인 선택 트랜지스터(DST)로서 동작한다. 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MC6)은 동일한 구조를 가질 수 있다.
각 셀 스트링(CS)의 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 공통 연결된다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결된다. 각 셀 스트링(CS)의 제 1 내지 제 6 메모리 셀들(MC1~MC6)은 각각 제 1 내지 제 6 워드 라인들(WL1~WL6)에 연결된다.
동일한 행의 셀 스트링들은 동일한 드레인 선택 라인(DSL)에 연결된다. 상이한 행의 셀 스트링들은 상이한 드레인 선택 라인(DSL)에 연결된다. 제 1 행의 셀 스트링들(CS11, CS12) 각각의 드레인 선택 트랜지스터(DST)는 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21, CS22) 각각의 드레인 선택 트랜지스터(DST)는 제 2 드레인 선택 라인(DSL2)에 연결된다.
드레인 선택 라인들(DSL1, DSL2)을 선택 및 비선택함으로써, 비선택된 드레인 선택 라인(예를 들면, DSL2)에 연결된 셀 스트링들(예를 들면, CS21 및 CS22) 각각이 해당 비트 라인으로부터 전기적으로 분리되고, 선택된 드레인 선택 라인(예를 들면, DSL1)에 연결된 셀 스트링들(예를 들면, CS11 및 CS12) 각각이 해당 비트 라인으로부터 전기적으로 연결된다.
각 높이의 하나의 행에 해당하는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 2 높이의 메모리 셀들 중 제 1 행의 셀 스트링들(CS11, CS12)에 포함된 메모리 셀들은 하나의 페이지를 구성하고, 제 2 높이의 메모리 셀들 중 제 2 행의 셀 스트링들(CS21, CS22)에 포함된 메모리 셀들은 다른 하나의 페이지를 구성한다.
프로그램 동작은 페이지 단위로 수행된다. 프로그램 동작 시에, 드레인 선택 라인들(DSL1, DSL2) 중 하나가 선택되고, 하나의 워드 라인이 선택될 것이다. 따라서, 선택된 드레인 선택 라인(예를 들면, DSL1)에 연결된 셀 스트링들(예를 들면, CS11 및 CS12) 중 선택된 워드 라인에 연결된 메모리 셀들이 프로그램될 것이다.
본 발명의 실시 예에 따르면, 하나의 행의 셀 스트링들은 하나의 셀 스트링 그룹(도 8의 CG 참조)으로서 정의된다. 즉, 하나의 드레인 선택 라인에 연결된 셀 스트링들은 하나의 셀 스트링 그룹으로서 정의된다. 제 1 행의 셀 스트링들(CS11, CS12)은 하나의 셀 스트링 그룹으로서 정의되고, 제 2 행의 셀 스트링들(CS21, CS22)은 다른 하나의 셀 스트링 그룹으로서 정의된다. 본 발명의 실시 예에 따르면, 하나의 높이의 페이지들은 하나의 페이지 그룹(도 8의 PG 참조)으로서 정의된다. 즉, 하나의 워드 라인에 연결된 페이지들은 하나의 페이지 그룹으로서 정의된다. 이는 도 8을 참조하여 더 상세히 설명된다.
도 6은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1b)를 보여주는 사시도이다. 도 7은 도 6의 메모리 블록(BLK1b)의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 6 및 도 7을 참조하면, 기판(311) 상에 X 방향 및 Y 방향으로 신장되는 제 1 내지 제 4 도전 물질들(321~324)이 제공된다. 제 1 내지 제 4 도전 물질들(321~324)은 Z 방향을 따라 특정 거리만큼 이격된다.
기판(311) 상에 X 방향 및 Y 방향으로 신장되는 제 5 내지 제 8 도전 물질들(325~328)이 제공된다. 제 5 내지 제 8 도전 물질들(325~328)은 Z 방향을 따라 특정 거리만큼 이격된다. 제 5 내지 제 8 도전 물질들(325~328)은 Y 방향을 따라 제 1 내지 제 4 도전 물질들(321~324)과 이격된다.
제 1 내지 제 4 도전 물질들(321~324)을 관통하는 복수의 하부 필라들이 제공된다. 각 하부 필라(DP)는 Z 방향을 따라 신장된다. 또한, 제 5 내지 제 8 도전 물질들(325~328)을 관통하는 복수의 상부 필라들이 제공된다. 각 상부 필라(UP)는 Z 방향을 따라 신장된다.
하부 필라(DP) 및 상부 필라(UP) 각각은 내부 물질(361), 중간층(362) 및 표면층(363)을 포함한다. 도 3 및 도 4를 참조한 설명과 마찬가지로, 중간층(362)은 셀 트랜지스터의 채널로서 동작할 것이다. 표면층(363)은 블로킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 것이다.
하부 필라(DP) 및 상부 필라(UP)는 파이프 게이트(PG)를 통해 연결된다. 파이프 게이트(PG)는 기판(311) 내에 배치될 수 있다. 실시 예로서, 파이프 게이트(PG)는 하부 필라(DP) 및 상부 필라(UP)와 동일한 물질들을 포함할 수 있다.
하부 필라(DP)의 상부에, X 방향 및 Y 방향으로 신장되는 제 2 타입의 도핑 물질(312)이 제공된다. 예를 들면, 제 2 타입의 도핑 물질(312)은 n 타입의 실리콘 물질을 포함할 수 있다. 제 2 타입의 도핑 물질(312)은 공통 소스 라인(CSL, 도 5 참조)으로서 동작한다.
각 상부 필라(UP)의 상부에 드레인(340)이 제공된다. 예를 들면, 드레인(340)은 n 타입의 실리콘 물질을 포함할 수 있다. 그리고, 드레인들의 상부에 Y 방향으로 신장되는 제 1 및 제 2 상부 도전 물질들(351, 352)이 제공된다. 제 1 및 제 2 상부 도전 물질들(351, 352)은 X 방향을 따라 이격되어 제공된다. 예를 들면, 제 1 및 제 2 상부 도전 물질들(351, 352)은 금속으로서 형성될 수 있다. 실시 예로서, 제 1 및 제 2 상부 도전 물질들(351, 352)과 드레인들은 콘택 플러그들을 통해 연결될 수 있다. 제 1 및 제 2 상부 도전 물질들(351, 352)은 각각 제 1 및 제 2 비트 라인들(BL1, BL2, 도 5 참조)로서 동작한다.
제 1 도전 물질(321)은 소스 선택 라인(SSL, 도 5 참조)으로서 동작한다. 제 2 내지 7 도전 물질들(322~327)은 각각 제 2 내지 제 7 워드 라인들(WL2~WL7, 도 5 참조)으로서 동작한다. 그리고, 제 8 도전 물질(328)은 드레인 선택 라인(DSL, 도 5 참조)으로서 동작한다.
하부 필라(DP), 그리고 하부 필라(DP)에 인접한 제 1 내지 제 4 도전 물질들(321~324)은 하부 스트링을 구성한다. 상부 필라(UP), 그리고 상부 필라(UP)에 인접한 제 5 내지 제 8 도전 물질들(325~328)은 상부 스트링을 구성한다. 하부 스트링의 일단은 공통 소스 라인(CSL)으로 동작하는 제 2 타입의 도핑 물질(312)에 연결된다. 상부 스트링의 일단은 드레인(320)을 통해 해당 비트 라인에 연결된다. 하부 스트링 및 상부 스트링은 파이프 게이트(PG)를 통해 연결된다. 하나의 하부 스트링 및 하나의 상부 스트링은 제 2 타입의 도핑 물질(312)과 해당 비트 라인 사이에 연결된 하나의 셀 스트링을 구성할 것이다.
결과적으로, 메모리 블록(BLK1b)의 등가 회로는 도 5에 도시된 등가 회로(BLK1)와 마찬가지로 나타날 것이다. 즉, 하부 스트링은 소스 선택 트랜지스터(SST) 및 제 1 내지 제 3 메모리 셀들(MMC1~MMC3)을 포함할 것이다. 상부 스트링은 제 4 내지 제 6 메모리 셀들(MMC4~MMC6) 및 드레인 선택 트랜지스터(DST)를 포함할 것이다.
이상 도 3 내지 도 7을 참조하여 3차원 메모리 셀 어레이의 실시 예들이 설명되었다. 그러나, 3차원 메모리 셀 어레이의 구조는 다양한 변경이 가능함이 이해될 것이다. 도 5의 메모리 블록(BLK1)의 등가 회로를 제공하기 위해 메모리 블록(BLK1)의 구조는 다양하게 변경될 수 있다.
이하, 인식의 편의를 위해 하나의 행 당 N개의 셀 스트링들이 제공되고, 하나의 열 당 4개의 셀 스트링들이 제공되는 것으로 가정한다. 즉, 각 드레인 선택 라인(DSL)에 N개의 셀 스트링들이 연결되고, 각 비트 라인(BL)에 4개의 셀 스트링들이 연결될 것이다. 이때, 하나의 높이에는 4개의 페이지들이 제공되고, 각 페이지는 N개의 메모리 셀들을 포함할 것이다.
도 8은 도 1의 메모리 블록(BLK1)에 포함된 복수의 페이지들을 개념적으로 보여주는 블록도이다.
도 8을 참조하면, 메모리 블록(BLK1)은 복수의 페이지들(P)을 포함한다. 각 페이지는 N개의 메모리 셀들을 포함한다.
하나의 행의 페이지들은 하나의 셀 스트링 그룹(CG)에 포함된다. 즉, 제 j 행의 페이지들(Pj_1~Pj_6)은 제 j 셀 스트링 그룹을 구성한다(j는 자연수). 예를 들면, 제 1 행의 페이지들(P1_1~P1_6)은 제 1 셀 스트링 그룹을 구성하고, 제 2 행의 페이지들(P2_1~P2_6)은 제 2 셀 스트링 그룹을 구성하고, 제 3 행의 페이지들(P3_1~P3_6)은 제 3 셀 스트링 그룹을 구성하고, 제 4 행의 페이지들(P4_1~P4_6)은 제 4 셀 스트링 그룹을 구성한다.
동일한 높이의 페이지들은 하나의 페이지 그룹(PG)에 포함된다. 즉, 하나의 워드 라인에 연결된 페이지들은 하나의 페이지 그룹(PG)에 포함된다. 제 k 워드 라인(WLk, 도 5 참조)에 연결된 페이지들(P1_k~P4_k)은 제 k 페이지 그룹을 구성한다(k는 자연수). 예를 들면, 제 1 워드 라인(WL1, 도 5 참조)에 연결된 페이지들(P1_1~P4_1)은 제 1 페이지 그룹을 구성한다. 예를 들면, 제 6 워드 라인(WL6, 도 5 참조)에 연결된 페이지들(P1_6~P4_6)은 제 6 페이지 그룹을 구성한다.
한편, 메모리 셀들 각각은 멀티 비트들을 저장할 수 있다. 임의의 페이지에 대한 하위 비트 프로그램이 수행될 때 해당 페이지의 메모리 셀들 각각은 싱글 비트를 저장한다. 그 후에, 그 페이지에 대한 상위 비트 프로그램이 수행되면 해당 페이지의 메모리 셀들 각각은 멀티 비트들을 저장한다.
도 9는 하위 비트 프로그램 및 상위 비트 프로그램 시에 하나의 페이지에 포함된 메모리 셀들의 문턱 전압 산포의 변화를 보여주는 다이어그램이다. 도 9에서, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 수를 나타낸다.
도 9를 참조하면, 하위 비트 프로그램 전에, 메모리 셀들은 소거 상태(E)를 갖는다. 메모리 셀들에 대한 하위 비트 프로그램이 수행되면, 메모리 셀들은 소거 상태(E) 및 하위 프로그램 상태(LP)를 갖는다. 예를 들면, 소거 상태(E)의 메모리 셀은 "1"을 저장하고, 하위 프로그램 상태(LP)의 메모리 셀은 "0"을 저장하는 것으로 정의될 수 있다.
상위 비트 프로그램 시에, 소거 상태(E)의 메모리 셀들은 소거 상태(E) 및 제 1 상위 프로그램 상태(UP1)로 프로그램된다. 하위 프로그램 상태(LP)의 메모리 셀들은 제 2 상위 프로그램 상태(UP2) 및 제 3 상위 프로그램 상태(UP3)로 프로그램된다. 예를 들면, 소거 상태(E)의 메모리 셀은 하위 데이터 비트 "1" 및 상위 데이터 비트 "1"을 저장한다. 제 1 상위 프로그램 상태(UP1)의 메모리 셀은 하위 데이터 비트 "1" 및 상위 데이터 비트 "0"을 저장한다. 제 2 상위 프로그램 상태(UP2)의 메모리 셀은 하위 데이터 비트 "0" 및 상위 데이터 비트 "1"을 저장한다. 제 3 상위 프로그램 상태(UP3)의 메모리 셀은 하위 데이터 비트 "0" 및 상위 데이터 비트 "0"을 저장한다.
한편, 메모리 셀에 멀티 비트들이 저장되는 경우의 상태들 사이의 마진은 메모리 셀에 싱글 비트가 저장되는 경우의 상태들 사이의 마진보다 좁다. 즉, 소거 상태(E) 및 제 1 내지 제 3 상위 프로그램 상태들(UP1~UP3) 사이의 마진들은 소거 상태(E) 및 하위 프로그램 상태(LP) 사이의 마진보다 좁다. 메모리 셀들이 프로그램된 후에, 메모리 셀들의 문턱 전압들이 의도치 않게 변경된다고 가정한다. 예를 들면, 임의의 페이지의 메모리 셀들의 문턱 전압들은 그것과 인접한 페이지가 프로그램될 때 변경될 수 있다. 예를 들면, 임의의 페이지의 메모리 셀들의 문턱 전압들은 시간이 경과함에 따라 점차 감소할 수 있다. 따라서, 메모리 셀에 멀티 비트들이 저장되는 경우 메모리 셀에 싱글 비트가 저장되는 경우보다 메모리 셀의 데이터가 훼손될 가능성은 상대적으로 높을 것이다. 특히, 각 메모리 셀의 상위 데이터 비트가 훼손될 가능성은 상대적으로 높을 수 있다.
도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 11은 도 10의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 설명하기 위한 도면이다. 도 11에는 각 페이지에 대응하는 하위 비트 프로그램 및 상위 비트 프로그램의 순서가 넘버링되어 있다.
도 8, 도 10 및 도 11을 참조하면, S110단계에서, 제 k 페이지 그룹의 페이지들에 대한 하위 비트 프로그램들이 수행된다. 예를 들면, 제 1 페이지 그룹의 페이지들(P1_1~P4_1)에 대한 하위 비트 프로그램들이 순차적으로 수행된다.
S120단계에서, 제 k 페이지 그룹에 이웃하며 제 k 페이지 그룹보다 공통 소스 라인(CSL, 도 5 참조)으로부터 멀리 떨어진 제 k+1 페이지 그룹의 페이지들에 대한 하위 비트 프로그램들이 수행된다. 예를 들면, 제 2 페이지 그룹의 페이지들(P1_2~P4_2)에 대한 하위 비트 프로그램들이 순차적으로 수행된다.
S130단계에서, 제 k 페이지 그룹의 페이지들에 대한 상위 비트 프로그램들이 수행된다. 예를 들면, 제 1 페이지 그룹의 페이지들(P1_1~P4_1)에 대한 상위 비트 프로그램들이 순차적으로 수행된다.
S140단계에서, 제 k+2 페이지 그룹의 페이지들에 대한 하위 비트 프로그램들이 수행된다. 예를 들면, 제 3 페이지 그룹의 페이지들(P1_3~P4_3)에 대한 하위 비트 프로그램들이 순차적으로 수행된다.
제 2 페이지 그룹의 페이지들(P1_2~P4_2)에 대한 상위 비트 프로그램들은 제 3 페이지 그룹의 페이지들(P1_3~P4_3)에 대한 하위 비트 프로그램들이 완료된 후에 수행될 것이다. 제 3 페이지 그룹의 페이지들(P1_3~P4_3)에 대한 상위 비트 프로그램들은 제 4 페이지 그룹의 페이지들(P1_4~P4_4)에 대한 하위 비트 프로그램들이 완료된 후에 수행될 것이다.
제 4 내지 제 6 페이지 그룹들의 페이지들(P1_4~P4_4, P1_5~P4_5, P1_6~P4_6)은 위에서 설명된 바와 마찬가지의 순서로 프로그램되며, 이것은 도 11에 표시된다.
이 실시 예에 따르면, 제 k 페이지 그룹의 페이지들에 대한 상위 비트 프로그램들은 제 k+1 페이지 그룹의 페이지들에 대한 하위 비트 프로그램들이 완료된 후에 수행된다. 제 k 페이지 그룹의 페이지들에 저장된 데이터(특히, 상위 비트들)는 그것과 인접한 제 k+1 페이지 그룹의 페이지들에 대해 수행되는 하위 비트 프로그램들에 의해 훼손되지 않을 것이다. 따라서, 본 발명의 실시 예에 따르면, 각 페이지 그룹의 페이지들에 저장된 데이터의 신뢰성은 향상될 것이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다.
도 12를 참조하면, S210단계에서, 제 j 셀 스트링 그룹의 페이지들이 프로그램된다. 그 후에, S220단계에서, 제 j 셀 스트링 그룹과 인접한 제 j+1 셀 스트링 그룹의 페이지들이 프로그램된다. 즉, 임의의 셀 스트링 그룹의 페이지들이 모두 프로그램된 후에, 다음 셀 스트링 그룹의 페이지들이 프로그램된다.
도 12의 실시 예에 따르면, 도 10의 실시 예에 비해 각 페이지에 대응하는 프로그램 순서를 더 쉽게 파악할 수 있다. 따라서, 반도체 메모리 장치(100)의 사용자는 프로그램 된 영역과 프로그램되지 않은 영역을 더 쉽게 구분할 수 있다.
도 13은 도 12의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법의 일 예를 설명하기 위한 도면이다. 도 13에는 각 페이지에 대응하는 하위 비트 프로그램 및 상위 비트 프로그램의 순서가 넘버링되어 있다.
도 13을 참조하면, 먼저 제 1 셀 스트링 그룹의 페이지들(P1_1~P1_6)에 대한 하위 비트 프로그램들이 순차적으로 수행된다. 실시 예로서, 제 1 셀 스트링 그룹의 페이지들(P1_1~P1_6)은 공통 소스 라인(도 5의 CSL 참조)으로부터 인접한 순서대로 하위 비트 프로그램된다. 하위 비트 프로그램들이 완료된 후에, 제 1 셀 스트링 그룹의 페이지들(P1_1~P1_6)에 대한 상위 비트 프로그램들이 순차적으로 수행된다.
제 1 셀 스트링 그룹에 대한 프로그램이 완료되면, 제 2 셀 스트링 그룹에 대한 프로그램이 수행된다. 제 2 셀 스트링 그룹의 페이지들(P2_1~P2_6)에 대한 하위 비트 프로그램들이 공통 소스 라인(도 5의 CSL 참조)으로부터 인접한 순서대로 수행될 것이다. 하위 비트 프로그램들이 완료된 후에는, 제 2 셀 스트링 그룹의 페이지들(P2_1~P2_6)에 대한 상위 비트 프로그램들이 순차적으로 수행될 것이다.
제 3 및 제 4 셀 스트링 그룹들도 위에서 설명된 바와 마찬가지의 순서로 프로그램될 수 있으며, 이는 도 13에 표시된다.
도 14는 도 12의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법의 다른 예를 설명하기 위한 도면이다. 도 14에는 각 페이지에 대응하는 하위 비트 프로그램 및 상위 비트 프로그램의 순서가 넘버링되어 있다.
도 14를 참조하면, 제 1 셀 스트링 그룹의 페이지들(P1_1~P1_6) 각각이 프로그램될 때, 선택된 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램이 완료된 후에 다음 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램이 수행된다. 예를 들면, 제 1 셀 스트링 그룹의 제 1 페이지(P1_1)에 대한 하위 비트 프로그램 및 상위 비트 프로그램이 수행된 후에, 제 1 페이지(P1_1)보다 공통 소스 라인(도 5의 CSL 참조)으로부터 멀리 떨어진 제 2 페이지(P1_2)에 대한 하위 비트 프로그램 및 상위 비트 프로그램이 수행된다. 마찬가지 방법으로 제 1 셀 스트링 그룹의 제 3 내지 6 페이지들(P1_3~P1_6)이 프로그램된다.
그 후에, 제 2 셀 스트링 그룹이 프로그램될 것이다. 제 2 셀 스트링 그룹의 각 페이지는 이전 페이지의 하위 비트 프로그램 및 상위 비트 프로그램이 완료된 후에 프로그램될 것이다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 16은 도 15의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 설명하기 위한 도면이다. 도 16에는 각 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램의 순서가 넘버링되어 있다.
도 15 및 도 16을 참조하면, S310단계에서, 제 1 내지 제 4 셀 스트링 그룹들이 순차적으로 하위 비트 프로그램된다. 즉, 제 1 셀 스트링 그룹의 페이지들(P1_1~P1_6)에 대한 하위 비트 프로그램들이 수행되고, 제 2 셀 스트링 그룹의 페이지들(P2_1~P2_6)에 대한 하위 비트 프로그램들이 수행되고, 제 3 셀 스트링 그룹의 페이지들(P3_1~P3_6)에 대한 하위 비트 프로그램들이 수행되고, 제 4 셀 스트링 그룹의 페이지들(P4_1~P4_6)에 대한 하위 비트 프로그램들이 수행된다. 이때, 각 셀 스트링 그룹의 페이지들은 기판으로부터 인접한 순서대로 프로그램된다.
S320단계에서, 제 1 내지 제 4 셀 스트링 그룹들이 순차적으로 상위 비트 프로그램된다. 즉, 하위 비트 프로그램이 완료된 후에, 제 1 셀 스트링 그룹의 페이지들(P1_1~P1_6)에 대한 상위 비트 프로그램들이 수행되고, 제 2 셀 스트링 그룹의 페이지들(P2_1~P2_6)에 대한 상위 비트 프로그램들이 수행되고, 제 3 셀 스트링 그룹의 페이지들(P3_1~P3_6)에 대한 상위 비트 프로그램들이 수행되고, 제 4 셀 스트링 그룹의 페이지들(P4_1~P4_6)에 대한 상위 비트 프로그램들이 수행된다. 하위 비트 프로그램과 마찬가지로, 각 셀 스트링 그룹의 페이지들은 기판으로부터 인접한 순서대로 상위 비트 프로그램된다.
하위 비트 프로그램에 소요되는 시간은 상위 비트 프로그램보다 더 빠르다. 한편, 선택된 메모리 블록(예를 들면, BLK1)의 페이지들이 모두 프로그램되지 않더라도, 다음 메모리 블록(예를 들면, BLK2)의 페이지들에 대한 프로그램이 수행되는 경우는 빈번히 발생할 수 있다. 예를 들면, 선택된 메모리 블록의 일부 페이지들이 프로그램된 상태에서 선택된 메모리 블록에 대한 소거 요청이 수신되면, 후속 프로그램 동작은 다른 메모리 블록의 페이지들에 수행될 것이다. 이 실시 예에 따르면, 소요 시간이 짧은 하위 비트 프로그램들이 메모리 블록의 전체 페이지들에 대해 먼저 수행된 후에, 상위 비트 프로그램들이 수행된다. 따라서, 반도체 메모리 장치(100)의 프로그램 속도는 향상된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
124: 제어 로직
CG: 셀 스트링 그룹
PG: 페이지 그룹
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
124: 제어 로직
CG: 셀 스트링 그룹
PG: 페이지 그룹
Claims (17)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판 위에 적층되는 메모리 셀들을 가지며 복수의 드레인 선택 라인들에 각각 연결된 복수의 셀 스트링 그룹들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
상기 복수의 셀 스트링 그룹들은 제 1 셀 스트링 그룹 및 제 2 셀 스트링 그룹을 포함하고, 상기 제 1 셀 스트링 그룹은 상기 복수의 드레인 선택 라인들 중 제 1 드레인 선택 라인에 공통 연결되고, 상기 제 2 셀 스트링 그룹은 제 2 드레인 선택 라인에 공통 연결되고, 상기 복수의 셀 스트링 그룹들은 복수의 워드 라인들에 각각 연결되는 복수의 페이지들을 포함하되,
상기 제 1 셀 스트링 그룹의 페이지들을 프로그램하는 단계; 및
상기 제 1 셀 스트링 그룹에 인접한 상기 제 2 셀 스트링 그룹의 페이지들을 프로그램하는 단계를 포함하고,
상기 제 1 셀 스트링 그룹의 페이지들을 프로그램하는 단계는,
상기 제 1 셀 스트링 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행한 후에, 상기 제 1 셀 스트링 그룹의 페이지들에 대한 상위 비트 프로그램들을 수행하는 단계를 포함하고,
상기 제 2 셀 스트링 그룹의 페이지들을 프로그램하는 단계는,
상기 제 2 셀 스트링 그룹의 페이지들에 대한 하위 비트 프로그램들을 수행한 후에, 상기 제 2 셀 스트링 그룹의 페이지들에 대한 상위 비트 프로그램들을 수행하는 단계를 포함하는 동작 방법. - 삭제
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 복수의 페이지들은 공통 소스 라인 및 복수의 비트 라인들 사이에 연결되고,
상기 제 1 셀 스트링 그룹의 페이지들에 대한 하위 비트 프로그램들 및 상위 비트 프로그램들은 해당 페이지가 상기 공통 소스 라인에 인접한 순서대로 수행되는 동작 방법. - 삭제
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 복수의 페이지들은 공통 소스 라인 및 복수의 비트 라인들 사이에 연결되고,
상기 제 2 셀 스트링 그룹의 페이지들에 대한 하위 비트 프로그램들 및 상위 비트 프로그램들은 해당 페이지가 상기 공통 소스 라인에 인접한 순서대로 수행되는 동작 방법. - 기판 위에 적층되는 메모리 셀들을 가지며 복수의 드레인 선택 라인들에 각각 연결된 복수의 셀 스트링 그룹들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
상기 복수의 셀 스트링 그룹들은 제 1 셀 스트링 그룹 및 제 2 셀 스트링 그룹을 포함하고, 상기 제 1 셀 스트링 그룹은 상기 복수의 드레인 선택 라인들 중 제 1 드레인 선택 라인에 공통 연결되고, 상기 제 2 셀 스트링 그룹은 제 2 드레인 선택 라인에 공통 연결되고,
상기 복수의 셀 스트링 그룹들은 복수의 워드 라인들에 각각 연결되는 복수의 페이지들을 포함하되,
상기 복수의 페이지들은 공통 소스 라인 및 복수의 비트 라인들 사이에 연결되고,
상기 제 1 셀 스트링 그룹의 페이지들을 프로그램하는 단계; 및
상기 제 1 셀 스트링 그룹에 인접한 제 2 셀 스트링 그룹의 페이지들을 프로그램 하는 단계를 포함하고,
상기 제 1 셀 스트링 그룹의 페이지들을 프로그램하는 단계는,
상기 제 1 셀 스트링 그룹 중 제 1 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램을 수행하는 단계; 및
상기 제 1 셀 스트링 그룹 중 상기 제 1 페이지보다 상기 공통 소스 라인으로부터 멀리 떨어진 제 2 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램을 수행하는 단계를 포함하고,
상기 제 1 페이지와 제 2 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램을 수행하는 단계는,
상기 하위 비트 프로그램을 수행한 후 상기 상위 비트 프로그램을 수행하는 동작 방법. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 제 2 페이지는 상기 제 1 페이지와 인접하는 동작 방법. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 제 2 셀 스트링 그룹의 페이지들을 프로그램하는 단계는,
상기 제 2 셀 스트링 그룹 중 제 3 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램을 수행하는 단계; 및
상기 제 2 셀 스트링 그룹 중 상기 제 3 페이지보다 상기 공통 소스 라인으로부터 멀리 떨어진 제 4 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램을 수행하는 단계를 포함하고,
상기 제 3 페이지와 제 4 페이지에 대한 하위 비트 프로그램 및 상위 비트 프로그램을 수행하는 단계는,
상기 하위 비트 프로그램을 수행한 후 상기 상위 비트 프로그램을 수행하는 동작 방법. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 제 4 페이지는 상기 제 3 페이지와 인접하는 동작 방법. - 기판 위에 적층되는 메모리 셀들을 포함하며 복수의 드레인 선택 라인들에 각각 연결된 복수의 셀 스트링 그룹들을 가지는 반도체 메모리 장치의 동작 방법에 있어서:
상기 복수의 셀 스트링 그룹들은 복수의 워드 라인들에 각각 연결되는 복수의 페이지들을 포함하고,
상기 복수의 셀 스트링 그룹들은 하나의 메모리 블록을 구성하고,
상기 복수의 셀 스트링 그룹들에 포함된 복수의 페이지들에 대한 하위 비트 프로그램들을 수행하는 단계; 및
상기 하위 비트 프로그램들을 수행한 뒤, 상기 복수의 셀 스트링 그룹들에 포함된 복수의 페이지들에 대한 상위 비트 프로그램들을 수행하는 단계;를 포함하는 동작 방법. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 복수의 페이지들은 공통 소스 라인 및 복수의 비트 라인들 사이에 연결되고,
상기 하위 비트 프로그램들은 해당 페이지가 상기 공통 소스 라인에 인접한 순서대로 수행되는 동작 방법. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 상위 비트 프로그램들은 해당 페이지가 상기 공통 소스 라인에 인접한 순서대로 수행되는 동작 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120095114A KR102002035B1 (ko) | 2012-08-29 | 2012-08-29 | 반도체 메모리 장치 및 그것의 동작 방법 |
| US13/721,014 US9176873B2 (en) | 2012-08-29 | 2012-12-19 | Semiconductor memory device and method of operating the same |
| US14/867,698 US9601207B2 (en) | 2012-08-29 | 2015-09-28 | Semiconductor memory device and method of operating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120095114A KR102002035B1 (ko) | 2012-08-29 | 2012-08-29 | 반도체 메모리 장치 및 그것의 동작 방법 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| KR20140028576A KR20140028576A (ko) | 2014-03-10 |
| KR101997910B1 true KR101997910B1 (ko) | 2019-07-08 |
| KR102002035B1 KR102002035B1 (ko) | 2019-07-22 |
Family
ID=50189135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120095114A KR102002035B1 (ko) | 2012-08-29 | 2012-08-29 | 반도체 메모리 장치 및 그것의 동작 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9176873B2 (ko) |
| KR (1) | KR102002035B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI560718B (en) * | 2015-03-27 | 2016-12-01 | Silicon Motion Inc | Data storage device and encoding method thereof |
| KR102551350B1 (ko) | 2016-01-28 | 2023-07-04 | 삼성전자 주식회사 | 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법 |
| KR20170094659A (ko) * | 2016-02-11 | 2017-08-21 | 에스케이하이닉스 주식회사 | 메모리 칩 및 이의 동작 방법 |
| US9779819B1 (en) * | 2016-06-24 | 2017-10-03 | Micron Technology, Inc. | Connecting memory cells to a data line sequentially while applying a program voltage to the memory cells |
| US10068656B2 (en) * | 2016-12-27 | 2018-09-04 | Sandisk Technologies Llc | Non-volatile memory with multi-pass programming |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100322000A1 (en) * | 2009-06-19 | 2010-12-23 | Samsung Electronics Co., Ltd. | Programming methods for three-dimensional memory devices having multi-bit programming, and three-dimensional memory devices programmed thereby |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7489543B1 (en) * | 2007-07-25 | 2009-02-10 | Micron Technology, Inc. | Programming multilevel cell memory arrays |
| KR20100013947A (ko) | 2008-08-01 | 2010-02-10 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법 |
| KR20110099570A (ko) | 2010-03-02 | 2011-09-08 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 |
| KR101268980B1 (ko) * | 2011-02-18 | 2013-05-29 | 최병철 | 체크밸브 |
-
2012
- 2012-08-29 KR KR1020120095114A patent/KR102002035B1/ko active IP Right Grant
- 2012-12-19 US US13/721,014 patent/US9176873B2/en active Active
-
2015
- 2015-09-28 US US14/867,698 patent/US9601207B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100322000A1 (en) * | 2009-06-19 | 2010-12-23 | Samsung Electronics Co., Ltd. | Programming methods for three-dimensional memory devices having multi-bit programming, and three-dimensional memory devices programmed thereby |
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