KR20170094659A - 메모리 칩 및 이의 동작 방법 - Google Patents

메모리 칩 및 이의 동작 방법 Download PDF

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KR20170094659A
KR20170094659A KR1020160015697A KR20160015697A KR20170094659A KR 20170094659 A KR20170094659 A KR 20170094659A KR 1020160015697 A KR1020160015697 A KR 1020160015697A KR 20160015697 A KR20160015697 A KR 20160015697A KR 20170094659 A KR20170094659 A KR 20170094659A
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김남훈
이민규
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에스케이하이닉스 주식회사
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Abstract

본 기술은 다수의 서브 메모리 블록들이 포함된 메인 메모리 블록; 상기 서브 메모리 블록들에 포함된 메모리 셀들을 페이지 단위로 프로그램하도록 구성된 주변회로; 및 상기 서브 메모리 블록들 중, 선택된 서브 메모리 블록의 프로그램 동작이 모두 완료된 후, 상기 서브 메모리 블록들 중 다음으로 선택된 서브 메모리 블록의 프로그램 동작이 수행되도록 상기 주변회로를 제어하는 제어회로를 포함하는 메모리 칩 및 이의 동작 방법을 포함한다.

Description

메모리 칩 및 이의 동작 방법{Memory chip and operating method thereof}
본 발명은 메모리 칩 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 칩의 프로그램 동작 방법에 관한 것이다.
메모리 장치(memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분될 수 있다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등을 포함할 수 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
이 중에서 플래시 메모리로 이루어진 메모리 칩은 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 주변회로와, 커맨드에 응답하여 주변회로를 제어하는 제어회로를 포함할 수 있다.
메모리 칩이 3차원 구조로 형성된 경우, 메모리 설 어레이는 다수의 3차원 메모리 블록들을 포함할 수 있다. 3차원 메모리 블록들은 기판으로부터 수직하게 행성된 다수의 수직 스트링들을 포함할 수 있다. 수직 스트링들은 기판 상에 수직 방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
주변회로는 전압 생성 회로, 로우 디코더, 페이지 버퍼부, 컬럼 디코더 및 입출력 회로를 포함할 수 있다. 전압 생성 회로는 프로그램 동작, 리드 동작 및 소거 동작에 필요한 다양한 동작 전압들을 생성할 수 있다. 로우 디코더는 로우 어드레스에 응답하여 동작 전압들을 선택된 메모리 블록에 전달할 수 있다. 페이지 버퍼부는 선택된 메모리 블록과 데이터를 주고 받을 수 있으며, 데이터 센싱 동작을 수행할 수 있다. 컬럼 디코더는 컬럼 어드레스에 응답하여 입출력 회로와 페이지 버퍼부 사이에서 데이터를 전송할 수 있다. 입출력 회로는 입출력 라인들을 통해 외부 장치로부터 커맨드, 어드레스 및 데이터를 수신하거나, 메모리 칩에 저장된 데이터를 외부 장치로 출력할 수 있다. 여기서, 외부 장치는 메모리 컨트롤러일 수 있다.
제어회로는 커맨드 및 어드레스에 응답하여 주변회로를 제어할 수 있다.
본 발명의 실시예는 메모리 칩의 신뢰도를 개선할 수 있는 메모리 칩 및 이의 동작 방법을 포함한다.
본 발명의 실시예에 따른 메모리 칩은, 다수의 서브 메모리 블록들이 포함된 메인 메모리 블록; 상기 서브 메모리 블록들에 포함된 메모리 셀들을 페이지 단위로 프로그램하도록 구성된 주변회로; 및 상기 서브 메모리 블록들 중, 선택된 서브 메모리 블록의 프로그램 동작이 모두 완료된 후, 상기 서브 메모리 블록들 중 다음으로 선택된 서브 메모리 블록의 프로그램 동작이 수행되도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 발명의 실시예에 따른 메모리 칩의 동작 방법은, 다수의 적층된 서브 메모리 블록들이 포함된 메인 메모리 블록들 중, 선택된 메인 메모리 블록의 프로그램 동작에 있어서, 상기 선택된 메인 메모리 블록에 포함된 상기 서브 메모리 블록들 중, 제N 서브 메모리 블록에 포함되고(N은 양의 정수), 제1 내지 제I 셀렉트 트랜지스터 그룹들에(I는 양의 정수) 각각 연결된 페이지들의 프로그램 동작을 수행하는 단계; 및 상기 선택된 메모리 블록에 포함된 상기 서브 메모리 블록들 중, 제N+1 서브 메모리 블록에 포함되고, 상기 제1 내지 제I 셀렉트 트랜지스터 그룹들에 각각 연결된 페이지들의 프로그램 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 칩의 동작 방법은, 제1 스트링에 포함되고, 제1 내지 제a 워드라인들에 연결된 메모리 셀들을 순차적으로 프로그램하는 단계; 상기 제1 스트링과 서로 동일한 비트라인에 연결된 제2 스트링에 포함되고, 상기 제1 내지 제a 워드라인들에 연결된 메모리 셀들을 순차적으로 프로그램하는 단계; 상기 제1 스트링에 포함되고, 제a+1 내지 제b 워드라인들에 연결된 메모리 셀들을 순차적으로 프로그램하는 단계; 및 상기 제2 스트링에 포함되고, 상기 제a+1 내지 제b 워드라인들에 연결된 메모리 셀들을 순차적으로 프로그램하는 단계를 포함한다.
본 기술은 메모리 칩의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 칩을 설명하기 위한 도면이다.
도 3은 도 2의 메인 메모리 블록의 실시예를 구체적으로 설명하기 위한 사시도이다.
도 4는 도 2의 메인 메모리 블록의 실시예를 구체적으로 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 7은 도 6의 프로그램 방법을 구체적으로 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 다수의 메모리 칩들(1110)을 포함할 수 있다. 메모리 칩들(1110)은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 이하 실시예에서는, 낸드 플래쉬(NAND FLASH) 메모리로 이루어진 메모리 칩(1110)을 예를 들어 설명하도록 한다.
메모리 컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 호스트(2000)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(1100)에 출력하거나, 메모리 장치(1100)로부터 데이터를 수신받을 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.
도 2는 도 1의 메모리 칩을 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(11)와, 메모리 셀 어레이(11)의 프로그램, 리드 및 소거 동작을 수행하는 주변회로(12)와, 주변회로(12)를 제어하는 제어회로(13)를 포함한다.
메모리 셀 어레이(11)는 다수의 메인 메모리 블록들을 포함하는데, 각각의 메인 메모리 블록들은 서로 동일하게 구성될 수 있다. 메인 메모리 블록들은 다수의 수직 스트링들을 포함하며, 수직 스트링들은 3차원 구조로 이루어질 수 있다. 예를 들면, 3차원 구조를 갖는 수직 스트링들은 반도체 기판상에 수직으로 배열될 수 있다. 메인 메모리 블록들은 다수의 메모리 셀들을 포함하는 서브 메모리 블록들을 포함할 수 있다.
주변 회로(12)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함할 수 있다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성할 수 있다. 동작명령신호(OP_CMD)는 프로그램 명령신호, 리드 명령신호 및 소거 명령신호를 포함할 수 있다. 예를 들어, 전압 생성 회로(21)는 다양한 레벨의 프로그램 전압들(Vpgm), 패스 전압들(Vpass), 드레인 전압들(Vdsl), 소오스 전압들(Vssl) 및 공통 소오스 전압들(Vsl)을 생성할 수 있다. 이 외에도, 전압 생성 회로(21)는 다양한 레벨을 갖는 전압들을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(11)에 포함된 메인 메모리 블록들 중 하나를 선택하고, 선택된 메인 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL) 및 소오스 라인(SL)에 동작전압들을 전달할 수 있다.
페이지 버퍼부(23)는 비트라인들(BL)을 통해 메인 메모리 블록들과 연결되며, 프로그램, 리드 및 소거 동작시 선택된 메모리 블록과 데이터를 주고받으며, 전달받은 데이터를 임시로 저장할 수 있다. 페이지 버퍼(23)는 프로그램 동작 시, 제어회로(13)의 제어에 따라 다양한 레벨을 갖는 비트라인 전압들을 생성하여 비트라인들(BL)에 인가할 수 있다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 입출력 회로(25) 사이에서 데이터를 전달할 수 있다.
입출력 회로(25)는 외부 장치(예컨데, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(13)에 전달하고, 외부 장치로부터 수신받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 수신받은 데이터(DATA)를 외부로 출력하거나 제어회로(13)에 전달한다.
제어 회로(13)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 주변 회로(12)를 제어한다. 특히, 프로그램 동작시, 제어 회로(13)는 선택된 메인 메모리 블록에 포함된 서브 메모리 블록 단위로 프로그램 동작이 수행되도록 주변 회로(12)를 제어할 수 있다.
도 3은 도 2의 메인 메모리 블록의 실시예를 구체적으로 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직으로(Z 방향) 형성될 수 있으며, 비트라인들(BL)과 소오스 라인(SL) 사이에 배열된 I자 형태의 수직 스트링(string)들을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소오스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 수직 스트링들은 소오스 라인(SL)의 상부에 수직 방향(Z 방향)으로 형성될 수 있다. 더욱 구체적으로 설명하면, 수직 스트링들은, 제1 방향(X 방향)으로 연장되고 서로 이격되어 적층된 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 또한, 수직 스트링들은 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)과, 수직 홀들(VH) 내에 형성되어 소오스 라인(SL)에 접하는 수직 채널막들(CH)을 포함할 수 있다. 소오스 셀렉트 트랜지스터들은 수직 채널막들(CH)과 소오스 라인들(SSL) 사이에 형성되고, 메모리 셀들은 수직 채널막들(CH)과 워드라인들(WL) 사이에 형성되며, 드레인 셀렉트 트랜지스터들은 수직 채널막들(CH)과 드레인 셀렉트 라인들(DSL) 사이에 형성될 수 있다.
비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며, 제1 방향(X 방향)과 직교하는 제2 방향(Y 방향)으로 연장될 수 있다. 비트라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다. 메인 메모리 블록들은 상술한 BiCS 구조 외에도 다양한 구조로 형성될 수 있다.
도 4는 도 2의 메인 메모리 블록의 실시예를 구체적으로 설명하기 위한 회로도이다.
도 4를 참조하면, 3차원 구조로 형성된 메인 메모리 블록은 다수의 수직 스트링들(ST)을 포함할 수 있다. 수직 스트링들(ST)은 비트라인들(BL1~BLk; k는 양의 정수)과 소오스 라인(SL) 사이에 연결될 수 있다. 도 4에서는 수직 스트링들(ST)이 'I' 자 형태로 구현되어 있으나, 메모리 칩에 따라 'U' 자 형태로 구현될 수도 있다.
수직 스트링들(ST)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 매트릭스 형태로 배열될 수 있다. 수직 스트링들(ST)은 소오스 셀렉트 트랜지스터들(SST), 다수의 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터들(DST)을 포함할 수 있다. 소오스 셀렉트 트랜지스터들(SST)은 소오스 라인(SL)과 메모리 셀들(F1) 사이에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST1~DST3) 각각은 비트라인들(BL0~BLj)과 메모리 셀들(Fn) 사이에 연결될 수 있다. 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 공통으로 연결될 수 있다. 메모리 셀들(F1~Fn)의 게이트들은 워드라인들(WL1~WLn)에 연결될 수 있다. 메모리 셀들(F1~Fn) 중 제3 방향(Z 방향)을 따라 서로 다른 층에 배열된 메모리 셀들은 서로 다른 워드라인들에 연결되며, 제1 및 제2 방향(X 및 Y 방향)을 따라 서로 동일한 층에 배열된 메모리 셀들은 서로 동일한 워드라인에 공통으로 연결될 수 있다. 제1 방향(X 방향)을 따라 배열된 메모리 셀들의 그룹을 페이지(page)라 부를 수 있다. 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL1~DST3)에 각각 연결된다. 드레인 셀렉트 트랜지스터들(DST) 중, 서로 동일한 비트라인에 연결된 드레인 셀렉트 트랜지스터들(DST)은 서로 다른 드레인 셀렉트 라인들(DSL1~DSL3)에 각각 연결되고, 서로 다른 비트라인들(BL1~BLk)에 연결된 드레인 셀렉트 트랜지스터들(DST) 중 제1 방향(X 방향)을 따라 연결된 드레인 셀렉트 트랜지스터들(DST)은 드레인 셀렉트 라인들(DSL1~DSL3) 각각에 공통으로 연결될 수 있다. 드레인 셀렉트 라인들의 개수는 도 4에 도시된 드레인 셀렉트 라인들의 개수에 한정되지 않으며, 메모리 칩에 따라 다를 수 있다.
비트라인들(BL1~BLk)이 제1 방향(X 방향)으로 서로 이격되어 배열되고, 제2 방향(Y 방향)으로 연장된 경우, 수직 스트링들(ST)은 제1 방향(X 방향)을 따라 비트라인들(BL1~BLk)에 각각 연결될 수 있다. 비트라인들(BL1~BLk) 각각에는 다수의 수직 스트링들(ST)이 제2 방향(Y 방향)을 따라 연결될 수 있다.
메인 메모리 블록은 제3 방향(Z 방향)을 따라 구분되는 다수의 서브 메모리 블록들을 포함할 수 있다. 서브 메모리 블록들은 다수의 워드라인들에 연결된 메모리 셀들을 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 5를 참조하면, 프로그램 동작은 서브 메모리 블록 단위로 수행될 수 있다. 예를 들면, 제N 서브 메모리 블록(N은 양의 정수)에 포함되고, 제1 내지 제I 셀렉트 트랜지스터 그룹들에 각각 연결된 페이지들의 프로그램 동작이 수행될 수 있다(S41). 이어서, 제N+1 서브 메모리 블록에 포함되고, 제1 내지 제I 셀렉트 트랜지스터 그룹들에 각각 연결된 페이지들의 프로그램 동작이 수행될 수 있다(S42). 여기서 셀렉트 트랜지스터 그룹들은 드레인 셀렉트 트랜지스터들의 그룹들일 수 있다.
예를 들어, 제1 방향(X 방향)으로 배열된 드레인 셀렉트 트랜지스터들을 제1 셀렉트 트랜지스터 그룹이라고 정의하고, 제1 셀렉트 트랜지스터 그룹으로부터 제2 방향(Y 방향)으로 인접한 드레인 셀렉트 트랜지스터들을 제2 셀렉트 트랜지스터 그룹이라고 정의할 수 있다. 프로그램 동작은 제1 셀렉트 트랜지스터 그룹에 연결된 서브 메모리 블록들 중 선택된 서브 메모리 블록에 대하여 수행된 후, 제2 셀렉트 트랜지스터 그룹에 연결된 서브 메모리 블록들 중 선택된 서브 메모리 블록에 대하여 수행된다.
제2 셀렉트 트랜지스터 그룹에 연결된 선택된 서브 메모리 블록의 프로그램 동작이 완료되면, 다시 제1 셀렉트 트랜지스터 그룹에 연결된 서브 메모리 블록들 중 새로 선택된 서브 메모리 블록의 프로그램 동작이 수행된다.
즉, 제1 셀렉트 트랜지스터 그룹에 연결된 서브 메모리 블록들과 제2 셀렉트 트랜지스터 그룹에 연결된 서브 메모리 블록들이 교대로 선택되면서 프로그램 동작이 수행될 수 있다.
상술한 프로그램 동작을 보다 구체적으로 설명하면 다음과 같다.
도 6은 본 발명의 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 메인 메모리 블록에 포함된 메모리 셀들은 다수의 서브 메모리 블록들로 구분될 수 있다. 예를 들어, 메모리 블록이 제1 내지 제m 서브 메모리 블록들(SB1~SBm; m은 양의 정수)을 포함하는 경우, 제1 내지 제m 서브 메모리 블록들(SB1~SBm) 각각은 다수의 워드라인들에 연결된 다수의 메모리 셀들을 포함할 수 있다. 제1 내지 제m 서브 메모리 블록들(SB1~SBm) 각각에 포함된 메모리 셀들은 제1 방향(X 방향), 제2 방향(Y 방향) 및 제3 방향(Z 방향)으로 배열된 메모리 셀들일 수 있다.
메인 메모리 블록의 프로그램 동작은 제1 서브 메모리 블록(SB1)부터 제m 서브 메모리 블록(SBm)의 순서로 수행될 수 있다. 각 서브 메모리 블록에서는 드레인 셀렉트 트랜지스터 그룹 단위로 메모리 셀들의 프로그램 동작이 수행될 수 있다. 드레인 셀렉트 트랜지스터 그룹은 제1 방향으로 배열된 드레인 셀렉트 트랜지스터들을 포함할 수 있다. 드레인 셀렉트 트랜지스터 그룹에 연결된 메모리 셀들(제3 방향으로 배열된 메모리 셀들)은 페이지 단위로 프로그램 동작이 수행될 수 있다.
보다 구체적으로 설명하면, 하나의 드레인 셀렉트 트랜지스터 그룹에 연결된 메모리 셀들이 각 서브 메모리 블록들마다 N개(N은 양의 정수)의 페이지들로 구분되는 경우, 제1 서브 메모리 블록(SB1)의 제1 드레인 셀렉트 트랜지스터 그룹에는 제1 내지 제N 페이지들이 연결될 수 있고, 제2 서브 메모리 블록(SB2)의 제1 드레인 셀렉트 트랜지스터 그룹에는 제1 내지 제N 페이지들이 연결될 수 있고, 제m 서브 메모리 블록(SBm)의 제1 드레인 셀렉트 트랜지스터 그룹에도 제1 내지 제N 페이지들이 연결될 수 있다. 나머지 드레인 셀렉트 트랜지스터 그룹들에도 제1 드레인 셀렉트 트랜지스터 그룹에 연결된 페이지들과 동일한 개수의 페이지들이 각 서브 메모리 블록들에 포함될 수 있다.
프로그램 동작을 보다 구체적으로 설명하면, 메인 메모리 블록의 프로그램 동작은 제1 서브 메모리 블록(SB1)의 제1 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 페이지부터 순차적으로 수행될 수 있다(11). 제1 서브 메모리 블록(SB1)의 제1 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 내지 제N 페이지들의 프로그램 동작이 모두 완료되면, 제1 서브 메모리 블록(SB1)의 제2 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 내지 제N 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(12). 이와 같은 방식으로 제1 서브 메모리 블록(SB1)의 제i 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 내지 제N 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(1i).
제1 서브 메모리 블록(SB1)의 프로그램 동작이 완료되면(1i), 제2 서브 메모리 블록(SB2)의 프로그램 동작이 수행될 수 있다. 제2 서브 메모리 블록(SB2)의 제1 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 페이지부터 프로그램 동작이 순차적으로 수행될 수 있다(21). 제2 서브 메모리 블록(SB2)의 제1 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 내지 제N 페이지들의 프로그램 동작이 모두 완료되면(21), 제2 서브 메모리 블록(SB2)의 제2 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 내지 제N 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(22). 이와 같은 방식으로 제2 서브 메모리 블록(SB2)의 제i 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 내지 제N 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(2i).
상술한 바와 같이, 나머지 서브 메모리 블록들의 프로그램 동작이 순차적으로 수행될 수 있다. 마지막 제m 서브 메모리 블록(SBm)의 프로그램 동작을 예를 들어 설명하면, 제m 서브 메모리 블록(SBm)의 제1 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 페이지부터 프로그램 동작이 순차적으로 수행될 수 있다(m1). 제m 서브 메모리 블록(SBm)의 제1 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 내지 제N 페이지들의 프로그램 동작이 모두 완료되면, 제m 서브 메모리 블록(SBm)의 제2 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 내지 제N 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(m2). 제m 서브 메모리 블록(SBm)의 제2 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 내지 제N 페이지들의 프로그램 동작이 모두 완료되면, 제m 서브 메모리 블록(SBm)의 제i 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 내지 제N 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(mi).
상술한 바와 같이, 메모리 칩에 따라 하나의 메인 메모리 블록 내에 다수의 서브 메모리 블록들과 다수의 드레인 셀렉트 트랜지스터 그룹들이 포함될 수 있다. 상술한 프로그램 동작의 이해를 돕기 위하여, 세 개의 서브 메모리 블록들, 세 개의 드레인 셀렉트 트랜지스터 그룹들, 그리고 각 드레인 셀렉트 트랜지스터 그룹들마다 각각의 서브 메모리 블록에 세 개의 페이지들이 연결된 메모리 칩의 프로그램 동작을 도 7을 참조하여 설명하도록 한다.
도 7은 도 6의 프로그램 방법을 구체적으로 설명하기 위한 도면이다.
도 7을 참조하면, 각각의 메인 메모리 블록들은 다수의 드레인 셀렉트 트랜지스터 그룹들에 연결된 다수의 서브 메모리 블록들을 포함할 수 있다. 도 7에서는, 제1 내지 제3 드레인 셀렉트 트랜지스터 그룹들(DST1~DST3) 및 이에(DST1~DST3) 연결된 제1 내지 제3 서브 메모리 블록들(SB1~SB3)이 포함된 메인 메모리 블록의 프로그램 동작을 예를 들어 설명하도록 한다.
제1 드레인 셀렉트 트랜지스터 그룹(DST1)은 제1 드레인 셀렉트 라인(DSL1)에 공통으로 연결된 드레인 셀렉트 트랜지스터들의 그룹이고, 제2 드레인 셀렉트 트랜지스터 그룹(DST2)은 제2 드레인 셀렉트 라인(DSL2)에 공통으로 연결된 드레인 셀렉트 트랜지스터들의 그룹이고, 제3 드레인 셀렉트 트랜지스터 그룹(DST3)은 제3 드레인 셀렉트 라인(DSL3)에 공통으로 연결된 드레인 셀렉트 트랜지스터들의 그룹일 수 있다. 즉, 제1 내지 제3 드레인 셀렉트 트랜지스터 그룹들(DST1~DST3)은 제1 내지 제3 드레인 셀렉트 라인들(DSL1~DSL3)에 인가되는 전압에 따라 선택적으로 동작할 수 있다. 제1 내지 제3 드레인 셀렉트 트랜지스터 그룹들(DST1~DST3)의 드레인들에는 제1 내지 제k 비트라인들(BL1~BLk)이 연결될 수 있다. 예를 들면, 제1 내지 제3 드레인 셀렉트 트랜지스터 그룹들(DST1~DST3) 중 제2 방향(Y 방향)으로 인접한 드레인 셀렉트 트랜지스터들은 서로 동일한 비트라인에 연결될 수 있다.
소오스 셀렉트 트랜지스터들(SST)은 소오스 셀렉트 라인(SSL)에 공통으로 연결될 수 있다. 따라서, 소오스 셀렉트 트랜지스터들(SST)은 소오스 셀렉트 라인(SSL)에 인가되는 전압에 따라 공통으로 동작할 수 있다. 소오스 셀렉트 트랜지스터들(SST)의 소오스단들은 소오스 라인(SL)에 공통으로 연결될 수 있다.
제1 내지 제3 서브 메모리 블록들(SB1~SB3)은 소오스 셀렉트 트랜지스터들(SST)과 제1 내지 제3 드레인 셀렉트 트랜지스터 그룹들(DST1~DST3) 사이에 연결된 다수의 메모리 셀들을 포함할 수 있다. 서로 동일한 층에 배열된 메모리 셀들의 게이트들은 서로 동일한 워드라인에 연결될 수 있고, 서로 다른 층에 배열된 메모리 셀들의 게이트들은 서로 다른 워드라인들에 연결될 수 있다. 예를 들면, 소오스 셀렉트 트랜지스터들(SST)의 상부에 배열된 메모리 셀들의 게이트들은 제1 워드라인(WL1)에 공통으로 연결될 수 있다.
제1 워드라인(WL1)에 연결된 메모리 셀들 중, 서로 동일한 드레인 셀렉트 트랜지스터 그룹에 연결된 메모리 셀들의 그룹이 페이지(PG; page)가 된다. 따라서, 제1 내지 제3 드레인 셀렉트 트랜지스터 그룹들(DST1~DST3) 각각에는 제1 내지 제9 페이지들이 연결될 수 있다. 제1 페이지가 소오스 셀렉트 트랜지스터들(SST)에 인접하고 제9 페이지가 제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 인접할 수 있으나, 페이지들의 순번은 메모리 장치에 따라 달라질 수 있다.
본 실시예에서는, 제1 워드라인(WL1)에 연결된 메모리 셀들이 제1 페이지들로 정의될 수 있고, 제2 워드라인(WL2)에 연결된 메모리 셀들이 제2 페이지들로 정의될 수 있다. 이와 같은 방식으로, 제9 워드라인(WL9)에 연결된 메모리 셀들이 제9 페이지들로 정의될 수 있다. 제1 페이지들은 제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 연결된 제1 페이지와, 제2 드레인 셀렉트 트랜지스터 그룹(DST2)에 포함된 제1 페이지와, 제3 드레인 셀렉트 트랜지스터 그룹(DST3)에 연결된 제1 페이지를 포함할 수 있다. 즉, 소오스 셀렉트 트랜지스터들(SST)과 제1 내지 제3 드레인 셀렉트 트랜지스터 그룹들(DST1~DST3) 사이에 다수의 제1 내지 제9 페이지들이 연결될 수 있다.
상술한 구성을 포함하는 메인 메모리 블록의 프로그램 동작을 구체적으로 설명하면 다음과 같다.
프로그램 동작은 제1 서브 메모리 블록(SB1)의 제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 연결된 제1 페이지부터 제3 페이지까지 순차적으로 수행될 수 있다(P1-P3). 도 7에서, P1-P27은 본 실시예에 따른 프로그램 동작 순서를 의미한다.
제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 연결된 제1 내지 제3 페이지들의 프로그램 동작이 완료되면, 제1 서브 메모리 블록(SB1)의 제2 드레인 셀렉트 트랜지스터 그룹(DST2)에 연결된 제1 페이지부터 제3 페이지까지 프로그램 동작이 순차적으로 수행될 수 있다(P4-P6). 프로그램 동작은 ISPP(incremental step pulse program) 방식으로 수행될 수 있다. 선택된 워드라인에 프로그램 전압이 인가될 때, 나머지 비선택된 워드라인들에는 프로그램 전압보다 낮은 패스전압이 인가될 수 있다. 프로그램 전압 및 패스전압은 0V 보다 높은 양전압에서 설정될 수 있다.
제1 내지 제3 드레인 셀렉트 트랜지스터 그룹들(DST1~DST3)에 연결된 페이지들을 선택하기 위하여, 제1 내지 제3 드레인 셀렉트 라인들(DSL1~DSL3)에 인가되는 전압이 조절될 수 있다. 예를 들어, 제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 연결된 페이지들의 프로그램 동작을 위하여, 제2 및 제3 드레인 셀렉트 라인(DSL2 및 DSL3)에는 턴오프전압이 인가되고, 제1 드레인 셀렉트 라인(DSL1)에는 턴온전압이 인가될 수 있다. 이로 인해, 제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 포함된 드레인 셀렉트 트랜지스터들만 턴온(turn on)되고, 나머지 제2 및 제3 드레인 셀렉트 트랜지스터 그룹들(DST2 및 DST3)에 포함된 드레인 셀렉트 트랜지스터들은 턴오프(turn ofF)될 수 있다.
이로 인해, 프로그램 허용전압(예컨데, 0V) 또는 프로그램 금지전압(예컨데, VCC)이 인가된 제1 내지 제k 비트라인들(BL1~BLk)은 제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 연결된 수직 스트링들의 채널들로 전달될 수 있다.
제1 서브 메모리 블록(SB1)의 제2 드레인 셀렉트 트랜지스터 그룹(DST2)에 연결된 제1 내지 제3 페이지들의 프로그램 동작이 완료되면, 제1 서브 메모리 블록(SB1)의 제3 드레인 셀렉트 트랜지스터 그룹(DST3)에 연결된 제1 내지 제3 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(P7-P9).
제1 서브 메모리 블록(SB1)의 제3 드레인 셀렉트 트랜지스터 그룹(DST3)에 연결된 제1 내지 제3 페이지들의 프로그램 동작이 완료되면(P7-P9), 제2 서브 메모리 블록(SB2)의 제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 연결된 제4 내지 제6 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(P10-P12). 제2 서브 메모리 블록(SB2)의 제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 연결된 제4 내지 제6 페이지들의 프로그램 동작이 완료되면, 제2 서브 메모리 블록(SB2)의 제2 드레인 셀렉트 트랜지스터 그룹(DST2)에 연결된 제4 내지 제6 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(P13-P15). 제2 서브 메모리 블록(SB2)의 제2 드레인 셀렉트 트랜지스터 그룹(DST2)에 연결된 제4 내지 제6 페이지들의 프로그램 동작이 완료되면, 제2 서브 메모리 블록(SB2)의 제3 드레인 셀렉트 트랜지스터 그룹(DST3)에 연결된 제4 내지 제6 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(P16-P18).
제2 서브 메모리 블록(SB2)의 제3 드레인 셀렉트 트랜지스터 그룹(DST3)에 연결된 제4 내지 제6 페이지들의 프로그램 동작이 완료되면(P16-P18), 제3 서브 메모리 블록(SB3)의 제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 연결된 제7 내지 제9 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(P19-P21). 제3 서브 메모리 블록(SB3)의 제1 드레인 셀렉트 트랜지스터 그룹(DST1)에 연결된 제7 내지 제9 페이지들의 프로그램 동작이 완료되면, 제3 서브 메모리 블록(SB3)의 제2 드레인 셀렉트 트랜지스터 그룹(DST2)에 연결된 제7 내지 제9 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(P22-P24). 제3 서브 메모리 블록(SB3)의 제2 드레인 셀렉트 트랜지스터 그룹(DST2)에 연결된 제7 내지 제9 페이지들의 프로그램 동작이 완료되면, 제3 서브 메모리 블록(SB3)의 제3 드레인 셀렉트 트랜지스터 그룹(DST3)에 연결된 제7 내지 제9 페이지들의 프로그램 동작이 순차적으로 수행될 수 있다(P25-P27).
상술한 바와 같이, 서로 다른 드레인 셀렉트 트랜지스터 그룹에 연결된 페이지들을 순차적으로 프로그램함으로써, 비선택된 메모리 셀들 부근의 채널 전압 감소를 방지할 수 있으므로, 비선택된 메모리 셀들의 프로그램 디스터브(disturb) 열화를 억제시킬 수 있다. 따라서, 메모리 칩의 신뢰도를 개선할 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(3000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어한다. 메모리 컨트롤러(1200)는 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장한다. CPU(1220)는 메모리 컨트롤러(1200)의 데이터 교환을 위한 제어동작을 수행할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 메모리 장치(1110)와 인터페이싱 할 수 있다. 또한, 도 8에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(2000)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등을 더 포함할 수 있다.
본 발명에 따른 메모리 시스템(3000)이 사용될 수 있는 호스트(2000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들을 포함할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1110), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1110: 메모리 칩 1200: 메모리 컨트롤러
2000: 호스트 SB1~SB3: 서브 메모리 블록
PG: 페이지

Claims (16)

  1. 다수의 서브 메모리 블록들이 포함된 메인 메모리 블록;
    상기 서브 메모리 블록들에 포함된 메모리 셀들을 페이지 단위로 프로그램하도록 구성된 주변회로; 및
    상기 서브 메모리 블록들 중, 선택된 서브 메모리 블록의 프로그램 동작이 모두 완료된 후, 상기 서브 메모리 블록들 중 다음으로 선택된 서브 메모리 블록의 프로그램 동작이 수행되도록 상기 주변회로를 제어하는 제어회로를 포함하는 메모리 칩.
  2. 제1항에 있어서,
    상기 서브 메모리 블록들은 드레인 셀렉트 트랜지스터 그룹들과 소오스 셀렉트 트랜지스터들 사이에 배열된 메모리 칩.
  3. 제2항에 있어서,
    상기 드레인 셀렉트 트랜지스터 그룹들 각각은 서로 동일한 드레인 셀렉트 라인에 연결된 드레인 셀렉트 트랜지스터들을 포함하는 메모리 칩.
  4. 제3항에 있어서,
    상기 드레인 셀렉트 트랜지스터 그룹들은 서로 다른 드레인 셀렉트 라인들에 연결된 메모리 칩.
  5. 제1항에 있어서,
    상기 페이지는 서로 동일한 워드라인과 상기 드레인 셀렉트 트랜지스터 그룹들 중 서로 동일한 드레인 셀렉트 트랜지스터 그룹에 연결된 메모리 셀들을 포함하는 메모리 칩.
  6. 제1항에 있어서, 상기 제어회로는,
    상기 선택된 서브 메모리 블록에 포함된 페이지들 중, 선택된 드레인 셀렉트 트랜지스터 그룹에 연결된 페이지들이 순차적으로 프로그램된 후, 다음으로 선택된 드레인 셀렉트 트랜지스터 그룹에 연결된 페이지들이 순차적으로 프로그램되도록 상기 주변회로를 제어하는 메모리 칩.
  7. 다수의 적층된 서브 메모리 블록들이 포함된 메인 메모리 블록들 중, 선택된 메인 메모리 블록의 프로그램 동작에 있어서,
    상기 선택된 메인 메모리 블록에 포함된 상기 서브 메모리 블록들 중, 제N 서브 메모리 블록에 포함되고(N은 양의 정수), 제1 내지 제I 셀렉트 트랜지스터 그룹들에(I는 양의 정수) 각각 연결된 페이지들의 프로그램 동작을 수행하는 단계; 및
    상기 선택된 메모리 블록에 포함된 상기 서브 메모리 블록들 중, 제N+1 서브 메모리 블록에 포함되고, 상기 제1 내지 제I 셀렉트 트랜지스터 그룹들에 각각 연결된 페이지들의 프로그램 동작을 수행하는 단계를 포함하는 메모리 칩의 동작 방법.
  8. 제7항에 있어서,
    상기 제1 내지 제I 셀렉트 트랜지스터 그룹들은 제1 내지 제I 드레인 셀렉트 라인들에 각각 연결된 다수의 드레인 셀렉트 트랜지스터들을 포함하는 메모리 칩의 동작 방법.
  9. 제7항에 있어서,
    상기 제N 서브 메모리 블록에 포함된 상기 페이지들의 프로그램 동작시,
    상기 제1 내지 제I 셀렉트 트랜지스터 그룹들 각각에 연결된 페이지들이 순차적으로 프로그램되는 메모리 칩의 동작 방법.
  10. 제9항에 있어서,
    상기 제1 내지 제I 셀렉트 트랜지스터 그룹들 각각에 연결된 페이지들의 프로그램 동작은 적층된 순서에 따라 순차적으로 수행되는 메모리 칩의 동작 방법.
  11. 제1 서브 메모리 블록에 포함되고, 제1 드레인 셀렉트 트랜지스터 그룹에 연결된 제1 메모리 셀들의 제1 프로그램 동작을 수행하는 단계;
    상기 제1 서브 메모리 블록에 포함되고, 제1 드레인 셀렉트 트랜지스터 그룹에 연결된 제2 메모리 셀들의 제2 프로그램 동작을 수행하는 단계;
    상기 제2 서브 메모리 블록에 포함되고, 상기 제1 드레인 셀렉트 트랜지스터 그룹에 연결된 제3 메모리 셀들의 제3 프로그램 동작을 수행하는 단계; 및
    상기 제2 서브 메모리 블록에 포함되고, 상기 제2 드레인 셀렉트 트랜지스터 그룹에 연결된 제4 메모리 셀들의 제4 프로그램 동작을 수행하는 단계를 포함하는 메모리 칩의 동작 방법.
  12. 제11항에 있어서,
    상기 제2 프로그램 동작은 상기 제1 프로그램 동작 이후에 수행되고,
    상기 제3 프로그램 동작은 상기 제2 프로그램 동작 이후에 수행되고,
    상기 제4 프로그램 동작은 상기 제3 프로그램 동작 이후에 수행되는 메모리 칩의 동작 방법.
  13. 제11항에 있어서, 상기 제1 프로그램 동작을 수행하는 단계 이전에,
    상기 제1 및 제2 메모리 셀들을 서로 다른 워드라인들에 연결된 메모리 셀들의 페이지들로 구분하고,
    상기 제3 및 제4 메모리 셀들을 서로 다른 워드라인들에 연결된 메모리 셀들의 페이지들로 구분하는 단계를 더 포함하는 메모리 칩의 동작 방법.
  14. 제1 스트링에 포함되고, 제1 내지 제a 워드라인들에 연결된 메모리 셀들을 순차적으로 프로그램하는 단계;
    상기 제1 스트링과 서로 동일한 비트라인에 연결된 제2 스트링에 포함되고, 상기 제1 내지 제a 워드라인들에 연결된 메모리 셀들을 순차적으로 프로그램하는 단계;
    상기 제1 스트링에 포함되고, 제a+1 내지 제b 워드라인들에 연결된 메모리 셀들을 순차적으로 프로그램하는 단계; 및
    상기 제2 스트링에 포함되고, 상기 제a+1 내지 제b 워드라인들에 연결된 메모리 셀들을 순차적으로 프로그램하는 단계를 포함하는 메모리 칩의 동작 방법.
  15. 제14항에 있어서,
    상기 제1 내지 제b 워드라인들 중, 선택된 워드라인에 프로그램 전압이 인가될 때, 나머지 워드라인들에는 패스전압이 인가되는 메모리 칩의 동작 방법.
  16. 제14항에 있어서,
    상기 메모리 셀들을 프로그램하는 단계들은 ISPP(incremental step pulse program) 방식으로 수행되는 메모리 칩의 동작 방법.
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