KR20150118648A - 불 휘발성 메모리 장치 - Google Patents

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전영진
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장동수
조용호
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Abstract

본 발명에 따른 불 휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 그리고 복수의 도전 라인들을 통하여 상기 메모리 셀 어레이에 전기적으로 연결되는 복수의 트랜지스터들을 포함하는 주변 회로 영역을 포함하되, 상기 복수의 트랜지스터들 각각은 상기 기판상에 형성된 활성 영역을 가로질러 제 1 방향으로 연장되는 게이트 전극과 상기 게이트 전극 양측의 상기 활성 영역 내에 형성된 소스 영역 및 드레인 영역을 포함하고, 상기 복수의 트랜지스터들 중 적어도 하나는 상기 소스 영역에 연결된 소스 콘택 플러그들의 개수와 상기 드레인 영역에 연결된 드레인 콘택 플러그들의 개수가 서로 다르다.

Description

불 휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불 휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 3차원 어레이 구조를 갖는 메모리 셀 어레이의 주변 회로 영역의 커패시턴스를 감소시켜 전파 지연(Propagation Delay)을 감소시키는 불 휘발성 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 그리고 복수의 도전 라인들을 통하여 상기 메모리 셀 어레이에 전기적으로 연결되는 복수의 트랜지스터들을 포함하는 주변 회로 영역을 포함하되, 상기 복수의 트랜지스터들 각각은 상기 기판상에 형성된 활성 영역을 가로질러 제 1 방향으로 연장되는 게이트 전극과 상기 게이트 전극 양측의 상기 활성 영역 내에 형성된 소스 영역 및 드레인 영역을 포함하고, 상기 복수의 트랜지스터들 중 적어도 하나는 상기 소스 영역에 연결된 소스 콘택 플러그들의 개수와 상기 드레인 영역에 연결된 드레인 콘택 플러그들의 개수가 서로 다르다.
실시 예로서, 상기 드레인 콘택 플러그들의 개수는 상기 소스 콘택 플러그들의 개수보다 적어도 하나가 적을 수 있다.
실시 예로서, 상기 드레인 콘택 플러그들의 개수는 상기 소스 콘택 플러그들의 개수의 절반일 수 있다.
실시 예로서, 상기 드레인 콘택 플러그들은 상기 게이트 전극을 중심으로 상기 소스 콘택 플러그들 중 어느 하나와 대칭인 위치에 배치될 수 있다.
실시 예로서, 상기 드레인 콘택 플러그들은 상기 게이트 전극을 중심으로 상기 소스 콘택 플러그들 중 인접한 어느 둘의 사이 지점과 대칭인 위치에 배치될 수 있다.
실시 예로서, 상기 드레인 콘택 플러그들은 상기 소스 콘택 플러그들 중 적어도 하나와 상기 제 1 방향에 대하여 사선 방향에 위치할 수 있다.
실시 예로서, 상기 소스 및 드레인 콘택 플러그들의 높이는 상기 복수의 셀 스트링들의 높이와 동일할 수 있다.
실시 예로서, 상기 소스 및 드레인 콘택 플러그들의 높이는 상기 기판과 상기 복수의 도전 라인들 중 최하위 도전 라인들 사이의 거리와 동일할 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 그리고 복수의 도전 라인들을 통하여 상기 메모리 셀 어레이에 전기적으로 연결되는 복수의 트랜지스터들을 포함하는 주변 회로 영역을 포함하되, 상기 복수의 트랜지스터들 각각은 상기 기판상에 형성된 활성 영역을 가로질러 제 1 방향으로 연장되는 게이트 전극과 상기 게이트 전극 양측의 상기 활성 영역 내에 형성된 소스 영역 및 드레인 영역을 포함하고, 상기 복수의 트랜지스터들 중 적어도 하나는 상기 소스 영역에 연결된 소스 콘택 플러그들 사이의 간격과 상기 드레인 영역에 연결된 드레인 콘택 플러그들 사이의 간격이 서로 다르다.
실시 예로서, 상기 드레인 콘택 플러그들 중 인접한 둘 사이의 간격은 상기 소스 콘택 플러그들 중 인접한 둘 사이의 간격보다 2배 클 수 있다.
실시 예로서, 상기 드레인 콘택 플러그들 중 인접한 둘 사이의 간격은 상기 소스 콘택 플러그들 중 인접한 둘 사이의 간격보다 클 수 있다.
실시 예로서, 상기 드레인 콘택 플러그들은 상기 게이트 전극을 중심으로 상기 소스 콘택 플러그들 중 어느 하나와 대칭인 위치에 배치될 수 있다.
실시 예로서, 상기 드레인 콘택 플러그들은 상기 게이트 전극을 중심으로 상기 소스 콘택 플러그들 중 인접한 어느 둘의 사이와 대칭인 위치에 배치될 수 있다.
실시 예로서, 상기 드레인 콘택 플러그들은 상기 소스 콘택 플러그들 중 적어도 하나와 상기 제 1 방향에 대하여 사선 방향에 위치할 수 있다.
실시 예로서, 상기 소스 및 드레인 콘택 플러그들은 상기 제 1 방향으로 일렬로 배치될 수 있다.
이상과 같은 본 발명의 실시 예에 따르면, 3차원 어레이 구조를 갖는 메모리 셀 어레이의 주변 회로 영역에서 트랜지스터의 소스 영역과 드레인 영역의 콘택 플러그들의 위치를 비대칭으로 배열하여 트랜지스터의 커패시턴스를 감소시켜 전파 지연(Propagation Delay)을 감소시키는 불 휘발성 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 1의 메모리 셀 어레이 및 주변 회로 영역을 보여주는 사시도이다.
도 4는 도 3의 A-A'선을 따라 자른 단면도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 평면도이다.
도 6은 도 5의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 사시단면도이다.
도 7은 도 5의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 8은 도 7의 셀 트랜지스터들(MT) 중 하나를 보여주는 확대도이다.
도 9는 메모리 블록(BLKa)의 실시 예에 따른 등가 회로(BLKa)를 보여주는 회로도이다.
도 10은 도 1 내지 도 3의 주변 회로 영역의 평면도이다.
도 11은 도 10의 복수의 트랜지스터들 중 하나의 트랜지스터(TR1)를 보여주는 본 발명에 따른 실시 예에 따른 평면도이다.
도 12는 도 11의 트랜지스터(TR1)의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 13은 도 11의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 14는 도 10의 복수의 트랜지스터들 중 하나의 트랜지스터(TR2)를 보여주는 본 발명의 다른 실시 예에 따른 평면도이다.
도 15는 도 14의 트랜지스터(TR2)의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 16은 도 14의 Ⅴ-Ⅴ' 선에 따른 단면도이다.
도 17은 도 10의 복수의 트랜지스터들 중 하나의 트랜지스터(TR3)를 보여주는 본 발명의 또 다른 실시 예에 따른 평면도이다.
도 18은 도 17의 트랜지스터(TR3)의 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 19는 도 17의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 20은 도 17의 Ⅷ-Ⅷ' 선에 따른 단면도이다.
도 21은 도 10의 복수의 트랜지스터들 중 하나의 트랜지스터(TR4)를 보여주는 본 발명의 또 다른 실시 예에 따른 평면도이다.
도 22는 도 10의 복수의 트랜지스터들 중 하나의 트랜지스터(TR5)를 보여주는 본 발명의 또 다른 실시 예에 따른 평면도이다.
도 23은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 24는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 25은 본 발명의 실시 예에 따른 메모리 카드를 보여준다.
도 26는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(Solid State Drive)를 보여준다.
도 27는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 또한, 이동되는 데이터 단위를 섹터 단위로 가정하여 본 발명의 특징이 설명되었으나, 데이터 단위가 섹터 단위에만 국한되지 않는다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불 휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로 영역(120)을 포함할 수 있다.
메모리 셀 어레이(110)와 주변 회로 영역(120)은 스트링 선택 라인들(SSL), 워드 라인들(WL), 접지 선택 라인 또는 접지 선택 라인들(GSL), 그리고 비트 라인들(BL)을 통해 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록의 메모리 셀들은 2차원 구조를 형성할 수 있다. 또한, 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다.
주변 회로 영역(120)은 외부로부터 명령(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 주변 회로 영역(120)은 수신된 명령(CMD) 및 어드레스(ADDR)에 따라 외부로부터 수신된 데이터(Data)를 메모리 셀 어레이(110)에 저장할 수 있다. 또한, 주변 회로 영역(120)은 수신된 명령(CMD) 및 어드레스(ADDR)에 따라 메모리 셀 어레이(110)로부터 독출된 데이터(Data)를 외부로 출력할 수 있다.
도 2는 도 1의 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로 영역(120)을 포함할 수 있다. 주변 회로 영역(120)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 및 제어 로직(124)을 포함할 수 있다.
메모리 셀 어레이(110)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록의 메모리 셀들은 2차원 구조를 형성할 수 있다. 또한, 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(121)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(124)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(121)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(121)는 전압 발생기(122)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 예를 들어, 전압 발생기(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(Data)를 교환할 수 있다. 읽기 및 쓰기 회로(123)는 제어 로직(124)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(123)는 어드레스 디코더(121)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 선택할 수 있다.
예시적으로, 읽기 및 쓰기 회로(123)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입할 수 있다. 읽기 및 쓰기 회로(123)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달할 수 있다. 읽기 및 쓰기 회로(123)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 읽기 및 쓰기 회로(123)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
예시적으로, 읽기 및 쓰기 회로(123)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(123)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(124)은 어드레스 디코더(121), 전압 발생기(122), 그리고 읽기 및 쓰기 회로(123)에 연결될 수 있다. 제어 로직(124)은 불 휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(124)은 컨트롤러(200)로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
도 3은 도 1의 메모리 셀 어레이 및 주변 회로 영역을 보여주는 사시도이다. 도 3을 참조하면, 메모리 셀 어레이(110) 및 주변 회로 영역(120)은 금속층(ML)을 통해 서로 연결된다. 금속층(ML)은 메모리 셀 어레이(110) 및 주변 회로 영역(120) 상에 형성된다. 메모리 셀 어레이(110)는 셀 플러그들(CPLG)을 통해 금속층(ML)과 연결될 수 있다. 주변 회로 영역(120)은 주변 플러그들(PPLG)을 통해 금속층(ML)과 연결될 수 있다.
메모리 셀 어레이(110)는 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 메모리 블록들(BLK1~BLKz)은 제 1 및 제 3 방향들을 따라 신장된 평면 상에, 제 2 방향을 따라 적층된 구조물을 형성할 수 있다. 반면에 주변 회로 영역(120)은 평면 구조를 갖는다. 주변 회로 영역(120)은 제 1 및 제 3 방향들을 따라 신장된 평면 상에 형성된다. 따라서, 메모리 셀 어레이(110)의 셀 플러그들(CPLG)과 주변 회로 영역(120)의 주변 플러그들(PPLG)은 길이가 서로 다를 수 있다. 주변 플러그들(PPLG)의 길이는 셀 플러그들(CPLG)의 길이보다 길 수 있다. 주변 플러그들(PPLG)의 길이가 길어짐에 따라 주변 회로 영역(120)에서 금속층(ML)과 기판 사이의 커패시턴스는 증가할 수 있다. 금속층(ML)과 기판 사이의 커패시턴스가 증가하면, 주변 회로 영역(120)의 전파 지연(Propagation Delay)은 증가할 수 있다. 예를 들면, 주변 플러그들(PPLG)은 제 1 길이(L1)를 가질 수 있다. 셀 플러그들(CPLG)은 제 2 길이(L2)를 가질 수 있다. 제 1 길이(L1)는 제 2 길이(L2)보다 2배 더 클 수 있다.
주변 회로 영역(120)은 다양한 기능을 수행하기 위한 복수의 트랜지스터들을 포함할 수 있다. 각각의 트랜지스터는 게이트 전극과 게이트 전극을 중심으로 대칭적으로 배치된 소스 및 드레인 영역을 포함할 수 있다. 소스 영역은 복수의 주변 플러그들(PPLG)을 통해 금속층(ML)과 연결될 수 있다. 드레인 영역 또한 복수의 주변 플러그들(PPLG)을 통해 금속층(ML)과 연결될 수 있다.
본 발명에 따른 불 휘발성 메모리 장치(100)는 소스 영역과 드레인 영역의 주변 플러그들(PPLG)을 비대칭적으로 배치할 수 있다. 예를 들면, 드레인 영역에 연결된 주변 플러그들(PPLG)의 개수는 소스 영역에 연결된 주변 플러그들(PPLG)의 개수보다 적을 수 있다. 또한, 드레인 영역의 주변 플러그들(PPLG)은 게이트 전극을 중심으로 소스 영역의 주변 플러그들(PPLG)과 비대칭적인 위치에 배치될 수 있다. 따라서, 주변 회로 영역(120)의 트랜지스터들은 감소된 커패시턴스를 가질 수 있다. 트랜지스터들의 커패스턴스가 감소하면, 주변 회로 영역(120)의 전파 지연(Propagation Delay)은 감소할 수 있다.
도 3에서, 메모리 셀 어레이(110) 및 주변 회로 영역(120)의 일부에 셀 플러그들(CPLG) 및 주변 플러그들(PPLG)이 도시되어 있다. 그러나, 셀 플러그들(CPLG) 및 주변 플러그들(PPLG)은 메모리 셀 어레이(110) 및 주변 회로 영역(120)의 상단 어느 부분에도 제공될 수 있다.
도 4는 도 3의 A-A'선을 따라 자른 단면도이다. 도 4를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 주변 회로 영역(PERI), 및 이들 사이의 콘택 영역을 포함할 수 있다. 콘택 영역은 주변 회로 영역(PERI)과 인접한 제 1 콘택 영역(CTR1)과, 셀 어레이 영역(CAR)에 인접한 제 2 콘택 영역(CTR2)을 포함할 수 있다. 그리고, 주변 회로 영역(PERI)의 기판(10)은 소자 분리막(11)에 의해 정의된 활성 영역(ACT)을 포함할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
셀 어레이 영역(CAR)의 기판(10) 상에 셀 어레이 구조체가 배치될 수 있으며, 주변 회로 영역(PERI)의 기판(10) 상에 주변 로직 구조체가 배치될 수 있다. 셀 어레이 구조체는 기판(10)의 상부 면에서 제 1 높이(H1)를 가질 수 있으며, 셀 어레이 영역(CAR)에서 콘택 영역으로 연장될 수 있다. 주변 로직 구조체는 제 1 높이(H1)보다 작은 제 2 높이(H2)를 가질 수 있다.
셀 어레이 구조체는 기판(10) 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체와, 적층 구조체를 관통하는 수직 구조체들(VS)을 포함한다. 적층 구조체는 도시된 바와 같이 제 1 방향으로 연장되는 라인형 구조를 갖거나, 셀 어레이 영역(CAR) 전체를 덮는 평판형 구조를 가질 수 있다. 적층 구조체는 전극들과 주변 로직 구조체 간의 전기적 연결을 위해, 콘택 영역에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 콘택 영역에서 적층 구조체의 수직적 높이가 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 적층 구조체는 콘택 영역에서 경사진 프로파일(sloped profile)을 가질 수 있다.
적층 구조체는 기판(10) 상에 수직적으로 적층된 복수의 제 1 전극들(EL1)을 포함하는 제 1 적층 구조체(ST1)와, 제 1 적층 구조체(ST1) 상에 수직적으로 적층된 제 2 전극들(EL2)을 포함하는 제 2 적층 구조체(ST2)를 포함할 수 있다.
제 1 적층 구조체(ST1)는 수직적으로 인접하는 제 1 전극들(EL1) 사이의 절연막들(ILD)을 포함한다. 절연막들(ILD)의 두께는 서로 동일하거나, 절연막들(ILD) 중 일부의 두께가 다를 수 있다. 제 1 전극들(EL1)의 끝단 부분들은 제 1 콘택 영역(CTR1) 상에 배치될 수 있으며, 제 1 적층 구조체(ST1)는 제 1 콘택 영역(CTR1)에서 계단식 구조를 가질 수 있다. 상세하게, 제 1 전극들(EL1)은 기판(10)의 상부 면에서 멀어질수록, 제 1 전극들(EL1)의 면적은 감소될 수 있다. 제 1 전극들(EL1)의 일 측벽들은 제 1 콘택 영역(CTR1)에서 서로 다른 수평적 위치에 배치될 수 있다. 이와 마찬가지로, 제 2 적층 구조체(ST2)는 수직적으로 인접하는 제 2 전극들(EL2) 사이의 절연막들(ILD)을 포함한다. 절연막들(ILD)의 두께는 서로 동일하거나, 절연막들(ILD) 중 일부의 두께가 다를 수 있다. 제 2 전극들(EL2)의 끝단 부분들은 제 2 콘택 영역(CTR2) 상에 배치될 수 있으며, 제 2 적층 구조체(ST2)는 제 2 콘택 영역(CTR2)에서 계단식 구조를 가질 수 있다. 상세하게, 제 2 전극들(EL2)은 기판(10)의 상부 면에서 멀어질수록, 제 2 전극들(EL2)의 면적은 감소될 수 있다. 제 2 전극들(EL2)의 일 측벽들은 제 2 콘택 영역(CTR2)에서 서로 다른 수평적 위치에 배치될 수 있다.
수직 구조체들(VS)은 제 1 및 제 2 적층 구조체들(ST1, ST2)을 관통하여 기판(10)에 연결될 수 있다. 수직 구조체들(VS)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 수직 구조체(VS)는 평면적 관점에서 일 방향으로 배열될 수 있다. 이와 달리, 수직 구조체들(VS)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수도 있다.
이와 같은 셀 어레이 구조체의 상부에는 적층 구조체를 가로질러 제 3 방향으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다.
기판(10) 전면에 적층 구조체 및 주변 로직 구조체를 덮는 매립 절연막(40)이 배치될 수 있다. 매립 절연막(40)은 평탄화된 상부 면을 가지며, 제 1 및 제 2 적층 구조체(ST1, ST2)들의 끝단 부분들을 덮을 수 있다.
제 1 및 제 2 콘택 영역들(CTR1, CTR2)에 셀 어레이 구조체와 주변 회로 구조체를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 일 실시 예에 따르면, 제 1 콘택 영역(CTR1)에는 매립 절연막(40)을 관통하여 제 1 전극들(EL1)의 끝 단들에 접속되는 제 1 플러그들(PLG1)이 배치될 수 있다. 그리고, 제 2 콘택 영역(CTR2)에는 매립 절연막(40)을 관통하여 제 2 전극들(EL2)의 끝 단들에 접속되는 제 2 플러그들(PLG2)이 배치될 수 있다. 제 1 셀 플러그들(CPLG1)은 셀 어레이 영역(CAR)에 인접할수록 제 1 셀 플러그들(CPLG1)의 수직적 길이는 감소될 수 있다. 제 2 셀 플러그들(CPLG2) 또한, 셀 어레이 영역(CAR)에 인접할수록 제 2 셀 플러그들(CPLG2)의 수직적 길이가 감소될 수 있다. 그리고, 제 1 셀 플러그들(CPLG1)의 최소 수직적 길이는 제 2 셀 플러그들(CPLG2)의 최대 수직적 길이보다 클 수 있다. 이러한 제 1 및 제 2 셀 플러그들(CPLG1, CPLG2)의 상부 면들은 공면을 이룰 수 있으며, 제 1 및 제 2 셀 플러그들(CPLG1, CPLG2)의 상부 면들은 수직 구조체들(VS)의 상부 면들과 공면을 이룰 수 있다.
이에 더하여, 제 1 콘택 영역(CTR1)의 매립 절연막(40) 상에 제 1 셀 콘택들(CT1)을 통해 제 1 셀 플러그들(CPLG1)과 전기적으로 연결되는 제 1 셀 배선들(CL1)이 배치될 수 있으며, 제 2 콘택 영역(CTR2)의 매립 절연막(100) 상에 제 2 셀 콘택들(CT2)을 통해 제 2 셀 플러그들(CPLG2)과 전기적으로 연결되는 제 2 셀 배선들(CL2)이 배치될 수 있다.
주변 회로 영역(PERI)의 주변 로직 구조체는, 도 2를 참조하여 설명한 것처럼, 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 제어 로직(124)을 포함할 수 있다. 즉, 주변 로직 구조체는 셀 어레이 구조체와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor) 및 커패시터(capacitor)를 포함할 수 있다.
상세하게, 주변 회로 영역(PERI)의 기판(10)에는 활성 영역(ACT)을 정의하는 소자 분리막(11)이 형성될 수 있다. 주변 회로 영역(PERI)의 주변 로직 구조체는 활성 영역(ACT)을 가로질러 제 3 방향으로 연장되는 게이트 전극(23), 게이트 전극(23) 양측의 활성 영역(ACT) 내에 형성된 소스 및 드레인 영역들(21, 22), 및 주변 회로들을 덮는 주변 절연 패턴(30)을 포함할 수 있다. 이에 더하여, 주변 로직 구조체는 저항 패턴(25)을 포함할 수 있으며, 주변 절연 패턴(30)은 게이트 전극(23) 및 저항 패턴(25)을 덮을 수 있다. 주변 절연 패턴(30)의 상부 면은 셀 어레이 구조체의 상부 면보다 아래에 위치할 수 있다.
주변 회로 영역(PERI)의 매립 절연막(40) 상에 주변 배선들(PL)이 배치될 수 있다. 주변 배선들(PL)은 주변 회로 영역(PERI)에서 셀 어레이 영역(CAR)으로 연장될 수 있다. 주변 배선들(PL)은 셀 어레이 영역(CAR)의 비트 라인들과 동일한 도전 물질로 형성될 수 있다.
주변 배선들(PL)은 제 1 방향에 수직한 제 3 방향으로 나란히 연장될 수 있으며, 배선들(ICL)의 일부분들은 평면적 관점에서, 활성 영역(ACT)과 중첩되도록 배치될 수 있다. 즉, 하나의 활성 영역(ACT) 상부에 주변 배선들(PL)이 배치될 수 있다.
수직적 관점에서, 소스 영역(21)과 주변 배선들(PL) 사이에 제 1 주변 플러그(PPLG1)가 배치될 수 있다. 드레인 영역(22)과 주변 배선들(PL) 사이에 제 2 주변 플러그(PPLG2)가 배치될 수 있다. 게이트 전극(23)과 주변 배선들(PL) 사이에 제 3 주변 플러그(PPLG3)가 배치될 수 있다.
제 1 내지 제 3 주변 플러그들(PPLG1, PPLG2, PPLG3)은 제 1 방향에서 수평적으로 서로 이격되어 배치될 수 있다. 제 1 내지 제 3 주변 플러그들(PPLG1, PPLG2, PPLG3)은 활성 영역(ACT)의 상부에 배치될 수 있다.
제 1 및 제 2 주변 플러그들(PPLG1, PPLG2)의 수직적 길이는 제 1 셀 플러그들(CPLG1)의 최대 수직적 길이보다 클 수 있다. 제 3 주변 플러그(PPLG3)의 수직적 길이는 제 2 셀 플러그들(CPLG2)의 최대 수직적 길이보다 크고, 제 1 셀 플러그들(CPLG1)의 최대 수직적 길이보다 작을 수 있다. 제 1 내지 제 3 주변 플러그들(PPLG1, PPLG2, PPLG3)의 상부 면들은 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 상의 제 1 및 제 2 셀 플러그들(CPLG1, CPLG2)의 상부 면들과 실질적으로 공면을 이룰 수 있다. 또한, 제 1 내지 제 3 주변 플러그들(PPLG1, PPLG2, PPLG3)의 상부 면들은 셀 어레이 영역(CAR)의 수직 구조체(VS)의 상부 면과 실질적으로 공면을 이룰 수 있다.
한편, 주변 회로 영역(PERI)에서 제 1 내지 제 3 주변 플러그들(PPLG1, PPLG2, PPLG3)을 도시하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제 1 내지 제 3 주변 플러그들(PPLG1, PPLG2, PPLG3) 중 적어도 하나는 생략될 수도 있으며, 주변 플러그들의 수가 추가될 수도 있다.
제 1 주변 플러그(PPLG1)는 소스 영역(21)과 전기적으로 연결될 수 있다. 제 2 주변 플러그(PPLG2)는 드레인 영역(22)과 전기적으로 연결될 수 있다. 제 3 주변 플러그(PPLG3)는 게이트 전극(23)과 전기적으로 연결될 수 있다.
나아가, 제 1 내지 제 3 주변 플러그들(PPLG1, PPLG2, PPLG3) 각각은 주변 콘택들(PT1, PT2, PT3)을 통해 주변 배선들(PL) 중 하나와 전기적으로 연결될 수 있다. 일 실시 예에 따르면, 제 1 내지 제 3 주변 플러그들(PPLG1, PPLG2, PPLG3) 각각에 대응하여 제 1 내지 제 3 주변 콘택들(PT1, PT2, PT3)이 배치될 수 있으며, 제 1 내지 제 3 주변 콘택들(PT1, PT2, PT3)의 위치는, 주변 배선들(PL)과 주변 로직 회로들과의 전기적 연결 관계에 따라 달라질 수 있다. 또한, 제 1 내지 제 3 주변 콘택들(PT1, PT2, PT3)의 상부 면들은 제 1 및 제 2 콘택 영역들(CTR1, CTR2)의 제 1 및 제 2 셀 콘택들(CT1, CT2)의 상부 면들과 실질적으로 공면을 이룰 수 있다.
또한, 비트라인 콘택들(BCT), 제 1 및 제 2 셀 콘택들(CT1, CT2) 및 제 1 내지 제 3 주변 콘택들(PT1, PT2, PT3)은 생략될 수 있다. 따라서, 비트라인들(BL)은 수직 구조체들(VS)과 직접 연결될 수 있다. 제 1 및 제 2 셀 배선들(CL1, CL2)은 제 1 및 제 2 셀 플러그들(CPLG1, CPLG2)과 직접 연결될 수 있다. 주변 배선들(PL)은 제 1 내지 제 3 주변 플러그들(PPLG1, PPLG2, PPLG3)과 직접 연결될 수 있다.
제 1 내지 제 3 주변 콘택들(PT1, PT2, PT3)이, 평면적 관점에서, 활성 영역(ACT)과 소자 분리막(11)의 경계 또는 소자 분리막(11) 상에 위치하더라도, 제 1 내지 제 3 주변 플러그들(PPLG1, PPLG2, PPLG3)을 통해, 주변 로직 구조체와 전기적으로 연결될 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 하나의 실시 예에 따른 평면도이다. 예시적으로, 메모리 블록(BLKa)의 도전층들의 평면도가 도 5에 도시되어 있다. 도 6은 도 5의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 사시단면도의 예를 보여준다. 도 7은 도 5의 Ⅰ-Ⅰ' 선에 따른 단면도의 예를 보여준다.
도 5 내지 도 7을 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 복수의 도핑 영역들(311~313)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 5 내지 도 7에 도시된 복수의 도핑 영역들(311~313)은 순차적으로 제 1 도핑 영역(311), 제 2 도핑 영역(312), 그리고 제 3 도핑 영역(313)으로 정의된다.
제 1 내지 제 3 도핑 영역들(311~313)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 2 방향을 따라 특정 거리만큼 이격되어 제공된다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL11, PL12, PL21, PL22)이 제공된다. 예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22)은 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 다층으로 구성될 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22)은 채널막들(114) 및 내부 물질들(115)을 포함할 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다.
채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a) 및 복수의 필라들(PL11, PL12, PL21, PL22)의 노출된 표면들 상에 정보 저장막들(116)이 제공된다. 예시적으로, 정보 저장막들(116)의 두께는 절연 물질들(112, 112a) 사이의 거리보다 작을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116)의 노출된 표면들 상에 도전 물질들(CM1~CM8)이 제공된다. 더 상세하게는, 절연 물질들(112, 112a) 중 상층의 절연 물질의 하부 면에 제공된 정보 저장막과 하층의 절연 물질의 상부 면에 제공된 정보 저장막 사이에, 제 1 방향을 따라 신장되는 도전 물질들(CM1~CM8)이 제공된다.
도핑 영역들(311~313) 상에서, 도전 물질들(CM1~CM8) 및 절연 물질들(112, 112a)은 워드 라인 컷(WL cut)에 의해 분리될 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
복수의 필라들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)의 상부로 확장될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL1, BL2)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
이하에서, 메모리 블록(BLKa)의 필라들(PL11, PL12, PL21, PL22)의 행들 및 열들이 정의된다. 예시적으로, 도전 물질들(CM1~CM8)의 분리 여부에 따라, 필라들(PL11, PL12, PL21, PL22)의 행들이 정의된다. 도 5 내지 도 7에서, 도전 물질들(CM1~CM8)은 제 2 도핑 영역(312)을 중심으로 분리되어 있다.
제 1 도핑 영역(311) 및 제 2 도핑 영역(312) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL11, PL12)이 제 1 행의 필라들로 정의된다. 제 2 도핑 영역(312) 및 제 3 도핑 영역(313) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL21, PL22)이 제 2 행의 필라들로 정의된다.
비트 라인들(BL1, BL2)에 따라, 필라들(PL11, PL12, PL21, PL22)의 열들이 정의된다. 제 1 비트 라인(BL1)과 드레인(320)을 통해 연결된 필라들(PL11, PL21)이 제 1 열의 필라들로 정의된다. 제 2 비트 라인(BL2)과 드레인(320)을 통해 연결된 필라들(PL12, PL22)이 제 2 열의 필라들로 정의된다.
이하에서, 도전 물질들(CM1~CM8)의 높이들이 정의된다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라, 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 기판(111)과 가장 인접한 제 1 도전 물질들(CM1)은 제 1 높이를 갖는다. 비트 라인들(BL1, BL2)과 가장 인접한 제 8 도전 물질들(CM8)은 제 8 높이를 갖는다.
필라들(PL11, PL12, PL21, PL22) 각각은 인접한 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다. 즉, 필라들(PL11, PL12, PL21, PL22)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다.
셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(MT)을 포함한다. 셀 트랜지스터들(MT)은 도 8을 참조하여 더 상세하게 설명된다.
도 8은 도 7의 셀 트랜지스터들(MT) 중 하나를 보여주는 확대도이다. 예시적으로, 제 1 행 제 1 열의 필라(PL11)에 대응하는 복수의 셀 트랜지스터들(MT) 중 제 5 높이를 갖는 셀 트랜지스터가 도시되어 있다.
도 5 내지 도 8을 참조하면, 셀 트랜지스터(MT)는 제 5 도전 물질(CM5), 제 5 도전 물질(CM5)에 인접한 필라(PL11)의 부분, 그리고 제 5 도전 물질(CM5)과 필라(PL11) 사이에 제공되는 정보 저장막으로 구성된다.
정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라(PL11, PL12, PL21, PL22)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
셀 트랜지스터들(MT)에서, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(MT)에서 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 따라서, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 수직 바디로 동작하는 것으로 정의된다. 또한, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)에 형성되는 채널들은 수직 채널들인 것으로 정의된다.
필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 터널링 절연막들로 동작한다. 예를 들면, 필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(118)은 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다. 제 2 서브 절연막들(118)은 실리콘 질화막을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
복수의 도전 물질들(CM1~CM8)은 게이트들(또는 제어 게이트들)로 동작한다.
즉, 게이트(또는 제어 게이트)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 셀 트랜지스터들(MT)로 동작한다. 예시적으로, 셀 트랜지스터들(MT)은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들(MT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(MT) 중 상부에 제공되는 적어도 하나의 셀 트랜지스터는 스트링 선택 트랜지스터(SST)로 사용될 수 있다. 셀 트랜지스터들(MT) 중 하부에 제공되는 적어도 하나의 셀 트랜지스터는 접지 선택 트랜지스터(GST)로 사용될 수 있다. 나머지 셀 트랜지스터들은 메모리 셀 및 더미 메모리 셀로 사용될 수 있다.
도전 물질들(CM1~CM8)은 행 방향(제 1 방향)을 따라 신장되어 복수의 필라들(PL11, PL12 또는 PL21, PL22)에 결합된다. 즉, 도전 물질들(CM1~CM8)은 동일한 행의 필라들(PL11, PL12 또는 PL21, PL22)의 셀 트랜지스터들(MT)을 서로 연결하는 도전 라인들을 구성한다.
예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL), 또는 더미 워드 라인(DWL)으로 사용될 수 있다.
도 9는 메모리 블록(BLKa)의 실시 예에 따른 등가 회로(BLKa)를 보여주는 회로도이다. 도 5 내지 도 9를 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 제공된다. 셀 스트링들(CS11, CS21, CS12, CS22)은 필라들(PL11, PL21, PL12, PL22)에 각각 대응한다.
제 1 행 제 1 열의 필라(PL11)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 1 열의 셀 스트링(CS11)을 구성한다. 제 1 행 제 2 열의 필라(PL12)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 2 열의 셀 스트링(CS12)을 구성한다. 제 2 행 제 1 열의 필라(PL21)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 1 열의 셀 스트링(CS21)을 구성한다. 제 2 행 제 2 열의 필라(PL22)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 2 열의 셀 스트링(CS22)을 구성한다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 1 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST)로 동작한다. 동일한 행의 셀 스트링들은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 셀 스트링들은 접지 선택 라인(GSL)을 공유한다. 예시적으로, 제 1 도전 물질들(CM1)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 2 내지 제 6 높이의 셀 트랜지스터들은 제 1 내지 제 6 메모리 셀들(MC1~MC6)로 동작한다. 제 1 내지 제 6 메모리 셀들(MC1~MC6)은 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 연결된다. 동일한 높이를 가지며 동일한 행에 대응하는 메모리 셀들은 워드 라인을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 메모리 셀들은 워드 라인을 공유한다. 즉, 동일한 높이의 메모리 셀들(MC)은 워드 라인을 공유한다.
예시적으로, 제 2 도전 물질들(CM2)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 도전 물질들(CM3)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 도전 물질들(CM4)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 도전 물질들(CM5)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 도전 물질들(CM6)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 도전 물질들(CM7)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 8 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SST)로 동작한다. 스트링 선택 트랜지스터들(SST)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 연결된다. 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유한다. 상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 각각 제 8 도전 물질들(CM8)에 대응한다. 즉, 필라들(PL11, PL12, PL21, PL22), 즉 셀 스트링들(CS11, CS12, CS21, CS22)의 행들은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 의해 정의되는 것으로 이해될 수 있다.
공통 소스 라인(CSL)은 셀 스트링들(CS11, CS12, CS21, CS22)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다(도 5 내지 도 7 참조).
상술된 바와 같이, 선택된 메모리 블록의 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)은 선택된 메모리 블록에 대응하는 주변 회로 영역(120)의 패스 회로를 통해 어드레스 디코더(121)에 연결된다. 어드레스 디코더(121)는 선택된 메모리 블록의 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)을 선택한다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인이 선택될 때, 선택된 워드 라인에 연결된 모든 셀 스트링들(CS11, CS12, CS21, CS22)이 선택된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결되어 있다. 따라서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 동일한 워드 라인에 연결된 셀 스트링들(CS11, CS12, CS21, CS22) 중 비선택된 행의 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)이 비트 라인들(BL1, BL2)로부터 전기적으로 분리된다. 그리고, 선택된 행의 셀 스트링들(예를 들면, CS21 및 CS22, 또는 CS11 및 CS12)이 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
즉, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)의 행들이 선택될 수 있다. 그리고, 비트 라인들(BL1, BL2)을 선택함으로써, 선택된 행의 셀 스트링들의 열들이 선택될 수 있다.
비선택된 메모리 블록들의 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)은 비선택된 메모리 블록들에 대응하는 주변 회로 영역(120)의 패스 회로들에 의해 어드레스 디코더(121)와 전기적으로 분리된다. 비선택된 메모리 블록들에 대응하는 주변 회로 영역(120)의 접지 회로들은 비선택된 메모리 블록들의 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)에 저전압, 예를 들어 접지 전압(VSS)을 공급한다. 따라서, 비선택된 메모리 블록들의 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)이 턴 오프 되어, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL)과 전기적으로 분리된다.
도 5 내지 도 9에서, 메모리 블록(BLKa)은 제 1 내지 제 8 높이를 가지며, 2행 2열의 셀 스트링들을 포함하는 것으로 설명되었다. 그러나, 메모리 블록(BLKa)의 높이와 셀 스트링들의 수는 비례할 수 있다.
예시적으로, 메모리 블록(BLKa)이 제 1 내지 제 8 높이들을 가질때, 메모리 블록(BLKa)은 제 1 내지 제 8행들과 제 1 내지 제 8 열들에 걸쳐 제공되는 셀 스트링들을 포함할 수 있다. 이때, 메모리 블록(BLKa)에 8 개의 스트링 선택 라인들 및 1개의 접지 선택 라인이 연결될 수 있다.
메모리 블록(BLKa)이 제 1 내지 제 16 높이들을 가질때, 메모리 블록(BLKa)은 제 1 내지 제 16 행들과 제 1 내지 제 16 열들에 걸쳐 제공되는 셀 스트링들을 포함할 수 있다. 이때, 메모리 블록(BLKa)에 16개의 스트링 선택 라인들 및 1개의 접지 선택 라인이 연결될 수 있다.
이하에서, 메모리 블록(BLKa)은 n개의 스트링 선택 라인들에 연결되고, 그리고 1개의 접지 선택 라인에 연결되는 것으로 가정한다. 또한, 메모리 블록(BLKa)은 m 개의 워드 라인들에 연결되는 것으로 가정한다.
도 10은 도 1 내지 도 3의 주변 회로 영역의 평면도이다. 도 10을 참조하면, 주변 회로 영역(120)은 복수의 트랜지스터들(TR)을 포함할 수 있다. 각각의 트랜지스터(TR)는 게이트 전극, 게이트 전극에 대칭적으로 위치하는 소스 및 드레인 영역을 포함할 수 있다. 각각의 트랜지스터(TR)의 소스 또는 드레인 영역은 복수의 주변 플러그들(PPLG)을 통하여 금속층(ML)과 연결될 수 있다.
도 10에서, 복수의 트랜지스터들(TR)은 제 1 방향 또는 제 3 방향으로 일렬로 배치되도록 도시되어 있다. 하지만, 복수의 트랜지스터들(TR)의 배치는 이것에 한정되지 않는다. 복수의 트랜지스터들(TR)은 주변 회로 영역(120)의 기판상의 어느 위치에도 배치될 수 있다.
도 11은 도 10의 복수의 트랜지스터들 중 하나의 트랜지스터(TR1)를 보여주는 본 발명의 실시 예에 따른 평면도이다. 도 12는 도 11의 트랜지스터(TR1)의 Ⅱ-Ⅱ' 선에 따른 단면도이다. 도 13은 도 11의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 11 내지 도 13을 참조하면, 트랜지스터(TR1)는 게이트 전극(G1)과 게이트 전극(G1)을 중심으로 양쪽에 위치한 소스 영역(S1) 및 드레인 영역(D1)을 포함할 수 있다. 소스 영역(S1) 및 드레인 영역(D1)은 기판에 형성될 수 있다. 게이트 전극(G1)은 소스 영역(S1)과 드레인 영역(D1) 사이를 가로지르는 방향으로 신장될 수 있다.
소스 콘택 플러그들(SCP11~SCP18)은 소스 영역(S1)과 소스 금속 라인(S1M0) 사이에 위치할 수 있다. 소스 콘택 플러그들(SCP11~SCP18)은 도 4의 제 1 주변 플러그(PPLG1)를 의미할 수 있다. 소스 영역(S1)은 소스 콘택 플러그들(SCP11~SCP18)을 통해 소스 금속 라인(S1M0)과 연결될 수 있다. 소스 금속 라인(S1M0)은 도 3의 금속층(ML)의 최하위 층일 수 있다. 드레인 콘택 플러그들(DCP11~DCP18)은 드레인 영역(D1)과 드레인 금속 라인(D1M0) 사이에 위치할 수 있다. 드레인 콘택 플러그들(DCP11~DCP18)은 도 4의 제 2 주변 플러그(PPLG2)를 의미할 수 있다. 드레인 영역(D1)은 드레인 콘택 플러그들(DCP11~DCP18)을 통해 드레인 금속 라인(D1M0)과 연결될 수 있다. 드레인 금속 라인(D1M0)은 도 3의 금속층(ML)의 최하위 층일 수 있다.
소스 콘택 플러그들(SCP11~SCP18) 또는 드레인 콘택 플러그들(DCP11~DCP18)은 일정한 간격으로 위치할 수 있다. 소스 콘택 플러그들(SCP11~SCP18) 또는 드레인 콘택 플러그들(DCP11~DCP18)은 8개로 도시되어 있으나 이것에 한정되지 않는다. 소스 콘택 플러그들(SCP11~SCP18) 또는 드레인 콘택 플러그들(DCP11~DCP18)은 8개보다 더 적거나 많을 수 있다.
소스 콘택 플러그들(SCP11~SCP18)와 드레인 콘택 플러그들(DCP11~DCP18)은 게이트 전극(G1)을 중심으로 대칭적으로 위치할 수 있다. 예를 들면, 드레인 콘택 플러그(DCP11)는 게이트 전극(G1)을 중심으로 소스 콘택 플러그(SCP11)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP12)는 게이트 전극(G1)을 중심으로 소스 콘택 플러그(SCP12)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP13)는 게이트 전극(G1)을 중심으로 소스 콘택 플러그(SCP13)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP14)는 게이트 전극(G1)을 중심으로 소스 콘택 플러그(SCP14)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP15)는 게이트 전극(G1)을 중심으로 소스 콘택 플러그(SCP15)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP16)는 게이트 전극(G1)을 중심으로 소스 콘택 플러그(SCP16)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP17)는 게이트 전극(G1)을 중심으로 소스 콘택 플러그(SCP17)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP18)는 게이트 전극(G1)을 중심으로 소스 콘택 플러그(SCP18)와 대칭적인 위치에 배치될 수 있다.
소스 콘택 플러그들(SCP11~SCP18) 및 드레인 콘택 플러그들(DCP11~DCP18)의 길이는 제 1 길이(L1)일 수 있다. 도 3에서 살펴본 바와 같이, 제 1 길이(L1)는 메모리 셀 어레이(110)에 연결된 셀 플러그들(CPLG)의 제 2 길이(L2)보다 2배 이상 클 수 있다.
도 14는 도 10의 복수의 트랜지스터들 중 하나의 트랜지스터(TR2)를 보여주는 본 발명의 다른 실시 예에 따른 평면도이다. 도 15는 도 14의 트랜지스터(TR2)의 Ⅳ-Ⅳ' 선에 따른 단면도이다. 도 16은 도 14의 Ⅴ-Ⅴ' 선에 따른 단면도이다.
도 14 내지 도 16을 참조하면, 트랜지스터(TR2)는 게이트 전극(G2)과 게이트 전극(G2)을 중심으로 양쪽에 위치한 소스 영역(S2) 및 드레인 영역(D2)을 포함할 수 있다. 소스 영역(S2) 및 드레인 영역(D2)은 기판에 형성될 수 있다. 게이트 전극(G2)은 소스 영역(S2)과 드레인 영역(D2) 사이를 가로지르는 방향으로 신장될 수 있다.
소스 콘택 플러그들(SCP21~SCP28)은 소스 영역(S2)과 소스 금속 라인(S2M0) 사이에 위치할 수 있다. 소스 콘택 플러그들(SCP21~SCP28)은 도 4의 제 1 주변 플러그(PPLG1)를 의미할 수 있다. 소스 영역(S2)은 소스 콘택 플러그들(SCP21~SCP28)을 통해 소스 금속 라인(S2M0)과 연결될 수 있다. 소스 금속 라인(S2M0)은 도 3의 금속층(ML)의 최하위 층일 수 있다. 드레인 콘택 플러그들(DCP21~DCP24)은 드레인 영역(D2)과 드레인 금속 라인(D2M0) 사이에 위치할 수 있다. 드레인 콘택 플러그들(DCP21~DCP24)은 도 4의 제 2 주변 플러그(PPLG2)를 의미할 수 있다. 드레인 영역(D2)은 드레인 콘택 플러그들(DCP21~DCP24)을 통해 드레인 금속 라인(D2M0)과 연결될 수 있다. 드레인 금속 라인(D2M0)은 도 3의 금속층(ML)의 최하위 층일 수 있다.
소스 콘택 플러그들(SCP21~SCP28)의 개수와 드레인 콘택 플러그들(DCP21~DCP24)의 개수는 서로 다를 수 있다. 도 14에서 소스 콘택 플러그들(SCP21~SCP28)의 개수가 드레인 콘택 플러그들(DCP21~DCP24)의 개수보다 2배 많게 도시되었으나 이것에 한정되지 않는다. 드레인 콘택 플러그들의 개수는 소스 콘택 플러그들의 개수보다 적어도 하나 이상 적을 수 있다. 드레인 콘택 플러그들(DCP21~DCP24)은 게이트 전극(G2)을 중심으로 소스 콘택 플러그들(SCP21~SCP28) 중 어느 하나와 대칭적으로 위치할 수 있다. 예를 들면, 드레인 콘택 플러그(DCP21)는 게이트 전극(G2)을 중심으로 소스 콘택 플러그(SCP22)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP22)는 게이트 전극(G2)을 중심으로 소스 콘택 플러그(SCP24)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP23)는 게이트 전극(G2)을 중심으로 소스 콘택 플러그(SCP26)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP24)는 게이트 전극(G2)을 중심으로 소스 콘택 플러그(SCP28)와 대칭적인 위치에 배치될 수 있다.
도 14에서, 트랜지스터(TR2)의 드레인 영역(D2)은 소스 콘택 플러그들(SCP21~SCP28)보다 적은 수의 드레인 콘택 플러그들(DCP21~DCP24)을 통해 드레인 금속 라인(D2M0)과 연결될 수 있다. 또한, 드레인 콘택 플러그들(DCP21~DCP24) 사이의 간격은 소스 콘택 플러그들(SCP21~SCP28) 사이의 간격보다 넓어질 수 있다. 따라서, 트랜지스터(TR2)는 도 11의 트랜지스터(TR1)보다 감소된 커패시턴스를 가질 수 있다. 트랜지스터(TR2)의 전파 지연(Propagation Delay)은 도 11의 트랜지스터(TR1)보다 감소될 수 있다.
소스 콘택 플러그들(SCP21~SCP28) 및 드레인 콘택 플러그들(DCP21~DCP24)의 길이는 제 1 길이(L1)일 수 있다. 도 3에서 살펴본 바와 같이, 제 1 길이(L1)는 메모리 셀 어레이(110)에 연결된 셀 플러그들(CPLG)의 제 2 길이(L2)보다 2배 이상 클 수 있다.
도 17은 도 10의 복수의 트랜지스터들 중 하나의 트랜지스터(TR3)를 보여주는 본 발명의 또 다른 실시 예에 따른 평면도이다. 도 18은 도 17의 트랜지스터(TR3)의 Ⅵ-Ⅵ' 선에 따른 단면도이다. 도 19는 도 17의 Ⅶ-Ⅶ' 선에 따른 단면도이다. 도 20은 도 17의 Ⅷ-Ⅷ' 선에 따른 단면도이다.
도 17 내지 도 20을 참조하면, 트랜지스터(TR3)는 게이트 전극(G3)과 게이트 전극(G3)을 중심으로 양쪽에 위치한 소스 영역(S3) 및 드레인 영역(D3)을 포함할 수 있다. 소스 영역(S3) 및 드레인 영역(D3)은 기판에 형성될 수 있다. 게이트 전극(G3)은 소스 영역(S3)과 드레인 영역(D3) 사이를 가로지르는 방향으로 신장될 수 있다.
소스 콘택 플러그들(SCP31~SCP38)은 소스 영역(S3)과 소스 금속 라인(S3M0) 사이에 위치할 수 있다. 소스 콘택 플러그들(SCP31~SCP38)은 도 4의 제 1 주변 플러그(PPLG1)를 의미할 수 있다. 소스 영역(S3)은 소스 콘택 플러그들(SCP31~SCP38)을 통해 소스 금속 라인(S3M0)과 연결될 수 있다. 소스 금속 라인(S3M0)은 도 3의 금속층(ML)의 최하위 층일 수 있다. 드레인 콘택 플러그들(DCP31~DCP34)은 드레인 영역(D3)과 드레인 금속 라인(D3M0) 사이에 위치할 수 있다. 드레인 콘택 플러그들(DCP31~DCP34)은 도 4의 제 2 주변 플러그(PPLG2)를 의미할 수 있다. 드레인 영역(D3)은 드레인 콘택 플러그들(DCP31~DCP34)을 통해 드레인 금속 라인(D3M0)과 연결될 수 있다. 드레인 금속 라인(D3M0)은 도 3의 금속층(ML)의 최하위 층일 수 있다.
소스 콘택 플러그들(SCP31~SCP38)의 개수와 드레인 콘택 플러그들(DCP31~DCP34)의 개수는 서로 다를 수 있다. 도 14에서 소스 콘택 플러그들(SCP21~SCP28)의 개수가 드레인 콘택 플러그들(DCP21~DCP24)의 개수보다 2배 많게 도시되었으나 이것에 한정되지 않는다. 드레인 콘택 플러그들의 개수는 소스 콘택 플러그들의 개수보다 적어도 하나 이상 적을 수 있다.
드레인 콘택 플러그들(DCP31~DCP34)은 게이트 전극(G3)을 중심으로 소스 콘택 플러그들(SCP31~SCP38) 중 어느 둘 사이의 어느 지점과 대칭적인 위치에 배치될 수 있다. 예를 들면, 드레인 콘택 플러그(DCP31)는 게이트 전극(G3)을 중심으로 소스 콘택 플러그들(SCP31, SCP32) 사이의 어느 지점과 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP32)는 게이트 전극(G3)을 중심으로 소스 콘택 플러그들(SCP33, SCP34) 사이의 어느 지점과 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP33)는 게이트 전극(G3)을 중심으로 소스 콘택 플러그들(SCP35, SCP36) 사이와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP34)는 게이트 전극(G3)을 중심으로 소스 콘택 플러그들(SCP37, SCP38) 사이의 어느 지점과 대칭적인 위치에 배치될 수 있다.
도 17에서, 트랜지스터(TR3)의 드레인 영역(D3)은 소스 콘택 플러그들(SCP31~SCP38)보다 적은 수의 드레인 콘택 플러그들(DCP31~DCP34)을 통해 드레인 금속 라인(D3M0)과 연결될 수 있다. 드레인 콘택 플러그들(DCP31~DCP34) 사이의 간격은 소스 콘택 플러그들(SCP31~SCP38) 사이의 간격보다 넓어질 수 있다. 또한, 드레인 콘택 플러그들(DCP31~DCP34)은 게이트 전극(G3)을 중심으로 소스 콘택 플러그들(SCP31~SCP38) 중 어느 하나와 비대칭적인 위치에 배치될 수 있다. 소스 콘택 플러그들((SCP31~SCP38) 중 어느 하나와 드레인 콘택 플러그들(DCP31~DCP34) 중 어느 하나의 사이 간격은 도 11, 14의 트랜지스터들(TR1, TR2)보다 넓어질 수 있다. 따라서, 트랜지스터(TR3)는 도 11, 14의 트랜지스터들(TR1, TR2)보다 감소된 커패시턴스를 가질 수 있다. 트랜지스터(TR3)의 전파 지연(Propagation Delay)은 도 11, 14의 트랜지스터들(TR1, TR2)보다 감소될 수 있다.
소스 콘택 플러그들(SCP31~SCP38) 및 드레인 콘택 플러그들(DCP31~DCP34)의 길이는 제 1 길이(L1)일 수 있다. 도 3에서 살펴본 바와 같이, 제 1 길이(L1)는 메모리 셀 어레이(110)에 연결된 셀 플러그들(CPLG)의 길이보다 2배 이상 클 수 있다.
도 21은 도 10의 복수의 트랜지스터들 중 하나의 트랜지스터(TR4)를 보여주는 본 발명의 또 다른 실시 예에 따른 평면도이다. 도 21을 참조하면, 트랜지스터(TR4)는 게이트 전극(G4)과 게이트 전극(G4)을 중심으로 양쪽에 위치한 소스 영역(S4) 및 드레인 영역(D4)을 포함할 수 있다. 트랜지스터(TR4)의 구성은 도 14 내지 도 16에서 설명한 트랜지스터(TR2)와 유사하므로 자세한 설명은 생략한다.
드레인 영역(D4)은 도 14의 드레인 콘택 플러그들(DCP21~DCP24)보다 적은 수의 드레인 콘택 플러그들(DCP41~DCP43)을 통해 드레인 금속 라인(D4M0)과 연결될 수 있다. 또한, 드레인 영역(D4)은 도 14의 드레인 콘택 플러그들(DCP21~DCP24)보다 많은 수의 드레인 콘택 플러그들을 통해 드레인 금속 라인(D4M0)과 연결될 수 있다. 도 21에서, 3개의 드레인 콘택 플러그들(DCP41~DCP43)이 도시되었다. 하지만, 드레인 콘택 플러그들의 개수는 이것에 한정되지 않는다. 드레인 콘택 플러그들의 개수는 소스 콘택 플러그들의 개수보다 적어도 하나 이상 적을 수 있다.
드레인 콘택 플러그들(DCP41~DCP43)은 게이트 전극(G4)을 중심으로 소스 콘택 플러그들(SCP41~SCP48) 중 어느 하나와 대칭적으로 위치할 수 있다. 예를 들면, 드레인 콘택 플러그(DCP41)는 게이트 전극(G2)을 중심으로 소스 콘택 플러그(SCP42)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP42)는 게이트 전극(G4)을 중심으로 소스 콘택 플러그(SCP45)와 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP43)는 게이트 전극(G4)을 중심으로 소스 콘택 플러그(SCP48)와 대칭적인 위치에 배치될 수 있다.
도 21에서, 트랜지스터(TR4)의 드레인 영역(D4)은 소스 콘택 플러그들(SCP41~SCP48)보다 적은 수의 드레인 콘택 플러그들(DCP41~DCP43)을 통해 드레인 금속 라인(D4M0)과 연결될 수 있다. 또한, 드레인 콘택 플러그들(DCP41~DCP43) 사이의 간격은 소스 콘택 플러그들(SCP41~SCP48) 사이의 간격보다 넓어질 수 있다. 따라서, 트랜지스터(TR4)는 도 11의 트랜지스터(TR1)보다 감소된 커패시턴스를 가질 수 있다. 트랜지스터(TR4)의 전파 지연(Propagation Delay)은 도 11의 트랜지스터(TR1)보다 감소될 수 있다.
도 22는 도 10의 복수의 트랜지스터들 중 하나의 트랜지스터(TR5)를 보여주는 본 발명의 또 다른 실시 예에 따른 평면도이다. 도 22를 참조하면, 트랜지스터(TR5)는 게이트 전극(G5)과 게이트 전극(G5)을 중심으로 양쪽에 위치한 소스 영역(S5) 및 드레인 영역(D5)을 포함할 수 있다. 트랜지스터(TR5)의 구성은 도 17 내지 도 20에서 설명한 트랜지스터(TR3)와 유사하므로 자세한 설명은 생략한다.
드레인 영역(D5)은 도 17의 드레인 콘택 플러그들(DCP31~DCP34)보다 적은 수의 드레인 콘택 플러그들(DCP51~DCP53)을 통해 드레인 금속 라인(D5M0)과 연결될 수 있다. 또한, 드레인 영역(D5)은 도 17의 드레인 콘택 플러그들(DCP31~DCP34)보다 많은 수의 드레인 콘택 플러그들을 통해 드레인 금속 라인(D5M0)과 연결될 수 있다. 도 22에서, 3개의 드레인 콘택 플러그들(DCP51~DCP53)이 도시되었다. 하지만, 드레인 콘택 플러그들의 개수는 이것에 한정되지 않는다. 드레인 콘택 플러그들의 개수는 소스 콘택 플러그들의 개수보다 적어도 하나 이상 적을 수 있다.
드레인 콘택 플러그들(DCP51~DCP53)은 게이트 전극(G5)을 중심으로 소스 콘택 플러그들(SCP51~SCP58) 중 어느 둘 사이의 어느 지점과 대칭적인 위치에 배치할 수 있다. 예를 들면, 드레인 콘택 플러그(DCP51)는 게이트 전극(G5)을 중심으로 소스 콘택 플러그들(SCP51, SCP52) 사이의 어느 지점과 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP52)는 게이트 전극(G5)을 중심으로 소스 콘택 플러그들(SCP54, SCP55) 사이의 어느 지점과 대칭적인 위치에 배치될 수 있다. 드레인 콘택 플러그(DCP53)는 게이트 전극(G5)을 중심으로 소스 콘택 플러그들(SCP57, SCP58) 사이의 어느 지점과 대칭적인 위치에 배치될 수 있다.
도 22에서, 트랜지스터(TR5)의 드레인 영역(D5)은 소스 콘택 플러그들(SCP51~SCP58)보다 적은 수의 드레인 콘택 플러그들(DCP51~DCP53)을 통해 드레인 금속 라인(D5M0)과 연결될 수 있다. 드레인 콘택 플러그들(DCP51~DCP53) 사이의 간격은 소스 콘택 플러그들(SCP51~SCP58) 사이의 간격보다 넓어질 수 있다. 또한, 드레인 콘택 플러그들(DCP51~DCP53)은 게이트 전극(G5)을 중심으로 소스 콘택 플러그들(SCP51~SCP58) 중 어느 하나와 비대칭적인 위치에 배치될 수 있다. 소스 콘택 플러그들(SCP51~SCP58) 중 어느 하나와 드레인 콘택 플러그들(DCP51~DCP53) 중 어느 하나의 사이 간격은 도 11, 14, 21의 트랜지스터들(TR1, TR2, TR4)보다 넓어질 수 있다. 따라서, 트랜지스터(TR5)는 도 11, 14, 21의 트랜지스터들(TR1, TR2, TR4)보다 감소된 커패시턴스를 가질 수 있다. 트랜지스터(TR5)의 전파 지연(Propagation Delay)은 도 11, 14, 21의 트랜지스터들(TR1, TR2, TR4)보다 감소될 수 있다.
도 23은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 23을 참조하면, 메모리 시스템(1000)은 불 휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
예시적으로, 불 휘발성 메모리 장치(1100)는 도 1 내지 도 20을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(1100)는 도 1 내지 도 20을 참조하여 설명된 바와 같이, 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들을 포함할 수 있다. 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들 중 적어도 하나는 게이트 전극을 중심으로 소스 영역의 콘택 플러그들(Contact Plug)과 비대칭적으로 배치된 드레인 영역의 콘택 플러그들(Contact Plug)과 연결될 수 있다. 따라서, 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들은 감소된 커패시턴스를 가질 수 있다. 트랜지스터들의 커패시턴스가 감소하면, 주변 회로 영역(Peripheral Circuit Region)에서 전파 지연(Propagation Delay)은 감소할 수 있다.
불 휘발성 메모리 장치(1100)는 EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불 휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(1200)는 불 휘발성 메모리 장치(1100)에 연결된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
예시적으로, 불 휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불 휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 24는 본 발명의 다른 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 24를 참조하면, 메모리 시스템(2000)은 불 휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불 휘발성 메모리 장치(2100)는 복수의 불 휘발성 메모리 칩들을 포함한다. 복수의 불 휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불 휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불 휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
예시적으로, 불 휘발성 메모리 칩들 각각은 도 1 내지 도 20을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 칩들 각각은 도 1 내지 도 20을 참조하여 설명된 바와 같이, 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들을 포함할 수 있다. 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들 중 적어도 하나는 게이트 전극을 중심으로 소스 영역의 콘택 플러그들(Contact Plug)과 비대칭적으로 배치된 드레인 영역의 콘택 플러그들(Contact Plug)과 연결될 수 있다. 따라서, 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들은 감소된 커패시턴스를 가질 수 있다. 트랜지스터들의 커패시턴스가 감소하면, 주변 회로 영역(Peripheral Circuit Region)에서 전파 지연(Propagation Delay)은 감소할 수 있다.
도 24에서, 하나의 채널에 복수의 불 휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나 하나의 채널에 하나의 불 휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변경될 수 있다.
도 25은 본 발명의 실시 예에 따른 메모리 카드(3000)를 보여준다. 도 25을 참조하면, 메모리 카드(3000)는 불 휘발성 메모리 장치(3100), 컨트롤러(3200), 그리고 커넥터(3300)를 포함한다.
불 휘발성 메모리 장치(3100)는 도 1 내지 도 20을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(3100)는 도 1 내지 도 20을 참조하여 설명된 바와 같이, 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들을 포함할 수 있다. 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들 중 적어도 하나는 게이트 전극을 중심으로 소스 영역의 콘택 플러그들(Contact Plug)과 비대칭적으로 배치된 드레인 영역의 콘택 플러그들(Contact Plug)과 연결될 수 있다. 따라서, 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들은 감소된 커패시턴스를 가질 수 있다. 트랜지스터들의 커패시턴스가 감소하면, 주변 회로 영역(Peripheral Circuit Region)에서 전파 지연(Propagation Delay)은 감소할 수 있다.
커넥터(3300)는 메모리 카드(3000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
메모리 카드(3000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.
도 26는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(4000, SSD, Solid State Drive)를 보여준다. 도 26를 참조하면, 솔리드 스테이트 드라이브(4000)는 복수의 불 휘발성 메모리 장치들(4100), 컨트롤러(4200), 그리고 커넥터(4300)를 포함한다.
불 휘발성 메모리 장치(4100)는 도 1 내지 도 20을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(4100)는 도 1 내지 도 20을 참조하여 설명된 바와 같이, 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들을 포함할 수 있다. 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들 중 적어도 하나는 게이트 전극을 중심으로 소스 영역의 콘택 플러그들(Contact Plug)과 비대칭적으로 배치된 드레인 영역의 콘택 플러그들(Contact Plug)과 연결될 수 있다. 따라서, 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들은 감소된 커패시턴스를 가질 수 있다. 트랜지스터들의 커패시턴스가 감소하면, 주변 회로 영역(Peripheral Circuit Region)에서 전파 지연(Propagation Delay)은 감소할 수 있다.
커넥터(4300)는 솔리드 스테이트 드라이브(4000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
도 27는 본 발명의 실시 예에 따른 컴퓨팅 장치(5000)를 보여주는 블록도이다. 도 27를 참조하면, 컴퓨팅 장치(5000)는 프로세서(5100), 메모리(5200), 스토리지(5300), 모뎀(5400), 그리고 사용자 인터페이스(5500)를 포함한다.
프로세서(5100)는 컴퓨팅 장치(5000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(5100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(5100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.
메모리(5200)는 프로세서(5100)와 통신할 수 있다. 메모리(5200)는 프로세서(5100) 또는 컴퓨팅 장치(5000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(5200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불 휘발성 메모리 장치를 포함할 수 있다.
스토리지(5300)는 컴퓨팅 장치(5000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(5300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불 휘발성 메모리 장치를 포함할 수 있다.
스토리지(5300)는 도 1 내지 도 20을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 스토리지(5300)는 도 1 내지 도 20을 참조하여 설명된 바와 같이, 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들을 포함할 수 있다. 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들 중 적어도 하나는 게이트 전극을 중심으로 소스 영역의 콘택 플러그들(Contact Plug)과 비대칭적으로 배치된 드레인 영역의 콘택 플러그들(Contact Plug)과 연결될 수 있다. 따라서, 주변 회로 영역(Peripheral Circuit Region)에 포함된 트랜지스터들은 감소된 커패시턴스를 가질 수 있다. 트랜지스터들의 커패시턴스가 감소하면, 주변 회로 영역(Peripheral Circuit Region)에서 전파 지연(Propagation Delay)은 감소할 수 있다.
예시적으로, 메모리(5200) 및 스토리지(5300)는 동일한 종류의 불 휘발성 메모리 장치로 구성될 수 있다. 이때, 메모리(5200) 및 스토리지(5300)는 하나의 반도체 집적 회로로 구성될 수 있다.
모뎀(5400)은 프로세서(5100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(5400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(5400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(5500)는 프로세서(5100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 불 휘발성 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로 영역
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
124: 제어 로직
1000, 2000: 메모리 시스템
3000: 메모리 카드
4000: 솔리드 스테이트 드라이브
5000: 컴퓨팅 장치

Claims (10)

  1. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 그리고
    복수의 도전 라인들을 통하여 상기 메모리 셀 어레이에 전기적으로 연결되는 복수의 트랜지스터들을 포함하는 주변 회로 영역을 포함하되,
    상기 복수의 트랜지스터들 각각은 상기 기판상에 형성된 활성 영역을 가로질러 제 1 방향으로 연장되는 게이트 전극과 상기 게이트 전극 양측의 상기 활성 영역 내에 형성된 소스 영역 및 드레인 영역을 포함하고,
    상기 복수의 트랜지스터들 중 적어도 하나는 상기 소스 영역에 연결된 소스 콘택 플러그들의 개수와 상기 드레인 영역에 연결된 드레인 콘택 플러그들의 개수가 서로 다른 불 휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 드레인 콘택 플러그들의 개수는 상기 소스 콘택 플러그들의 개수보다 적어도 하나가 적은 불 휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 드레인 콘택 플러그들의 개수는 상기 소스 콘택 플러그들의 개수의 절반인 불 휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 드레인 콘택 플러그들은 상기 게이트 전극을 중심으로 상기 소스 콘택 플러그들 중 어느 하나와 대칭인 위치에 배치되는 불 휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 드레인 콘택 플러그들은 상기 게이트 전극을 중심으로 상기 소스 콘택 플러그들 중 인접한 어느 둘 사이의 어느 지점과 대칭인 위치에 배치되는 불 휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 드레인 콘택 플러그들은 상기 소스 콘택 플러그들 중 적어도 하나와 상기 제 1 방향에 대하여 사선 방향에 위치하는 불 휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 소스 및 드레인 콘택 플러그들의 높이는 상기 복수의 셀 스트링들의 높이와 동일한 불 휘발성 메모리 장치.
  8. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 그리고
    복수의 도전 라인들을 통하여 상기 메모리 셀 어레이에 전기적으로 연결되는 복수의 트랜지스터들을 포함하는 주변 회로 영역을 포함하되,
    상기 복수의 트랜지스터들 각각은 상기 기판상에 형성된 활성 영역을 가로질러 제 1 방향으로 연장되는 게이트 전극과 상기 게이트 전극 양측의 상기 활성 영역 내에 형성된 소스 영역 및 드레인 영역을 포함하고,
    상기 복수의 트랜지스터들 중 적어도 하나는 상기 소스 영역에 연결된 소스 콘택 플러그들 사이의 간격과 상기 드레인 영역에 연결된 드레인 콘택 플러그들 사이의 간격이 서로 다른 불 휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 드레인 콘택 플러그들 중 인접한 둘 사이의 간격은 상기 소스 콘택 플러그들 중 인접한 둘 사이의 간격보다 2배 큰 불 휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 드레인 콘택 플러그들 중 인접한 둘 사이의 간격은 상기 소스 콘택 플러그들 중 인접한 둘 사이의 간격보다 큰 불 휘발성 메모리 장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170043977A (ko) * 2015-10-13 2017-04-24 삼성전자주식회사 메모리 장치
KR20220000799A (ko) * 2020-06-26 2022-01-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 영역들을 포함하는 메모리 어레이
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US12022659B2 (en) 2022-07-27 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102154784B1 (ko) * 2013-10-10 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조방법
US9419058B1 (en) * 2015-02-05 2016-08-16 Sandisk Technologies Llc Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof
US9449986B1 (en) * 2015-10-13 2016-09-20 Samsung Electronics Co., Ltd. 3-dimensional memory device having peripheral circuit devices having source/drain contacts with different spacings
US9859308B1 (en) * 2016-07-29 2018-01-02 Eastman Kodak Company Multiple TFTs on common vertical support element
CN106206600B (zh) * 2016-09-30 2019-03-19 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
TWI605575B (zh) * 2017-01-20 2017-11-11 群聯電子股份有限公司 三維非揮發性記憶體結構及其製造方法
KR102433893B1 (ko) * 2017-07-31 2022-08-23 삼성전자주식회사 수직형 메모리 장치
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102614654B1 (ko) 2018-03-29 2023-12-19 삼성전자주식회사 3차원 반도체 메모리 장치
KR102667899B1 (ko) * 2018-10-02 2024-05-23 삼성전자주식회사 3차원 반도체 메모리 장치
KR102666113B1 (ko) * 2018-10-08 2024-05-17 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210009146A (ko) * 2019-07-16 2021-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210054373A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210156014A (ko) * 2020-06-17 2021-12-24 삼성전자주식회사 메모리 소자 및 이를 포함하는 시스템

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3184298B2 (ja) * 1992-05-28 2001-07-09 沖電気工業株式会社 Ｃｍｏｓ出力回路
KR100558046B1 (ko) * 2004-12-28 2006-03-07 주식회사 하이닉스반도체 온도에 둔감한 포화전류를 갖는 모스트랜지스터 및 그를이용한 정전압 발생기
JP5283960B2 (ja) * 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2012164730A (ja) * 2011-02-04 2012-08-30 Renesas Electronics Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170043977A (ko) * 2015-10-13 2017-04-24 삼성전자주식회사 메모리 장치
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
KR20220000799A (ko) * 2020-06-26 2022-01-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 영역들을 포함하는 메모리 어레이
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US12022659B2 (en) 2022-07-27 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

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