KR20130085155A - 불휘발성 메모리 장치, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치, 그리고 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 일 실시 예에 따른 3차원 불휘발성 메모리 장치는 제 1 스트링 선택 트랜지스터, 상기 제 1 스트링 선택 트랜지스터보다 더 높은 문턱 전압을 가지는 제 1 접지 선택 트랜지스터를 연결하며, 기판으로부터 수직 방향으로 적층된 제 1 메모리 셀들을 포함하고 있는 제 1 낸드 스트링 및 제 2 스트링 선택 트랜지스터, 상기 제 2 스트링 선택 트랜지스터와 보다 높은 문턱 전압을 가지는 제 2 접지 선택 트랜지스터를 연결하며, 상기 기판으로부터 수직 방향으로 적층된 제 2 메모리 셀들을 포함하는 제 2 낸드 스트링을 포함하며, 제 1 스트링 선택 트랜지스터 및 제 1 접지 선택 트랜지스터를 연결하는 제 1 라인과 제 2 스트링 선택 트랜지스터 및 제 2 접지 선택 트랜지스터를 연결 하는 제 2 라인을 포함한다. 제 1 라인과 상기 제 2 라인은 전기적으로 분리된다.

Description

불휘발성 메모리 장치, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 선택 트랜지스터 간에 서로 다른 문턱 전압을 갖는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 제 1 스트링 선택 트랜지스터, 상기 제 1 스트링 선택 트랜지스터보다 더 높은 문턱 전압을 가지는 제 1 접지 선택 트랜지스터, 그리고 기판으로부터 수직 방향으로 적층된 제 1 메모리 셀들을 포함하고 있는 제 1 낸드 스트링; 제 2 스트링 선택 트랜지스터, 상기 제 2 스트링 선택 트랜지스터보다 높은 문턱 전압을 가지는 제 2 접지 선택 트랜지스터, 그리고 상기 기판으로부터 수직 방향으로 적층된 제 2 메모리 셀들을 포함하는 제 2 낸드 스트링; 상기 제 1 스트링 선택 트랜지스터 및 상기 제 1 접지 선택 트랜지스터를 연결하는 제 1 선택 라인; 상기 제 2 스트링 선택 트랜지스터 및 상기 제 2 접지 선택 트랜지스터를 연결하는 제 2 선택 라인을 포함하며, 상기 제 1 및 제 2 선택 라인은 전기적으로 분리된다.
불휘발성 메모리 장치는 제 1 접지 선택 트랜지스터는 전원전압(Vdd)보다 크고 비선택 워드 라인에 제공되는 읽기 전압보다 작은 가지는 문턱 전압을 가진다.
불휘발성 메모리 장치는 제 2 접지 선택 트랜지스터는 전원전압(Vdd)보다 크고 비선택 워드 라인에 제공되는 읽기 전압보다 작은 가지는 문턱 전압을 가진다.
불휘발성 메모리 장치는 제 1 낸드 스트링은 제 1글로벌 접지 선택 트랜지스터를 더 포함하고, 제 2 낸드 스트링은 제 2 글로벌 접지 선택 트랜지스터를 더 포함하며, 제 1 및 제 2 글로벌 접지 선택 트랜지스터를 연결한 글로벌 접지 선택 라인을 더포함한다.
불휘발성 메모리 장치는 제 1 라인 및 상기 제 2 라인에 바이어스 전압을 선택하여 제공하는 선택 라인 동작 전압 선택회로를 더 포함한다.
선택 라인 구동기는 제 1 패스 트랜지스터 및 제 2 패스 트랜지스터를 포함하며, 제 1 라인은 제 1 패스 트랜지스터에 연결되고, 제 2 라인은 제 2 패스 트랜지스터에 연결된다.
본 발명은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)의 문턱 전압(threshold voltage)를 다르게 설정함으로, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 동일한 전압을 제공할 수 있도록 한다. 불휘발성 메모리 장치의 각각의 동작 모드에서 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 동일한 전압을 제공할 수 있다면, 이들 선택 라인을 하나의 라인을 통해 제어할 수 있다.
도 1은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKh) 중 하나(BLKi)의 제 1 실시 예를 보여주는 사시도이다.
도 4는 본 발명의 일 실시 예에 따른메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 셀 어레이(110) 및 선택 라인 구동기의 등가 회로를 보여주는 회로도이다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 셀 어레이(110) 및 선택 라인 구동기의 등가 회로를 보여주는 회로도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이(110) 및 선택 라인 구동기의 등가 회로를 보여주는 회로도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이(110) 및 선택 라인 구동기의 등가 회로를 보여주는 회로도이다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 11은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 15는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예들에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 구동기(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 구동기(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 각 메모리 블록(BLK)은 복수의 메모리 셀들을 포함한다. 각 메모리 블록(BLK)은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL) 그리고 적어도 하나의 공통 소스 라인(CSL)을 포함한다.
구동기(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 구동기(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 구동기(120)는 외부로부터 어드레스(ADDR)를 수신한다.
구동기(120)는 수신된 어드레스(ADDR)를 디코딩하도록 구성된다. 디코딩된 어드레스를 이용하여, 구동기(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL), 공통 소스 라인(CSL)들을 선택한다.
구동기(120)는 워드 라인 구동기(121), 선택라인 구동기(123), 공통 소스라인 구동기(124)를 포함한다.
워드 라인 구동기(121)는 선택 및 비선택된 워드 라인들(WL)에 전압을 제공한다. 예를 들면, 프로그램 동작, 읽기 동작, 또는 소거 동작 시에, 구동기(120)는 프로그램 동작과 연관된 프로그램 동작 전압, 읽기 동작과 연관된 읽기 동작 전압, 또는 소거 동작과 연관된 소거 동작 전압을 워드 라인들(WL)에 제공한다. 예를 들면, 워드 라인 구동기(121)는 워드 라인들을 선택 및 워드 라인(WL)들에 동작 전압을 제공 할 수 있다.
선택라인 구동기(123)는 선택 라인들(SL)을 선택 및 선택라인(SL)에 동작 전압을 제공한다. 즉, 선택라인 구동기(123)는 스트링 선택 라인(SSL)들 및 접지 선택 라인(GSL)들을 선택하고, 선택된 결과를 참조하여 동작 전압을 제공할 것이다.
공통 소스라인 구동기(125)는 공통 소스 라인(CSL)에 동작전압을 제공할 것이다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 또한, 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 불휘발성 메모리 장치(100)의 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행할 수 있다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함한다.
제어 로직(140)은 구동기(120) 그리고 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(140)은 불휘발성 메모리 장치(100)의 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKh)은 도 3에서 더 상세하게 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKh) 중 하나(BLKi)의 제 1 실시 예를 보여주는 사시도이다. 도 4는 도 3의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 3 및 도 4를 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 웰들(311~314)이 제공된다. 예를 들면, 복수의 웰들(311~314)은 기판(111)과 상이한 제 2 타입 웰들일 것이다. 예를 들면, 복수의 웰들(311~314)은 n 타입 웰들일 것이다. 이하에서, 제 1 내지 제 4 웰들(311~314)은 n-웰들인 것으로 가정한다. 그러나, 제 1 내지 제 4 웰들(311~314)은 n-웰들인 것으로 한정되지 않는다.
제 1 및 제 2 n-웰들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리만큼 분리되어 형성된다.
예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)일 것이다.
제 1 및 제 2 n-웰들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)로 구성될 것이다.
제 1 및 제 2 n-웰들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 n-웰들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~21)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 n-웰들(312, 313) 사이의 영역에서, 제 1 및 제 2 n-웰들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 n-웰들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 형성된다. 제 3 및 제 4 n-웰들(313, 314) 사이의 영역에서, 제 1 및 제 2 n-웰들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 n-웰들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 3 및 도 4에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다.
도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 도전 물질(233)에 인접한 실리콘 산화막(119)은 블로킹 절연막으로 동작할 것이다. 실리콘 질화막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 실리콘 질화막(118)은 전하 포획층으로 동작할 것이다. 필라(113)에 인접한 실리콘 산화막(117)은 터널링 절연막으로 동작할 것이다. 필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트리(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 및 제 2 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 웰들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 웰들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 3 내지 도 4에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다.
도 3 내지 도 4에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.
도 3 내지 도 4에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수 만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
도 5는 본 발명의 다른 실시 예에 따른 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 3 및 도 5를 참조하면, 메모리 블록은(BLKi) 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 도 5를 참조하면, 선택 활성 패턴(SAP) 및 수직 구조체(361, 362, 363, 364)는 상기 홀 또는 상기 개구부를 채우도록 형성될 수 있다. 그 결과로서, 상기 선택 활성 패턴(SAP)은 도시된 것처럼 실질적으로 직사각형의 모양으로 형성될 수 있다. 한편, 상기 홀 또는 상기 개구부의 측벽이 상기 기판(111)의 상부면에 수직하지 않을 경우, 상기 선택 활성 패턴(SAP)은 실질적으로 사다리꼴의 모양으로 형성될 수 있다.
상기 선택 활성 패턴(SAP)은 기판(111)의 상부면과 접촉할 수 있다. 구체적으로, 상기 기판(111) 상에 절연막들 및 희생막들을 교대로 그리고 반복적으로 적층한 후, 이들을 관통하는 홀 또는 개구부을 형성한다. 이후, 상기 홀 또는 개구부 내에 상기 선택 활성 패턴(SAP) 및 상기 수직 구조체(361, 362, 363,364)을 차례로 형성한다. 이어서, 적층된 절연막들 및 희생막들을 연속적으로 패터닝하여, 상기 기판(111)을 노출시키는 트렌치들(370)을 형성할 수 있다. 이때, 인접한 상기 트렌치들(370) 사이에 몰드 패턴이 형성될 수 있다. 상기 몰드 패턴은 교대로 그리고 반복적으로 적층된 절연 패턴들(330) 및 희생 패턴들을 포함할 수 있다. 상기 트렌치들(370)에 노출된 상기 희생 패턴들을 도전 패턴들(310)로 대체시킬 수 있다. 상기 각 트렌치(370) 아래의 기판(111) 내에 공통 소오스 영역(300)을 형성할 수 있다. 이로써, 도 5에 개시된 메모리 블록을 구현할 수 있다.
이상에서 설명한 불휘발성 메모리 장치는 셀 스트링과 비트 라인 간의 연결을 제어하기 위하여 스트링 선택 트랜지스터(SST)를 갖고, 셀 스트링과 공통 소스 라인의 연결 제어하기 위하여 접지 선택 트랜지스터(GST)를 갖는다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결되어 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되어 있다. 불휘발성 메모리 장치는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 각 동작 모드에 맞는 전압을 제공함으로, 프로그램, 읽기, 소거 등의 동작을 제어한다.
본 발명은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)의 문턱 전압(threshold voltage)를 다르게 설정함으로, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 동일한 전압을 제공할 수 있도록 한다. 불휘발성 메모리 장치의 각각의 동작 모드에서 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 동일한 전압을 제공할 수 있다면, 이들 선택 라인을 하나의 라인을 통해 제어할 수 있다.
이하에서는 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)의 문턱 전압을 달리함으로, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 하나의 선택 라인으로 연결하는 다양한 방식들이 설명될 것이다.
도 6은 도 1에 도시된 본 발명의 일 실시 예에 따른 메모리 셀 어레이 및 선택 라인 구동기의 등가 회로를 보여주는 회로도이다.
도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, N21, NS31, NS41)이 제공된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질(도 3 참조, 331)에 대응할 것이다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32, NS42)이 제공된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질(도 3 참조, 332)에 대응할 것이다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23, NS33, NS43)이 제공된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질(도 3 참조, 333)에 대응할 것이다.
각 낸드 스트링(NS)은 스트링 선택 트랜지스터(SST)를 포함하며, 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다. 스트링 선택 트랜지스터(SST)는 메모리 셀들과 동일한 구조로 제조 될 수 있다. 접지 선택 트랜지스터(GST)는 메모리 셀과 상이한 트랜지스터 구조로 제조될 수 있다. 스트링 선택 트랜지스터(SST)는 전하 저장층을 포함한 트랜지스터 구조일 수 있다. 접지 선택 트랜지스터(GST)는 전하 저장층이 없는 트랜지스터 구조일 수 있다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS41)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS42)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS43)은 제 3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다. 제 4 스트링 선택 라인(SSL4)에 연결된 낸드 스트링들(NS41~NS43)은 제 4 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접할수록 메모리 셀의 높이는 감소한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC4)의 높이는 4이다.
선택 라인 구동기(123)는 복수개의 패스 트랜지스터들(PT1, PT2, PT3, PT4)를 포함한다. 선택 라인 구동기(123)는 스트링 선택 라인(SSL), 접지 선택 라인(GSL)과 연결되어 있다.
본 발명의 일 실시 예에 따르면, 접지 선택 라인(GSL)은 동일한 행의 로칼 접지 선택 트랜지스터들을 연결한 라인이다. 동일한 행에 위치한 접지 선택 라인과 스트링 선택 라인은 동일한 패스 트랜지스터에 연결 될 수 있다. 도 6을 참조하면, 접지 선택 라인과 이에 대응되는 스트링 선택 라인들을 연결하는 선택 라인들(SL1, SL2, SL3, SL4)은 각각 서로 다른 패스 트랜지스터(PT1, PT2, PT3, PT4)에 연결 될 수 있다.
도 6을 참조하면, 접지 선택 트랜지스터(GST)는 스트링 선택 트랜지스터(SST) 및 메모리 셀(MC)과는 다른 구조를 갖는 트랜지스터일 수 있다. 도 6에 도시된 접지 선택 트랜지스터(GST)는 스트링 선택 트랜지스터(SST)와 다른 문턱 전압을 가질 수 있다. 접지 선택 트랜지스터(GST)의 문턱 전압은 각 동작 모드에서 스트링 선택 트랜지스터(SST)와 동일한 전압을 인가하도록 설정될 수 있다. 즉, 본 발명은 접지 선택 트랜지스터(GST)의 문턱 전압을 스트링 선택 트랜지스터(SST)의 문턱 전압과 다르게 설정함으로, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)를 하나로 관리할 수 있다.
도 6에서, 제 1 낸드 스트링은 제 1 스트링 선택 트랜지스터, 제 1 스트링 선택 트랜지스터와 상이한 문턱 전압을 가지는 제 1 접지 선택 트랜지스터, 기판으로부터 수직 방향으로 적층된 제 1 메모리 셀들을 포함하는 포함한다. 제 2 낸드 스트링은 제 1 낸드 스트링과 서로 다른 행에 위치하며, 제 2 스트링 선택 트랜지스터, 제 2 스트링 선택 트랜지스터와 상이한 문턱 전압을 가지는 제 2 접지 선택 트랜지스터, 기판으로부터 수직 방향으로 적층된 제 2 메모리 셀들을 포함하는 것으로 가정한다.
본 발명의 일 실시 예에 따르면, 제 1 및 제 2 접지 선택 트랜지스터는 전기적으로 분리되어 있고, 선택 라인 구동기(123)의 서로 다른 패스 트랜지스터에 연결되어 있다. 또한, 제 1 및 제 2 스트링 선택 트랜지스터는 전기적으로 분리되어 있으며, 서로 다른 패스 트랜지스터에 연결되어 있다.
또한, 제 1 접지 선택 트랜지스터는 제 1 스트링 선택 트랜지스터의 문턱 전압보다 높은 문턱 전압을 가질 수 있다. 제 2 접지 선택 트랜지스터는 제 2 스트링 선택 트랜지스터의 문턱 전압보다 높은 문턱 전압을 가질 수 있다. 예를 들면, 제 1 접지 선택 트랜지스터의 문턱 전압은 전원전압(Vdd)보다 크고 비선택 워드 라인에 제공되는 읽기 전압보다 작을 수 있다. 또한, 제 2 접지 선택 트랜지스터의 문턱 전압은 전원전압(Vdd)보다 크고 비선택 워드 라인에 제공되는 읽기 전압보다 작을 수 있다. 각각의 접지 선택 트랜지스터 및 각각의 스트링 선택 트랜지스터의 문턱 전압은 제조 공정 시에 정해질 수 있다.
도 6을 참조하면, 메모리 셀 어레이는 제 1 스트링 선택 트랜지스터 및 제 1 접지 선택 트랜지스터를 연결하는 제 1 선택 라인(SL1)과 제 2 스트링 선택 트랜지스터 및 제 2 접지 선택 트랜지스터를 연결하는 제 2 선택 라인(SL2)을 포함하며, 제 1 및 제 2 선택 라인은 전기적으로 분리되어있다.
도 6을 참조하면, 불휘발성 메모리 장치는 제 1 및 제 2 선택 라인에 바이어스 전압을 선택하여 제공하는 선택 라인 구동기(123)를 포함한다. 선택 라인 구동기(123)는 복수의 패스 트랜지스터(PT1~PT4)를 포함한다. 제 1 선택 라인(SL1)은 제 4 패스 트랜지스터(PT4)에 연결되고, 제 2 선택 라인(SL2)은 제 3 패스 트랜지스터(PT3)에 연결될 수 있다.
도 6을 참조하면, 동일 높이의 메모리 셀들은 워드 라인들(WL)에 공통으로 연결되어 있다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다.
불휘발성 메모리 장치는 스트링 선택 라인들(SSL1~SSL4)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL4)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
프로그램 동작시, 선택된 낸드 스트링의 스트링의 선택 트랜지스터는 전기적으로 온(On) 상태가 된다. 프로그램 동작시, 선택된 낸드 스트링의 접지 선택 트랜지스터는 전기적으로 오프 상태가 된다. 또한, 프로그램 동작시, 비선택 낸드 스트링의 선택 트랜지스터는 전기적으로 오프(Off)상태가 된다. 프로그램 동작시, 비선택 낸드 스트링의 접지 선택 트랜지스터는 오프(Off)상태가 된다.
본 발명은 접지 선택 트랜지스터(GST)의 문턱 전압을 스트링 선택 트랜지스터(SST)의 문턱 전압과 다르게 설정함으로, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)를 하나로 관리할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 셀 어레이 및 선택 라인 구동기의 등가 회로를 보여주는 회로도이다.
도 7을 참조하면, 각 낸드 스트링(NS)은 스트링 선택 트랜지스터(SST)를 포함하며, 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 글로벌 접지 선택 트랜지스터(GGST) 및 로칼 접지 선택 트랜지스터(LGST) 사이에 메모리 셀들(MC)이 제공된다.
스트링 선택 트랜지스터(SST)는 전하 저장층을 가지는 메모리 셀들과 동일한 구조로 제조 될 수 있다. 글로벌 및 로칼 접지 선택 트랜지스터(GGST, LGST)는 메모리 셀(MC)과 상이한 트랜지스터 구조로 제조될 수 있다. 스트링 선택 트랜지스터(SST)는 전하 저장층을 포함한 트랜지스터 구조일 수 있다. 글로벌 및 로칼 접지 선택 트랜지스터(GGST, LGST)는 전하 저장층이 없는 트랜지스터 구조일 수 있다.
선택 라인 구동기(123)은 복수의 패스 트랜지스터(PT1, PT2, PT3, PT4, PT5)를 포함한다. 선택 라인 구동기(123)는 스트링 선택 라인(SSL), 글로벌 접지 선택 라인(GGSL), 로칼 접지 선택 라인(LGSL)과 연결되어 있다.
본 발명의 일 실시 예에 따르면, 로칼 접지 선택 라인(LGSL)은 동일한 행의 로칼 접지 선택 트랜지스터들을 연결한 라인이다. 동일한 행에 위치한 접지 선택 라인과 스트링 선택 라인은 동일한 패스 트랜지스터에 연결될 수 있다. 도 7을 참조하면, 로칼 접지 선택 라인과 각각의 로칼 접지 선택 라인에 대응되는 스트링 선택 라인들을 연결하는 선택 라인들(SL1, SL2, SL3, SL4)은 각각 서로 다른 패스 트랜지스터(PT1, PT2, PT3, PT4)에 연결될 수 있다.
글로벌 접지 선택 라인(GGSL)은 낸드 스트링들(NS)의 글로벌 접지 트랜지스터(GGST)들를 연결하여, 낸드 스트링들(NS)에 공통으로 연결될 수 있다. 예를 들면, 1 낸드 스트링 및 제 2 낸드 스트링 각각은 제 1 및 제 2 글로벌 접지 선택 트랜지스터를 포함한다. 글로벌 접지 선택 라인(GGSL)은 제 1 및 제 2 글로벌 접지 선택 트랜지스터를 연결한다. 글로벌 접지선택 라인(GGSL)은 선택 라인 구동기(123)의 특정 패스 트랜지스터(PT5)에 연결될 수 있다.
로컬 접지 선택 트랜지스터(LGST)는 스트링 선택 트랜지스터(SST)보다 높은 문턱 전압을 가질 수 있다. 예를 들면, 로컬 접지 선택 트랜지스터(LGST)의 문턱 전압은 전원전압(Vdd)보다 크고 비선택 워드 라인에 제공되는 읽기 전압보다 작을 수 있다. 각각의 로컬 접지 선택 트랜지스터 및 각각의 스트링 선택 트랜지스터의 문턱 전압은 제조 공정 시에 결정될 수 있다.
도 7을 참조하면, 불휘발성 메모리 장치(100)는 제 1 선택 라인(SL1) 및 제 2 선택 라인(SL2)에 바이어스 전압을 선택하여 제공하는 선택 라인 구동기(123)를 포함한다. 선택 라인 구동기(123)는 복수의 패스 트랜지스터(PT1~PT5)를 포함한다. 제 1 패스 트랜지스터(PT1)는 제 1 선택 라인(SL1)과 전기적으로 연결되어 있고, 제 2 패스 트랜지스터(PT2)는 제 2 선택 라인(SL2)과 전기적으로 연결되어 있다.
도 7에 도시된 불휘발성 메모리 장치(100)는 글로벌 접지 선택 트랜지스터(GGST) 및 로컬 접지 선택 트랜지스터(LGST)를 포함한다. 글로벌 접지 선택 트랜지스터(GGST) 및 로컬 접지 선택 트랜지스터(LGST)는 스트링 선택 트랜지스터(SST) 또는 메모리 셀과 다른 구조일 수 있다.
글로벌 접지 선택 트랜지스터(GGST)는 글로벌 접지 선택 라인(GGSL)을 통해 제 5 패스 트랜지스터(PT5)에 연결된다. 로컬 접지 선택 트랜지스터(LGST)는 각각의 대응하는 로컬 접지 선택 라인(LGSL)에 연결된다. 각각의 로컬 접지 선택 라인(LGSL)은 대응하는 스트링 선택 라인(SSL)에 연결될 수 있다. 즉, 제 1 로컬 접지 선택 라인(LGSL1)은 제 1 스트링 선택 라인(SSL1)에 연결되고, 제 1 선택 라인(SL1)을 통해 제 4 패스 트랜지스터(PT4)에 연결된다. 마찬가지로, 제 4 로컬 접지 선택 라인(LGSL4)은 제 4 스트링 선택 라인(SSL4)에 연결되고, 제 4 선택 라인(SL4)을 통해 제 1 패스 트랜지스터(PT1)에 연결된다.
도 7에 도시된 불휘발성 메모리 장치는 도 6에서 설명한 것과 마찬가지로, 로컬 접지 선택 트랜지스터(GST)의 문턱 전압을 스트링 선택 트랜지스터(SST)의 문턱 전압과 다르게 설정할 수 있다. 본 발명에 의하면, 로컬 접지 선택 트랜지스터(LGST)와 스트링 선택 트랜지스터(SST)를 하나로 관리할 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이 및 선택 라인 구동기의 등가 회로를 보여주는 회로도이다. 도 8은 로컬 접지 선택 트랜지스터(LGST) 및 글로벌 접지 선택 트랜지스터(GGST)가 스트링 선택 트랜지스터(SST) 또는 메모리 셀(MC)과 동일한 구조를 가지는 예를 보여준다.
도 8을 참조하면, 불휘발성 메모리 장치(100)는 선택 라인(SL1~SL4, GGSL)에 바이어스 전압을 제공하기 위한 선택 라인 구동기(123)를 포함한다. 선택 라인 구동기(123)는 복수의 패스 트랜지스터(PT1~PT5)를 포함한다. 제 1 패스 트랜지스터(PT1)는 제 1 선택 라인(SL1)과 전기적으로 연결되어 있고, 제 2 패스 트랜지스터(PT2)는 제 2 선택 라인(SL2)과 전기적으로 연결되며, 제 5 패스 트랜지스터(PT5)는 글로벌 접지 선택 라인(GGSL)과 연결된다.
로컬 접지 선택 트랜지스터(LGST)는 스트링 선택 트랜지스터(SST)보다 높은 문턱 전압을 가질 수 있다. 예를 들면, 로컬 접지 선택 트랜지스터(LGST)의 문턱 전압은 전원전압(Vdd)보다 크고 비선택 워드 라인에 제공되는 읽기 전압보다 작을 수 있다. 각각의 로컬 접지 선택 트랜지스터 및 각각의 스트링 선택 트랜지스터의 문턱 전압은 제조 공정 시에 결정될 수 있다.
도 8에 도시된 불휘발성 메모리 장치(100)는 글로벌 접지 선택 트랜지스터(GGST) 및 로컬 접지 선택 트랜지스터(LGST)를 포함하며, 글로벌 접지 선택 트랜지스터(GGST) 또는 로컬 접지 선택 트랜지스터(LGST)는 스트링 선택 트랜지스터(SST) 또는 메모리 셀과 동일한 구조일 수 있다.
도 8에 도시된 불휘발성 메모리 장치는 로컬 접지 선택 트랜지스터(LGST)의 문턱 전압을 스트링 선택 트랜지스터(SST)의 문턱 전압과 다르게 설정함으로, 로컬 접지 선택 트랜지스터(LGST)와 스트링 선택 트랜지스터(SST)를 하나의 선택 라인으로 관리할 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이 및 선택 라인 구동기의 등가 회로를 보여주는 회로도이다. 도 9는 접지 선택 트랜지스터(GST)가 스트링 선택 트랜지스터(SST) 또는 메모리 셀(MC)과 동일한 구조를 가지는 예를 보여준다.
도 9를 참조하면, 불휘발성 메모리 장치(100)는 선택 라인(SL1~SL4)에 바이어스 전압을 제공하기 위한 선택 라인 구동기(123)를 포함한다. 선택 라인 구동기(123)는 복수의 패스 트랜지스터(PT1~PT4)를 포함한다. 제 1 내지 제 4 패스 트랜지스터(PT1~PT4)는 각각 대응하는 제 1 내지 제 4 선택 라인(SL1~SL4)과 전기적으로 연결되어 있다.
접지 선택 트랜지스터(GST)는 스트링 선택 트랜지스터(SST)과 다른 문턱 전압을 가질 수 있다. 예를 들면, 접지 선택 트랜지스터(GST)는 스트링 선택 트랜지스터(SST)보다 높은 문턱 전압을 가질 수 있다. 예를 들면, 접지 선택 트랜지스터(GST)의 문턱 전압은 전원전압(Vdd)보다 크고 비선택 워드 라인에 제공되는 읽기 전압보다 작을 수 있다. 각각의 접지 선택 트랜지스터 및 각각의 스트링 선택 트랜지스터의 문턱 전압은 제조 공정 시에 결정될 수 있다.
도 9에 도시된 불휘발성 메모리 장치(100)는 접지 선택 트랜지스터(GST)의 문턱 전압을 스트링 선택 트랜지스터(SST)의 문턱 전압과 다르게 설정함으로, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)를 하나의 선택 라인으로 관리할 수 있다.
도 10는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 10를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(1000)는 플래시 메모리 장치로 구현될 수 있는 불휘발성 메모리 장치(100)와, 불휘발성 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(1500)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 도 1 내지 도 9에서 설명한 3차원 불휘발성 메모리 장치(100)를 의미할 수 있다.
메모리 컨트롤러(1500)는 전자 장치(1000)의 전반적인 동작을 제어하는 프로세서(1100)에 의하여 제어된다.
불휘발성 메모리 장치(100)에 저장된 데이터는 프로세서(1100)의 제어에 따라 동작하는 메모리 컨트롤러(1500)의 제어에 따라 디스플레이(1300)를 통하여 디스플레이될 수 있다.
무선 송수신기(1200)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(1200)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(1100)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(1100)는 무선 송수신기(1200)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러 (1500)를 통하여 불휘발성 메모리 장치(100)에 저장하거나 또는 디스플레이(1300)를 통하여 디스플레이할 수 있다.
무선 송수신기(1200)는 프로세서(1100)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(1400)는 프로세서(1100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(1100)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(1100)는 불휘발성 메모리 장치(100)로부터 출력된 데이터, 무선 송수신기(1200)로부터 출력된 무선 신호, 또는 입력 장치(1400)로부터 출력된 데이터가 디스플레이(1300)를 통하여 디스플레이될 수 있도록 디스플레이(1300)를 제어할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 11을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(2000)는 플래시 메모리 장치와 같은 불휘발성 메모리 장치(100)와, 불휘발성 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(2400)를 포함한다.
불휘발성 메모리 장치(100)는 도 1 내지 도 9에서 설명한 3차원 불휘발성 메모리 장치(100)를 의미할 수 있다.
전자 장치(2000)는 전자 장치(2000)의 전반적인 동작을 제어하기 위한 프로세서(2200)를 포함할 수 있다. 메모리 컨트롤러(2400)는 프로세서(2200)에 의하여 제어된다.
프로세서(2200)는 입력 장치(2300)에 의하여 발생한 입력 신호에 따라 불휘발성 메모리 장치(100)에 저장된 데이터를 디스플레이(2100)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(2300)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치(100)를 포함하는 전자 장치(3000)의 블록도를 나타낸다.
도 12를 참조하면, 전자 장치(3000)는 카드 인터페이스(3100), 메모리 컨트롤러(3200), 및 불휘발성 메모리 장치(100), 예컨대 플래시 메모리 장치를 포함한다.
전자 장치(3000)는 카드 인터페이스(3100)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 실시 예에 따라, 카드 인터페이스(3100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(3100)는 전자 장치(3000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(3200) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(3200)는 전자 장치(3000)의 전반적인 동작을 제어하며, 카드 인터페이스(3100)와 불휘발성 메모리 장치(100) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(3200)의 버퍼 메모리(3300)는 카드 인터페이스(3100)와 불휘발성 메모리 장치(100) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(3200)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(3100)와 불휘발성 메모리(100)와 접속된다. 실시 예에 따라 메모리 컨트롤러(3200)는 카드 인터페이스(3100)로부터 읽기 또는 쓰기하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 불휘발성 메모리 장치(100)로 전송한다.
또한, 메모리 컨트롤러(3200)는 카드 인터페이스(3100) 또는 불휘발성 메모리 장치(100) 각각에 접속된 데이터 버스(DATA)를 통하여 읽기 또는 프로그램 하고자 하는 데이터를 수신하거나 전송한다.
불휘발성 메모리 장치(100)는 도 1 내지 도 9에서 설명한 3차원 불휘발성 메모리 장치(100)를 의미할 수 있다.
불휘발성 메모리 장치(100)에는 각종 데이터가 저장된다. 실시 예에 따라, 불휘발성 메모리 장치(100)에서 읽기 동작과 쓰기 동작이 동시에 수행될 수 있다. 이때 읽기 동작이 수행되는 불휘발성 메모리 장치(100)의 메모리 셀 어레이와 쓰기 동작이 수행되는 불휘발성 메모리 장치(100)의 메모리 셀 어레이(110) 각각은 서로 다를 수 있다.
도 12 의 전자 장치(3000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(3100)와 메모리 컨트롤러(3200)를 통하여 불휘발성 메모리 장치(100)에 저장된 데이터를 주거나 받을 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치(100)를 포함하는 전자 장치(4000)의 블록도를 나타낸다.
도 13을 참조하면, 전자 장치(4000)는 플래시 메모리 장치와 같은 불휘발성 메모리 장치(100), 불휘발성 메모리 장치(100)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(4400), 및 전자 장치(4000)의 전반적인 동작을 제어할 수 있는 프로세서(4200)를 포함한다. 불휘발성 메모리 장치(100)는 도 1 내지 도 11에서 설명한 3차원 불휘발성 메모리 장치(100)를 의미할 수 있다.
전자 장치(3000)의 이미지 센서(4100)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 프로세서(4200)의 제어하에 불휘발성 메모리 장치(100)에 저장되거나 또는 디스플레이(4300)를 통하여 디스플레이된다. 또한, 불휘발성 메모리 장치(100)에 저장된 디지털 신호는 프로세서(4200)의 제어하에 디스플레이(4300)를 통하여 디스플레이된다.
도 14도 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치(100)를 포함하는 전자 장치(5000)의 블록도를 나타낸다.
도 14을 참조하면, 전자 장치(5000)는 플래시 메모리 장치와 같은 불휘발성 메모리 장치(100), 불휘발성 메모리 장치(100)의 동작을 제어하기 위한 메모리 컨트롤러(5500), 및 전자 장치(5000)의 전반적인 동작을 제어할 수 있는 CPU(5200)를 포함한다.
불휘발성 메모리 장치(100)는 도 1 내지 도 9에서 설명한 3차원 불휘발성 메모리 장치(100)를 의미할 수 있다.
전자 장치(5000)는 CPU(5200)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리(5100)를 포함한다. 메모리(5100)는 ROM과 같은 불휘발성 메모리 또는 DRAM같은 휘발성 메모리로 구현될 수 있다.
전자 장치(5000)에 접속된 호스트(HOST)는 메모리 컨트롤러(5500)와 호스트 인터페이스(5300)를 통하여 불휘발성 메모리 장치(100)와 데이터를 주거나 받을 수 있다. 이때 메모리 컨트롤러(5500)는 메모리 인터페이스, 예컨대 플래시 메모리 인터페이스의 기능을 수행할 수 있다.
실시 예에 따라 전자 장치(5000)는 ECC(error correction code) 블록(5400)을 더 포함할 수 있다. CPU(5200)의 제어에 따라 동작하는 ECC 블록(5400)은 메모리 컨트롤러(5500)를 통하여 불휘발성 메모리 장치(100)로부터 읽기된 데이터에 포함된 에러를 검출하고 정정할 수 있다.
CPU(5200)는 버스(5600)를 통하여 메모리 컨트롤러(5500), ECC 블록(5400), 호스트 인터페이스(5300), 및 메모리(5100) 사이에서 데이터의 교환을 제어할 수 있다.
전자 장치(5000)는 USB(Universal Serial Bus) 메모리 드라이브 또는 메모리 스틱(memory stick) 등으로 구현될 수 있다.
도 15은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치(100)를 포함하는 전자 장치(6000)의 블록도를 나타낸다.
도 15을 참조하면, 전자 장치(6000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(6000)는 다수개의 불휘발성 메모리 장치들(100, 100-1, 100-2)과, 다수개의 불휘발성 메모리 장치들(100, 100-1, 100-2) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(6100)를 포함할 수 있다.
불휘발성 메모리 장치(100, 100-1, 100-2)는 도 1 내지 도 11에서 설명한 3차원 불휘발성 메모리 장치(100)를 의미할 수 있다.
전자 장치(6000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다. 실시 예에 따라 메모리 컨트롤러(6100)는 전자 장치(6000)의 내부 또는 외부에 구현될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
NS : 낸드 스트링

Claims (10)

  1. 제 1 스트링 선택 트랜지스터, 상기 제 1 스트링 선택 트랜지스터보다 더 높은 문턱 전압을 가지는 제 1 접지 선택 트랜지스터, 그리고 기판으로부터 수직 방향으로 적층된 제 1 메모리 셀들을 포함하고 있는 제 1 낸드 스트링;
    제 2 스트링 선택 트랜지스터, 상기 제 2 스트링 선택 트랜지스터보다 높은 문턱 전압을 가지는 제 2 접지 선택 트랜지스터, 그리고 상기 기판으로부터 수직 방향으로 적층된 제 2 메모리 셀들을 포함하는 제 2 낸드 스트링;
    상기 제 1 스트링 선택 트랜지스터 및 상기 제 1 접지 선택 트랜지스터를 연결하는 제 1 선택 라인;
    상기 제 2 스트링 선택 트랜지스터 및 상기 제 2 접지 선택 트랜지스터를 연결하는 제 2 선택 라인을 포함하며,
    상기 제 1 및 제 2 선택 라인은 전기적으로 분리된 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제 1 접지 선택 트랜지스터는 전원전압(Vdd)보다 크고 비선택 워드 라인에 제공되는 읽기 전압보다 작은 문턱 전압을 가지는 불휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 제 2 접지 선택 트랜지스터는 전원전압(Vdd)보다 크고 비선택 워드 라인에 제공되는 읽기 전압보다 작은 문턱 전압을 가지는 불휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 제 1 낸드 스트링은 제 1 글로벌 접지 선택 트랜지스터를 더 포함하고, 상기 제 2 낸드 스트링은 제 2 글로벌 접지 선택 트랜지스터를 더 포함하며, 상기 제 1 및 제 2 글로벌 접지 선택 트랜지스터를 연결한 글로벌 접지 선택 라인을 더 포함하는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 제 1 및 제 2 선택 라인에 바이어스 전압을 선택하여 제공하는 선택 라인 구동기를 더 포함하는 불휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 선택 라인 구동기는 제 1 및 제 2 패스 트랜지스터를 포함하며,
    상기 제 1 선택 라인은 상기 제 1 패스 트랜지스터에 연결되고,
    상기 제 2 선택 라인은 상기 제 2 패스 트랜지스터에 연결되는 불휘발성 메모리 장치.
  7. 제 1 접지 선택 트랜지스터와 제 1 스트링 선택 트랜지스터 사이에 연결되며 기판과 수직 방향으로 적층된 제 1 메모리 셀들;
    제 2 접지 선택 트랜지스터와 제 2 스트링 선택 트랜지스터 사이에 연결되며, 상기 기판과 수직 방향으로 적층된 제 2 메모리 셀들;
    상기 제 1 스트링 선택 트랜지스터 및 제 1 접지 선택 트랜지스터에 동작전압을 제공하기 위한 제 1 패스 트랜지스터; 및
    상기 제 2 스트링 선택 트랜지스터 및 제 2 접지 선택 트랜지스터에 동작 접압을 제공하기 위한 제 2 패스 트랜지스터를 포함하며,
    상기 제 1 접지 선택 트랜지스터는 상기 제 1 스트링 선택 트랜지스터보다 더 높은 문턱 전압을 가지며, 상기 제 2 접지 선택 트랜지스터는 상기 제 2 스트링 선택 트랜지스터보다 더 높은 문턱 전압을 가지는 불휘발성 메모리 장치.
  8. 데이터를 저장하기 위한 복수의 메모리 셀;
    비트 라인과 상기 복수의 메모리 셀 사이에 연결되는 제 1 선택 트랜지스터; 및
    상기 복수의 메모리 셀과 공통 소스 라인 사이에 연결되는 제 2 선택 트랜지스터를 포함하고
    상기 제 2 선택 트랜지스터는 상기 제 1 선택 트랜지스터와 상이한 문턱 전압을 가지는 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 복수의 메모리 셀, 상기 제 1 선택 트랜지스터, 그리고 상기 제 2 선택트랜지스터는 기판과 수직인 방향으로 적층된 불휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 제 1 및 제 2 선택 트랜지스터는 전기적으로 연결되는 불휘발성 메모리 장치.
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