KR102347181B1 - 메모리 장치 및 그것을 포함하는 메모리 시스템 - Google Patents

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Abstract

본 개시의 일실시예에 따른 비휘발성 메모리 장치는 복수의 스트링들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 서로 절연된 2개의 접지 선택 라인들에 의해서 선택되는 2개의 스트링들에 각각 포함되고 제1 레벨에 배치되는 2개의 셀 트랜지스터들 각각은, 로우 드라이버로부터 워드 라인 구동 전압을 서로 상이한 적어도 2개의 경로들을 통해서 수신할 수 있다.

Description

메모리 장치 및 그것을 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 자세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되고, 휘발성 메모리 장치 및 비휘발성 메모리 장치로 구분될 수 있다. 비휘발성 메모리 장치의 일 예로서, 플래쉬(flash) 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에 사용될 수 있다.
본 개시의 기술적 사상은, 동작 성능을 향상시킬 수 있는 메모리 장치, 메모리 장치를 포함하는 메모리 시스템을 제공한다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 기판 상에 수직으로 적층된 접지 선택 트랜지스터 및 복수의 셀 트랜지스터들을 각각 포함하는 복수의 스트링들을 포함하는 메모리 셀 어레이, 상기 복수의 스트링들 중 제1 및 제2 스트링에 각각 포함된 접지 선택 트랜지스터들의 게이트들에 각각 연결되고 서로 절연된 제1 및 제2 접지 선택 라인, 제1 레벨에 각각 배치되고 상기 제1 및 제2 스트링에 각각 포함된 제1 및 제2 셀 트랜지스터의 게이트들에 각각 연결된 제1 및 제2 셀 게이트 라인, 상기 제1 및 제2 셀 게이트 라인을 서로 전기적으로 연결하는 제1 상호연결부, 및 상기 제1 및 제2 셀 게이트 라인을 서로 전기적으로 연결하고, 상기 제1 상호연결부와 이격되어 배치된 제2 상호 연결부를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 상기 메모리 장치는, 기판 상에 수직으로 적층된 접지 선택 트랜지스터 및 복수의 셀 트랜지스터들을 각각 포함하는 복수의 스트링들을 포함하는 메모리 셀 어레이, 상기 복수의 스트링들 중 제1 및 제2 스트링에 각각 포함된 접지 선택 트랜지스터들의 게이트들에 각각 연결되고 서로 절연된 제1 및 제2 접지 선택 라인, 및 상기 제1 및 제2 접지 선택 라인 각각의 일단에 전기적으로 연결되고, 상기 제1 및 제2 접지 선택 라인 각각에 선택 전압 또는 비선택 전압을 독립적으로 인가하도록 구성된 로우 드라이버를 포함할 수 있고, 상기 로우 드라이버가 제공하는 워드 라인 구동 전압이, 제1 레벨에 배치되고 상기 제1 및 제2 스트링에 각각 포함된 제1 및 제2 셀 트랜지스터의 게이트들 각각에 서로 상이한 제1 및 제2 경로를 통해서 전달될 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치 및 메모리 장치를 포함하는 메모리 시스템에 의하면, 메모리 장치에 저장된 데이터를 독출하는 시간이 단축될 수 있다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치 및 메모리 장치를 포함하는 메모리 시스템에 의하면, 메모리 장치의 불량률을 감소시킬 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치에 포함된 메모리 셀 어레이의 예시적인 회로도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 3은 도 2의 메모리 시스템에 포함된 메모리 장치의 일 예를 나타내는 블록도이다.
도 4는 도 3의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타낸다.
도 5는 본 개시의 예시적 실시예에 따라 도 4의 메모리 블록들 중 한 메모리 블록의 일부를 보여주는 평면도이다.
도 6은 도 5의 평면도의 일부분의 사시도를 나타낸다.
도 7은 본 개시의 예시적 실시예에 따라 도 4의 메모리 블록들 중 하나인 제1 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 8a 및 도 8b는 셀 게이트 라인이 형성하는 정전용량을 설명하기 위하여 도 5의 X1-X1’ 선에 따른 단면도를 개략적으로 나타내는 도면들이다.
도 9a 및 도 9b는 도 8a 및 도 8b에 도시된 제1 메모리 블록의 예시들에서 셀 게이트 라인에 나타나는 현상을 각각 보여주는 도면들이다.
도 10은 본 개시의 예시적 실시예에 따른 도 4의 메모리 블록들 중 하나인 제1 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 11은 도 10의 등가 회로에 대응하는 제1 메모리 블록의 제3 워드 라인에 나타나는 현상을 보여주는 도면이다.
도 12a 내지 도 12d는 본 개시의 예시적 실시예들에 따른 제1 메모리 블록의 예시들을 도시하는 도면들이다.
도 13은 본 개시의 예시적 실시예에 따른 도 4의 메모리 블록들 중 하나인 제1 메모리 블록의 등가회로를 나타내는 회로도이다.
도 14a 및 도 14b는 도 13에 도시된 회로도의 제1 메모리 블록을 포함하는 메모리 장치의 예시들을 도시한다.
도 15는 본 개시의 예시적 실시예에 따라 도 12a의 제1 메모리 블록의 구조를 개략적으로 나타내는 도면이다.
도 16은 본 개시의 예시적 실시예에따라 도 13의 제1 메모리 블록의 구조를 개략적으로 나타내는 도면이다.
도 17a 및 도 17b는 본 개시의 예시적 실시예에 따른 제1 메모리 블록의 구조를 개략적으로 나타내는 도면들이다.
도 18은 본 개시의 예시적 실시예에 따라 도 4의 메모리 블록들 중 하나인 제1 메모리 블록의 일부를 나타내는 평면도이다.
도 19는 도 18의 평면도의 일부분의 사시도를 나타낸다.
도 20은 도 19의 X2-X2’ 선에 따른 단면도를 나타낸다.
도 21은 도 18의 제1 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 22는 본 개시의 예시적 실시예에 따라 도 21의 제1 메모리 블록의 구조를 개략적으로 나타내는 도면이다.
도 23은 본 개시의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 24는 본 개시의 실시예들에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 25는 본 개시의 실시예들에 따른 메모리 장치를 포함하는 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수개의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치에 포함된 메모리 셀 어레이(1)의 예시적인 회로도이다. 도 1을 참조하면, 메모리 셀 어레이(1)는 복수의 트랜지스터들을 포함할 수 있고, 복수의 비트 라인들(BL1 내지 BLn), 워드 라인들(WL1 내지 WL6) 및 선택 라인들(SSL1, SSL2, GSL)이 메모리 셀 어레이(1)에 배열될 수 있다.
메모리 셀 어레이(1)는, 직렬 연결된 복수의 셀 트랜지스터들(CT1 내지 CT6)을 각각 포함하는 복수의 스트링들(NS1 내지 NSn)을 포함할 수 있다. 셀 트랜지스터들(CT1 내지 CT6) 각각은 저장하고 있는 데이터에 대응하는 상태, 예컨대 문턱 전압을 가질 수 있다. 스트링들(NS1 내지 NSn) 각각은 복수의 셀 트랜지스터들(CT1 내지 CT6)뿐만 아니라, 복수의 셀 트랜지스터들(CT1 내지 CT6) 중 하나에 데이터를 기입하거나 그것으로부터 데이터를 독출하는 동작을 지원하는 복수의 추가적인 트랜지스터들(SSL1, SSL2, GST)을 포함할 수 있다. 예를 들면, 스트링(NS2)은, 복수의 셀 트랜지스터들(CT1 내지 CT6)의 일단에 배치된 셀 트랜지스터(CT6)와 비트 라인(BL2)에 각각 연결된 스트링 선택 트랜지스터들(SST1, SST2) 및 복수의 셀 트랜지스터들(CT1 내지 CT6)의 타단에 배치된 셀 트랜지스터(CT1)와 공통 소스 라인(CSL)에 연결된 접지 선택 트랜지스터(GST)를 포함할 수 있다.
복수의 셀 트랜지스터들(CT1 내지 CT6)의 게이트들은 복수의 워드 라인들(WL1 내지 WL6)에 각각 연결될 수 있고, 스트링 선택 트랜지스터들(SST1, SST2)의 게이트들은 스트링 선택 라인들(SSL1, SSL2)에 각각 연결될 수 있으며, 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(GSL)에 연결될 수 있다. 복수의 스트링들(NS1 내지 NSn)에 포함된 스트링 선택 트랜지스터들(SST1, SST2), 셀 트랜지스터들(CT1 내지 CT6) 및 접지 선택 트랜지스터(GST)는 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1 내지 WL6) 및 접지 선택 라인(GSL)에 인가되는 신호에 따라 각각 제어될 수 있다.
복수의 스트링들(NS1 내지 NSn)은 메모리 셀 어레이(1)에 배열될 수 있고, 복수의 워드 라인들 및 선택 라인들에 신호를 제공하는 신호 소스(예를 들면, 도 2에서 후술되는 로우 디코더(140))로부터 서로 다른 거리만큼 이격될 수 있다. 이에 따라, 복수의 스트링들(NS1 내지 NSn) 각각에 포함된 트랜지스터들의 게이트들에 신호가 도달하는 시간은 서로 상이할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 셀 어레이(1)의 좌측으로부터 복수의 게이트 라인들에 신호가 인가되는 경우, 제2 워드 라인(WL2)에 인가된 신호는, 스트링(NS1)에 포함되고 제2 워드 라인(WL2)에 연결된 게이트를 가지는 셀 트랜지스터보다 스트링(NSn)에 포함되고 제2 워드 라인(WL2)에 연결된 게이트를 가지는 셀 트랜지스터에 더 늦게 도달할 수 있다. 즉, 스트링(NSn)에 포함된 셀 트랜지스터는 스트링(NS1)에 포함된 셀 트랜지스터에 대하여 지연된 신호를 수신할 수 있다. 제2 워드 라인(WL2)의 저항치 및 제2 워드 라인(WL2)이 형성하는 정전용량의 크기가 클수록, 신호의 지연 시간은 더 길어질 수 있다. 이와 같은 신호의 지연 시간은 메모리 셀 어레이(1)를 포함하는 메모리 장치의 동작 속도를 감소시킬 수 있다. 즉, 메모리 장치는 최대 지연 시간에 기초하여 동작을 수행하도록 구성될 수 있고, 결과적으로 메모리 장치의 동작 속도는 감소될 수 있다.
본 개시의 예시적 실시예에 따라, 메모리 셀 어레이(1)는, 적어도 2이상의 경로를 통해서 워드 라인들(WL1 내지 WL6)에 인가된 신호를 수신하는 셀 트랜지스터를 포함할 수 있다. 도 1을 참조하면, 스트링(NSn)에 포함되고 제3 워드 라인(WL3)에 연결된 셀 트랜지스터는, 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)을 스트링(NSn)과 공유하는 다른 스트링들(NS1, NS2 등)에 연결된 제3 워드 라인(WL3)의 일부분뿐만 아니라, 경로(PX)를 통해서 신호를 수신할 수 있다. 경로(PX)는 신호가 이동할 수 있는 도전 라인을 포함할 수 있고, 제3 워드 라인(WL3)에 인가된 신호는 경로(PX)를 통해서 스트링(NSn)에 포함된 셀 트랜지스터에 빠르게 도달할 수 있고, 메모리 셀 어레이(1)를 포함하는 메모리 장치의 동작 속도는 향상될 수 있다. 또한, 제3 워드 라인(WL3)의 일부가 끊어지거나 저항치가 높아지는 불량이 발생하더라고, 불량이 발생한 경로와 다른 경로를 통해서 셀 트랜지스터에 신호가 인가될 수 있으므로, 메모리 셀 어레이(1)를 포함하는 메모리 장치의 불량률이 감소될 수 있다.
비록 도 1은 하나의 스트링이 2개의 스트링 선택 트랜지스터들(SST1, SST2) 및 하나의 접지 선택 트랜지스터(GST)를 포함하는 예시를 도시하나, 본 개시의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 메모리 셀 어레이(1)에 포함된 스트링은 도 1에 도시된 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 개수와 상이한 개수의 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함할 수 있다. 또한, 스트링에 포함된 복수의 셀 트랜지스터들(CT1 내지 CT6)은 복수의 메모리 셀 및 적어도 하나의 더미 셀을 포함할 수 있다. 더미 셀은 직렬 연결된 복수의 메모리 셀들의 양단에 각각 배치될 수 있고, 복수의 메모리 셀들 각각이 프로그램되거나 소거될 때 바람직하지 아니한 현상으로부터 복수의 메모리 셀을 보호하는 기능을 수행할 수 있다. 예를 들면, 더미 셀은 복수의 메모리 셀들 및 비트 라인(BL) 사이의 전위차 또는 복수의 메모리 셀들 및 공통 소스 라인(CSL) 사이의 전위차에 따른 영향을 감소시킬 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다. 도 2를 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110) 및 로우 디코더(140)를 포함할 수 있다.
도 1을 참조하여 전술한 바와 같이, 메모리 셀 어레이(110)는 복수의 셀 트랜지스터들을 포함할 수 있다. 본 개시의 예시적 실시예에 따라, 메모리 셀 어레이(110)는 3차원 (3D) 메모리 어레이일 수 있다. 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로를 가지는 셀 트랜지스터들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성될 수 있다. "모놀리식"은 메모리 셀 어레이(110)를 구성하는 각 레벨의 층들이 메모리 셀 어레이(110) 중 각 하부 층들의 바로 위에 적층되어 있음을 지칭할 수 있다.
미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 동 제 9,053,978호 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
본 발명의 예시적 실시예에 따라, 3D 메모리 어레이는 적어도 하나의 셀 트랜지스터가 다른 셀 트랜지스터의 위에 위치하도록 수직 방향으로 배치된 버티칼 NAND 스트링들을 포함할 수 있고, 적어도 하나의 셀 트랜지스터는 전하 트랩층을 포함할 수 있다. 즉, 복수의 셀 트랜지스터들은 3차원 (3D) 수직 구조의 낸드(vertical NAND, VNAND) 플래쉬 메모리 셀들일 수 있다. 이하에서는, 메모리 셀 어레이(110)의 복수의 셀 트랜지스터들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들이 상술될 것이다. 다른 실시예에서, 복수의 셀 트랜지스터들은 2차원 수평 구조의 낸드(planner NAND) 플래쉬 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 셀 트랜지스터들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일 실시예에서, 메모리 셀 어레이(110)에 포함된 각 셀 트랜지스터는 2 비트 이상의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함된 각 셀 트랜지스터는 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 셀 트랜지스터는 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 이하에서, 메모리 셀 어레이(110)에 포함된 각 셀 트랜지스터는 트리플 레벨 셀(TLC)인 것으로 설명되나, 본 개시의 기술적 사상은 이에 한정되지 아니한다. 예를 들면, 본 개시의 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 셀 트랜지스터는 4 비트 이상의 데이터를 저장할 수 있다. 또한, 메모리 셀 어레이(110)에 포함된 각 셀 트랜지스터는 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)로서 사용될 수도 있다.
로우 디코더(140)는 복수의 게이트 라인들을 통해서 메모리 셀 어레이(110)에 연결될 수 있고, 게이트 라인들에 신호를 인가함으로써 메모리 셀 어레이(110)에 포함된 셀 트랜지스터 또는 다른 트랜지스터들을 제어할 수 있다. 로우 디코더(140)로부터 제공된 신호들은 게이트 라인들을 통해서 이동할 수 있고, 메모리 셀 어레이(110)에 포함된 셀 트랜지스터들 또는 다른 트랜지스터들에 신호들이 각각 도달하는 시간은 서로 상이할 수 있다.
본 개시의 예시적 실시예에 따라, 메모리 셀 어레이(110)는 로우 디코더(140)로부터 제공되는 신호를 적어도 2개 이상의 경로를 통해서 수신하는 셀 트랜지스터를 포함할 수 있다. 이에 따라, 로우 디코더(140)가 제공하는 신호가 셀 트랜지스터에 도달하는 시간은 단축될 수 있고, 메모리 장치(100)의 동작 속도는 향상될 수 있다. 또한, 게이트 라인(예컨대, 워드 라인)의 일부가 끊어지거나 저항치가 높아지는 불량이 발생하더라도, 로우 디코더(140)가 제공하는 신호는 불량이 발생한 경로와 다른 경로를 통해서 셀 트랜지스터에 도달할 수 있으므로, 메모리 장치(100)의 불량률이 감소될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 사용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 지원할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
도 3은 도 2의 메모리 시스템(10)에 포함된 메모리 장치(100)의 일 예를 나타내는 블록도이다. 도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성부(130), 로우 디코더(140), 기입/독출 회로(150) 및 데이터 입출력 회로(160)를 포함할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들이 상술될 것이다.
메모리 셀 어레이(110)는 복수의 게이트 라인들 및 복수의 비트 라인들(BL)에 연결될 수 있다. 도 3에 도시된 바와 같이, 복수의 게이트 라인들은 복수의 워드 라인들(word line, WL), 복수의 스트링 선택 라인들(string selection line, SSL) 및 복수의 접지 선택 라인들(gate selection line, GSL)을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)이 교차하는 영역들에 배치되는 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들의 각각은 1 비트 데이터 또는 멀티 비트 데이터를 저장할 수 있다. 전술한 바와 같이, 메모리 셀 어레이(110)는 로우 디코더(140)로부터 제공되는 신호를 적어도 2개 이상의 경로를 통해서 수신하는 셀 트랜지스터를 포함할 수 있다. 즉, 워드 라인들(WL) 중 적어도 하나는 로우 디코더(140) 및 동일한 레벨에 배치된 셀 트랜지스터들 사이에 형성된 2개 이상의 경로를 포함하도록 형성될 수 있다.
메모리 셀 어레이(110)의 셀 트랜지스터에 소거 전압이 인가되면 셀 트랜지스터는 소거 상태가 되며, 셀 트랜지스터에 프로그램 전압이 인가되면 셀 트랜지스터는 프로그램 상태가 된다. 이때, 셀 트랜지스터는 문턱 전압(threshold voltage, Vth)에 따라 구분되는 소거 상태(E) 및 적어도 하나의 프로그램 상태 중 하나를 가질 수 있다.
일 실시예에서, 셀 트랜지스터가 싱글 레벨 셀로서 사용되는 경우, 셀 트랜지스터는 소거 상태 및 프로그램 상태를 가질 수 있다. 다른 실시예에서, 셀 트랜지스터는 소거 상태 및 복수의 프로그램 상태들 중 하나를 가질 수 있다. 예를 들어, 셀 트랜지스터가 멀티 레벨 셀인 경우, 셀 트랜지스터는 소거 상태 및 3개의 프로그램 상태들 중 하나를 가질 수 있다. 다른 예에서, 셀 트랜지스터가 트리플 레벨 셀인 경우, 셀 트랜지스터는 소거 상태 및 7개의 프로그램 상태들 중 하나를 가질 수 있다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 저장하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 예를 들어, 제어 로직(120)는 프로세서 및 프로세서에서 수행되는 명령어들을 저장하는 메모리를 포함할 수 있다. 다른 예에서, 제어 로직(120)은, 예컨대 제어 신호(CTRL) 또는 커맨드(CMD)에 의해서 트리거되는 유한 스테이트 머신(finite state machine, FSM)과 같은 하드웨어 모듈일 수도 있다.
제어 로직(120)에서 출력된 각종 내부 제어 신호는 전압 생성부(130), 로우 디코더(140), 기입/독출 회로(150) 및 데이터 입출력 회로(160)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 기입/독출 회로(150)에 컬럼 어드레스(Y-ADDR)를 제공할 수 있으며, 데이터 입출력 회로(160)에 입출력 제어 신호(CTRL_I/O)를 제공할 수 있다. 그러나, 본 개시는 이에 제한되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140), 기입/독출 회로(150) 및 데이터 입출력 회로(160)에 다른 내부 제어 신호들을 더 제공할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 복수의 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압(V_WL)을 생성할 수 있다. 이때, 워드 라인 구동 전압(V_WL)은 프로그램 전압(또는 기입 전압), 독출 전압, 소거 전압, 패스 전압, 인히빗(inhibit) 전압 또는 프로그램 검증(verify) 전압을 포함할 수 있다. 또한, 전압 생성부(130)는 복수의 스트링 선택 라인들(SSL) 및 복수의 접지 선택 라인들(GSL)을 구동하기 위한 선택 전압(V_ON) 및 비선택 전압(V_OFF)을 생성할 수 있다. 선택 전압(V_ON)은 메모리 셀 어레이(110)에 포함된 복수의 스트링들 중 적어도 하나를 선택하기 위하여, 선택된 스트링에 포함된 스트링 선택 트랜지스터(SST)의 게이트 또는 접지 선택 트랜지스터(GST)의 게이트에 인가될 수 있다. 비록 도 3에서 전압 생성부(130)는 하나의 선택 전압(V_ON) 및 하나의 비선택 전압(V_OFF)를 생성하는 것으로 도시되었으나, 전압 생성부(130)는 복수의 선택 전압들 및 복수의 비선택 전압들을 생성할 수 있고, 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)에 상이한 선택 전압들 또는 비선택 전압들을 인가할 수 있다.
로우 디코더(140)는 복수의 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 예를 들면, 독출 동작 시에 로우 디코더(140)는 선택된 워드 라인에 독출 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가할 수 있다. 또한, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 인히빗 전압을 인가할 수 있다.
또한, 로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 및 복수의 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 활성화 할 수 있다. 예를 들면, 독출 동작 시에 로우 디코더(140)는 선택된 셀 트랜지스터를 포함하는 스트링의 스트링 선택 트랜지스터(SST)에 연결된 스트링 선택 라인에 선택 전압(V_ON)을 인가하고, 비선택된 스트링 선택 라인에 비선택 전압(V_OFF)를 인가할 수 있다. 마찬가지로, 독출 동작 시에 로우 디코더(140)는 선택된 셀 트랜지스터를 포함하는 스트링의 접지 선택 트랜지스터(GST)에 연결된 접지 선택 라인에 선택 전압(V_ON)을 인가하고, 비선택된 접지 선택 라인에 비선택 전압(V_OFF)를 인가할 수 있다.
기입/독출 회로(150)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(120)으로부터 수신한 컬럼 어드레스(Y-ADDR) 및 내부 제어 신호(미도시)에 응답하여 프로그램 동작 또는 독출 동작을 수행할 수 있다. 구체적으로, 기입/독출 회로(150)는 감지 증폭기를 포함할 수 있고, 독출 동작시에 감지 증폭기(sense amplifier)는 메모리 셀 어레이(110)의 메모리 셀의 상태를 검출하고, 검출된 상태에 대응하는 신호를 출력할 수 있다. 또한, 기입/독출 회로(150)는 페이지 버퍼를 포함할 수 있고, 기입 동작시에 페이지 버퍼에 저장된 데이터(DATA)에 대응하는 신호를 비트 라인을 통해서 전송할 수 있다.
데이터 입출력 회로(160)는 외부로부터 입력된 데이터(DATA)를 데이터 라인들(DL)을 통해서 기입/독출 회로(150)로 전송하거나 기입/독출 회로(150)로부터 출력된 신호를 데이터(DATA)로써 메모리 장치(100)의 다수의 입출력 핀들 또는 데이터 버스를 통하여 메모리 장치(100)의 외부, 예컨대 도 2의 메모리 컨트롤러(200)로 전송할 수 있다.
비록 도 3에 도시되지 않았으나, 메모리 장치(100)는 멀티플렉서(미도시)를 포함할 수 있고, 멀티플렉서는 메모리 셀 어레이(110) 및 기입/독출 회로(150) 사이 또는 기입/독출 회로(150) 및 데이터 입출력 회로(160) 사이에 배치될 수 있다. 멀티플렉서가 메모리 셀 어레이(110) 및 기입/독출 회로(150) 사이에 배치되는 경우, 멀티플랙서는 메모리 셀 어레이(110)와 비트라인들(BL)을 통해서 연결될 수 있고, 제어 로직(120)으로부터 수신된 내부 제어 신호에 기초하여 비트 라인들(BL) 중 일부를 기입/독출 회로(150)와 연결할 수 있다. 마찬가지로, 멀티플렉서가 기입/독출 회로(150) 및 데이터 입출력 회로(160) 사이에 배치되는 경우, 멀티플랙서는 기입/독출 회로(150)와 데이터 라인들(DL)을 통해서 연결될 수 있고, 제어 로직(120)으로부터 수신된 내부 제어 신호에 기초하여 데이터 라인들(DL) 중 일부를 데이터 입/출력 회로(160)와 연결할 수 있다.
도 4는 도 3의 메모리 장치(100)에 포함된 메모리 셀 어레이(110)의 일 예(110x)를 나타낸다. 도 3을 참조하면, 메모리 셀 어레이(110x)는 복수의 메모리 블록들(BLK1 내지 BLKi)을 포함할 수 있다.
복수의 메모리 블록들(BLK 내지 BLKi) 중 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK 내지 BLKi) 중 각각은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 예를 들어, 각 메모리 블록은 제2 방향을 따라 신장된 복수의 스트링들 또는 스트링들을 포함할 수 있다. 이때, 복수의 스트링들은 제1 및 제3 방향들을 따라 특정 거리만큼 이격되어 제공될 수 있다.
복수의 메모리 블록들(BLK1 내지 BLKi)은 도 3에 도시된 로우 디코더(140)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(140)는 메모리 블록들(BLK1 내지 BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다. 이때, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 워드 라인들(WL), 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1 내지 BLKi)은 도 5 및 도 6을 참조하여 더 상세하게 설명된다.
도 5는 본 개시의 예시적 실시예에 따라 도 4의 메모리 블록들(BLK1 내지 BLKi) 중 하나인 메모리 블록(BLKx)의 일부를 보여주는 평면도이다. 도 6은 도 5의 평면도의 일부분(EC1)의 사시도를 나타낸다. 도 5 및 도 6을 참조하면, 제1 내지 제3 방향을 따라 신장된 3차원 구조물들이 제공된다.
메모리 블록(BLKx)은 기판(SUB)에 대해 수직 방향, 즉 제1 및 제3 방향에 수직인 제2 방향으로 형성될 수 있다. 도 5의 평면도를 참조하면, 제3 방향을 따라서 신장되는 복수의 비트 라인들(BL1 내지 BL4) 및 제1 방향을 따라서 신장되는 복수의 셀 게이트 라인들(CGL)이 서로 교차하면서 배열된다. 비록 도 5 및 도 6에서는, 메모리 블록(BLKx)에서 제2 방향으로 복수의 레벨들 각각에 2개의 스트링 선택 라인들(SSL), 6개의 셀 게이트 라인들(CGL), 접지 선택 라인(GSL) 및 4개의 비트 라인들(BL1 내지 BL4)이 배치되는 것으로 도시되었으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예컨대, p 타입)을 가질 수 있고, 기판(SUB) 상에 제1 방향을 따라 신장되고 제2 도전형(예컨대, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 배치될 수 있다. 인접한 2개의 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제2 방향을 따라 순차적으로 제공될 수 있고, 복수의 절연막들(IL)은 제2 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들면, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 2개의 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되고 제2 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(P)이 형성될 수 있다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(pillar)(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부(I)는 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 예시의 설명을 위하여 도 5의 평면도에 필라(P)가 도시되었음은 이해될 것이다.
인접한 2개의 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 형성될 수 있다. 예를 들면, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에 게이트 전극(GE)이 제공될 수 있다.
복수의 절연막들(IL) 사이에서 전하 저장층(CS)의 노출된 표면들에 도전 물질이 형성될 수 있고, 도전 물질은 워드 라인 컷들(WL Cut)에 의해 분리됨으로써 제1 방향을 따라서 신장되는 셀 게이트 라인들(cell gate line, CGL)을 형성할 수 있다. 예를 들면, 셀 게이트 라인들(CGL)은 금속성 도전 물질을 포함할 수도 있고, 폴리 실리콘과 같은 비금속성 도전 물질을 포함할 수도 있다.
복수의 필라들(P) 상에는 드레인들(DR)이 각각 배치될 수 있다. 예를 들어, 드레인들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제3 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL)이 배치될 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 도 5의 메모리 블록들(BLK1 내지 BLKi) 중 하나인 메모리 블록(BLKx)의 등가 회로를 나타내는 회로도이다. 도 7을 참조하면, 메모리 블록(BLKx)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 4에 도시된 각 메모리 블록들(BLK1 내지 BLKi)은 도 7에 도시된 바와 같이 표현될 수 있다. 도 7에 도시된 스트링은 도 1에 도시된 바와 같이, 2개의 스트링 선택 트랜지스터들(SST1, SST2), 복수의 셀 트랜지스터들(CT1 내지 CT6) 및 접지 선택 트랜지스터(GST)를 포함할 수 있으나 이에 제한되는 것은 아니다.
도 7을 참조하면, 메모리 블록(BLKx)은 복수의 스트링들(예컨대, NS12, NS14, NS34 등)을 포함할 수 있고, 복수의 워드 라인들(WL1 내지 WL6), 복수의 비트 라인들(BL1 내지 BL4), 접지 선택 라인들(GSL1 내지 GSL4), 복수의 스트링 선택 라인들(SSL1, SSL2) 및 공통 소스 라인(CSL)이 배열될 수 있다. 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
비트 라인들(BL1 내지 BL4) 각각과 공통 소스 라인(CSL) 사이에 4개의 스트링들이 각각 제공될 수 있다. 도 1을 함께 참조하면, 각 스트링(예컨대, NS12)은 공통 소스 라인(CSL) 및 비트 라인들(BL1 내지 BL4) 사이에 직렬로 연결된 접지 선택 트랜지스터(GST), 복수의 셀 트랜지스터들(CT1 내지 CT6) 및 2개의 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있다. 이하에서는, 스트링은 낸드 스트링으로 지칭될 수도 있다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성할 수 있다. 예를 들면, 제1 비트 라인(BL1)에 공통으로 연결된 4개의 스트링들은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 4개의 스트링들은 제2 칼럼에 대응되고, 제3 비트 라인(BL3)에 공통으로 연결된 4개의 스트링들은 제3 칼럼에 대응되고, 제4 비트 라인(BL4)에 공통으로 연결된 4개의 스트링들은 제4 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성할 수 있다. 예를 들면, 스트링 선택 라인들(SSL11, SSL21) 및 제1 접지 선택 라인(GSL1)에 연결된 스트링들은 제1 로우에 대응되고, 스트링 선택 라인들(SSL12, SSL22) 및 제2 접지 선택 라인(GSL2)에 연결된 스트링들은 제2 로우에 대응되고, 스트링 선택 라인들(SSL13, SSL23) 및 제3 접지 선택 라인(GSL3)에 연결된 스트링들은 제3 로우에 대응되고, 스트링 선택 라인들(SSL14, SSL24) 및 제4 접지 선택 라인(GSL4)에 연결된 스트링들은 제4 로우에 대응될 수 있다.
복수의 셀 트랜지스터들(CT1 내지 CT6)은 대응하는 워드 라인들(WL1 내지 WL6)에 각각 연결될 수 있다. 구체적으로, 복수의 셀 트랜지스터들(CT1 내지 CT6)의 게이트들은 각각 대응하는 복수의 셀 게이트 라인들(CGL)에 연결될 수 있고, 복수의 셀 게이트 라인들(CGL)은 대응하는 복수의 제1 상호연결부(IU11 내지 IU61)에 각각 연결될 수 있다.
도 7에 도시된 예시에서, 동일한 레벨에 배치된 4개의 셀 게이트 라인들 및 그와 연결된 제1 상호연결부는 하나의 워드 라인을 구성할 수 있다. 예를 들면, 동일한 레벨에 배치된 4개의 셀 게이트 라인들(CGL11 내지 CGL14)은 제1 상호연결부(IU11)는 제1 워드 라인(WL1)을 구성할 수 있다. 로우 디코더(140)로부터 제1 워드 라인(WL1)에 제공되는 신호(예컨대, 독출 전압)는 제1 상호연결부(IU11)을 통해서 4개의 셀 게이트 라인들(CGL11 내지 CGL14)로 전달될 수 있고, 동일한 레벨에 배치된 셀 트랜지스터들은 대응하는 셀 게이트 라인들(CGL11 내지 CGL14)을 통해서 신호를 수신할 수 있다.
도 6을 참조하여 설명한 바와 같이, 셀 게이트 라인들(CGL)은 도전 물질을 포함할 수 있다. 셀 게이트 라인들(CGL)의 길이, 도전 물질의 저항치, 도전 물질이 채워진 상태, 셀 게이트 라인들(CGL)이 형성하는 정전용량의 크기에 따라 워드 라인들(WL1 내지 WL6)에 인가된 신호가 셀 트랜지스터에 도달하는 시간은 지연될 수 있다. 예를 들면, 제1 워드 라인(WL1)에 인가된 독출 전압은 제1 비트 라인(BL1)에 연결된 스트링에 포함된 셀 트랜지스터보다 제4 비트 라인(BL4)에 연결된 스트링에 포함된 셀 트랜지스터에서 지연되어 전달될 수 있으며, 셀 게이트 라인들(CGL11 내지 CGL14)의 특성에 따라 독출 전압의 전달은 더 지연될 수 있다.
이와 같은 지연을 감소시키기 위하여, 로우 디코더(140)가 셀 게이트 라인들(CGL)의 양단에 신호를 인가하는 구조가 고려될 수 있다. 즉, 셀 게이트 라인들(CGL)의 양단에 신호를 인가함으로써, 양단의 신호 소스들은 하나의 셀 게이트 라인의 전체 저항치 및 정전용량의 절반만을 담당할 수 있고, 이에 따라 시정수는 하나의 신호 소스가 셀 게이트 라인을 담당하는 경우 대비 4분의 1로 감소할 수 있다. 비록 도 7은 6개의 워드 라인들(WL1 내지 WL6)만이 도시되었으나, 워드 라인의 개수가 많고 메모리 블록의 개수가 많은 경우 셀 게이트 라인들(CGL)의 양단에 신호를 인가하기 위한 로우 디코더(140)는 그 크기가 현저하게 상승할 수 있고, 워드 라인들의 양단과 로우 디코더(140)를 전기적으로 연결하기 위하여 높은 배선의 복잡도가 요구될 수 있다.
스트링들(NS)에 포함된 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인들(SSL11 내지 SSL14, SSL21 내지 SSL24)에 각각 연결될 수 있고, 접지 선택 트랜지스터들(GST)은 접지 선택 라인들(GSL1 내지 GSL4)에 각각 연결될 수 있다. 또한, 스트링 선택 트랜지스터들(SST) 각각의 드레인은 대응하는 비트 라인(BL)에 연결될 수 있고, 접지 선택 트랜지스터들(GST) 각각의 소스는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 레벨의 셀 트랜지스터들의 게이트들은 동일한 전위를 가지도록 구성될 수 있다. 즉, 동일한 레벨의 셀 트랜지스터들 각각에 연결된 셀 게이트 라인(예컨대, CGL11 내지 CGL14)은 상호연결부(예컨대, IU11)를 통해서 서로 전기적으로 연결될 수 있고, 이에 따라 로우 디코더(140)로부터 인가되는 전압이 동일 레벨의 셀 트랜지스터들의 게이트들에 균등하게 인가될 수 있다.
상이한 스트링들에 포함되는 스트링 선택 트랜지스터들은 서로 독립적으로 제어되도록 구성될 수 있다. 즉, 동일한 레벨의 스트링 선택 트랜지스터들의 게이트들에 연결된 4개의 스트링 선택 라인들(예컨대, SSL11 내지 SSL14)은 서로 절연될 수 있고, 각각 독립적으로 로우 디코더(140)로부터 신호를 수신할 수 있다. 이와 같이, 동일 레벨의 복수의 스트링 선택 라인들(예컨대, SSL11 내지 SSL14) 중 하나의 스트링 선택 라인에 공통으로 연결된 복수의 스트링들 또는 그러한 스트링들에 포함된 셀 트랜지스터들은 플레인(plane)으로 지칭될 수 있다. 예를 들면, 도 7에서 스트링 선택 라인(SSL24)에 공통으로 연결된 스트링(NS14) 및 스트링(NS34)은 동일한 플레인에 포함된 것으로 지칭될 수 있다.
복수의 스트링 선택 라인들(SSL11 내지 SSL14, SSL21 내지 SSL24) 중 동일한 스트링 선택 라인에 연결된 한 쌍을 선택하고, 복수의 워드 라인들(WL1 내지 WL6) 중 하나를 선택함으로써 독출할 셀 트랜지스터를 선택할 수 있다. 예를 들면, 한 쌍의 스트링 선택 라인들(SSL11 및 SSL21)에 선택 전압(V_ON)이 인가되고, 제3 워드 라인(WL3)에 독출 전압이 인가되면, 제1 로우의 스트링들에 포함되고 제3 워드 라인(WL3)에 연결된 셀 트랜지스터들이 독출될 수 있다.
도 7에 도시된 예시에서, 스트링은 2개의 스트링 선택 트랜지스터들을 포함하고 있지만, 본 개시의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들면, 스트링이 1개의 스트링 선택 트랜지스터를 포함하는 경우, 독출할 셀 트랜지스터는 복수의 스트링 선택 라인들 중 하나를 선택하고, 복수의 워드 라인들 중 하나를 선택함으로써 결정될 수 있다. 또한, 도 7에 도시된 예시에서 워드 라인들(WL1 내지 WL6)에 연결되고 하나의 스트링에 포함된 6개의 셀 트랜지스터들은 적어도 하나의 더미 셀 및 복수의 메모리 셀들을 포함할 수 있다. 예를 들면, 제1 워드 라인(WL1)에 연결된 셀 트랜지스터들 및 제6 워드 라인(WL6)에 연결된 셀 트랜지스터들은, 제2 내지 제5 워드 라인들(WL2 내지 WL5)에 연결된 메모리 셀들을 보호하기 위한 더미 셀들일 수 있다.
도 8a 및 도 8b는 셀 게이트 라인이 형성하는 정전용량을 설명하기 위하여 도 5의 X1-X1’ 선에 따른 단면도를 개략적으로 나타내는 도면들이다. 구체적으로, 도 8a는 접지 선택 라인들(GSL1 내지 GSL4)이 동일한 전위를 가지도록 서로 전기적으로 연결된 메모리 블록(BLKx)의 예시에서, 독출 동작시 셀 게이트 라인의 정전용량을 나타내고, 도 8b는 접지 선택 라인들(GSL1 내지 GSL4)이 서로 절연되고 독립적으로 제어되는 메모리 블록(BLKx)의 예시에서 독출 동작시 셀 게이트 라인들이 형성하는 정전용량을 나타낸다. 도 8a 및 도 8b의 예시들에서, 한 쌍의 스트링 선택 라인들(SSL12, SSL22)에 선택 전압(V_ON)이 인가되고, 다른 스트링 선택 라인들(SSL11, SSL13, SSL14, SSL21, SSL23, SSL24)에 비선택 전압(V_OFF)이 인가된다. 또한, 도 8a 및 도 8b에서 해칭된 영역은 독출 동작시 정전용량을 형성하는 셀 게이트 라인들을 나타낸다.
도 8a를 참조하면, 4개의 접지 선택 라인들(GSL1 내지 GSL4)이 전기적으로 연결된 경우, 메모리 블록(BLKx)의 스트링들(NS)의 채널에 일정한 전압, 예컨대 접지 전압이 공통 소스 라인(CSL)로부터 공급될 수 있다. 이에 따라, 워드 라인들(WL1 내지 WL6)을 구성하는 셀 게이트 라인들(CGL)은 상대적으로 높은 정전용량을 형성할 수 있고, 셀 게이트 라인들(CGL)을 통해서 셀 트랜지스터들(CT)에 독출 전압 또는 패스 전압이 전달되는데 걸리는 시간이 길어질 수 있다. 또한, 셀 게이트 라인들(CGL)에 형성된 상대적으로 높은 정전용량은 독출 전압 또는 패스 전압이 전달되는 동안 높은 전력 소모를 유발할 수 있다. 도 6을 참조하면, 수직 구조의 낸드(VNAND) 플래쉬 메모리에서 셀 트랜지스터(CT)는, 게이트가 채널을 둘러싸고 있는 게이트-올-어라운드 유형(gate all around type)이기 때문에, 수평 구조의 낸드(planner NAND) 플래쉬 메모리의 셀 트랜지스터보다 채널의 면적이 더 넓을 수 있고, 이에 따라 셀 게이트 라인들(CGL)이 형성하는 정전용량은 더 클 수 있다.
도 8b를 참조하면, 4개의 접지 선택 라인들(GSL1 내지 GSL4)이 서로 절연되고, 서로 독립적으로 제어되는 경우, 선택된 스트링에 연결된 접지 선택 라인(GSL2)에만 선택 전압(V_ON)이 인가될 수 있다. 즉, 한 쌍의 스트링 선택 라인들(SSL12, SSL22)에 연결된 스트링들에 포함된 셀 트랜지스터를 독출하는 경우, 제2 접지 선택 라인(GSL2)에 선택 전압(V_ON)이 인가되고, 다른 접지 선택 라인들(GSL1, GSL3, GSL4)에 비선택 전압(V_OFF)이 인가될 수 있다. 이에 따라, 제2 접지 선택 라인(GSL2)에 연결된 스트링들의 채널에 접지 전압이 공통 소스 라인(CSL)로부터 공급될 수 있고, 다른 접지 선택 라인들(GSL1, GSL3, GSL4)이 연결된 스트링들에 포함된 셀 트랜지스터들의 채널은 플로팅될 수 있다. 워드 라인들(WL1 내지 WL6)을 구성하는 셀 게이트 라인들(CGL) 중 제2 접지 선택 라인(GSL2)에 연결된 스트링들에 포함된 셀 트랜지스터들에 연결된 6개의 셀 게이트 라인들(CGL12 내지 CGL62)이 정전용량을 형성할 수 있으므로, 도 8a에 도시된 예시에 비해서 셀 게이트 라인들(CGL)이 형성하는 정전용량은 약 4분의 1로 줄어들 수 있다.
도 8b에 도시된 바와 같이, 복수의 접지 선택 라인들(GSL)이 서로 절연되고 독립적으로 제어되는 경우, 독출 동작시 셀 게이트 라인들(CGL)이 형성하는 정전용량이 감소될 뿐만 아니라, 셀 트랜지스터에 대한 바람직하지 아니한 현상이 방지될 수 있다. 예를 들면, 도 8b에서 제3 접지 선택 라인(GSL3)에 연결된 스트링에 포함된 셀 트랜지스터는 채널이 플로팅된 상태에서 독출 전압 또는 패스 전압이 게이트에 인가되므로, 전하 저장층(CS)에 저장된 전하가 채널으로 누설되거나 전하 저장층(CS)으로 전하가 유입되는 것이 방지될 수 있고, 이에 따라 저장된 데이터의 손실이 방지될 수 있다.
비록 도 8b는 4개의 접지 선택 라인들(GSL1 내지 GSL4)이 각각 독립적으로 제어되는 것을 도시하였으나, 본 개시의 예시적 실시예들이 이에 제한되는 것은 아니다. 즉, 독립적으로 제어되는 접지 선택 라인들의 개수는 독립적으로 제어되는 스트링 선택 트랜지스터의 쌍들의 개수와 같거나 작을 수 있다. 예를 들면, 도 8b에서 제1 및 제2 접지 선택 라인들(GSL1, GSL2)은 동일한 전위를 가지도록 서로 전기적으로 연결될 수 있고, 제3 및 제4 접지 선택 라인들(GSL3, GSL4)은 동일한 전위를 가지도록 서로 전기적으로 연결될 수 있다. 이하에서, 설명의 편의를 위하여 메모리 블록의 접지 선택 라인들의 개수는 독립적으로 제어되는 스트링 선택 트랜지스터의 쌍들의 개수와 같은 것으로 설명될 것이다.
도 9a 및 도 9b는 도 8a 및 도 8b에 도시된 메모리 블록(BLKx)의 예시들에서 셀 게이트 라인에 나타나는 현상을 각각 보여주는 도면이다. 구체적으로, 도 9a는 복수의 접지 선택 라인들(GSL1 내지 GSL4)이 전기적으로 연결된 예시에 대응하고, 도 9b는 복수의 접지 선택 라인들(GSL1 내지 GSL4)이 서로 절연되고 독립적으로 제어되는 예시에 대응한다. 또한, 도 9a 및 도 9b는 제3 워드 라인(WL3)을 구성하는 셀 게이트 라인(CGL32)에 연결된 셀 트랜지스터를 독출할 때 제3 워드 라인(WL3)을 구성하는 셀 게이트 라인들(CGL31 내지 CGL34)의 상태를 나타낸다.
도 8b의 예시에서, 셀 게이트 라인들(CGL)이 형성하는 정전용량이 감소함으로써 비선택 전압(V_OFF)이 인가된 접지 선택 라인들(도 8b에서 GSL1, GSL3, GSL4)에 대응하는 스트링들의 셀 트랜지스터들에 연결된 셀 게이트 라인들(도 8b에서 CGL11 내지 CGL61, CGL13 내지 CGL63, CGL14 내지 CGL64)은 감소된 정전용량으로 인하여 신호의 향상된 이동 속도를 제공할 수 있다. 반면, 선택 전압(V_ON)이 인가된 접지 선택 라인(도 8b에서 GSL2)에 대응하는 스트링들의 셀 트랜지스터들에 연결된 셀 게이트 라인들(GSL62 내지 GSL62)은 신호의 향상된 이동 속도를 제공하지 못할 수 있고, 이하에서 이와 관련된 상세한 내용이 도 9a 및 eh 9b를 참조하여 설명될 것이다.
도 9a를 참조하면, 로우 디코더(140)로부터 제3 워드 라인(WL3)에 독출 전압이 인가될 수 있다. 독출 전압은 제1 상호연결부(IU31)를 통해서 4개의 셀 게이트 라인들(CGL31 내지 CGL34)에 각각 전달될 수 있다. 도 8a를 참조하여 전술한 바와 같이, 4개의 접지 선택 라인들(CGL1 내지 CGL4)의 게이트들에 공통적으로 선택 전압이 인가됨에 따라 모든 스트링들의 채널들에 접지 전압이 공급될 수 있고, 이에 따라 셀 게이트 라인들(CGL31 내지 CGL34)은 상대적으로 높은 정전용량을 형성할 수 있다. 따라서, 도 9a에서 화살표들로 표시된 바와 같이, 독출 전압은 4개의 셀 게이트 라인들(CGL31 내지 CGL34)를 통해서 상대적으로 느리게 이동할 수 있고, 로우 디코더(140)로부터 가까운 영역(Near)에 위치한 셀 트랜지스터 및 로우 디코더(140)로부터 먼 영역(Far)에 위치한 셀 트랜지스터 각각에 독출 전압이 전달되는 시간 차이는 상대적으로 클 수 있다.
도 9b를 참조하면, 로우 디코더(140)로부터 제3 워드 라인(WL3)에 인가된 독출 전압은 제1 상호 연결부(IU31)를 통해서 4개의 셀 게이트 라인들(CGL31 내지 CGL34)에 각각 전달될 수 있다. 도 8b를 참조하여 전술한 바와 같이, 선택된 스트링에 대응하는 제2 접지 선택 라인(GSL2)의 게이트에 선택 전압(V_ON)이 인가되고, 다른 접지 선택 라인들(GSL1, GSL3, GSL4)의 게이트들에 비선택 전압(V_OFF)이 인가됨으로써 3개의 셀 게이트 라인들(CGL31, CGL33, CGL34)에 연결된 셀 트랜지스터들은 플로팅된 채널을 가질 수 있다. 이에 따라, 도 9b에서 길이가 긴 화살표들로 표시된 바와 같이, 독출 전압은 3개의 셀 게이트 라인들(CGL31, CGL33, CGL34)을 통해서 상대적으로 빠른 속도로 이동할 수 있다.
선택된 스트링에 대응하는 셀 게이트 라인(CGL32)은, 여전히 선택 전압(V_ON)이 인가된 게이트를 가지는 제1 접지 선택 트랜지스터(GST1)으로 인하여 정전용량을 형성할 수 있다. 따라서, 도 9b에서 길이가 짧은 화살표로 표시된 바와 같이, 독출 전압이 셀 게이트 라인(CGL32)을 통해서 전달되는데 걸리는 시간은 현저하게 향상되지 아니할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 도 4의 메모리 블록들(BLK1 내지 BLKi) 중 하나인 제1 메모리 블록(BLK1)의 등가 회로를 나타내는 회로도이고, 도 11은 도 10의 등가 회로에 대응하는 제1 메모리 블록(BLK1)의 제3 워드 라인(WL3)에 나타나는 현상을 보여주는 도면이다. 도10의 회로도에서 하나의 도선에 연결된 노드는 등전위를 의미할 수 있으나, 도 10의 회로도에서 동일한 노드를 구성하는 각각의 도선들은 도선들의 물리적인 위치를 반영하여 도시된 점은 이해될 것이다.
본 개시의 예시적 실시예에 따른 제1 메모리 블록(BLK1)(또는 메모리 셀 어레이(110))은 로우 디코더(140)가 제공하는 신호를 적어도 2개 이상의 경로들을 통해서 수신하는 셀 트랜지스터를 포함할 수 있다. 도 10을 참조하면, 제1 메모리 블록(BLK1)은 제1 상호연결부(IU31) 및 제2 상호연결부(IU32)를 통해서 로우 디코더(140)로부터 신호를 수신할 수 있는 셀 트랜지스터들, 즉 제3 워드 라인(WL3)에 대응하는 셀 트랜지스터들을 포함할 수 있다. 즉, 본 개시의 예시적 실시예에 따른 메모리 장치(100)는 제2 상호연결부(IU32)를 더 포함할 수 있고, 제2 상호연결부(IU32)는 복수의 셀 스트링 라인들(CGL31 내지 CGL34)을 전기적으로 연결할 수 있다. 제2 상호연결부(IU32)가 제1 상호연결부(IU31)와 이격되어 배치됨으로써 상이한 2개의 경로들이 제공될 수 있다.
도 11에서 3대의 셀 게이트 라인들(CGL31, CGL33, CGL34) 상에 길이가 긴 화살표들로 표시된 바와 같이, 제3 워드 라인(WL3)에 인가된 독출 전압은 선택되지 아니한 스트링들에 대응하는 3개의 셀 게이트 라인들(CGL31, CGL33, CGL34)을 통해서 상대적을 빠르게 전달될 수 있다. 3개의 셀 게이트 라인들(CGL31, CGL33, CGL34)을 통해서 빠르게 전달된 독출 전압은, 제2 상호 연결부(IU32)를 통해서 선택된 스트링에 대응하는 셀 게이트 라인(CGL32)에 전달될 수 있다. 따라서, 로우 디코더(140)로부터 먼 영역(Far)에 위치한 셀 트랜지스터는, 셀 게이트 라인(CGL32)보다 제2 상호연결부(IU32)를 통해서 더 빨리 독출 전압을 전달받을 수 있다. 즉, 셀 게이트 라인(CGL32)의 양단에서 독출 전압이 인가되는 효과가 발생할 수 있다. 결과적으로, 로우 디코더(140)로부터 먼 영역(Far)에 위치한 셀 트랜지스터에 독출 전압이 전달되는 시간이 단축됨으로써, 메모리 장치(100)의 동작 속도는 향상될 수 있다. 뿐만 아니라, 셀 트랜지스터는 2개 이상의 경로를 통해서 로우 디코더(140)와 전기적으로 연결되므로, 워드 라인(예컨대, WL3)의 일부가 끊어지거나 저항치가 높아지는 불량이 발생하더라도, 불량이 발생한 경로와 다른 경로를 통해서 로우 디코더(140)로부터 신호를 수신할 수 있으므로, 메모리 장치(100)의 불량률이 감소될 수 있다.
도 12a 내지 도 12d는 본 개시의 예시적 실시예들에 따른 제1 메모리 블록(BLK1)의 예시들(BLK1a 내지 BLK1d)을 도시하는 도면들이다. 도 11을 참조하여 전술한 바와 같이, 메모리 장치(100)는 복수의 셀 게이트 라인들을 전기적으로 연결하고, 제1 상호연결부와 이격되어 배치되는 제2 상호 연결부를 포함할 수 있다. 제1 및 제2 상호연결부와 전기적으로 연결된 게이트를 가지는 셀 트랜지스터는 2개 이상의 경로를 통해서 로우 디코더(140)와 전기적으로 연결될 수 있다.
도 12a를 참조하면, 본 개시의 예시적 실시예에 따라 제1 메모리 블록(BLK1a)에 배열된 6개의 워드 라인들(WL1 내지 WL6)은 6개의 제2 상호연결부들(IU12 내지 IU62)을 각각 포함할 수 있다. 즉, 제1 메모리 블록(BLK1a)에 배열된 셀 게이트 라인들(CGL) 각각은 제2 상호연결부들(IU12 내지 IU62) 중 적어도 하나와 연결될 수 있다. 제2 상호연결부들(IU2 내지 IU62)과 가깝게 배치된 셀 트랜지스터들은 제2 상호연결부들(IU2 내지 IU62)를 통해서 독출 전압뿐만 아니라 패스 전압도 상대적으로 빨리 전달받을 수 있다.
제2 상호연결부들(IU12 내지 IU62)은 도 12a에 도시된 바와 같이 셀 게이트 라인들의 일단, 즉 제1 상호연결부들이 연결된 셀 게이트 라인의 일단의 반대쪽 일단에 연결될 수 있다. 또한, 제2 상호연결부들(IU12 내지 IU62)은 셀 게이트 라인들의 중간 영역(예컨대, 도 12d에서 후술될 제3 상호연결부들(IU13 내지 IU63)이 연결된 영역)에서 셀 게이트 라인들을 서로 전기적으로 연결할 수도 있다.
도 12b를 참조하면, 본 개시의 예시적 실시예에 따라 제1 메모리 블록(BLK1b)에 배열된 6개의 워드 라인들(WL1 내지 WL6) 중 비트 라인들(BL1 내지 BL4)에 가깝게 배치된 워드 라인들(WL4 내지 WL6)이 제2 연결부들(IU42 내지 IU62)을 포함할 수 있다. 도 6을 참조하면, 기판(SUB)으로부터 거리가 멀어질수록, 필라들(P)의 직경은 커질 수 있고, 셀 게이트 라인들은 상대적으로 높은 채널 정전용량을 형성할 수 있다. 또한, 기판(SUB)으로부터 거리가 먼 셀 게이트 라인들은 기판(SUB)으로부터 거리가 가까운 셀 게이트 라인들보다 작은 단면적을 가질 수 있고, 상대적으로 높은 저항치를 가질 수 있다. 결과적으로, 기판(SUB)으로부터 거리가 먼 셀 게이트 라인들을 통해서 신호가 상대적으로 느리게 전달될 수 있으므로, 워드 라인들(WL1 내지 WL6) 중 기판(SUB)으로부터 거리가 먼, 즉 비트 라인들(BL1 내지 BL4)와 가까운 워드 라인들(예컨대, WL4 내지 WL6)이 제2 상호연결부들(IU42 내지 IU62)을 포함할 수 있다.
도 12c를 참조하면, 본 개시의 예시적 실시예에 따라 동일한 레벨에 배치된 복수의 셀 게이트 라인들 중 일부가 제2 상호연결부들(IU12a 내지 IU62a, IU12b 내지 IU62b)에 의해서 서로 연결될 수 있다. 예를 들면, 제3 워드 라인(WL3)은 2개의 제2 상호연결부들(IU3a, IU3b)을 포함할 수 있고, 2개의 제2 상호연결부들(IU3a, IU3b) 각각은 2쌍의 셀 게이트 라인들을 각각 전기적으로 연결할 수 있다. 독출 동작시 동일한 비트 라인에 연결된 복수의 스트링들 중 하나의 스트링이 선택될 수 있고 다른 스트링들은 비선택되므로, 인접한 2개의 셀 게이트 라인들끼리 전기적으로 연결함으로써 독출 전압 또는 패스 전압은 비선택된 스트링에 연결된 설 게이트 라인을 통해서 셀 트랜지스터에 전달될 수 있고, 이에 따라 독출 전압 또는 패스 전압의 전달 시간은 단축될 수 있다.
도 12d를 참조하면, 본 개시의 예시적 실시예에 따라 워드 라인들(WL1 내지 WL6)은 제3 상호 연결부들(IU13 내지 IU63)을 포함할 수 있다. 제3 상호연결부들(IU13 내지 IU63)은 로우 디코더(140)로부터 셀 트랜지스터 사이에 추가적인 경로를 더 형성할 수 있고, 제1 상호연결부들(IU11 내지 IU61) 및 제2 상호연결부들(IU12 내지 IU62)과 이격되어 배치될 수 있다. 예를 들면, 도 12d에 도시된 바와 같이, 제3 상호연결부들(IU13 내지 IU63)은 제2 비트 라인(BL2)에 연결된 스트링들 및 제3 비트 라인(BL3)에 연결된 스트링들 사이에 배치될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 제1 메모리 블록(BLK1)의 등가회로를 나타내는 회로도이다. 도 13에서 도선 상에 도시된 화살표는 신호의 이동, 즉 선택 전압(V_ON) 또는 비선택 전압(V_OFF)이 접지 선택 라인들(GSL) 및 스트링 선택 라인들(SSL)을 통해서 이동하는 것을 나타낸다.
도 12a를 참조하여 전술된 예시(BLK1a)와 유사하게, 제1 메모리 블록(BLK1e)은 로우 디코더(140)가 제공하는 신호를 제2 상호연결부들을 통해서 먼저 수신하는 셀 트랜지스터를 포함할 수 있다. 이에 따라, 셀 트랜지스터가 제2 상호연결부들 중 하나를 통해서 신호, 예컨대 패스 전압을 전달받은 후에, 그 셀 트랜지스터를 포함하는 스트링의 스트링 선택 트랜지스터들(SST1, SST2) 또는 접지 선택 트랜지스터(GST)에 선택 전압(V_ON)이 전달될 수 있다. 셀 트랜지스터에 독출 전압이 먼저 전달되면 셀 트랜지스터는 채널 부스팅(channel boosting)을 경험할 수 있고, 이후 스트링 선택 트랜지스터들(SST1, SST2) 또는 접지 선택 트랜지스터(GST)에 인가된 선택 전압(V_ON)에 의해서 부스팅된 채널은 일정한 전압, 예컨대 공통 소스 라인(CSL)로부터 인가된 접지 전압이 공급될 수 있다. 이 과정에서 셀 트랜지스터의 전하 저장층(CS)에 저장된 전하들이 유출되거나 유입될 수 있고, 셀 트랜지스터에 저장된 데이터의 손실이 유발될 수 있다.
본 개시의 예시적 실시예에 따라 스트링 선택 트랜지스터들(SST1, SST2) 또는 접지 선택 트랜지스터들(GST)은 게이트에 연결된 라인의 양단에서 인가되는 신호에 의해서 제어될 수 있다. 예를 들면, 도 13에서 화살표로서 도시된 바와 같이 스트링들 각각의 접지 선택 트랜지스터들(GST)은 접지 선택 라인들(GSL)의 양단에서 인가되는 신호, 즉 선택 전압(V_ON) 또는 비선택 전압(V_OFF)을 전달 받을 수 있다.
접지 선택 라인들(GSL)의 양단에서 실질적으로 동시에 인가되는 선택 전압(V_ON) 또는 비선택 전압(V_OFF)에 기인하여, 접지 선택 트랜지스터들(GST) 및 셀 트랜지스터들(CT)에 신호들이 도달하는 시간 차이가 감소될 수 있다. 비록 도 13에서 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인들(GSL) 모두가 양단에서 신호들을 수신하는 것이 도시되었으나, 본 개시의 기술적 사상이 이에 제한되는 것은 아니다.
도 14a 및 도 14b는 도 13에 도시된 회로도의 제1 메모리 블록(BLK1e)을 포함하는 메모리 장치(100)의 예시들을 도시한다. 구체적으로, 14a 및 도 14b는 제1 메모리 블록(BLK1e)를 포함하는 메모리 셀 어레이(110) 및 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)의 양단에서 신호들을 인가하는 로우 디코더(140)의 예시들을 나타내는 블록도들이다.
도 3과 함께 도 14a를 참조하면, 로우 디코더(140a)는 전압 생성부(130)로부터 워드 라인 구동 전압(V_WL), 선택 전압(V_ON) 및 비선택 전압(V_OFF)을 수신할 수 있고, 제어 로직(120)으로부터 로우 어드레스(X_ADDR)를 수신할 수 있다. 로우 디코더(140a)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해서 메모리 셀 어레이(110a)에 신호, 예컨대 전압 생성부(130)로부터 수신한 전압을 전달할 수 있다. 비록 도 14a에서 워드 라인 구동 전압(V_WL)으로서 독출 전압(V_READ) 및 패스 전압(V_PASS)이 도시되었으나 워드 라인 구동 전압(V_WL)은 프로그램 전압 및 인히빗 전압 등을 더 포함할 수 있다. 또한, 도 14a에 도시된 바와 달리, 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 각각에 인가되는 선택 전압 및 비선택 전압은 서로 상이할 수 있다.
로우 디코더(140a)는 스트링 선택 라인 드라이버(142a), 워드 라인 드라이버(144a) 및 접지 선택 라인 드라이버(146a)를 포함할 수 있다. 스트링 선택 라인 드라이버(142a)는 로우 어드레스(X_ADDR)에 기초하여 스트링 선택 라인들(SSL) 각각에 선택 전압(V_ON) 또는 비선택 전압(V_OFF)을 인가할 수 있고, 워드 라인 드라이버(144a)는 로우 어드레스(X_ADDR)에 기초하여 워드 라인들(WL) 각각에 워드 라인 구동 전압(V_WL)을 인가할 수 있고, 접지 선택 라인 드라이버(146a)는 접지 선택 라인들(GSL) 각각에 선택 전압(V_ON) 또는 비선택 전압(V_OFF)을 인가할 수 있다.
본 개시의 예시적 실시예에 따라 메모리 장치(100a)는, 스트링 선택 라인들(SSL) 각각의 양단을 전기적으로 연결하는 스트링 선택 라인 연결부(SSL_PX) 및 접지 선택 라인들(GSL) 각각의 양단을 전기적으로 연결하는 접지 선택 라인 연결부(GSL_PX)를 포함할 수 있다. 스트링 선택 라인 연결부(SSL_PX) 및 접지 선택 라인 연결부(GSL_OX) 각각은 복수의 도전 라인들을 포함할 수 있고, 도전 라인들은 트랜지스터에 연결되지 아니할 수 있다. 이에 따라 스트링 선택 라인 연결부(SSL_PX) 및 접지 선택 라인 연결부(GSL_OX) 각각은 상대적으로 낮은 정전용량을 형성할 수 있고, 스트링 선택 라인 드라이버(142a) 및 접지 선택 라인 드라이버(146a)로부터 인가되는 선택 전압(V_ON) 또는 비선택 전압(V_OFF)은 스트링 선택 라인 연결부(SSL_PX) 또는 접지 선택 라인 연결부(GSL_OX)를 통해서 빠르게 이동할 수 있다. 결과적으로, 선택 전압(V_ON) 또는 비선택 전압(V_OFF)은 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 각각의 양단에서 실질적으로 동시에 인가될 수 있다.
도 3과 함께 도 14b를 참조하면, 로우 디코더(140b)는 전압 생성부(130)로부터 워드 라인 구동 전압(V_WL), 선택 전압(V_ON) 및 비선택 전압(V_OFF)을 수신할 수 있고, 제어 로직(120)으로부터 로우 어드레스(X_ADDR)를 수신할 수 있다. 도 14b에 도시된 예시에서 로우 디코더(140b)는 제1 및 제2 스트링 선택 라인 드라이버(142b_1, 142b_2), 워드 라인 드라이버(144b), 제1 및 제2 접지 선택 라인 드라이버(146b_1, 146b_2)를 포함할 수 있다.
도 14b에 도시된 바와 같이, 제1 및 제2 스트링 선택 라인 드라이버(142b_1, 142b_2)는 메모리 셀 어레이(110b)의 대향하는 한 쌍의 측면들에 각각 배치될 수 있고, 스트링 선택 라인들(SSL)의 양단에 각각 연결될 수 있다. 제1 및 제2 스트링 선택 라인 드라이버(142b_1, 142b_2) 각각은 선택 전압(V_ON), 비선택 전압(V_OFF) 및 로우 어드레스(X_ADDR)를 수신할 수 있고, 로우 어드레스(X_ADDR)에 따라 선택 전압(V_ON) 또는 비선택 전압(V_OFF)을 실질적으로 동시에 스트링 선택 라인들(SSL)로 인가할 수 있다.
또한, 제1 및 제2 접지 선택 라인 드라이버(146b_1, 146b_2)가 메모리 셀 어레이(110b)의 대향하는 한 쌍의 측면들에 각각 배치될 수 있고, 접지 선택 라인들(GSL)의 양단에 각각 연결될 수 있다. 제1 및 제2 접지 선택 라인 드라이버(146b_1, 146b_2) 각각은 로우 어드레스(X_ADDR)에 다라 선택 전압(V_ON) 또는 비선택 전압(V_OFF)을 실질적으로 동시에 접지 선택 라인들(GSL)로 인가할 수 있다.
도 15는 본 개시의 예시적 실시예에 따라 도 12a의 제1 메모리 블록(BLK1a)의 구조를 개략적으로 나타내는 도면이다. 구체적으로, 도 15의 하단에는 도 15의 상단에 도시된 제1 메모리 블록(BLK1a)의 평면도에서 Y1-Y1’ 선에 따른 단면도를 개략적으로 나타내는 도면이다. 도 15는 예시의 이해를 위하여 각각의 구성요소들이 강조되도록 도시되었으며, 각각의 구성요소들이 실제 스케일을 따르지 아니하는 점은 이해될 것이다.
도 15를 참조하면, 비트 라인들(BL1 내지 BL4) 아래로 복수의 필라들(P)이 형성되고, 복수개의 필라들(P)은 각각 2개의 스트링 선택 라인들(예컨대, 하단의 단면도에서 SSL13, SSL23), 6개의 셀 게이트 라인들(예컨대, 하단의 단면도에서 CGL13 내지 CGL63) 및 1개의 접지 선택 라인(예컨대, 하단의 단면도에서 GSL3)를 관통할 수 있다. 동일한 레벨에 배치되는 스트링 선택 라인들(SSL), 셀 게이트 라인들(CGL) 및 접지 선택 라인들(GSL)은 워드 라인 컷(WL Cut)에 의해서 분리, 즉 절연될 수 있다.
스트링 선택 라인들(SSL), 셀 게이트 라인들(CGL) 및 접지 선택 라인들(GSL)은, 로우 디코더(140)로부터 인가되는 신호를 전달받기 위하여 제2 방향으로 신장되는 컨택(CP)(또는, 컨택 플러그)과 연결되도록, 도 15의 하단에 도시된 바와 같이 계단형으로 형성될 수 있다. 예를 들면, 셀 게이트 라인(CGL33)은 컨택(CP)을 통해서 도전 라인(CL)과 전기적으로 연결될 수 있고, 도전 라인(CL) 상에 형성된 비아(V_WL3)를 통해서 도선(W_WL3)과 전기적으로 연결될 수 있다. 도선(W_WL3)은 로우 디코더(140)와 전기적으로 연결될 수 있고, 로우 디코더(140)는 셀 게이트 라인(CGL33)에 인가할 전압, 즉 제3 워드 라인(WL3)에 인가할 워드 라인 구동 전압을 도선(W_WL3)에 인가할 수 있다. 도전 라인(CL) 및 도선(W_WL3)은 서로 다른 레이어들에 형성된 금속 배선일 수 있다.
도 15를 참조하면, 로우 디코더(140)에 가까운 영역에서 복수의 셀 게이트 라인들(CGL)을 서로 전기적으로 연결하는 제1 상호연결부들(IU1) 각각은 복수의 컨택들(CP) 및 그 컨택들(CP)을 전기적으로 연결하는 도선(CL)을 포함할 수 있다. 마찬가지로, 제1 상호연결부들(IU1)과 이격되어 배치되고 복수의 셀 게이트 라인들(CGL)을 서로 전기적으로 연결하는 제2 상호연결부들(IU2) 각각은, 복수의 컨택들(CP) 및 그 컨택들(CP)을 전기적으로 연결하는 도선(CL)을 포함할 수 있다. 전술한 바와 같이, 제1 상호연결부(IU1)의 도선(CL) 상에 비아가 형성되므로, 제1 상호연결부들(IU1)에 포함된 도선(CL)의 폭(W1)은 제2 상호연결부들(IU2)에 포함된 도선(CL)의 폭(W2) 보다 클 수 있다(즉, W1 > W2). 제2 상호연결부들(IU2)에 포함된 도선(CL)의 폭(W2)이 제1 상호연결부들(IU1)에 포함된 도선(CL)의 폭(W1)보다 작은 경우, 도선(CL)이 형성되는 레이어에 다른 패턴들이 용이하게 형성될 수 있다.
본 개시의 예시적 실시예에 따라 로우 드라이버(140)는 제1 메모리 블록(BLK1a)의 일측에 인접하게 배치될 수도 있고, 메모리 블록(BLK1a)과 수직하게 배치될 수도 있다. 예를 들면, 도 15에서 로우 드라이버(140)는 제1 방향을 따라서 제1 메모리 블록(BLK1a)의 측면에 인접하게 배치될 수도 있다. 다르게는, 도 15에서 로우 드라이버(140)는 제2 방향을 따라서 제1 메모리 블록(BLK1a)의 기판에 인접하게 배치될 수도 있다. 로우 드라이버(140)가 제1 메모리 블록(BLK1a)의 기판에 인접하게 배치되는 경우, 로우 드라이버(140) 및 제1 상호연결부(IU1)는, 예컨대 TSV(through silicon via)를 통해서 전기적으로 연결될 수 있다.
도 16은 본 개시의 예시적 실시예에따라 도 13의 제1 메모리 블록(BLK1e)의 구조를 개략적으로 나타내는 도면이다. 구체적으로, 도 16의 하단에는 도 16의 상단에 도시된 제1 메모리 블록(BLK1e)의 평면도에서 Y2-Y2’ 선에 따른 단면도를 개략적으로 나타내는 도면이다. 도 16에서 각각의 구성요소들은 실제 스케일을 따르지 아니하고, 도 15를 참조하여 설명된 내용과 중복되는 내용에 대한 설명은 생략될 것이다.
도 15에 도시된 제1 메모리 블록(BLK1a)와 비교할 때, 도 16에 도시된 제1 메모리 블록(BLK1e)에서 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인들(GSL)은 양단에서 컨택들(CP) 및 도전 라인들(CL)에 전기적으로 연결될 수 있다. 예를 들면, 도 16 하단의 단면도에서 접지 선택 라인(GSL3)은 양단에서 2개의 컨택들(CP)에 연결될 수 있고, 2개의 컨택들(CP)은 2개의 도선 라인들(CL_GSL3a, CL_GSL3b)에 각각 연결될 수 있다. 도 13을 참조하여 전술된 바와 같이, 로우 디코더(140)로부터 제공되는 선택 전압(V_ON) 또는 비선택 전압(V_OFF)은 2개의 도선 라인들(CL_GSL3a, CL_GSL3b)을 통해서 접지 선택 라인(GSL3)의 양단에 인가될 수 있다.
도 17a 및 도 17b는 본 개시의 예시적 실시예에 따른 제1 메모리 블록(BLK1f)의 구조를 개략적으로 나타내는 도면들이다. 구체적으로 도 17a는 제1 메모리 블록(BLK1f)의 사시도이고, 도 17b는 도 17a의 사시도에서 일부분(EC2)의 평면도 및 평면도에서 Y3-Y3’ 선에 따른 단면도를 나타낸다.
도 17a를 참조하면, 제1 메모리 블록(BLK1f)은, 복수의 필라들(P)이 관통하는 스트링 선택 라인들(SSL), 셀 게이트 라인들(CGL) 및 접지 선택 라인들(GSL)이 적층된 2개의 스택들(STa, STb)로 구성될 수 있다. 도 17a에 도시된 바와 같이 2개의 스택들(STa, STb)에서 동일한 레벨에 배치된 게이트 라인들 중, 서로 대응하는 스트링 선택 라인들(예컨대, SSL24a, SSL24b)은 전기적으로 각각 연결될 수 있고, 서로 대응하는 접지 선택 라인들(예컨대, GSL1a, GSL1b)은 전기적으로 각각 연결될 수 있다. 비록 도 17a에서, 도시의 편의를 위하여 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)이 서로 연결되는 것이 도시되었으나, 동일한 레벨에서 서로 대응하는 셀 게이트 라인들(CGL)도 전기적으로 각각 연결될 수 있다.
도 17b를 참조하면, 스택들(STa, STb) 각각에서 동일한 레벨에 배치된 셀 게이트 라인들은 전기적으로 연결될 수 있다. 즉, 도 17b에 도시된 바와 같이, 스택(STa)에서 동일한 레벨에 배치된 셀 게이트 라인들은 상호연결부들(IUa)에 의해서 전기적으로 연결될 수 있고, 스택(STb)에서 동일한 레벨에 배치된 셀 게이트 라인들은 상호연결부들(IUb)에 의해서 전기적으로 연결될 수 있다. 스택들(STa, STb)의 상호연결부들(IUa, IUb) 상에 비아들이 형성될 수 있고, 비아들을 연결하는 도선이 형성될 수 있다. 예를 들면, 2개의 셀 게이트 라인들(CGL63a, CGL63b)은, 대응하는 컨택(CP)들과 상호연결부들(IUa, IUb), 2개의 비아들(V_CGL63a, V_CGL63b) 및 도선(W_CGL63)을 통해서 전기적으로 연결될 수 있다.
비록 도 17b에서 도시의 편의를 위하여 3개의 도선들(W_CGL43 내지 W_CGL63)이 도시되었으나, 동일한 레벨에 배치되고 서로 대응하는, 스트링 선택 라인들(SSL), 셀 게이트 라인들(CGL) 및 접지 선택 라인들(GSL)을 전기적으로 연결하기 위한 도선들이 추가적으로 배열될 수 있다.
상호연결부들(IUa, IUb)이 동일한 레벨에 배치된 셀 게이트 라인들을 전기적으로 연결함으로써, 로우 디코더(140) 및 셀 트랜지스터 사이에 복수의 경로들이 형성될 수 있다. 이에 따라, 전술한 바와 같이 로우 디코더(140)가 제공하는 신호는 상대적으로 빨리 셀 트랜지스터에 도달할 수 있다.
본 개시의 예시적 실시예에 따라, 스택들은 도 17a 및 도 17b에 도시된 바와 다르게, 제2 방향으로 인접하게 배치될 수 있다. 즉, 스택들은 셀 게이트 라인들 및 선택 라인들이 적층되는 방향인 제2 방향으로 적층될 수 있다. 적층된 스택들은 비트 라인들을 공유하기 위하여 제1 방향 및 제3 방향이 형성하는 평면을 기준으로 서로 대칭일 수 있다. 즉, 스택들은 비트 라인들을 공유할 수 있고, 스택들 각각의 대응하는 스트링 선택 라인들, 셀 게이트 라인들 및 접지 선택 라인들은 각각 전기적으로 연결될 수 있다. 상호연결부들은 스택들 각각의 대응하는 셀 게이트 라인들이 연결되는 지점에 배치될 수 있고, 동일한 워드 라인에 대응하는 복수의 셀 게이트 라인드들을 서로 전기적으로 연결할 수 있다.
도 18은 본 개시의 예시적 실시예에 따라 도 4의 메모리 블록들(BLK1 내지 BLKi) 중 하나인 제1 메모리 블록(BLK1’)의 일부를 나타내는 평면도이다. 도 19는 도 18의 평면도의 일부분(EC3)의 사시도를 나타내고, 도 20은 도 19의 X2-X2’ 선에 따른 단면도를 나타낸다. 도 18 내지 도 20의 제1 메모리 블록(BLK1’)은 도 5 내지 도 7의 제1 메모리 블록(BLK1)과 상이한 수직 구조를 가질 수 있다.
도 18 내지 도 20을 참조하면, 기판(SUB’) 상에, 제1 방향을 따라 신장되는 도전 물질들은 각각 스트링 선택 라인들(SSL_1, SSL_2), 셀 게이트 라인들(CGL) 및 접지 선택 라인들(GSL_1, GSL_2)을 형성할 수 있다. 또한, 제3 방향을 따라서 신장되는 복수의 비트 라인들(BL1 내지 BL4)이 배열될 수 있다.
스트링 선택 라인들(SSL_1, SSL_2), 셀 게이트 라인들(CGL) 및 접지 선택 라인들(GSL_1, GSL_2)을 관통하여 기판(SUB’)과 수직한 방향으로 기판(SUB’)과 접촉하는 복수의 필라들(P’)이 형성될 수 있다. 복수의 필라들(P’)은 전하 저장층들(CS)’ 및 채널층들(CH’)을 포함할 수 있다. 전하 저장층들(CS’)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있고, 채널층들(CH’)은 기판(SUB’)과 동일한 도전형을 가질 수 있다.
기판(SUB’)에 복수의 파이프라인 콘택들(PC1, PC2)이 형성될 수 있다. 파이프라인 콘택들(PC1, PC2)은 비트 라인들(BL1 내지 BL4) 방향으로 신장될 수 있고, 제3 방향으로 서로 인접한 한 쌍의 필라들(P’)을 서로 연결할 수 있다. 파이프라인 콘택들(PC1, PC2)은 채널층들(CH’) 및 전하 저장층들(CS’)을 포함할 수 있고, 인접한 한 쌍의 필라들(P’)의 채널층들(CH’) 및 전하 저장층들(CS’)을 서로 연결할 수 있다.
한 쌍의 필라들(P’) 중 하나의 위에 제1 방향을 따라서 신장되는 공통 소스 라인(CSL)이 배열될 수 있다. 공통 소스 라인(CSL)은 금속 물질을 포함할 수 있고, 기판(SUB’)과 상이한 도전형을 가질 수 있다. 한 쌍의 필라들(P’) 중 다른 하나의 위에 드레인들(DR’)이 배치될 수 있다. 드레인들(DR’)은 기판(SUB’)과 상이한 도전형을 가질 수 있고, 드레인들(DR’) 위에 비트 라인들(BL1 내지 BL4)이 배열될 수 있다. 하나의 파이프 라인 콘택을 통해서 연결된 한 쌍의 필라들은, 적층된 스트링 선택 라인, 셀 게이트 라인들, 접지 선택 라인과 함께 하나의 셀 스트링을 구성할 수 있다.
도 21은 도 18의 제1 메모리 블록(BLK1’)의 등가 회로를 나타내는 회로도이다. 도 21의 제1 메모리 블록(BLK1’)에 포함된 스트링은 1개의 스트링 선택 트랜지스터, 16개의 셀 트랜지스터들, 1개의 접지 선택 트랜지스터를 포함할 수 있다. 도 21에서 화살표는 로우 디코더(140)로부터 제공되는 신호가 이동하는 것을 나타낸다.
도 21을 참조하면, 제1 메모리 블록(BLK1’)은 복수의 스트링들을 포함할 수 있고, 복수의 워드 라인들(WL1 내지 WL16), 복수의 비트 라인들(BL1 내지 BL4), 접지 선택 라인들(GSL_1, GSL_2), 스트링 선택 라인들(SSL_1, SSL_2), 공통 소스 라인(CSL) 및 바디 라인(body)이 배열될 수 있다.
복수의 워드 라인들(WL1 내지 WL16) 각각은 2개의 셀 게이트 라인들, 로우 디코더(140)로부터 수신된 신호를 2개의 셀 게이트 라인들에 전달하는 제1 상호연결부 및 제1 상호연결부와 이격되어 배치되는 제2 상호연결부로서 구성될 수 있다. 예를 들면, 제5 워드 라인(WL05)은 2개의 셀 게이트 라인들(CGL051, CGL052), 제1 상호 연결부(IU051) 및 제2 상호연결부(IU052)로서 구성될 수 있다. 또한, 제 14 워드 라인(WL14)은 2개의 셀 게이트 라인들(CGL141, CGL142), 제1 상호 연결부(IU141) 및 제2 상호연결부(IU142)로서 구성될 수 있다. 이에 따라, 제1 메모리 블록(BLK1’)은 로우 디코더(140)가 제공하는 신호를 적어도 2개 이상의 경로들을 통해서 수신하는 셀 트랜지스터를 포함할 수 있다.
제1 메모리 블록(BLK1’)은 로우 디코더(140)가 제공하는 신호, 예컨대 독출 전압 또는 패스 전압을 제1 상호연결부보다 제2 상호연결부를 통해서 더 빨리 수신하는 셀 트랜지스터를 포함할 수 있다. 이에 따라, 제1 메모리 블록(BLK1’)에 포함된 셀 트랜지스터에 신호가 전달되는 시간이 단축됨으로써, 메모리 장치(100)의 동작 속도는 향상될 수 있다. 또한, 셀 트랜지스터는 2개 이상의 경로를 통해서 로우 디코더(140)와 전기적으로 연결되므로, 워드 라인의 일부, 예컨대 셀 게이트 라인이 끊어지거나 저항치가 높아지는 불량이 발생하더라도, 불량이 발생한 경로와 다른 경로를 통해서 로우 디코더(140)로부터 신호를 수신할 수 있으므로, 메모리 장치(100)의 불량률이 감소될 수 있다.
도 22는 본 개시의 예시적 실시예에 따라 도 21의 제1 메모리 블록(BLK1’)의 구조를 개략적으로 나타내는 도면이다. 구체적으로 도 22의 하단에는 도 22의 상단에 도시된 제1 메모리 블록(BLK1’)의 평면도에서 Y4-Y4’ 선에 따른 단면도를 개략적으로 나타내는 도면이다. 도 22는 예시의 이해를 위하여 각각의 구성요소들이 강조되도록 도시되었으며, 각각의 구성요소들이 실제 스케일을 따르지 아니하는 점은 이해될 것이다.
도 22를 참조하면, 비트 라인들(BL1 내지 BL4) 아래로 복수의 필라들(P’)이 형성되고, 제3 방향으로 서로 인접한 한 쌍의 필라들(P’) 및 한 쌍의 필라들(P’)을 연결하는 파이프라인 컨택(PC)은 하나의 스트링을 구성할 수 있다. 스트링 선택 라인들(SSL_1, SSL_2) 및 접지 선택 라인들(GSL_1, GSL_2)은 제1 방향으로 신장되고, 동일한 레벨에 배치될 수 있다. 또한, 하나의 레벨에 2개의 워드 라인을을 각각 구성하는 복수의 셀 게이트 라인들이 배치될 수 있다. 동일한 레벨에 배치된 셀 게이트 라인들 중 동일한 워드 라인을 구성하는 셀 게이트 라인들은 제1 및 제2 상호연결부를 통해서 전기적으로 연결될 수 있다.
제1 상호연결부들(IU011 내지 IU181, IU091 내지 IU161) 각각은 대응하는 셀 게이트 라인들과 동일한 레벨에 형성될 수 있다. 즉, 동일한 워드 라인을 구성하는 셀 게이트 라인들 및 그 셀 게이트 라인들을 연결하는 제1 상호연결부는 하나의 레이어에서 패턴으로 형성될 수 있다. 제1 상호연결부들(IU011 내지 IU181, IU091 내지 IU161)은 로우 디코더(140)로부터 인가되는 신호를 전달받기 위하여 제2 방향으로 신장되는 컨택들과 연결되도록, 도 22의 하단에 도시된 바와 같이 계단형으로 형성될 수 있다.
제2 상호 연결부들(IU012 내지 IU082, IU092 내지 IU162)은 제1 상호 연결부들(IU011 내지 IU181, IU091 내지 IU161)의 안쪽에 형성될 수 있고, 컨택들 및 도전 라인들을 포함할 수 있다. 셀 게이트 라인들은 제2 상호 연결부들(IU012 내지 IU082, IU092 내지 IU162)의 컨택들과 연결되도록, 도 22의 하단에 도시된 바와 같이 계단형으로 형성될 수 있다.
도 23은 본 개시의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템을 메모리 카드 시스템(1000)에 적용한 예를 나타내는 블록도이다. 도 23을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다.
호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)에 포함된 메모리 장치(1230)는 도 1 내지 도 22에 도시된 실시예들을 이용하여 구현될 수 있으며, 실시예들에 따라 메모리 장치(1230)의 동작 속도가 향상됨으로써, 호스트(1100)의 요청에 대한 메모리 카드(1200)의 응답 시간이 단축될 수 있다. 또한, 메모리 장치(1230)의 불량률이 감소됨으로써 메모리 카드(1200)의 불량률이 감소될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 저장하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 24는 본 개시의 실시예들에 따른 메모리 장치(2100)를 포함하는 컴퓨팅 시스템(2000)을 나타내는 블록도이다. 도 22을 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 도 24에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit, CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 시스템(2100)은 도 1 내지 도 22에 도시된 실시예들을 이용하여 구현된 메모리 장치(2110)를 포함할 수 있다. 실시예들에 따라 메모리 장치(1230)의 동작 속도가 향상됨으로써, 프로세서(2220) 등으로부터 수신되는 요청에 대한 메모리 시스템(2100)의 응답 시간이 단축될 수 있다. 또한, 메모리 장치(2110)의 감소된 불량률은 메모리 시스템(2100) 및 컴퓨팅 시스템(2000)의 불량률을 감소시킬 수 있다.
RAM(2300)은 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램(mobile DRAM), 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 25는 본 개시의 실시예들에 따른 메모리 장치를 포함하는 SSD 시스템(3000)을 나타내는 블록도이다. 도 25를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 상기 복수의 메모리 장치들(3230, 3240, 3250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있고, 도 1 내지 도 22를 참조하여 설명된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 발명의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.b

Claims (20)

  1. 기판 상에 수직으로 적층된 접지 선택 트랜지스터, 복수의 셀 트랜지스터들 및 스트링 선택 트랜지스터를 각각 포함하는 복수의 스트링들을 포함하는 메모리 셀 어레이;
    상기 복수의 스트링들 중 제1 및 제2 스트링에 각각 포함된 접지 선택 트랜지스터들의 게이트들에 각각 연결되고 서로 독립적으로 제어되고 서로 절연된 제1 및 제2 접지 선택 라인;
    제1 레벨에 각각 배치되고 상기 제1 및 제2 스트링에 각각 포함된 2개의 셀 트랜지스터들의 게이트들에 각각 연결된 제1 및 제2 셀 게이트 라인;
    상기 제1 및 제2 셀 게이트 라인을 서로 전기적으로 연결하는 제1 상호연결부;
    상기 제1 및 제2 셀 게이트 라인을 서로 전기적으로 연결하고, 상기 제1 상호연결부와 이격되어 배치된 제2 상호연결부;
    상기 제1 및 제2 스트링에 각각 포함된 접지 선택 트랜지스터들의 소스들이 공통으로 연결된 공통 소스 라인;
    상기 제1 및 제2 접지 선택 라인 각각의 일단에 전기적으로 연결되고, 상기 제1 스트링에 대한 독출 동작시, 상기 제1 접지 선택 라인에 선택 전압을 인가하고, 상기 제2 접지 선택 라인에 비선택 전압을 인가하도록 구성된 제1 접지 선택 라인 드라이버; 및
    상기 제1 상호연결부에 전기적으로 연결되고, 상기 제1 스트링에 대한 독출 동작시 상기 제1 상호연결부에 독출 전압을 인가하도록 구성된 워드 라인 드라이버를 포함하고,
    상기 제1 스트링은, 상기 제1 스트링에 대한 독출 동작시, 상기 독출 전압을 상기 제2 상호연결부를 통해서 상기 제1 상호연결부보다 더 빨리 전달 받도록 구성된 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 스트링은, 상기 제2 상호연결부에 인접하게 위치한 것을 특징으로 하는 메모리 장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 복수의 스트링들 각각은 상기 메모리 셀 어레이에 배열된 복수의 비트 라인들 중 하나에 연결된 드레인을 가지는 스트링 선택 트랜지스터를 더 포함하고,
    상기 제1 및 제2 스트링에 각각 포함된 스트링 선택 트랜지스터들의 게이트들에 각각 연결되고 서로 절연된 제1 및 제2 스트링 선택 라인; 및
    상기 제1 및 제2 스트링 선택 라인 각각의 일단에 전기적으로 연결되고, 상기 제1 및 제2 스트링 선택 라인 각각에 선택 전압 또는 비선택 전압을 독립적으로 인가하도록 구성된 제1 스트링 선택 라인 드라이버를 더 포함하는 메모리 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 복수의 스트링들 각각에 포함된 복수의 셀 트랜지스터들은,
    서로 직렬 연결된 복수의 메모리 셀들; 및
    상기 복수의 메모리 셀들과 상기 접지 선택 트랜지스터 사이 또는 상기 복수의 메모리 셀들과 상기 스트링 선택 트랜지스터 사이에 배치된 적어도 하나의 더미 셀을 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 및 제2 셀 게이트 라인을 포함하고, 상기 제1 레벨에 대응하는 복수의 제1 셀 게이트 라인들을 더 포함하고,
    상기 제1 레벨에 배치된 복수의 셀 트랜지스터들 각각은 상기 복수의 제1 셀 게이트 라인들 중 하나에 연결된 게이트를 가지고,
    상기 제1 상호연결부는 상기 복수의 제1 셀 게이트 라인들을 서로 전기적으로 연결하는 것을 특징으로 하는 메모리 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    상기 제1 레벨은 상기 복수의 셀 트랜지스터들 중 기판과의 거리가 가장 큰 메모리 셀들에 대응하는 것을 특징으로 하는 메모리 장치.
  13. 제1항에 있어서,
    상기 제1 및 제2 셀 게이트 라인 각각은, 일단에서 상기 제1 상호연결부와 연결되고, 타단에서 상기 제2 상호연결부와 연결되는 것을 특징으로 하는 메모리 장치.
  14. 기판 상에 수직으로 적층된 접지 선택 트랜지스터, 복수의 셀 트랜지스터들 및 스트링 선택 트랜지스터를 각각 포함하는 복수의 스트링들을 포함하는 메모리 셀 어레이;
    상기 복수의 스트링들 중 제1 및 제2 스트링에 각각 포함된 접지 선택 트랜지스터들의 게이트들에 각각 연결되고 서로 독립적으로 제어되고 서로 절연된 제1 및 제2 접지 선택 라인;
    제1 레벨에 배치되고 상기 제1 및 제2 스트링에 각각 포함된 제1 및 제2 셀 트랜지스터의 게이트들에 각각 연결된 제1 및 제2 셀 게이트 라인들; 및
    상기 제1 셀 트랜지스터에 대한 독출 동작시, 상기 제1 셀 트랜지스터에 전달되는 독출 전압을 제공하고, 상기 제1 접지 선택 라인에 선택 전압을 인가하고, 상기 제2 접지 선택 라인에 비선택 전압을 인가하도록 구성된 로우 드라이버를 포함하고,
    상기 독출 전압은, 상기 제1 셀 게이트 라인의 적어도 일부를 포함하는 제1 경로보다 상기 제2 셀 게이트 라인의 적어도 일부를 포함하는 제2경로를 통해서 상기 제1 셀 트랜지스터에 더 빨리 전달되는 것을 특징으로 하는 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 및 제2 셀 게이트 라인들을 서로 전기적으로 연결하고, 상기 로우 드라이버로부터 상기 독출 전압이 인가되도록 구성된 제1 상호연결부; 및
    상기 제1 및 제2 셀 게이트 라인들을 서로 전기적으로 연결하고, 상기 제1 상호연결부와 이격되어 배치된 제2 상호연결부를 포함하는 메모리 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제15항에 있어서,
    상기 제1 스트링은, 상기 제2 상호연결부에 인접하게 위치한 것을 특징으로 하는 메모리 장치.
  20. 삭제
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