KR101818506B1 - 3차원 반도체 메모리 장치 - Google Patents

3차원 반도체 메모리 장치 Download PDF

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Abstract

바이어스 로딩 문제가 개선된 3차원 반도체 메모리 장치를 개시한다. 이를 위해 본 발명은, 선택 트랜지스터와 연결된 제1 선택 라인 패스 트랜지스터 및 메모리 셀과 연결된 제1 워드 라인 패스 트랜지스터를 포함하며, 제1 웰 영역을 공유하는 제1 트랜지스터 그룹, 선택 트랜지스터와 연결된 제2 선택 라인 패스 트랜지스터를 포함하며, 제2 웰 영역을 공유하는 제2 트랜지스터 그룹 및 제1 트랜지스터 그룹 및 제2 트랜지스터 그룹을 제어하는 제어부를 포함하고, 제어부는, 독출 동작에서, 제1 웰 영역에 음성의(negative) 제1 전압을 인가하고, 제2 웰 영역에 제1 전압보다 큰 제2 전압을 인가하는 것을 특징으로 하는 3차원 반도체 메모리 장치를 제공한다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor memory device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 수직형의 비휘발성 반도체 메모리 장치에 관한 것이다.
최근 비휘발성 메모리 소자를 형성하는데 있어서, 각 단위 칩 내에 포함되는 셀 트랜지스터들을 수직 방향으로 적층시킴으로써 집적도를 향상시키는 방법들이 연구되고 있다. 특히, 플래시 메모리 소자의 경우 셀 트랜지스터들을 수직으로 적층시킴으로써 소자를 고도로 집적화시킬 수 있다.
본 발명이 해결하고자 하는 과제는, 선택 트랜지스터 및 메모리 셀의 구동을 위한 드라이버에 인가되는 전압의 로딩(loading)을 감소시킬 수 있는 3차원 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 태양에 따른 3차원 반도체 메모리 장치가 제공된다. 상기 3차원 반도체 메모리 장치는, 적어도 하나의 선택 트랜지스터 및 적어도 하나의 메모리 셀을 포함하는 메모리 셀 스트링을 적어도 하나 구비하는 3차원 반도체 메모리 장치로서, 상기 선택 트랜지스터와 연결된 제1 선택 라인 패스 트랜지스터 및 상기 메모리 셀과 연결된 제1 워드 라인 패스 트랜지스터를 포함하며, 제1 웰 영역을 공유하는 제1 트랜지스터 그룹; 상기 선택 트랜지스터와 연결된 제2 선택 라인 패스 트랜지스터를 포함하며, 제2 웰 영역을 공유하는 제2 트랜지스터 그룹; 및 상기 제1 트랜지스터 그룹 및 상기 제2 트랜지스터 그룹을 제어하는 제어부를 포함하고, 상기 제어부는, 독출 동작에서, 상기 제1 웰 영역에 음성의(negative) 제1 전압을 인가하고, 상기 제2 웰 영역에 상기 제1 전압보다 큰 제2 전압을 인가할 수 있다.
상기 3차원 반도체 메모리 장치의 일 예에 의하면, 상기 메모리 셀에 저장된 데이터의 산포가 음의 값의 문턱 전압을 가질 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 제2 전압은 0V일 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 메모리 셀의 상기 데이터는 상기 제1 트랜지스터 그룹에 의해 독출되며, 상기 제2 트랜지스터 그룹에 의해서 독출되지 않을 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 메모리 셀에 저장된 데이터는 상기 제1 워드 라인 패스 트랜지스터가 전달하는 독출 전압에 의해 독출될 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 선택 트랜지스터는 상기 제1 선택 라인 패스 트랜지스터 및 상기 제2 선택 라인 패스 트랜지스터가 전달하는 구동 전압에 의해 턴 온 또는 턴 오프될 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 메모리 셀 스트링은 상기 제1 트랜지스터 그룹과 상기 제2 트랜지스터 그룹 사이에 위치할 수 있다.
본 발명의 다른 태양에 따른 3차원 반도체 메모리 장치가 제공된다. 상기 3차원 반도체 메모리 장치는 적어도 하나의 선택 트랜지스터 및 적어도 하나의 메모리 셀을 포함하는 복수의 메모리 셀 스트링으로 구성된 블록을 적어도 하나 구비하는 3차원 반도체 메모리 장치로서, 상기 선택 트랜지스터와 연결된 제1 선택 라인 패스 트랜지스터 및 상기 메모리 셀과 연결된 제1 워드 라인 패스 트랜지스터를 포함하며, 제1 웰 영역을 공유하는 제1 트랜지스터 그룹; 상기 선택 트랜지스터와 연결된 제2 선택 라인 패스 트랜지스터를 포함하며, 제2 웰 영역을 공유하는 제2 트랜지스터 그룹; 및 상기 제1 트랜지스터 그룹 및 상기 제2 트랜지스터 그룹을 제어하는 제어부를 포함하고, 상기 제어부는, 독출 동작에서, 상기 제1 웰 영역에 음성 전압(negative voltage)을 인가하고, 상기 제2 웰 영역에 0V의 전압을 인가할 수 있다.
상기 3차원 반도체 메모리 장치의 일 예에 의하면, 상기 선택 트랜지스터는 상기 제1 선택 라인 패스 트랜지스터 및 상기 제2 선택 라인 패스 트랜지스터에 의해 양방향으로 구동되고, 상기 메모리 셀은 상기 제1 워드 라인 패스 트랜지스터에 의해 단방향으로 구동될 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 블록은 제1 블록 및 제2 블록을 포함하고, 상기 제2 트랜지스터 그룹은 상기 메모리 셀과 연결된 제2 워드 라인 패스 트랜지스터를 더 포함하며, 상기 제1 트랜지스터 그룹의 상기 제1 워드 라인 패스 트랜지스터는 상기 제1 블록의 제1 메모리 셀과 연결되고, 상기 제2 트랜지스터 그룹의 상기 제2 워드 라인 패스 트랜지스터는 상기 제2 블록의 제2 메모리 셀과 연결될 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 제1 메모리 셀에 저장된 데이터는 상기 제1 워드 라인 패스 트랜지스터가 전달하는 독출 전압에 의해 독출되고, 상기 제2 메모리 셀에 저장된 데이터는 상기 제2 워드 라인 패스 트랜지스터가 전달하는 독출 전압에 의해 독출될 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 제1 메모리 셀의 상기 데이터는 상기 제1 트랜지스터 그룹에 의해 독출되며, 상기 제2 트랜지스터 그룹에 의해서 독출되지 않고, 상기 제2 메모리 셀의 상기 데이터는 상기 제2 트랜지스터 그룹에 의해 독출되며, 상기 제1 트랜지스터 그룹에 의해서 독출되지 않을 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 3차원 반도체 메모리 장치는 상기 블록의 제1 방향에서 상기 제1 트랜지스터 그룹의 트랜지스터들의 게이트들과 연결된 복수의 좌측 동작 라인; 및 상기 블록의 상기 제1 방향과 반대되는 제2 방향에서 상기 제2 트랜지스터 그룹의 트랜지스터들의 게이트들과 연결된 복수의 우측 동작 라인을 더 포함할 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 블록은 제1 블록 및 제2 블록을 포함하고, 상기 복수의 좌측 동작 라인은, 상기 제1 트랜지스터 그룹의 트랜지스터들 중 상기 제1 블록의 선택 라인 및 워드 라인과 연결된 트랜지스터들의 게이트와 연결된 제1 좌측 동작 라인; 및 상기 제1 트랜지스터 그룹의 트랜지스터들 중 상기 제2 블록의 선택 라인 및 워드 라인과 연결된 트랜지스터들의 게이트와 연결된 제2 좌측 동작 라인을 포함하며, 상기 복수의 우측 동작 라인은, 상기 제2 트랜지스터 그룹의 트랜지스터들 중 상기 제1 블록의 선택 라인 및 워드 라인과 연결된 트랜지스터들의 게이트와 연결된 제1 우측 동작 라인; 및 상기 제2 트랜지스터 그룹의 트랜지스터들 중 상기 제2 블록의 선택 라인 및 워드 라인과 연결된 트랜지스터들의 게이트와 연결된 제2 우측 동작 라인을 포함할 수 있다.
상기 3차원 반도체 메모리 장치의 다른 예에 의하면, 상기 제어부는, 상기 제1 블록이 선택된 경우 상기 제1 좌측 동작 라인 및 상기 제1 우측 동작 라인에 동작 전압을 인가하고, 상기 제2 블록이 선택된 경우 상기 제2 좌측 동작 라인 및 상기 제2 우측 동작 라인에 동작 전압을 인가할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 메모리 셀에 저장된 데이터의 독출시 메모리 셀에 연결된 워드 라인의 구동을 단방향으로 수행한다. 따라서 웰 영역을 공유하는 패스 트랜지스터들의 상기 웰 영역에 음성 전압이 단방향으로 인가될 수 있고, 결과적으로 음성 웰 바이어스 문제가 개선될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 3차원 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 2는 도 1의 일 부분을 나타낸 3차원 반도체 메모리 장치의 단면도이다.
도 3은 도 2와 대조되는 3차원 반도체 메모리 장치의 단면도이다.
도 4 및 도 5는 본 발명의 기술적 사상에 의한 실시예에 따른 3차원 반도체 메모리 장치를 개략적으로 나타낸 블록도들이다.
도 6 및 도 7은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 3차원 반도체 메모리 장치를 개략적으로 나타낸 블록도들이다.
도 8 및 도 9는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 3차원 반도체 메모리 장치를 개략적으로 나타낸 블록도들이다.
도 10 및 도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 3차원 반도체 메모리 장치를 개략적으로 나타낸 블록도들이다.
도 12는 본 발명의 실시예에 따른 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
도 13은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 14은 본 발명의 실시예에 따른 솔리드 스테이트 드라이브를 나타내는 도면이다.
도 15은 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 3차원 반도체 메모리 장치(100)를 개략적으로 나타낸 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치(100)는 기판(110), 복수의 메모리 셀 스트링(ST), 워드 라인(WL<0> 내지 WL<3>), 비트 라인(BL<0> 내지 BL<3>), 및 를 포함할 수 있다.
메모리 셀 스트링(ST)은 비트 라인(BL<0> 내지 BL<3>)과 공통 소스 라인(CSL) 사이에 연결되며, 기판(110) 상에 x=4행 및 y=4열의 매트릭스로 배열될 수 있다. 메모리 셀 스트링(ST)은 기판(110)으로부터 돌출된 방향(예를 들어, 수직 방향(Z))으로 신장될 수 있다. 메모리 셀 스트링(ST) 각각은 z=4개의 메모리 셀들(MC), 소스 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 소스 선택 트랜지스터(SST)는 열의 방향(Y)으로 연장된 소스 선택 라인(SSL<0> 내지 SSL<3>)과 연결되어 제어될 수 있고, 그라운드 선택 트랜지스터(GST)는 행의 방향(X) 및 열의 방향(Y)으로 연장된 그라운드 선택 라인(GSL)과 연결되어 제어될 수 있다. 이하 x=4행 및 y=4열의 매트릭스로 배열된 메모리 셀 스트링(ST)으로 구성된 메모리 셀들(MC)을 '블록'으로 지칭하기로 한다.
워드 라인(WL<0> 내지 WL<3>)은 기판(110)과 수직한 방향(Z)으로 z=4개가 배열된다. 워드 라인(WL<0> 내지 WL<3>) 각각은 메모리 셀 스트링(ST) 내 메모리 셀들(MC) 각각이 존재하는 z=4개의 층의 일부 층에 위치한다. 워드 라인(WL<0> 내지 WL<3>) 각각은 기판(110) 상의 x=4행 및 y=4열의 매트릭스로 배열된 메모리 셀들(MC)과 결합된다.
비트 라인(BL<0> 내지 BL<3>)은 행의 방향(X)으로 배열된 메모리 셀 스트링(ST)과 연결될 수 있다.
제어부는 워드 라인(WL<0> 내지 WL<3>) 및 비트 라인(BL<0> 내지 BL<3>)에 적절한 전압을 인가하여 메모리 셀들(MC)에 대한 프로그램 동작 및/또는 검증 동작을 수행할 수 있다. 더욱 구체적으로, 제어부는 소스 선택 트랜지스터(SST)와 연결된 소스 선택 라인(SSL<0> 내지 SSL<3>) 및 비트 라인(BL<0> 내지 BL<3>)에 적절한 전압을 인가하여 일 메모리 셀 스트링(ST)을 선택할 수 있고, 워드 라인(WL<0> 내지 WL<3>)에 적절한 전압을 인가하여 선택된 메모리 셀 스트링(ST) 중 일 메모리 셀(MC)을 선택함으로써, 선택된 메모리 셀(MC)에 대한 프로그램 단계 및/또는 검증 동작을 수행할 수 있다.
메모리 셀 스트링(ST) 내 메모리 셀들(MC), 소스 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)는 동일한 채널을 공유할 수 있다. 상기 채널은 기판(110)과 수직한 방향(Z)으로 연장되도록 형성될 수 있다. 예를 들어, 상기 채널은, 게이트와 절연층 구조가 형성된 후 채널이 후에 형성되는 채널 라스트(channel last) 구조(예를 들어, BiCS(bit-cost scalable) 구조)일 수도 있고, 채널이 먼저 형성되고 이후 게이트와 절연층 구조가 형성되는 채널 퍼스트(channel first) 구조(예를 들어, TCAT(terabit cell array transistor) 구조)의 채널일 수도 있다.
3차원 반도체 메모리 장치(100)는, 제1 방향(예를 들어, 좌측)에서 소스 선택 라인(SSL<0> 내지 SSL<3>), 그라운드 선택 라인(GSL), 및 워드 라인(WL<0> 내지 WL<3>)을 제어하기 위한 제1 트랜지스터 그룹(TRG1)을 더 포함할 수 있다. 제1 트랜지스터 그룹(TRG1)은 제1 웰 영역(미도시)을 공유하며, 소스 선택 라인(SSL<0> 내지 SSL<3>)과 연결된 제1 소스 선택 라인 패스 트랜지스터(SSL_PT1), 그라운드 선택 라인(GSL)과 연결된 제1 그라운드 선택 라인 패스 트랜지스터(GSL_PT1), 및 워드 라인(WL<0> 내지 WL<3>)과 연결된 제1 워드 라인 패스 트랜지스터(WL_PT1)를 포함할 수 있다. 제어부(미도시)는 제1 트랜지스터 그룹(TRG1)을 제어함으로써 원하는 타이밍(timing)에 소스 선택 라인(SSL<0> 내지 SSL<3>), 그라운드 선택 라인(GSL), 및 워드 라인(WL<0> 내지 WL<3>)에 적절한 전압을 인가할 수 있다.
나아가, 3차원 반도체 메모리 장치(100)는, 상기 제1 방향과 반대되는 제2 방향(예를 들어, 우측)에서 소스 선택 라인(SSL<0> 내지 SSL<3>) 및 그라운드 선택 라인(GSL)을 제어하기 위한 제2 트랜지스터 그룹(TRG1)을 더 포함할 수 있다. 제2 트랜지스터 그룹(TRG2)은 제2 웰 영역(미도시)을 공유하며, 소스 선택 라인(SSL<0> 내지 SSL<3>)과 연결된 제2 소스 선택 라인 패스 트랜지스터(SSL_PT2) 및 그라운드 선택 라인(GSL)과 연결된 제2 그라운드 선택 라인 패스 트랜지스터(GSL_PT2)를 포함할 수 있다. 상기 제어부(미도시)는 제2 트랜지스터 그룹(TRG2)을 제어함으로써 원하는 타이밍(timing)에 소스 선택 라인(SSL<0> 내지 SSL<3>), 그라운드 선택 라인(GSL), 및 워드 라인(WL<0> 내지 WL<3>)에 적절한 전압을 인가할 수 있다. 메모리 셀 스트링(ST)은 제1 트랜지스터 그룹(TRG1)과 제2 트랜지스터 그룹(TRG2) 사이에 위치할 수 있다.
소스 선택 라인(SSL<0> 내지 SSL<3>) 및 그라운드 선택 라인(GSL)은 제1 트랜지스터 그룹(TRG1) 및 제2 트랜지스터 그룹(TRG2)에 의해 양방향으로 제어될 수 있다. 즉, 좌측에서 제공되는 제1 소스 선택 라인 패스 트랜지스터(SSL_PT1) 및 우측에서 제공되는 제2 소스 선택 라인 패스 트랜지스터(SSL_PT2)에 의해 소스 선택 트랜지스터(SST)가 양방향으로 구동될 수 있다. 또한, 좌측에서 제공되는 제1 그라운드 선택 라인 패스 트랜지스터(GSL_PT1) 및 우측에서 제공되는 제2 그라운드 선택 라인 패스 트랜지스터(GSL_PT2)에 의해 그라운드 선택 트랜지스터(GST)가 양방향으로 구동될 수 있다.
이러한 양방향 구동은, 소스 선택 트랜지스터(SST)가 좌측의 제1 소스 선택 라인 패스 트랜지스터(SSL_PT1) 및 우측의 제2 소스 선택 라인 패스 트랜지스터(SSL_PT2)가 전달하는 구동 전압에 의해 턴 온/오프 되는 것을 의미한다. 또한 상기 양방향 구동에 의해 그라운드 선택 트랜지스터(GST)는 좌측의 제1 그라운드 선택 라인 패스 트랜지스터(GSL_PT1) 및 우측의 제2 그라운드 선택 라인 패스 트랜지스터(GSL_PT2)가 전달하는 구동 전압에 의해 턴 온 될 수 있다.
한편, 워드 라인(WL<0> 내지 WL<3>)은 제1 트랜지스터 그룹(TRG1)에 의해 단방향으로 구동될 수 있다. 이러한 단방향 구동은 메모리 셀에 저장된 데이터가 좌측의(혹은 우측의) 단일 워드 라인 패스 트랜지스터(예를 들어, 제1 워드 라인 패스 트랜지스터(WL_PT1))가 전달하는 독출 전압에 의해 메모리 셀(MC)에 저장된 데이터가 독출되는 것을 의미한다. 즉, 메모리 셀(MC)에 저장된 데이터는 제1 트랜지스터 그룹(TRG1)에 의해 독출되며, 제2 트랜지스터 그룹(TRG2)에 의해서 독출되지 않을 수 있다. 워드 라인(WL<0> 내지 WL<3>)이 단방향으로 구동되는 모습에 대하여는 도 2에서 더욱 자세하게 설명하기로 한다.
도 2를 참조하면, 메모리 셀(MC)에 저장된 데이터의 산포가 음의 값의 문턱 전압을 가지는 경우, 상기 데이터를 독출하기 위해서는 워드 라인(예를 들어, WL<2>)에 음성 독출 전압이 인가되어야 한다. 이 경우 워드 라인(WL<2>)과 연결된 제1 워드 라인 패스 트랜지스터(WL_PT1)에 인가되는 웰 바이어스는 음성 전압을 가져야만 한다.
이 경우, 제1 패스 트랜지스터 그룹(PTRG1) 내 제1 소스 선택 라인 패스 트랜지스터(SSL_PT1), 제1 그라운드 선택 라인 트랜지스터(GSL_PT1), 및 제1 워드 라인 패스 트랜지스터(WL_PT1)는 제1 웰 영역(미도시)을 공유하므로, 제1 워드 라인 패스 트랜지스터(WL_PT1)에 음성 전압의 웰 바이어스를 인가하기 위해서는 제1 소스 선택 라인 패스 트랜지스터(SSL_PT1) 및 제1 그라운드 선택 라인 패스 트랜지스터(GSL_PT1) 모두에 상기 음성 전압의 웰 바이어스가 인가될 수 있다.
메모리 셀(MC)에 저장된 데이터는 제1 패스 트랜지스터 그룹(PTRG1)에 의해서만 독출되고, 제2 패스 트랜지스터 그룹(PTRG2)에 의해서는 독출되지 않을 수 있다.
선택 트랜지스터(즉, 소스 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST))의 경우 구동을 위한 용량(즉, 바이어스 전류)이 크기 때문에 양방향으로 구동되어야 한다. 상기 선택 트랜지스터의 게이트에는 음성 전압이 인가될 필요가 없으므로, 선택 라인 패스 트랜지스터(즉, 소스 선택 라인 패스 트랜지스터(SSL_PT1, SSL_PT2) 및 그라운드 선택 라인 패스 트랜지스터(GSL_PT1, GSL_PT2))의 웰에는 음성 전압을 인가할 필요가 없다.
반면에, 워드 라인(예를 들어, WL<2>)의 경우 구동을 위한 용량이 상대적으로 작으므로 단방향으로 구동되어도 문제가 없다. 그러나 상술한 바와 같이 워드 라인(WL<2>)과 연결된 메모리 셀(MC)에 저장된 데이터가 음의 문턱 전압을 가지는 경우, 독출 동작에서, 상기 워드 라인(WL<2>)과 연결된 제1 워드 라인 패스 트랜지스터(WL_PT1)의 웰에 음성 전압이 인가되어야 한다.
제어부는 제1 패스 트랜지스터 그룹(PTRG1)의 제1 웰 영역에만 음성 전압을 인가하고, 제2 패스 트랜지스터 그룹(PTRG2)의 제2 웰 영역에는 음성 전압을 인가하지 않을 수 있다. 즉, 제어부는 제1 웰 영역에만 음성 전압을 인가함으로써 구동을 위한 용량이 상대적으로 작은 워드 라인 패스 트랜지스터를 단방향으로 구동시킬 수 있다. 또한, 제어부는 제1 웰 영역에는 음성 전압을 인가하되 제2 웰 영역에는 0V(또는 양성 전압, 나아가 상기 제1 웰 영역에 인가된 음성 전압보다 큰 음성 전압도 가능하다)의 전압을 인가함으로써, 구동을 위한 용량이 큰 선택 라인 패스 트랜지스터를 양방향으로 구동시킬 수 있다.
이는 도 3에 나타난 메모리 셀(MC) 스트링과 워드 라인(예를 들어, WL<2>) 패스 트랜지스터 및 선택 라인 패스 트랜지스터들을 포함하는 패스 트랜지스터 그룹들과 대조된다.
도 3의 경우 제어부가 제1 패스 트랜지스터 그룹의 제1 웰 영역 및 제2 패스 트랜지스터 그룹의 제2 웰 영역 모두에 음성 전압을 인가하는 예를 도시하며, 이 경우 상기 제1 웰 영역 및 상기 제2 웰 영역에 인가되는 음성 전압은, 제1 워드 라인 패스 트랜지스터(WL_PT1) 및 제2 워드 라인 패스 트랜지스터(WL_PT2)가 워드 라인(예를 들어, WL<2>)에 음성 독출 전압을 전달할 수 있도록 하는 음성 전압으로서, 서로 동일할 수 있다.
도 3의 실시예와 대조적으로, 도2의 실시예에 따른 3차원 반도체 메모리 장치는, 독출 동작에서, 제1 웰 영역에 음성 전압을 인가하고, 제2 웰 영역에 상기 제1 전압보다 큰 제2 전압을 인가함으로써, 음성 웰 바이어스 로딩 문제를 개선할 수 있다.
도 4 및 도 5는 본 발명의 기술적 사상에 의한 실시예에 따른 3차원 반도체 메모리 장치를 개략적으로 나타낸 블록도들이다. 이 실시예에 따른 3차원 반도체 메모리 장치는 도 1 및 도 2에서 설명된 3차원 반도체 메모리 장치의 변형예일 수 있다. 이하 실시예들간의 중복되는 설명은 생략하기로 한다.
도 4 및 도 5를 참조하면, 3차원 반도체 메모리 장치는 복수의 블록들을 구비할 수 있다. 복수의 블록들 각각이 복수의 메모리 셀 스트링으로 구성됨은 도 1에서 설명한 바와 같다.
제어부는 제1 X 디코더(XDEC1) 및 제2 X 디코더(XDEC2)를 포함할 수 있다. 제1 X 디코더(XDEC1)는 제1 패스 트랜지스터 그룹(PTRG1)을 포함할 수 있고, 따라서 제1 X 디코더(XDEC1)는 복수의 블록들을 기준으로 제1 방향(예를 들어, 좌측)에서 형성되어 블록들의 선택 라인들(즉, 소스 선택 라인(SSL)들 및 그라운드 선택 라인(GSL)들) 및 워드 라인들을 제어할 수 있다. 제2 X 디코더(XDEC2)는 제2 패스 트랜지스터 그룹(PTRG2)을 포함할 수 있고, 따라서 복수의 블록들을 기준으로 상기 제1 방향과 반대되는 제2 방향(예를 들어, 우측)에서 형성되어 블록들의 소스 선택 라인들 및 그라운드 선택 라인들을 제어할 수 있다.
상술한 바와 같이 제1 X 디코더(XDEC1) 내 제1 패스 트랜지스터 그룹(PTRG1)은 제1 웰 영역을 공유한다. 따라서 메모리 셀에 저장된 데이터의 산포가 음의 값의 문턱 전압을 가지는 경우, 상기 메모리 셀에 저장된 데이터를 독출하기 위해서는 복수의 블록 모두와 연결된 제1 웰 영역에 음성 전압이 인가될 수 있다. 반면에 제2 X 디코더(XDEC2) 내 제2 패스 트랜지스터 그룹(PTRG2)이 공유하는 제2 웰 영역에는 0V의 전압(또는 양성 전압, 적어도 제1 웰 영역에 가해지는 음성 전압보다 더 큰 전압)이 가해질 수 있고, 따라서 선택 라인 패스 트랜지스터를 양방향으로 구동하면서도 음성 웰 바이어스 로딩이 감소될 수 있다.
선택적으로, 제1 패스 트랜지스터 그룹(PTRG1)의 제1 선택 라인 패스 트랜지스터(SL_PT1)의 용량은 제2 패스 트랜지스터 그룹(PTRG2)의 제2 선택 라인 패스 트랜지스터(SL_PT2)의 용량보다 작을 수 있다. 상기 용량은 바이어스 전류로서 W/L 비(여기서 W는 채널의 폭, L은 채널의 길이)로 표현될 수 있다. 즉, 제1 선택 라인 패스 트랜지스터(SL_PT1)의 W/L 비는 제2 선택 라인 패스 트랜지스터(SL_PT2)의 W/L 비보다 작을 수 있다. 이 경우 OV가 인가되는 제2 패스 트랜지스터 그룹(PTRG2)의 제2 선택 라인 패스 트랜지스터(SL_PT2)가 상대적으로 큰 용량을 가진 채 선택 라인들을 구동하고 제1 패스 트랜지스터 그룹(PTRG1)의 제1 선택 라인 패스 트랜지스터(SL_PT1)는 상대적으로 작은 용량을 가진 채 선택 라인들을 구동할 것이다. 제1 선택 트랜지스터의 제1 웰 영역에는 음성 전압이 인가되므로, 제1 선택 트랜지스터의 용량을 감소시킴으로써 음성 웰 바이어스 로딩이 더욱 감소될 수 있다.
도 6 및 도 7은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 3차원 반도체 메모리 장치를 개략적으로 나타낸 블록도들이다. 이 실시예에 따른 3차원 반도체 메모리 장치는 도 4 및 도 5에서 설명된 3차원 반도체 메모리 장치의 변형예일 수 있다. 이하 실시예들간의 중복되는 설명은 생략하기로 한다.
도 6 및 도 7을 참조하면, 제2 패스 트랜지스터 그룹(PTRG2)은 메모리 셀과 연결된 제2 워드 라인 패스 트랜지스터(WL_PT2)를 더 포함할 수 있다. 다만 제1 패스 트랜지스터 그룹(PTRG1) 또는 제2 패스 트랜지스터 그룹(PTRG2) 중 하나에 의해서만 일 블록 내에 포함된 메모리 셀에 저장된 데이터가 독출될 수 있다. 즉, 제1 블록(예를 들어, 블록 0(Block 0) 및 블록 2(Block 2))에 연결된 제1 메모리 셀에 저장된 데이터는 제1 패스 트랜지스터 그룹(PTRG1)에 의해 독출되며, 상기 제2 패스 트랜지스터 그룹(PTRG2)에 의해서 독출되지 않을 수 있다. 또한, 제2 블록(예를 들어, 블록 2(Block 2) 및 블록 4(Block 4))에 연결된 제2 메모리 셀에 저장된 데이터는 제2 패스 트랜지스터 그룹(PTRG2)에 의해 독출되며, 상기 제1 패스 트랜지스터 그룹(PTRG1)에 의해서 독출되지 않을 수 있다.
예를 들어, 상기 제1 블록의 경우, 선택 라인(및 상기 선택 라인과 연결된 선택 트랜지스터)은 제1 선택 라인 패스 트랜지스터(SL_PT1) 및 제2 선택 라인 트랜지스터에 의해 양방향으로 구동되지만, 워드 라인(및 상기 워드 라인과 연결된 메모리 셀)은 제1 워드 라인 패스 트랜지스터(WL_PT1)에 의해 단방향으로 구동될 수 있다. 마찬가지로, 상기 제2 블록의 경우, 선택 라인(및 상기 선택 라인과 연결된 선택 트랜지스터)은 제1 선택 라인 패스 트랜지스터(SL_PT1) 및 제2 선택 라인 패스 트랜지스터(SL_PT2)에 의해 양방향으로 구동되지만, 워드 라인(및 상기 워드 라인과 연결된 메모리 셀)은 제2 워드 라인 패스 트랜지스터(WL_PT2)에 의해 단방향으로 구동될 수 있다.
더욱 구체적으로, 블록 0 또는 블록 2가 선택되어 데이터가 독출되는 경우(즉, 제1 케이스(case 1)), 제1 패스 트랜지스터 그룹(PTRG1)의 제1 웰 영역에는 제1 음성 전압이 인가되고, 제2 패스 트랜지스터 그룹(PTRG2)의 제2 웰 영역에는 0V의 전압이 인가될 수 있다. 따라서 제1 블록의 메모리 셀에 저장된 데이터는 제1 워드 라인 패스 트랜지스터(WL_PT1)가 전달하는 독출 전압에 의해 독출될 수 있다.
블록 1 또는 블록 3이 선택되어 데이터가 독출되는 경우(즉, 제2 케이스(case 2)), 제1 패스 트랜지스터 그룹(PTRG1)의 제1 웰 영역에는 0V의 전압이 인가되고, 제2 패스 트랜지스터 그룹(PTRG2)의 제2 웰 영역에는 제2 음성 전압이 인가될 수 있다. 따라서 제2 블록의 메모리 셀에 저장된 데이터는 제2 워드 라인 패스 트랜지스터(WL_PT2)가 전달하는 독출 전압에 의해 독출될 수 있다.
도 8 및 도 9는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 3차원 반도체 메모리 장치를 개략적으로 나타낸 블록도들이다. 이 실시예에 따른 3차원 반도체 메모리 장치는 도 4 및 도 5에서 설명된 3차원 반도체 메모리 장치의 변형예일 수 있다. 이하 실시예들간의 중복되는 설명은 생략하기로 한다.
도 8 및 도 9를 참조하면, 제어부 내 제1 X 디코더(XDEC1)는 복수의 좌측 동작 라인(LOL)을 포함할 수 있다. 좌측 동작 라인(LOL)은 블록의 제1 방향에서 제1 패스 트랜지스터 그룹(PTRG1)의 트랜지스터들의 게이트와 연결될 수 있다. 여기에서 쓰이는 '좌측'이라는 용어는 도 8 및 도 9에 나타난 제1 방향의 일 예(즉, 좌측)를 의미할 뿐 본 발명의 방향을 실제로 한정하기 위한 의도는 아님에 유의한다.
복수의 좌측 동작 라인(LOL)은 제1 좌측 동작 라인(LOL1) 및 제2 좌측 동작 라인(LOL2)을 포함할 수 있다. 제1 좌측 동작 라인(LOL1)은, 제1 블록(예를 들어, 블록 0 및 블록 2)의 선택 라인(예를 들어, 소스 선택 라인 및 그라운드 선택 라인)과 연결된 제1 선택 라인 패스 트랜지스터(SL_PT1a)의 게이트 및 제1 블록의 워드 라인과 연결된 제1 워드 라인 패스 트랜지스터(WL_PT1a)의 게이트들과 연결될 수 있다. 제2 좌측 동작 라인(LOL2)은, 제2 블록(예를 들어, 블록 1 및 블록 3)의 선택 라인(예를 들어, 소스 선택 라인 및 그라운드 선택 라인)과 연결된 제1 선택 라인 패스 트랜지스터(SL_PT1b)의 게이트들 및 제2 블록의 워드 라인과 연결된 제1 워드 라인 패스 트랜지스터(WL_PT1b)의 게이트들과 연결될 수 있다.
제어부 내 제2 X 디코더(XDEC2)는 복수의 우측 동작 라인(ROL)을 포함할 수 있다. 우측 동작 라인(ROL)은 블록의 제2 방향에서 제2 패스 트랜지스터 그룹(PTRG2)의 트랜지스터들의 게이트와 연결될 수 있다. 복수의 우측 동작 라인(ROL)은 제1 우측 동작 라인(ROL1) 및 제2 우측 동작 라인(ROL2)을 포함할 수 있다. 제1 우측 동작 라인(ROL1)은, 상기 제1 블록의 선택 라인과 연결된 제2 선택 라인 패스 트랜지스터(SL_PT2a)의 게이트 및 상기 제1 블록의 워드 라인과 연결된 제2 워드 라인 패스 트랜지스터(WL_PT2a)의 게이트들과 연결될 수 있다. 제2 좌측 동작 라인(LOL2)은, 상기 제2 블록의 선택 라인과 연결된 제2 선택 라인 패스 트랜지스터(SL_PT2b)의 게이트들 및 상기 제2 블록의 워드 라인과 연결된 제2 워드 라인 패스 트랜지스터(WL_PT2b)의 게이트들과 연결될 수 있다.
이 경우 제어부는, 제1 블록이 선택된 경우 제1 좌측 동작 라인(LOL1) 및 제1 우측 동작 라인(ROL1)에 동작 전압을 인가하고, 제2 블록이 선택된 경우 제2 좌측 동작 라인(LOL2) 및 제2 우측 동작 라인(ROL2)에 동작 전압(즉, VPP 전압)을 인가할 수 있다. 이러한 제어부의 동작은 다음 표와 같이 설명될 수 있다.
선택된 블록 제1 좌측
동작 라인(V)		 제1 우측
동작 라인(V)		 제2 좌측
동작 라인(V)		 제2 우측
동작 라인(V)
Block 0, Block 1 ON, VPP1 = VPP OFF, VPP2 = 0 ON, VPP1 = VPP OFF, VPP2 = 0
Block 2, Block 3 OFF, VPP1 = 0 ON, VPP2 = VPP OFF, VPP1 = 0 ON, VPP2 = VPP
상기 동작 전압(즉, VPP 전압)은 패스 트랜지스터들(즉, (소스/그라운드) 선택 라인 패스 트랜지스터(SL_PT1, SL_PT2) 및 워드 라인 패스 트랜지스터(WL_PT1, WL_PT2))을 구동하기 위한 전압일 수 있다. 상기 패스 트랜지스터들의 양방향 구동을 위해서는 안정적인 동작 전압을 인가되어야 하며, 따라서 동작 전압 펌프(즉 VPP pump)의 크기를 늘려야 하는 VPP 로딩 문제가 발생한다. 그러나 본 실시예에 따르면, 제어부가 선택된 블록에 할당된 동작 라인에만 VPP 전압을 인가하므로, 상기 VPP 로딩 문제가 개선될 수 있다.
도 10 및 도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 3차원 반도체 메모리 장치를 개략적으로 나타낸 블록도들이다.
도 10을 참조하면, 도 4 및 도 5에서 나타난 바와 같이 제1 웰 영역을 공유하는 제1 패스 트랜지스터 그룹(PTRG1)은 독출 동작에서 음성 전압의 웰 바이어스를 인가 받을 수 있고, 제2 웰 영역을 공유하는 제2 패스 트랜지스터 그룹(PTRG2)은 독출 동작에서 0V의 웰 바이어스를 인가 받을 수 있다. 또한, 도 9 및 도 10에서 나타난 바와 같이, 복수의 좌측 동작 라인(LOL) 및 복수의 우측 동작 라인(ROL)이 제공되므로, 제1 패스 트랜지스터 그룹(PTRG1) 및 제2 패스 트랜지스터 그룹(PTRG2) 내 트랜지스터들의 게이트는 선택된 블록에 따라 동작 전압을 선택적으로 인가 받을 수 있다.
도 11을 참조하면, 도 5 및 도 6에서 나타난 바와 같이 제1 웰 영역을 공유하는 제1 패스 트랜지스터 그룹(PTRG1)은 독출 동작에서 제1 음성 전압의 웰 바이어스를 인가 받을 수 있고, 제2 웰 영역을 공유하는 제2 패스 트랜지스터 그룹(PTRG2)은 독출 동작에서 제2 음성 전압의 웰 바이어스를 인가 받을 수 있다. 또한, 도 9 및 도 10에서 나타난 바와 같이, 복수의 좌측 동작 라인(LOL) 및 복수의 우측 동작 라인(ROL)이 제공되므로, 제1 패스 트랜지스터 그룹(PTRG1) 및 제2 패스 트랜지스터 그룹(PTRG2) 내 트랜지스터들의 게이트는 선택된 블록에 따라 동작 전압을 선택적으로 인가 받을 수 있다.
도 12는 본 발명의 실시예에 따른 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 버스(BUS)에 전기적으로 연결된 프로세서(CPU), 사용자 인터페이스(UI) 및 반도체 메모리 시스템(MSYS)을 구비한다. 반도체 메모리 시스템(MSYS)은 메모리 컨트롤러(Ctrl) 및 메모리 장치(MEM)를 포함한다. 메모리 장치(MEM)에는 프로세서(CPU)에 의해서 처리된 또는 처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가, 메모리 컨트롤러(Ctrl)를 통해, 저장될 것이다. 도 14의 반도체 메모리 시스템(MSYS)에 포함되는 메모리 장치(MEM)는 도 1 등에 도시된 3차원 반도체 메모리 장치를 포함할 수 있다. 따라서, 도 14의 컴퓨팅 시스템 장치(CSYS)의 동작 속도가 메모리 장치(MEM)에 의해 개선될 수 있다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 파워 공급 장치(PS)를 더 구비할 수 있다. 또한, 메모리 장치(MEM)가 도 1 등에 도시된 3차원 반도체 메모리 장치를 포함하는 플래시 메모리 장치일 경우, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 휘발성 메모리 장치(예를 들어, RAM)을 더 구비할 수 있다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
도 13은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 메모리 카드(MCRD)는, 메모리 컨트롤러(Ctrl) 및 메모리 장치(MEM)를 구비한다. 메모리 컨트롤러(Ctrl)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트(미도시)의 요청에 응답하여 메모리 장치(MEM)로의 데이터 기입 또는 메모리 장치(MEM)로부터의 데이터 독출을 제어한다. 또한, 메모리 컨트롤러(Ctrl)는 도 13의 메모리 장치(MEM)가 플래시 메모리 장치인 경우, 메모리 장치(MEM)에 대한 소거 동작을 제어한다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(Ctrl)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들(미도시), 및 램(RAM) 등을 구비할 수 있다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 장치(MEM)는 도 1 등에 도시된 3차원 반도체 메모리 장치일 수 있다.
도 13의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 14는 본 발명의 실시예에 따른 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 나타내는 도면이다.
도 14를 참조하면, 본 발명의 실시예에 따른 SSD는 SSD 컨트롤러(SCTL) 및 메모리 장치(MEM)를 포함한다. SSD 컨트롤러(SCTL)는 버스(BUS)로 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(Ctrl)를 구비할 수 있다. 프로세서(PROS)는 호스트(미도시)의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(Ctrl)가 메모리 장치(MEM)와 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 SSD의 프로세서(PROS) 및 메모리 컨트롤러(Ctrl)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.
호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 메모리 장치(MEM)로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 메모리 장치(MEM)로 전송하고자 하거나, 메모리 장치(MEM)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다. 본 발명의 실시예에 따른 SSD에 구비되는 메모리 장치(MEM)는 도 1 등에 도시된 3차원 반도체 메모리 장치일 수 있다.
도 15는 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 15을 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 이때, 도 15의 SSD는 도 14의 SSD일 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 적어도 하나의 선택 트랜지스터 및 적어도 하나의 메모리 셀을 포함하는 메모리 셀 스트링을 적어도 하나 구비하는 3차원 반도체 메모리 장치에 있어서,
    상기 선택 트랜지스터와 연결된 제1 선택 라인 패스 트랜지스터 및 상기 메모리 셀과 연결된 제1 워드 라인 패스 트랜지스터를 포함하며, 제1 웰 영역을 공유하는 제1 트랜지스터 그룹; 상기 선택 트랜지스터와 연결된 제2 선택 라인 패스 트랜지스터를 포함하며, 제2 웰 영역을 공유하는 제2 트랜지스터 그룹; 및
    상기 제1 트랜지스터 그룹 및 상기 제2 트랜지스터 그룹을 제어하는 제어부를 포함하고,
    상기 제어부는, 독출 동작에서, 상기 제1 웰 영역에 음성의(negative) 제1 전압을 인가하고, 상기 제2 웰 영역에 상기 제1 전압보다 큰 제2 전압을 인가하며,
    상기 선택 트랜지스터는 상기 제1 선택 라인 패스 트랜지스터 및 상기 제2 선택 라인 패스 트랜지스터가 전달하는 구동 전압에 의해 턴 온 또는 턴 오프되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀에 저장된 데이터의 산포가 음의 값의 문턱 전압을 가지는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 전압은 0V인 것을 특징으로 하는 3차원 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 메모리 셀에 프로그램된 데이터는 상기 제1 트랜지스터 그룹에 의해 독출되며, 상기 제2 트랜지스터 그룹에 의해서 독출되지 않는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 셀에 저장된 데이터는 상기 제1 워드 라인 패스 트랜지스터가 전달하는 독출 전압에 의해 독출되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  6. 삭제
  7. 적어도 하나의 선택 트랜지스터 및 적어도 하나의 메모리 셀을 포함하는 복수의 메모리 셀 스트링으로 구성된 블록을 적어도 하나 구비하는 3차원 반도체 메모리 장치에 있어서,
    상기 선택 트랜지스터와 연결된 제1 선택 라인 패스 트랜지스터 및 상기 메모리 셀과 연결된 제1 워드 라인 패스 트랜지스터를 포함하며, 제1 웰 영역을 공유하는 제1 트랜지스터 그룹; 상기 선택 트랜지스터와 연결된 제2 선택 라인 패스 트랜지스터를 포함하며, 제2 웰 영역을 공유하는 제2 트랜지스터 그룹; 및
    상기 제1 트랜지스터 그룹 및 상기 제2 트랜지스터 그룹을 제어하는 제어부를 포함하고,
    상기 제어부는, 독출 동작에서, 상기 제1 웰 영역에 음성 전압(negative voltage)을 인가하고, 상기 제2 웰 영역에 0V의 전압을 인가하며,
    상기 선택 트랜지스터는 상기 제1 선택 라인 패스 트랜지스터 및 상기 제2 선택 라인 패스 트랜지스터에 의해 양방향으로 구동되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 메모리 셀은 상기 제1 워드 라인 패스 트랜지스터에 의해 단방향으로 구동되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 블록은 제1 블록 및 제2 블록을 포함하고,
    상기 제2 트랜지스터 그룹은 상기 메모리 셀과 연결된 제2 워드 라인 패스 트랜지스터를 더 포함하며,
    상기 제1 트랜지스터 그룹의 상기 제1 워드 라인 패스 트랜지스터는 상기 제1 블록의 제1 메모리 셀과 연결되고,
    상기 제2 트랜지스터 그룹의 상기 제2 워드 라인 패스 트랜지스터는 상기 제2 블록의 제2 메모리 셀과 연결되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 메모리 셀에 저장된 데이터는 상기 제1 워드 라인 패스 트랜지스터가 전달하는 독출 전압에 의해 독출되고,
    상기 제2 메모리 셀에 저장된 데이터는 상기 제2 워드 라인 패스 트랜지스터가 전달하는 독출 전압에 의해 독출되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
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