KR101934905B1

KR101934905B1 - 불휘발성 메모리 장치의 동작 방법

Info

Publication number: KR101934905B1
Application number: KR1020120022344A
Authority: KR
Inventors: 최병인; 장재훈; 김기현; 심선일; 이운경
Original assignee: 삼성전자주식회사
Priority date: 2012-03-05
Filing date: 2012-03-05
Publication date: 2019-01-04
Also published as: KR20130101307A

Abstract

본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계, 접지 선택 트랜지스터들에 연결된 접지 선택 라인들과 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들을 플로팅하는 단계, 메모리 셀들과 접지 선택 트랜지스터들 사이에 제공되는 적어도 하나의 하부 더미 메모리 셀들에 연결되는 적어도 하나의 하부 더미 워드 라인에 접지 전압을 인가하는 단계, 기판에 소거 전압을 인가하는 단계, 그리고 소거 전압이 인가된 후에 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함한다.

Description

불휘발성 메모리 장치의 동작 방법{OPERATING METHOD OF NONVOLATILE MEMRORY DEVICE}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치의 동작 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 동작 방법을 제공하는 데에 있다.

기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계; 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인들과 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들을 플로팅하는 단계; 상기 복수의 셀 스트링들의 메모리 셀들과 접지 선택 트랜지스터들 사이에 제공되는 적어도 하나의 하부 더미 메모리 셀들에 연결되는 적어도 하나의 하부 더미 워드 라인에 접지 전압을 인가하는 단계; 상기 기판에 소거 전압을 인가하는 단계; 그리고 상기 소거 전압이 인가된 후에 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함한다.

실시 예로서, 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계는, 상기 기판의 전압이 기준 전압에 도달할 때, 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함한다.

실시 예로서, 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계는, 상기 기판에 상기 소거 전압이 인가된 후 특정 시간이 경과한 후에, 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함한다.

실시 예로서, 프로그램이 수행될 때, 상기 접지 선택 라인에 턴-오프 전압이 인가되고, 상기 적어도 하나의 하부 더미 워드 라인에 패스 전압이 인가된다.

실시 예로서, 상기 복수의 셀 스트링들의 메모리 셀들과 스트링 선택 트랜지스터들 사이에 제공되는 적어도 하나의 상부 더미 메모리 셀들에 연결되는 적어도 하나의 상부 더미 워드 라인에 접지 전압을 인가하는 단계; 그리고 상기 기판에 상기 소거 전압이 인가된 후에 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계를 더 포함한다.

실시 예로서, 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계는, 상기 기판의 전압이 기준 전압에 도달할 때, 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계를 포함한다.

실시 예로서, 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계는, 상기 기판에 상기 소거 전압이 인가된 후 특정 시간이 경과한 후에, 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계를 포함한다.

실시 예로서, 상기 복수의 셀 스트링들 각각의 접지 선택 트랜지스터, 적어도 하나의 하부 더미 메모리 셀, 메모리 셀들, 적어도 하나의 상부 더미 메모리 셀, 그리고 스트링 선택 트랜지스터는 상기 기판 위에서 상기 기판과 수직한 방향으로 순차적으로 적층된다.

기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계; 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인들과 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 접지 전압을 인가하는 단계; 상기 복수의 셀 스트링들의 메모리 셀들과 접지 선택 트랜지스터들 사이에 제공되는 적어도 하나의 하부 더미 메모리 셀들에 연결되는 적어도 하나의 하부 더미 워드 라인에 접지 전압을 인가하는 단계; 상기 기판에 소거 전압을 인가하는 단계; 그리고 상기 소거 전압이 인가된 후에 상기 적어도 하나의 하부 더미 워드 라인, 접지 선택 라인 및 스트링 선택 라인을 플로팅하는 단계를 포함한다.

실시 예로서, 상기 적어도 하나의 하부 더미 워드 라인, 접지 선택 라인 및 스트링 선택 라인을 플로팅하는 단계는, 상기 기판의 전압이 기준 전압에 도달할 때, 상기 적어도 하나의 하부 더미 워드 라인, 접지 선택 라인 및 스트링 선택 라인을 플로팅하는 단계를 포함한다.

실시 예로서, 상기 적어도 하나의 하부 더미 워드 라인, 접지 선택 라인 및 스트링 선택 라인을 플로팅하는 단계는, 상기 기판에 상기 소거 전압이 인가된 후 특정 시간이 경과한 후에, 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함한다.

실시 예로서, 프로그램이 수행될 때, 상기 적어도 하나의 접지 선택 라인에 턴-오프 전압이 인가되고, 상기 적어도 하나의 하부 더미 워드 라인에 패스 전압이 인가된다.

본 발명의 실시 예들에 따르면, 메모리 셀들과 더미 메모리 셀들의 전위차에 의해 전자들이 절연막에 포획되는 것이 방지된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 동작 방법이 제공된다.

도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 1 예에 따른 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 1 예를 보여준다.
도 5는 도 4의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 1 예를 보여준다.
도 6은 도 5의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 7은 도 3의 평면도의 일 부분의 제 1 예에 따른 등가 회로를 보여준다.
도 8은 본 발명의 제 1 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 9는 소거 시에 메모리 셀 어레이에 인가되는 전압 조건들을 보여주는 테이블이다.
도 10은 도 9의 전압 조건들에 따른 메모리 셀 어레이의 전압 변화들을 보여주는 타이밍도이다.
도 11은 본 발명의 제 2 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 12는 소거 시에 메모리 셀 어레이에 인가되는 전압 조건들을 보여주는 테이블이다.
도 13은 도 12의 전압 조건들에 따른 메모리 셀 어레이의 전압 변화들을 보여주는 타이밍도이다.
도 14는 프로그램이 수행될 때, 메모리 셀 어레이에 인가되는 전압 조건들을 보여주는 테이블이다.
도 15는 도 3의 평면도의 일 부분의 제 2 예에 따른 등가 회로를 보여주는 회로도이다.
도 16은 도 3의 평면도의 일 부분의 제 3 예에 따른 등가 회로를 보여주는 회로도이다.
도 17은 도 3의 평면도의 일 부분의 제 4 예에 따른 등가 회로를 보여주는 회로도이다.
도 18은 도 3의 평면도의 일 부분의 제 5 예에 따른 등가 회로를 보여주는 회로도이다.
도 19는 도 3의 평면도의 일 부분의 제 6 예에 따른 등가 회로를 보여주는 회로도이다.
도 20은 도 3의 평면도의 일 부분의 제 7 예에 따른 등가 회로를 보여주는 회로도이다.
도 21은 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 2 예를 보여준다.
도 22는 도 3의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 2 예를 보여준다.
도 23은 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 3 예를 보여준다.
도 24는 도 3의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 3 예를 보여준다.
도 25는 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 4 예를 보여준다.
도 26은 도 3의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 4 예를 보여준다.
도 27은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 2 예에 따른 평면도이다.
도 28은 도 43의 ⅩⅩⅧ-ⅩⅩⅧ' 선에 따른 사시단면도를 보여준다.
도 29는 도 27의 ⅩⅩⅧ-ⅩⅩⅧ' 선에 따른 단면도를 보여준다.
도 30은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 3 예에 따른 평면도이다.
도 31은 도 46의 ⅩⅩⅩⅠ-ⅩⅩⅩⅠ' 선에 따른 사시단면도를 보여준다.
도 32는 도 30의 ⅩⅩⅩⅠ-ⅩⅩⅩⅠ' 선에 따른 단면도를 보여준다.
도 33은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 4 예에 따른 평면도이다.
도 34는 도 33의 ⅩⅩⅩⅣ-ⅩⅩⅩⅣ' 선에 따른 사시단면도를 보여준다.
도 35는 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 5 예에 따른 사시도이다.
도 36은 도 35의 메모리 블록의 ⅩⅩⅩⅥ-ⅩⅩⅩⅥ' 선에 따른 단면도이다.
도 37은 도 35 및 도 36을 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 38은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 39는 본 발명의 제 3 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 40은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 41은 도 43의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 42는 본 발명의 실시 예에 따른 메모리 카드를 보여준다.
도 43은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여준다.
도 44는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

'선택된 비트 라인' 또는 '선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 금지 또는 읽기 금지의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다.

'선택된 스트링 선택 라인'은 복수의 스트링 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 스트링 선택 라인을 가리킨다. '비선택된 스트링 선택 라인' 또는 '비선택된 스트링 선택 라인들'은 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인을 제외한 나머지 스트링 선택 라인 또는 나머지 스트링 선택 라인들을 가리킨다. '선택된 스트링 선택 트랜지스터들'은 선택된 스트링 선택 라인에 연결된 스트링 선택 트랜지스터들을 가리킨다. '비선택된 스트링 선택 트랜지스터들'은 비선택된 스트링 선택 라인 또는 비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들을 가리킨다.

'선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 접지 선택 라인을 가리킨다. '비선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 선택된 접지 선택 라인을 제외한 나머지 접지 선택 라인 또는 나머지 접지 선택 라인들을 가리킨다. '선택된 접지 선택 트랜지스터들'은 선택된 접지 선택 라인에 연결된 접지 선택 트랜지스터들을 가리킨다. '비선택된 접지 선택 트랜지스터들'은 비선택된 접지 선택 라인 또는 비선택된 접지 선택 라인들에 연결된 접지 선택 트랜지스터들을 가리킨다.

'선택된 워드 라인'은 복수의 워드 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드 라인을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 복수의 워드 라인들 중 선택된 워드 라인을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.

'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램 또는 읽기의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.

예시적으로, 낸드 플래시 메모리를 참조하여 본 발명의 실시 예들이 설명될 수 있다. 그러나, 본 발명의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들에 적용될 수 있다.

도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직 및 전압 생성기(140), 그리고 전압 검출기(150)를 포함한다.

메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예를 들면, 열 방향으로 배열되는 메모리 셀들은 복수의 셀 그룹들(예를 들면, 스트링)을 형성할 것이다. 그리고, 복수의 셀 그룹들이 비트 라인들(BL)에 각각 연결될 것이다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성된다.

어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직 및 전압 생성기(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 워드 라인들(WL)을 선택한다. 어드레스 디코더(120)는 제어 로직 및 전압 생성기(140)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 워드 라인들에 각각 전달할 수 있다.

어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함한다.

읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(Data)를 교환한다. 읽기 및 쓰기 회로(130)는 제어 로직 및 전압 생성기(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.

예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행하도록 구성된다.

예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다.

제어 로직 및 전압 생성기(140)는 어드레스 디코더(120)와 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직 및 전압 생성기(140)는 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직 및 전압 생성기(140)는 불휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 제어 로직 및 전압 생성기(140)는 외부로부터 전달되는 제어 신호(CTRL) 및 커맨드(CMD)에 응답하여 동작한다.

전압 검출기(150)는 메모리 셀 어레이(110)의 전압, 더 상세하게는 메모리 셀 어레이(110)가 형성되는 기판의 전압을 검출하도록 구성된다. 메모리 셀 어레이(110)의 기판의 전압이 기준 전압에 도달하면, 전압 검출기(150)는 검출 신호(DET)를 출력할 수 있다. 검출 신호(DET)에 응답하여, 제어 로직 및 전압 생성기(140)는 불휘발성 메모리 장치(100)의 소거 동작을 제어하도록 구성된다.

도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들(미도시)을 포함할 수 있다. 복수의 셀 스트링들(미도시)은 제 1 및 제 3 방향들을 따라 서로 이격될 수 있다.

하나의 메모리 블록의 셀 스트링들(미도시)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 하나의 접지 선택 라인 또는 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(미도시)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들(미도시)은 복수의 비트 라인들(BL)을 공유할 수 있다. 예를 들어, 복수의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 메모리 블록들(BLK1~BLKz)에서 공유될 수 있다.

메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코딩부(120)에 의해 선택될 수 있다. 예를 들면, 어드레스 디코딩부(120)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록을 선택하도록 구성된다. 프로그램, 읽기, 그리고 소거는 선택된 메모리 블록에서 수행된다. 메모리 블록들(BLK1~BLKz)은 도 3 내지 도 6을 참조하여 더 상세하게 설명된다.

도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 제 1 예에 따른 평면도이다. 도 4는 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 1 예를 보여준다. 도 5는 도 4의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 1 예를 보여준다.

도 3 내지 도 5를 참조하면, 제 1 내지 제 3 방향들을 따라 신장된 3차원 구조물들이 제공된다.

기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.

기판(111) 상에, 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공된다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인을 구성할 수 있다.

복수의 공통 소스 영역들(CSR)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 복수의 공통 소스 영역들(CSR)은 N 도전형을 가질 수 있다. 이하에서, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 가정한다. 그러나, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 한정되지 않는다.

복수의 공통 소스 영역들(CSR) 중 인접한 두 개의 공통 소스 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 3 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 3 방향을 따라 서로 이격될 수 있다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 반도체 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.

인접한 두 개의 공통 소스 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다.

예시적으로, 인접한 두 개의 공통 소스 영역들 사이에서, 필라들은 제 1 방향을 따라 서로 이격될 수 있다. 필라들은 제 1 방향을 따라 한 줄로 배치될 수 있다.

예시적으로, 복수의 필라들(PL)은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(PL)은 채널막들(114) 및 채널막들(114) 내부의 내부 물질들(115)을 포함할 수 있다.

채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.

내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.

인접한 두 개의 공통 소스 영역들 사이에서, 절연 물질들(112, 112a) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(116)이 제공된다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.

인접한 두 개의 공통 소스 영역들 사이에서 그리고 절연 물질들(112, 112a) 사이에서, 정보 저장막들(116)의 노출된 표면들에 도전 물질들(CM1~CM8)이 제공된다. 도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장될 수 있다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1~CM8)은 워드 라인 컷들(WL cut)에 의해 분리될 수 있다. 워드 라인 컷들(WL Cut)은 공통 소스 영역들(CSR)을 노출할 수 있다. 워드 라인 컷들(WL cut)은 제 1 방향을 따라 신장될 수 있다.

예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.

예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(116)은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(116)은 제거될 수 있다.

복수의 필라들(PL) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(PL)의 채널막들(114)의 상부들로 확장될 수 있다.

드레인들(320) 상에, 제 2 방향으로 신장되고, 제 1 방향을 따라 서로 이격된 비트 라인들(BL)이 제공된다. 비트 라인들(BL)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘과 같은 비금속성 도전 물질들을 포함할 수 있다.

도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라 제 1 내지 제 8 높이를 가질 수 있다.

복수의 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다. 복수의 필라들(PL) 각각은 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다.

기판(111) 상에서, 필라들(PL)은 행 방향 및 열 방향을 따라 제공된다. 제 8 도전 물질들(CM8)은 행들을 구성할 수 있다. 동일한 제 8 도전 물질에 연결된 필라들은 하나의 행을 구성할 수 있다. 비트 라인들(BL)은 열들을 구성할 수 있다. 동일한 비트 라인에 연결된 필라들은 하나의 열을 구성할 수 있다. 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 행 및 열 방향을 따라 배치되는 복수의 셀 스트링들을 구성한다. 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다.

도 6은 도 5의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다. 도 3 내지 도 6을 참조하면, 셀 트랜지스터들(CT)은 도전 물질들(CM1~CM8), 필라들(PL), 그리고 도전 물질들(CM1~CM8)과 필라들(PL) 사이에 제공되는 정보 저장막들(116)로 구성된다.

정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라들(PL)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.

셀 트랜지스터들(CT)에서, 필라들(PL)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(CT)의 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성된다. 즉, 채널막들(114)은 수직 바디로 동작할 수 있다. 채널막들(114)에 수직 채널들이 형성될 수 있다.

필라들(PL)에 인접한 제 1 서브 절연막들(117)은 셀 트랜지스터들(CT)의 터널링 절연막으로 동작한다. 예를 들면, 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.

제 2 서브 절연막들(118)은 셀 트랜지스터들(CT)의 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막을 포함할 수 있다.

도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 셀 트랜지스터들(CT)의 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.

예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONA (oxide-nitride-aluminium oxide) 또는 ONO (oxide-nitride-oxide)를 구성할 수 있다.

복수의 도전 물질들(CM1~CM8)은 셀 트랜지스터들(CT)의 게이트들(또는 제어 게이트들)로 동작한다.

즉, 게이트들(또는 제어 게이트들)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 구성한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.

셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들로 사용될 수 있다. 스트링 선택 트랜지스터들은 셀 스트링들과 비트 라인들 사이의 스위칭을 수행할 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들로 사용될 수 있다. 접지 선택 트랜지스터들은 셀 스트링들 및 공통 소스 영역들(CSR)로 구성되는 공통 소스 라인 사이의 스위칭을 수행할 수 있다. 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들로 사용되는 셀 트랜지스터들 사이의 셀 트랜지스터들은 메모리 셀들 및 더미 메모리 셀들로 사용될 수 있다.

도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장되어 복수의 필라들(PL)에 결합된다. 도전 물질들(CM1~CM8)은 필라들(PL)의 셀 트랜지스터들(CT)을 서로 연결하는 도전 라인들을 구성할 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인, 접지 선택 라인, 워드 라인, 또는 더미 워드 라인으로 사용될 수 있다.

스트링 선택 트랜지스터들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 스트링 선택 라인들로 사용될 수 있다. 접지 선택 트랜지스터들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 접지 선택 라인들로 사용될 수 있다. 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 워드 라인들로 사용될 수 있다. 더미 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 더미 워드 라인들로 사용될 수 있다.

예시적으로, 도 3의 평면도의 일 부분(EC)의 제 1 예에 따른 등가 회로(BLKa1)가 도 7에 도시되어 있다. 도 3 내지 도 7을 참조하면, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 제공된다. 제 1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결된다. 제 2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결된다.

공통 소스 영역들(CSR)이 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)은 도 3의 평면도의 일 부분(EC)의 네 개의 필라들에 대응한다. 네 개의 필라들은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 네 개의 셀 스트링들(CS11, CS12, CS21, CS22)을 구성한다.

예시적으로, 제 1 도전 물질들(CM1)은 정보 저장막들(116) 및 필라들(PL)과 함께 접지 선택 트랜지스터들(GST)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 접지 선택 라인(GSL)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 서로 연결되어, 공통으로 연결된 하나의 접지 선택 라인(GSL)을 구성할 수 있다.

제 2 도전 물질들(CM2)은 정보 저장막들(116) 및 필라들(PL)과 함께 제 1 더미 메모리 셀들(DMC1)을 구성할 수 있다. 제 2 도전 물질들(CM2)은 공통으로 연결된 제 1 더미 워드 라인(DWL1)을 구성할 수 있다.

제 3 내지 제 6 도전 물질들(CM3~CM6)은 정보 저장막들(116) 및 필라들(PL)과 함께 제 1 내지 제 4 메모리 셀들(MC1~MC4)을 형성할 수 있다. 제 3 내지 제 6 도전 물질들(CM3~CM6)은 제 1 내지 제 4 워드 라인들(WL1~WL4)을 구성할 수 있다.

제 3 도전 물질들(CM3)은 서로 연결되어, 공통으로 연결된 제 1 워드 라인(WL1)을 구성할 수 있다. 제 4 도전 물질들(CM4)은 서로 연결되어, 공통으로 연결된 제 2 워드 라인(WL2)을 구성할 수 있다. 제 5 도전 물질들(CM5)은 서로 연결되어, 공통으로 연결된 제 3 워드 라인(WL3)을 구성할 수 있다. 제 6 도전 물질들(CM6)은 서로 연결되어, 공통으로 연결된 제 4 워드 라인(WL4)을 구성할 수 있다.

제 7 도전 물질들(CM7)은 정보 저장막들(116) 및 필라들(PL)과 함께 제 2 더미 메모리 셀들(DMC2)을 구성할 수 있다. 제 7 도전 물질들(CM7)은 공통으로 연결된 제 2 더미 워드 라인(DWL2)을 구성할 수 있다.

제 8 도전 물질들(CM8)은 정보 저장막들(116) 및 필라들(PL)과 함께 스트링 선택 트랜지스터들(SST)을 구성할 수 있다. 제 8 도전 물질들(CM8)은 스트링 선택 라인들(SSL1, SSL2)을 구성할 수 있다.

동일한 높이의 메모리 셀들은 하나의 워드 라인(또는 더미 워드 라인)에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인(또는 더미 워드 라인)에 전압이 공급될 때, 모든 셀 스트링들(CS11, CS12, CS21, CS22)에 전압이 공급된다.

상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들(SSL1, SSL2)에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 행 단위로 선택 및 비선택될 수 있다. 예를 들면, 비선택된 스트링 선택 라인(SSL1 또는 SSL2)에 연결된 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)은 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 수 있다. 선택된 스트링 선택 라인(SSL2 또는 SSL1)에 연결된 셀 스트링들(CS21 및 CS22, 또는 CS11 및 CS12)은 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)은 열 단위로 비트 라인들(BL1, BL2)에 연결된다. 제 1 비트 라인(BL1)에 셀 스트링들(CS11, CS21)이 연결되고, 제 2 비트 라인(BL2)에 셀 스트링들(CS12, CS22)이 연결된다. 비트 라인들(BL1, BL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 열 단위로 선택 및 비선택될 수 있다.

예시적으로, 각 셀 스트링에 하나의 스트링 선택 트랜지스터(SST), 스트링 선택 트랜지스터(SST)와 인접한 하나의 더미 메모리 셀(DMC2), 하나의 접지 선택 트랜지스터(GST), 접지 선택 트랜지스터(GST)와 인접한 하나의 더미 메모리 셀(DMC1), 그리고 더미 메모리 셀들(DMC1, DMC2) 사이의 메모리 셀들(MC1~MC4)이 제공되는 것으로 도시된다. 그러나, 각 셀 스트링에 제공되는 접지 선택 트랜지스터(GST), 접지 선택 트랜지스터(GST)와 인접한 더미 메모리 셀(DMC1), 스트링 선택 트랜지스터(SST), 스트링 선택 트랜지스터(SST)와 인접한 더미 메모리 셀(DMC2), 그리고 더미 메모리 셀들(DMC1, DMC2) 사이의 메모리 셀들(MC1~MC4)의 수는 한정되지 않는다.

도 8은 본 발명의 제 1 실시 예에 따른 소거 방법을 보여주는 순서도이다. 도 1 내지 도 8을 참조하면, S110 단계에서, 소거 전압(VERS)이 기판(111)에 인가된다. 예를 들어, 제어 로직 및 전압 생성기(140)는 소거 전압(VERS)을 메모리 셀 어레이(110)의 기판(111)에 인가할 수 있다. 소거 전압(VERS)은 고전압일 수 있다.

S120 단계에서, 워드 라인 소거 전압(VWE)이 워드 라인들(WL1~WL4)에 인가된다. 예를 들어, 어드레스 디코더(120)는 워드 라인들(WL1~WL4)에 워드 라인 소거 전압(VWE)을 인가할 수 있다. 워드 라인 소거 전압(VWE)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압일 수 있다.

S130 단계에서, 더미 워드 라인들(DWL1, DWL2)에 접지 전압(VSS)이 인가된다. 예를 들어, 어드레스 디코더(120)는 더미 워드 라인들(DWL1, DWL2)에 접지 전압(VSS)을 인가할 수 있다.

S140 단계에서, 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)이 플로팅된다. 예를 들어, 어드레스 디코더(120)는 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인들을 플로팅할 수 있다.

S150 단계에서, 기판(111)의 전압이 기준 전압에 도달하는지 판별된다. 예를 들어, 전압 검출기(150)는 기판(111)의 전압이 기준 전압에 도달하는지 판별할 수 있다. 기준 전압은 소거 전압(VERS)의 1/2에 해당하는 전압 또는 그와 유사한 레벨을 갖는 전압일 수 있다. 기판(111)의 전압이 기준 전압에 도달하면, 전압 검출기(150)는 검출 신호(DET)를 출력할 수 있다.

S160 단계에서, 더미 워드 라인들(DWL1, DWL2)이 플로팅된다. 제어 로직 및 전압 생성기(140)는 검출 신호(DET)에 응답하여 더미 워드 라인들(DWL1, DWL2)을 플로팅하도록 어드레스 디코더(120)를 제어할 수 있다.

도 9는 소거 시에 메모리 셀 어레이(110)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 10은 도 9의 전압 조건들에 따른 메모리 셀 어레이(110)의 전압 변화들을 보여주는 타이밍도이다. 도 1 내지 도 10을 참조하면, 소거가 시작될 때, 스트링 선택 라인들(SSL1, SSL2)은 플로팅되고, 더미 워드 라인들(DWL1, DWL2)에 접지 전압(VSS)이 인가되고, 워드 라인들(WL1~WL4)에 워드 라인 소거 전압(VWE)이 인가되고, 접지 선택 라인(GSL)이 플로팅되고, 그리고 기판(111)에 소거 전압(VERS)이 인가된다.

기판(111)에 소거 전압(VERS)이 인가되면, 기판(111)의 전압은 접지 전압(VSS)으로부터 상승하기 시작한다. 기판(111)의 전압은 채널막들(114)로 전달된다. 이때, 커플링의 영향에 의해, 플로팅되어 있는 접지 선택 라인(GSL)과 스트링 선택 라인들(SSL1, SSL2)의 전압 또한 상승하기 시작한다.

기판(111)의 전압이 기준 전압에 도달하면, 더미 워드 라인들(DWL1, DWL2)이 플로팅된다. 이후에, 커플링의 영향에 의해, 더미 워드 라인들(DWL1, DWL2)의 전압들은 접지 전압(VSS)으로부터 상승하기 시작한다.

접지 선택 라인(GSL)의 전압은 커플링에 의해 부유 전압(VF1)까지 상승한다. 더미 워드 라인들(DWL1, DWL2)의 전압들은 커플링에 의해 각각 부유 전압들(VF2, VF3)까지 상승한다. 스트링 선택 라인들(SSL1, SSL2)의 전압은 커플링에 의해 부유 전압(VF4)까지 상승한다.

더미 워드 라인들(DWL1, DWL2)은 기판(111)에 소거 전압이 인가된 후에 플로팅된다. 따라서, 더미 워드 라인들(DWL1, DWL2)의 부유 전압들(VF2, VF3)은 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)의 부유 전압들(VF1, VF4)보다 낮을 수 있다.

소거 시에, 워드 라인들(WL1~WL4)에 저전압인 워드 라인 소거 전압(VWE)이 인가된다. 반면, 더미 워드 라인들(DWL1, DWL2), 접지 선택 라인(GSL), 그리고 스트링 선택 라인들(SSL1, SSL2)의 전압들은 커플링에 의해 고전압으로 상승한다. 워드 라인들(WL1~WL4)과 접지 선택 라인(GSL) 및 더미 워드 라인(DWL1)의 사이, 그리고 워드 라인들(WL1~WL4)과 스트링 선택 라인들(SSL1, SSL2) 및 더미 워드 라인(DWL2)의 사이에 수직 전계가 형성된다. 수직 전계가 형성되면, 채널막들(114)에 존재하는 캐리어들이 가속되어 열 전자 또는 열 정공이 생성될 수 있다.

열 전자 또는 열 정공은 절연막들(116)에 포획될 수 있다. 예를 들어, 열 전자 또는 열 정공은 절연막들(116) 중 더미 워드 라인(DWL1) 및 접지 선택 라인(GSL)에 인접한 부분들, 또는 더미 워드 라인(DWL2) 및 스트링 선택 라인들(SSL1, SSL2)에 인접한 부분들에 포획될 수 있다. 열 전자 또는 열 정공이 포획되면, 더미 메모리 셀들(DMC1, DMC1), 접지 선택 트랜지스터들(GST), 또는 스트링 선택 트랜지스터들(SST)의 문턱 전압들이 가변될 수 있다. 이는 읽기 오류 또는 프로그램 오류의 원인이 될 수 있으며, 불휘발성 메모리 장치(100)의 신뢰성의 저하를 초래한다.

본 발명의 실시 예에 따르면, 더미 워드 라인들(DWL1, DWL2)은 기판(111)에 소거 전압(VERS)이 인가되고 일정 시간이 경과한 후에 플로팅된다. 따라서, 더미 워드 라인들(DWL1, DWL2)의 전압들은 소거의 시작부터 플로팅된 때보다 낮은 전압들이 된다. 더미 워드 라인들(DWL1, DWL2)에서 발생하는 전계가 약화되므로, 채널막들(114)에서 열 전자 또는 열 정공이 발생할 확률이 감소하며, 열 전자 또는 열 정공이 절연막들(116)에 포획될 확률 또한 감소한다. 따라서, 본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 불휘발성 메모리 장치(100)가 제공된다.

예시적으로, 더미 워드 라인들(DWL1, DWL2)은 함께 제어되는 것으로 설명된다. 그러나, 더미 워드 라인들(DWL1, DWL2)은 독립적으로 제어될 수 있다. 예를 들어, 더미 워드 라인(DWL1)은 소거 전압(VERS)이 인가된 후 일정 시간이 경과한 후에 플로팅되는 반면, 더미 워드 라인(DWL2)은 소거 전압(VERS)이 인가될 때 또는 그 이전에 플로팅될 수 있다. 마찬가지로, 더미 워드 라인(DWL2)은 소거 전압(VERS)이 인가된 후 일정 시간이 경과한 후에 플로팅되는 반면, 더미 워드 라인(DWL1)은 소거 전압(VERS)이 인가될 때 또는 그 이전에 플로팅될 수 있다.

더미 워드 라인(DWL1)은 기판(111)의 전압이 제 1 기준 전압에 도달할 때 플로팅되고, 더미 워드 라인(DWL2)은 기판(111)의 전압이 제 1 기준 전압과 다른 제 2 기준 전압에 도달할 때 플로팅될 수 있다.

도 11은 본 발명의 제 2 실시 예에 따른 소거 방법을 보여주는 순서도이다. 도 1 내지 도 7, 그리고 도 10을 참조하면, S210 단계에서, 소거 전압(VERS)이 기판(111)에 인가된다. 예를 들어, 제어 로직 및 전압 생성기(140)는 소거 전압(VERS)을 메모리 셀 어레이(110)의 기판(111)에 인가할 수 있다. 소거 전압(VERS)은 고전압일 수 있다.

S220 단계에서, 워드 라인 소거 전압(VWE)이 워드 라인들(WL1~WL4)에 인가된다. 예를 들어, 어드레스 디코더(120)는 워드 라인들(WL1~WL4)에 워드 라인 소거 전압(VWE)을 인가할 수 있다. 워드 라인 소거 전압(VWE)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압일 수 있다.

S230 단계에서, 더미 워드 라인들(DWL1, DWL2)에 접지 전압(VSS)이 인가된다. 예를 들어, 어드레스 디코더(120)는 더미 워드 라인들(DWL1, DWL2)에 접지 전압(VSS)을 인가할 수 있다.

S240 단계에서, 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)에 접지 전압(VSS)이 인가된다. 예를 들어, 어드레스 디코더(120)는 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인들에 접지 전압(VSS)을 인가할 수 있다.

S250 단계에서, 기판(111)의 전압이 기준 전압에 도달하는지 판별된다. 예를 들어, 전압 검출기(150)는 기판(111)의 전압이 기준 전압에 도달하는지 판별할 수 있다. 기준 전압은 소거 전압(VERS)의 1/2에 해당하는 전압 또는 그와 유사한 레벨을 갖는 전압일 수 있다. 기판(111)의 전압이 기준 전압에 도달하면, 전압 검출기(150)는 검출 신호(DET)를 출력할 수 있다.

S250 단계에서, 더미 워드 라인들(DWL1, DWL2), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)이 플로팅된다. 제어 로직 및 전압 생성기(140)는 검출 신호(DET)에 응답하여 더미 워드 라인들(DWL1, DWL2), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)을 플로팅하도록 어드레스 디코더(120)를 제어할 수 있다.

도 12는 소거 시에 메모리 셀 어레이(110)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 13은 도 12의 전압 조건들에 따른 메모리 셀 어레이(110)의 전압 변화들을 보여주는 타이밍도이다. 도 1 내지 도 7, 그리고 도 8 내지 도 13을 참조하면, 소거가 시작될 때, 스트링 선택 라인들(SSL1, SSL2)은 플로팅되고, 더미 워드 라인들(DWL1, DWL2), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)에 접지 전압(VSS)이 인가되고, 워드 라인들(WL1~WL4)에 워드 라인 소거 전압(VWE)이 인가되고, 그리고 기판(111)에 소거 전압(VERS)이 인가된다.

기판(111)에 소거 전압(VERS)이 인가되면, 기판(111)의 전압은 접지 전압(VSS)으로부터 상승하기 시작한다. 기판(111)의 전압은 채널막들(114)로 전달된다.

기판(111)의 전압이 기준 전압에 도달하면, 더미 워드 라인들(DWL1, DWL2), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)이 플로팅된다. 이후에, 커플링의 영향에 의해, 더미 워드 라인들(DWL1, DWL2), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)의 전압들은 접지 전압(VSS)으로부터 상승하기 시작한다.

접지 선택 라인(GSL)의 전압은 커플링에 의해 부유 전압(VF5)까지 상승한다. 더미 워드 라인들(DWL1, DWL2)의 전압들은 커플링에 의해 각각 부유 전압들(VF6, VF7)까지 상승한다. 스트링 선택 라인들(SSL1, SSL2)의 전압은 커플링에 의해 부유 전압(VF8)까지 상승한다.

더미 워드 라인들(DWL1, DWL2), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)은 기판(111)에 소거 전압이 인가된 후에 플로팅된다. 따라서, 더미 워드 라인들(DWL1, DWL2), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)의 부유 전압들(VF2, VF3)은 소거의 시작부터 플로팅된 때의 부유 전압들보다 낮을 수 있다.

본 발명의 실시 예에 따르면, 더미 워드 라인들(DWL1, DWL2), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)은 기판(111)에 소거 전압(VERS)이 인가되고 일정 시간이 경과한 후에 플로팅된다. 따라서, 더미 워드 라인들(DWL1, DWL2), 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)의 전압들은 소거의 시작부터 플로팅된 때보다 낮은 전압들이 된다. 더미 워드 라인들(DWL1, DWL2)에서 발생하는 전계가 약화되므로, 채널막들(114)에서 열 전자 또는 열 정공이 발생할 확률이 감소하며, 열 전자 또는 열 정공이 절연막들(116)에 포획될 확률 또한 감소한다.

또한, 본 발명의 실시 예에 따르면, 기판(111)의 전압이 전달되어 채널막들(114)의 전압들이 상승할 때까지, 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)이 접지 전압으로 유지된다. 따라서, 접지 선택 라인(GSL) 또는 스트링 선택 라인들(SSL1, SSL2)이 턴-온 되어 기판(111)의 전압이 채널막들(114)로 전달되지 않는 현상이 방지될 수 있다.

따라서, 본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 불휘발성 메모리 장치(100)가 제공된다.

예시적으로, 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인들(GSL)은 함께 제어되는 것으로 설명된다. 그러나, 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인들(GSL)은 독립적으로 제어될 수 있다. 예를 들어, 접지 선택 라인들(GSL)은 소거 전압(VERS)이 인가된 후 일정 시간이 경과한 후에 플로팅되는 반면, 스트링 선택 라인들(SSL1, SSL2)은 소거 전압(VERS)이 인가될 때 또는 그 이전에 플로팅될 수 있다. 마찬가지로, 스트링 선택 라인들(SSL1, SSL2)은 소거 전압(VERS)이 인가된 후 일정 시간이 경과한 후에 플로팅되는 반면, 접지 선택 라인들(GSL)은 소거 전압(VERS)이 인가될 때 또는 그 이전에 플로팅될 수 있다.

예시적으로, 더미 워드 라인들(DWL1, DWL2)과 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)은 함께 제어되는 것으로 설명된다. 그러나, 더미 워드 라인들(DWL1, DWL2)과 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)은 독립적으로 제어될 수 있다.

더미 워드 라인(DWL1)과 접지 선택 라인(GSL)은 기판(111)에 소거 전압(VERS)이 인가된 후 일정 시간이 경과한 후에 플로팅되고, 더미 워드 라인(DWL2)과 스트링 선택 라인들(SSL1, SSL2)은 기판(111)에 소거 전압(VERS)이 인가될 때 또는 그 이전에 플로팅될 수 있다. 마찬가지로, 더미 워드 라인(DWL2)과 스트링 선택 라인들(SSL1, SSL2)은 기판(111)에 소거 전압(VERS)이 인가된 후 일정 시간이 경과한 후에 플로팅되고, 더미 워드 라인(DWL1)과 접지 선택 라인(GSL)은 기판(111)에 소거 전압(VERS)이 인가될 때 또는 그 이전에 플로팅될 수 있다.

더미 워드 라인(DWL1)과 접지 선택 라인(GSL)은 기판(111)의 전압이 제 1 기준 전압에 도달할 때 플로팅되고, 더미 워드 라인(DWL2)과 스트링 선택 라인들(SSL1, SSL2)은 기판(111)의 전압이 제 1 기준 전압과 다른 제 2 기준 전압에 도달할 때 플로팅될 수 있다.

더미 워드 라인들(DWL1, DWL2), 접지 선택 라인(GSL), 그리고 스트링 선택 라인들(SSL1, SSL2)은 기판(111)의 전압이 서로 다른 기준 전압들에 도달할 때 각각 플로팅될 수 있다.

도 14는 프로그램이 수행될 때, 메모리 셀 어레이(110)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 1 내지 도 7, 그리고 도 14를 참조하면, 프로그램이 수행될 때, 선택된 스트링 선택 라인에 전원 전압(VCC)이 인가되고, 비선택된 스트링 선택 라인에 접지 전압(VSS)이 인가된다.

더미 워드 라인들(DWL1, DWL2)에 각각 더미 패스 전압(VPASSD)이 인가된다. 더미 패스 전압(VPASSD)은 고전압일 수 있다.

선택된 워드 라인에 패스 전압(VPASS)이 인가된 후 프로그램 전압(VPGM)이 인가된다. 비선택된 워드 라인에 패스 전압(VPASS)이 인가된다.

접지 선택 라인(GSL)에 접지 전압(VSS)이 인가된다.

즉, 더미 워드 라인들(DWL1, DWL2)과 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)은 프로그램 시에 인가되는 전압들에 의해 구분될 수 있다. 프로그램 시에, 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)에 접지 전압(VSS) 또는 전원 전압(VCC)과 같은 저전압이 인가된다. 반면, 프로그램 시에, 더미 워드 라인들(DWL1, DWL2)에 고전압인 더미 패스 전압(VPASSD)이 인가된다. 고전압은 불휘발성 메모리 장치(100)에 공급된 전원 전압(VCC)이 펌핑되어 생성된, 전원 전압(VCC)보다 높은 전압일 수 있다.

도 15는 도 3의 평면도의 일 부분(EC)의 제 2 예에 따른 등가 회로(BLKa2)를 보여주는 회로도이다. 도 7의 등가 회로(BLKa1)와 비교하면, 각 셀 스트링에 측면 트랜지스터들(LTR)이 추가적으로 제공된다.

도 3 내지 도 6, 그리고 도 15를 참조하면, 각 셀 스트링에서, 측면 트랜지스터들(LTR)은 접지 선택 트랜지스터들(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터들(LTR)의 게이트들(또는 제어 게이트들)은 접지 선택 트랜지스터들(GST)의 게이트들(또는 제어 게이트들)과 함께 접지 선택 라인(GSL)에 연결된다.

채널막들(114)은 제 1 도전 물질들(CM1)의 수직 바디로 동작한다. 즉, 제 1 도전 물질들(CM1)은 채널막들(114)과 함께 수직 트랜지스터를 구성한다. 제 1 도전 물질들(CM1)은 채널막들(114)과 함께 기판(111)에 수직한 접지 선택 트랜지스터들(GST)을 구성할 수 있다.

기판(111)과 제 1 도전 물질들(CM1)의 사이에 정보 저장막들(116)이 제공된다. 기판(111)은 제 1 도전 물질들(CM1)의 수평 바디로 동작할 수 있다. 즉, 제 1 도전 물질들(CM1)은 기판(111)과 함께 수평 트랜지스터들(LTR)을 구성할 수 있다.

제 1 도전 물질들(CM1)에 전압이 공급될 때, 제 1 도전 물질들(CM1)과 채널막들(114) 사이에 전기장이 형성된다. 형성된 전기장으로 인해, 채널막들(114)에 채널들이 형성될 수 있다. 제 1 도전 물질들(CM1)에 전압이 공급될 때, 제 1 도전 물질들(CM1)과 기판(111) 사이에 전기장이 형성된다. 형성된 전기장으로 인해, 기판(111)에 채널들이 형성된다. 기판(111)에 형성된 채널들은 공통 소스 영역들(CSR) 및 채널막들(114)과 연결될 수 있다. 즉, 접지 선택 라인(GSL)에 전압이 공급될 때 접지 선택 트랜지스터들(GST)과 수평 트랜지스터들(LTR)이 함께 턴-온 되어, 셀 스트링들(CS11, CS12, CS21, CS22)은 공통 소스 라인(CSL)에 연결될 수 있다.

도 16은 도 3의 평면도의 일 부분(EC)의 제 3 예에 따른 등가 회로(BLKa3)를 보여주는 회로도이다. 도 7에 도시된 등가 회로(BLKa1)와 비교하면, 접지 선택 트랜지스터들(GST)은 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 연결된다. 도 3 내지 도 6, 그리고 도 16을 참조하면, 제 1 도전 물질들(CM1)은 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)을 구성할 수 있다.

도 15를 참조하여 설명된 바와 같이, 등가 회로(BLKa3)에 측면 트랜지스터들(LTR)이 제공될 수 있다.

도 17은 도 3의 평면도의 일 부분(EC)의 제 4 예에 따른 등가 회로(BLKa4)를 보여주는 회로도이다. 도 3 내지 도 6, 그리고 도 17을 참조하면, 복수의 서브 블록들이 제공될 수 있다. 예시적으로, 제 3 도전 물질들(CM3)은 제 1 메모리 셀들(MC1)을 구성하며, 제 1 서브 블록으로 사용될 수 있다. 제 6 도전 물질들(CM6)은 제 2 메모리 셀들(MC2)을 구성하며, 제 2 서브 블록으로 사용될 수 있다. 제 4 및 제 5 도전 물질들(CM4, CM5)은 제 1 및 제 2 서브 블록들 사이에 제공되는 제 3 및 제 4 더미 메모리 셀들(DMC3, DMC4)을 구성할 수 있다. 제 1 및 제 2 서브 블록들은 독립적으로 프로그램되고, 읽어지고, 그리고 소거될 수 있다.

도 18은 도 3의 평면도의 일 부분(EC)의 제 5 예에 따른 등가 회로(BLKa5)를 보여주는 회로도이다. 도 3 내지 도 6, 그리고 도 18을 참조하면, 제 1 및 제 2 도전 물질들(CM1, CM2)은 각각 제 1 및 제 2 높이들을 갖는 접지 선택 트랜지스터들(GSTa, GSTb)을 형성할 수 있다. 제 7 및 제 8 도전 물질들(CM7, CM8)은 각각 제 7 및 제 8 높이들을 갖는 스트링 선택 트랜지스터들(SSTa, SSTb)을 형성할 수 있다. 제 3 내지 제 6 도전 물질들(CM3~CM6)은 제 1 내지 제 4 메모리 셀들(MC1~MC4)을 형성할 수 있다.

제 1 및 제 2 도전 물질들(CM1, CM2)은 공통으로 연결되어 하나의 접지 선택 라인(GSL)을 구성할 수 있다. 셀 스트링들(CS11, CS12, CS21, CS22)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.

셀 스트링들(CS11, CS12)은 제 7 및 제 8 도전 물질들(CM7, CM8)에 의해 각각 형성된 제 7 및 제 8 높이들을 갖는 두 개의 스트링 선택 라인들(SSL1a, SSL1b)에 연결될 수 있다. 셀 스트링들(CS21, CS22)은 제 7 및 제 8 도전 물질들(CM7, CM8)에 의해 각각 형성된 제 7 및 제 8 높이들을 갖는 두 개의 스트링 선택 라인들(SSL2a, SSL2b)에 연결될 수 있다.

적어도 세 개의 높이들에 대응하는 도전 물질들이 접지 선택 트랜지스터들을 형성할 수 있다. 적어도 세 개의 높이들에 대응하는 도전 물질들이 스트링 선택 트랜지스터들을 형성할 수 있다.

도 15를 참조하여 설명된 바와 같이, 등가 회로(BLKa5)에 측면 트랜지스터들(LTR)이 제공될 수 있다. 도 16을 참조하여 설명된 등가 회로(BLKa3)와 마찬가지로, 셀 스트링들(CS11, CS12)은 하나의 접지 선택 라인(미도시)에 연결되고, 셀 스트링들(CS21, CS22)은 다른 하나의 접지 선택 라인(미도시)에 연결될 수 있다. 도 17을 참조하여 설명된 등가 회로(BLKa4)와 마찬가지로, 메모리 셀들(MC1, MC2)은 복수의 서브 블록들을 형성할 수 있다.

도 19는 도 3의 평면도의 일 부분(EC)의 제 6 예에 따른 등가 회로(BLKa6)를 보여주는 회로도이다. 도 18에 도시된 등가 회로(BLKa5)와 비교하면, 동일한 행의 셀 스트링들에서, 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인을 공유한다. 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 제 1 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 제 2 스트링 선택 라인(SSL2)에 공통으로 연결된다.

도 20은 도 3의 평면도의 일 부분(EC)의 제 7 예에 따른 등가 회로(BLKa7)를 보여주는 회로도이다. 도 3 내지 도 6, 그리고 도 20을 참조하면, 제 3 도전 물질들(CM3)은 제 3 더미 메모리 셀들(DMC3)을 구성한다. 제 6 도전 물질들(CM6)은 제 4 더미 메모리 셀들(DMC4)을 구성한다.

도 18을 참조하여 설명된 바와 같이, 둘 이상의 높이들의 도전 물질들이 스트링 선택 트랜지스터들(SSTa, SSTb)을 구성할 수 있다. 둘 이상의 높이의 도전 물질들이 접지 선택 트랜지스터들(GSTa, GSTb)을 구성할 수 있다. 도 19를 참조하여 설명된 바와 같이, 동일한 행의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인(SSL1 또는 SSL2)에 연결될 수 있다.

도 21은 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 2 예를 보여준다. 도 22는 도 3의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 2 예를 보여준다. 도 3, 도 21, 그리고 도 22를 참조하면, 도전 물질들(CM1~CM8)과 절연 물질들(112, 112a) 및 필라들(PL)의 사이에 제 1 정보 저장막들(116a)이 제공되고, 필라들(PL)의 내측벽들에 제 2 정보 저장막들(116b)이 제공된다.

제 1 정보 저장막들(116a)은 제 3 서브 절연막들(119, 도 4 및 도 5 참조)과 같은 블로킹 절연막들을 포함할 수 있다. 제 1 정보 저장막들(116a)은 도 4 및 도 5에 도시된 정보 저장막들(116)과 동일한 위치에 형성될 수 있다. 제 2 정보 저장막들(116b)은 제 1 및 제 2 서브 절연막들(117, 118)과 같은 전하 포획막들 및 터널링 절연막들을 포함할 수 있다.

도 3, 도 21 그리고 도 22를 참조하여 설명된 메모리 블록의 등가 회로는 상술된 등가 회로들(BLKa1~BLKa7) 중 하나일 수 있다.

도 23은 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 3 예를 보여준다. 도 24는 도 3의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 3 예를 보여준다. 도 3, 도 23, 그리고 도 24를 참조하면, 기판과 수직한 방향으로 적층된 하부 필라들(PLa) 및 상부 필라들(PLb)이 제공된다.

하부 필라들(PLa)은 제 3 방향을 따라 절연막들(112, 112a)을 관통하여 기판(111)과 접촉한다. 하부 필라들(PLa)은 하부 채널막들(114a) 및 하부 내부 물질들(115a)을 포함한다. 하부 채널막들(114a)은 기판(111)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a)은 제 1 내지 제 4 도전 물질들(CM1~CM4)의 수직 바디로 동작한다. 하부 내부 물질들(115a)은 절연 물질을 포함한다.

하부 필라들(PLa) 상에 상부 필라들(PLb)이 제공된다. 상부 필라들(PLb)은 제 3 방향을 따라 절연막들(112)을 관통하여, 하부 필라들(PLa)의 상부면과 접촉한다. 상부 필라들(PLb)은 상부 채널막들(114b) 및 상부 내부 물질들(115b)을 포함한다. 상부 채널막들(114b)은 하부 채널막들(114a)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 상부 채널막들(114b)은 제 5 내지 제 8 도전 물질들(CM5~CM8)의 수직 바디로 동작한다. 상부 내부 물질들(115b)은 절연 물질을 포함한다.

하부 채널막들(114a) 및 상부 채널막들(114b)은 서로 연결되어 수직 방향의 바디로 동작한다. 예시적으로, 하부 필라들(PLa)의 상부에 반도체 패드(SP)가 제공될 수 있다. 반도체 패드(SP)는 하부 채널막들(114a)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a) 및 상부 채널막들(114b)은 반도체 패드(SP)를 통해 결합될 수 있다.

예시적으로, 제 1 내지 제 8 도전 물질들(CM1~CM8) 중 반도체 패드(SP)와 인접한 도전 물질들은 더미 워드 라인들 및 더미 메모리 셀들을 구성할 수 있다. 예를 들면, 반도체 패드(SP)와 인접한 제 4 도전 물질들(CM4), 제 5 도전 물질들(CM5), 또는 제 4 및 제 5 도전 물질들(CM4, CM5)은 더미 워드 라인들 및 더미 메모리 셀들을 구성할 수 있다.

도 3, 도 23, 그리고 도 24를 참조하여 설명된 메모리 블록의 등가 회로는 상술된 등가 회로들(BLKa1~BLKa7) 중 하나일 수 있다.

도 25는 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 4 예를 보여준다. 도 26은 도 3의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 4 예를 보여준다. 도 3, 도 25, 그리고 도 26을 참조하면, 하부 필라들(PLa) 및 상부 필라들(PLb)이 제공될 수 있다(도 23 및 도 24 참조). 그리고 도전 물질들(CM1~CM8)과 절연 물질들(112, 112a) 및 필라들(PLa, PLb)의 사이에 제 1 정보 저장막(116a)이 제공되고, 필라들(PLa, PLb)의 내측벽에 제 2 정보 저장막(116b)이 제공될 수 있다(도 21 및 도 22 참조).

도 3, 도 25, 그리고 도 26을 참조하여 설명된 메모리 블록의 등가 회로는 상술된 등가 회로들(BLKa1~BLKa7) 중 하나일 수 있다.

도 27은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKb)의 일부를 보여주는 제 2 예에 따른 평면도이다. 도 28은 도 43의 ⅩⅩⅧ-ⅩⅩⅧ' 선에 따른 사시단면도를 보여준다. 도 29는 도 27의 ⅩⅩⅧ-ⅩⅩⅧ' 선에 따른 단면도를 보여준다.

도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 제 1 방향을 따라 신장되는 스트링 선택 라인 컷(SSL Cut)과 워드 라인 컷들(WL Cut)이 제 2 방향을 따라 교대로 제공된다. 워드 라인 컷들(WL Cut)은 도전 물질들(CM1~CM8) 및 절연 물질들(112, 112a)을 관통하여, 공통 소스 영역들(CSR)의 일부분을 노출할 수 있다. 스트링 선택 라인 컷(SSL Cut)은 하나 또는 그 이상의 도전 물질들(예를 들어, CM8) 및 그 위의 절연 물질들(112)을 관통할 수 있다. 스트링 선택 라인 컷(SSL Cut)은 스트링 선택 트랜지스터들(SST)을 구성하는 제 8 도전 물질들(CM8)을 분리할 수 있다. 둘 이상의 높이의 도전 물질들이 스트링 선택 트랜지스터들(SST)을 구성할 때, 스트링 선택 라인 컷(SSL Cut)은 둘 이상의 높이의 도전 물질들을 분리할 수 있다.

도 27의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다.

예시적으로, 도 23 및 도 24를 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다.

예시적으로, 도 21 및 도 22를 참조하여 설명된 바와 같이, 제 1 정보 저장막들(116a) 및 제 2 정보 저장막들(116b)이 제공될 수 있다.

도 30은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKc)의 일부를 보여주는 제 3 예에 따른 평면도이다. 도 31은 도 46의 ⅩⅩⅩⅠ-ⅩⅩⅩⅠ' 선에 따른 사시단면도를 보여준다. 도 32는 도 30의 ⅩⅩⅩⅠ-ⅩⅩⅩⅠ' 선에 따른 단면도를 보여준다.

도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 인접한 공통 소스 영역들 사이에 제공되는 필라들은 제 1 방향을 따라 지그재그 형태로 배치된다.

예시적으로, 도 23 및 도 24를 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다. 도 21 및 도 22를 참조하여 설명된 바와 같이, 제 1 정보 저장막들(116a) 및 제 2 정보 저장막들(116b)이 제공될 수 있다. 도 27 내지 도 29를 참조하여 설명된 바와 같이, 스트링 선택 라인 컷(SSL Cut)이 제공될 수 있다. 인접한 워드 라인 컷(WL Cut)과 스트링 선택 라인 컷(SSL Cut)의 사이에, 제 1 방향을 따라 지그재그 형태로 배치되는 한 줄의 필라들이 제공될 수 있다.

도 30의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다.

도 33은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKd)의 일부를 보여주는 제 4 예에 따른 평면도이다. 도 34는 도 33의 ⅩⅩⅩⅣ-ⅩⅩⅩⅣ' 선에 따른 사시단면도를 보여준다. 도 33의 ⅩⅩⅩⅣ-ⅩⅩⅩⅣ' 선에 따른 단면도는 도 5에 도시된 단면도와 동일하다. 따라서, 단면도는 생략된다.

도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 메모리 블록(BLKd)에서 사각 기동 형태의 필라들(PL)이 제공된다. 인접한 공통 소스 영역들(CSR) 사이에서 제 1 방향을 따라 한 줄로 배치된 필라들의 사이에, 절연 물질들(IM)이 제공된다. 절연 물질들(IM)은 제 3 방향을 따라 신장되어 기판(111)과 접촉한다.

필라들(PL)은 채널막들(114) 및 내부 물질들(PL)을 포함한다. 예시적으로, 채널막들(114)은 필라들(PL) 각각의 네 측면들 중 도전 물질들(CM1~CM8)과 인접한 두 측면들에 제공될 수 있다.

각 필라의 한 측면의 채널막은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 하나의 셀 스트링을 구성할 수 있다. 각 필라의 다른 한 측면의 채널막은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 다른 하나의 셀 스트링을 구성할 수 있다. 즉, 하나의 필라는 두 개의 셀 스트링들을 구성할 수 있다.

도 33의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다.

도 35는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKe)의 일부를 보여주는 제 5 예에 따른 사시도이다. 도 36은 도 35의 메모리 블록(BLKe)의 ⅩⅩⅩⅥ-ⅩⅩⅩⅥ' 선에 따른 단면도이다. 예시적으로, 평면형(planar type) 낸드 플래시 메모리가 도 35 및 도 36에 도시되어 있다.

도 35 및 도 36을 참조하면, 메모리 블록(BLKe)의 기판(111) 상에 소자 분리막(IL)이 제공되어 활성 영역이 정의된다. 예시적으로, 제 2 방향을 따라 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 3 개의 활성 영역들이 정의되는 것으로 도시되어 있다. 그러나, 활성 영역들의 수는 한정되지 않는다.

각 활성 영역 상에 터널 절연막들(TI)이 제공된다. 각 활성 영역에서, 터널 절연막들(TI)은 제 2 방향을 따라 특정 거리만큼 이격되어 제공된다. 예를 들면, 각 터널 절연막(TI)은 열산화막을 포함할 수 있다. 예를 들면, 각 터널 절연막(TI)은 산화막을 포함할 수 있다.

각 활성 영역에서, 터널 절연막들(TI) 상에 전하 저장막들(CL)이 제공된다. 예를 들면, 전하 저장막들(CL)은 폴리 실리콘과 같은 도전 물질을 포함할 수 있다. 예를 들면, 각 전하 저장막(CL)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.

전하 저장막들(CL)이 폴리 실리콘과 같은 도전 물질을 포함할 때, 전하 저장막은(CL)은 부유 게이트들(floating gate)로 동작할 것이다. 즉, 전하 저장막들(CL)은 전하를 축적(accumulate)함으로써 데이터를 저장할 것이다. 전하 저장막들(CL)이 절연 물질을 포함할 때, 전하 저장막들(CL)은 전하 포획층으로 동작할 것이다. 즉, 전하 저장막들(CL)은 전하를 포획(trap)함으로써 데이터를 저장할 것이다.

터널 절연막들(TI) 및 전하 저장막들(CL)은 제 1 방향을 따라 복수의 활성 영역들 상에 제공된다. 터널 절연막들(TI) 및 전하 저장막들(CL)이 제 1 방향을 따라 제공되는 축선 상에서, 제 1 방향을 따라 제공되는 블로킹 절연막들(BI)이 제공된다. 각 블로킹 절연막(BI)은 질화막을 포함할 수 있다. 각 블로킹 절연막(BI)은 터널링 절연막들(TI) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.

터널 절연막들(TI) 상에 폴리 실리콘막이 제공된다. 폴리 실리콘막은 제 1 방향을 따라 복수의 활성 영역들 상으로 신장된다. 폴리 실리콘막은 제 2 방향을 따라 특정 거리만큼 이격되어 제공된다.

각 터널링 절연막(TI), 전하 저장막(CL), 블로킹 절연막(BI), 그리고 폴리 실리콘막은 게이트 구조물을 형성한다. 예시적으로, 각 터널링 절연막(TI), 전하 저장막(CL), 블로킹 절연막(BI), 그리고 폴리 실리콘막은 메모리 셀(MC)을 형성할 것이다. 예시적으로, 특정 게이트 구조물에서, 블로킹 절연막(BI)에 천공이 형성되어, 폴리 실리콘막 및 전하 저장막(CL)이 연결될 수 있다. 이 게이트 구조물은 선택 트랜지스터(SST 또는 GST)를 형성할 수 있다.

예시적으로, 전하 저장막(CL)이 절연 물질을 포함하는 경우, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물의 블로킹 절연막(BI)에 천공이 제공되지 않을 수 있다. 즉, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물의 전하 저장막(CL) 및 제어 폴리 실리콘막은 블로킹 절연막(BI)에 의해 분리될 수 있다.

예시적으로, 메모리 셀의 게이트 구조물을 형성하는 폴리 실리콘막은 제 1 방향을 따라 신장되어 워드 라인(WL)을 형성할 것이다. 예시적으로, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물을 형성하는 폴리 실리콘막은 제 1 방향을 따라 신정되어 선택 라인(SSL 또는 GSL)을 형성할 것이다,

게이트 구조물들 사이에, n 도전형을 갖는 접합 영역들이 형성된다. 이때, 선택 트랜지스터(SST 또는 GST)의 소스 및 드레인이 함께 형성될 것이다. 접지 선택 트랜지스터(GST)의 소스 상에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 이 도전 물질은 공통 소스 라인(CSL)을 형성한다. 예를 들면, 공통 소스 라인(CSL)은 폴리 실리콘을 포함할 것이다. 예를 들면, 공통 소스 라인(CSL)은 금속 물질을 포함할 것이다.

스트링 선택 트랜지스터(SST)의 드레인 상에, 비트 라인(BL)과 연결되는 비트 라인 컨택(BP)이 제공된다. 즉, 스트링 선택 트랜지스터(SST)의 드레인은 비트 라인 컨택(BP)을 통해 대응하는 비트 라인(BL)과 연결된다. 비트 라인들은 활성 영역들과 동일한 축선 상에 제공된다. 예시적으로, 3 개의 비트 라인들이 도시되어 있다.

도 37은 도 35 및 도 36을 참조하여 설명된 메모리 블록(BLKe)의 등가 회로(BLKe1)를 보여주는 회로도이다. 도 35 내지 도 37을 참조하면, 행 방향을 따라 제공되는 메모리 셀들(MC1~MCm)은 워드 라인들(WL1~WLm)에 연결된다. 동일한 행의 메모리 셀들(MC)은 동일한 워드 라인(WL)에 연결된다.

메모리 셀들(MC1~MCm)과 접지 선택 트랜지스터(GST) 사이에 더미 메모리 셀들(DMC1)이 제공된다. 더미 메모리 셀들(DMC1)은 더미 워드 라인(DWL1)에 공통으로 연결된다. 메모리 셀들(MC1~MCm)과 스트링 선택 트랜지스터(SST) 사이에 더미 메모리 셀들(DMC2)이 제공된다. 더미 메모리 셀들(DMC2)은 더미 워드 라인(DWL2)에 공통으로 연결된다.

열 방향을 따라 제공되는 메모리 셀들(MC1~MCm)은 및 더미 메모리 셀들(DMC1, DMC2)은 비트 라인들(BL1~BLn)에 대응한다. 동일한 열의 메모리 셀들(MC1~MCm)은 및 더미 메모리 셀들(DMC1, DMC2)은 동일한 비트 라인(BL)에 대응한다.

더미 메모리 셀들(DMC2) 및 비트 라인들(BL1~BLn) 사이에 스트링 선택 트랜지스터들(SST)이 제공된다. 스트링 선택 트랜지스터들(SST)은 하나의 스트링 선택 라인(SSL)에 공통으로 연결된다.

더미 메모리 셀들(DMC1) 및 공통 소스 라인(CLS) 사이에 접지 선택 트랜지스터들(GST)이 연결된다. 접지 선택 트랜지스터들(GST)은 하나의 접지 선택 라인(GSL)에 공통으로 연결된다.

도 38은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치(200)를 보여주는 블록도이다. 도 38을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 그리고 제어 로직 및 전압 생성기(240)를 포함한다.

제어 로직 및 전압 생성기(240)는 타이머(T)를 포함한다. 타이머(T)는 기판에 소거 전압(VERS)이 인가된 후 경과한 시간을 측정할 수 있다. 타이머(T)의 측정 결과에 따라, 제어 로직 및 전압 생성기(240)는 불휘발성 메모리 장치(200)의 소거를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 생성기(240)는 기판에 소거 전압(VERS)이 인가된 후 일정 시간이 경과한 후에, 더미 워드 라인(DWL1 또는 DWL2), 접지 선택 라인(GSL), 또는 스트링 선택 라인(SSL)을 플로팅할 수 있다.

도 39는 본 발명의 제 3 실시 예에 따른 불휘발성 메모리 장치(300)를 보여주는 블록도이다. 도 39를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 읽기 및 쓰기 회로(330), 제어 로직 및 전압 생성기(340), 그리고 전압 검출기(350)를 포함한다.

제어 로직 및 전압 생성기(240)는 타이머(T)를 포함한다. 타이머(T)는 기판에 소거 전압(VERS)이 인가된 후 경과한 시간을 측정할 수 있다.

타이머(T)의 측정 결과에 따라, 또는 전압 검출기(350)의 검출 결과에 따라, 제어 로직 및 전압 생성기(240)는 불휘발성 메모리 장치(200)의 소거를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 생성기(240)는 기판에 소거 전압(VERS)이 인가된 후 일정 시간이 경과한 후에, 더미 워드 라인(DWL1 또는 DWL2), 접지 선택 라인(GSL), 또는 스트링 선택 라인(SSL)을 플로팅할 수 있다.

도 40은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 40을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.

불휘발성 메모리 장치(1100)는 도 1, 도 38 또는 도 39를 참조하여 설명된 불휘발성 메모리 장치(100, 200, 또는 300)와 동일한 구조를 가지며, 동일하게 동작할 수 있다.

컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

예시적으로, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)와 데이터(DATA)를 교환하도록 구성된다.

예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스는 특정한 통신 규격에 따라 불휘발성 메모리 장치(1100)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.

컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.

예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 41은 도 43의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 41을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.

도 41에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.

불휘발성 메모리 칩들 각각은 도 1, 도 38 또는 도 39를 참조하여 설명된 불휘발성 메모리 장치(100, 200, 또는 300)와 동일한 구조를 가지며, 동일하게 동작할 수 있다.

도 42는 본 발명의 실시 예에 따른 메모리 카드(3000)를 보여준다. 도 42를 참조하면, 메모리 카드(3000)는 불휘발성 메모리 장치(3100), 컨트롤러(3200), 그리고 커넥터(3300)를 포함한다.

불휘발성 메모리 장치(3100)는 도 1, 도 38 또는 도 39를 참조하여 설명된 불휘발성 메모리 장치(100, 200, 또는 300)와 동일한 구조를 가지며, 동일하게 동작할 수 있다.

커넥터(3300)는 메모리 카드(3000)와 호스트를 전기적으로 연결할 수 있다.

메모리 카드(3000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.

도 43은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(4000, SSD, Solid State Drive)를 보여준다. 도 43을 참조하면, 솔리드 스테이트 드라이브(4000)는 복수의 불휘발성 메모리 장치들(4100), 컨트롤러(4200), 그리고 커넥터(4300)를 포함한다.

불휘발성 메모리 장치들(4100)는 도 1, 도 38 또는 도 39를 참조하여 설명된 불휘발성 메모리 장치(100, 200, 또는 300)와 동일한 구조를 가지며, 동일하게 동작할 수 있다.

커넥터(4300)는 솔리드 스테이트 드라이브(5000)와 호스트를 전기적으로 연결할 수 있다.

도 44는 본 발명의 실시 예에 따른 컴퓨팅 시스템(5000)을 보여주는 블록도이다. 도 44를 참조하면, 컴퓨팅 시스템(5000)은 중앙 처리 장치(5100), 램(5200, RAM, Random Access Memory), 사용자 인터페이스(5300), 모뎀(5400), 시스템 버스(5500), 그리고 메모리 시스템(5600)을 포함한다.

메모리 시스템(5600)은 시스템 버스(5500)를 통해, 중앙처리장치(5100), 램(5200), 사용자 인터페이스(5300), 그리고 모뎀(5400)에 전기적으로 연결된다. 사용자 인터페이스(5300)를 통해 제공되거나, 중앙 처리 장치(5100)에 의해서 처리된 데이터, 또는 모뎀(5400)을 통해 수신되는 데이터는 메모리 시스템(5600)에 저장된다.

메모리 시스템(5600)은 불휘발성 메모리 장치(5610) 및 컨트롤러(5620)를 포함한다. 불휘발성 메모리 장치(5610)는 복수의 불휘발성 메모리 칩들을 포함한다. 각 불휘발성 메모리 칩은 도 1, 도 38 또는 도 39를 참조하여 설명된 불휘발성 메모리 장치(100, 200, 또는 300)와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 메모리 시스템(5600)은 도 40 또는 도 41을 참조하여 설명된 메모리 시스템(1000, 또는 2000)일 수 있다.

도 44에서, 불휘발성 메모리 장치(5610)는 컨트롤러(5620)를 통해 시스템 버스(5500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(5610)는 시스템 버스(5500)에 직접 연결될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100; 불휘발성 메모리 장치 110; 메모리 셀 어레이
120; 어드레스 디코딩부 130; 읽기 및 쓰기 회로
140; 제어 로직 150; 전압 검출기
BLK1~BLKz; 메모리 블록들
111; 기판 112, 112a; 절연 물질들
PL, PLa, PLb; 필라들 114, 114a, 114b; 채널막들
115, 115a, 115b; 내부 물질들 116; 정보 저장막들
117~119; 제 1 내지 제 3 서브 절연막들
CM1~CM8; 제 1 내지 제 8 도전 물질들
CT; 셀 트랜지스터들 WL Cut; 워드 라인 컷
CSR; 공통 소스 영역들 320; 드레인들
BL, BL1, BL2; 비트 라인들 CS11, CS12, CS21, CS22; 셀 스트링들
GST, GSTa, GSTb; 접지 선택 트랜지스터들
GSL, GSL1, GSL2; 접지 선택 라인 MC1~MC6; 메모리 셀들
WL1~WL6; 워드 라인들 CSL; 공통 소스 라인
SST, SSTa, SSTb; 스트링 선택 트랜지스터들
SSL1, SSL2, SSL1a, SSL1b, SSL2a, SSL2b; 스트링 선택 라인들
BLKa1~BLKa7; 등가 회로들 IM; 절연 물질들
1000, 2000; 메모리 시스템 3000; 메모리 카드
4000; 솔리드 스테이트 드라이브 5000; 컴퓨팅 시스템

Claims

기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계;
상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인들과 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들을 플로팅하는 단계;
상기 복수의 셀 스트링들의 메모리 셀들과 접지 선택 트랜지스터들 사이에 제공되는 적어도 하나의 하부 더미 메모리 셀들에 연결되는 적어도 하나의 하부 더미 워드 라인에 접지 전압을 인가하는 단계;
상기 기판에 소거 전압을 인가하는 단계; 그리고
상기 소거 전압이 인가된 후에 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함하고,
상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계는,
상기 기판의 전압이 기준 전압에 도달할 때, 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 1 항에 있어서,
상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계는,
상기 기판에 상기 소거 전압이 인가된 후 특정 시간이 경과한 후에, 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 1 항에 있어서,
프로그램 동작을 수행하는 단계를 더 포함하고,
상기 프로그램 동작을 수행하는 단계는,
상기 접지 선택 라인에 턴-오프 전압을 인가하는 단계; 그리고
상기 적어도 하나의 하부 더미 워드 라인에 패스 전압을 인가하는 단계를 포함하는 동작 방법.
제 1 항에 있어서,
상기 복수의 셀 스트링들의 메모리 셀들과 스트링 선택 트랜지스터들 사이에 제공되는 적어도 하나의 상부 더미 메모리 셀들에 연결되는 적어도 하나의 상부 더미 워드 라인에 접지 전압을 인가하는 단계; 그리고
상기 기판에 상기 소거 전압이 인가된 후에 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계를 더 포함하는 동작 방법.
제 4 항에 있어서,
상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계는,
상기 기판의 전압이 기준 전압에 도달할 때, 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 4 항에 있어서,
상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계는,
상기 기판에 상기 소거 전압이 인가된 후 특정 시간이 경과한 후에, 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 1 항에 있어서,
상기 복수의 셀 스트링들 각각의 접지 선택 트랜지스터, 적어도 하나의 하부 더미 메모리 셀, 메모리 셀들, 적어도 하나의 상부 더미 메모리 셀, 그리고 스트링 선택 트랜지스터는 상기 기판 위에서 상기 기판과 수직한 방향으로 순차적으로 적층되는 동작 방법.
기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계;
상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들 및 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인을 플로팅하는 단계;
상기 복수의 셀 스트링들 각각에서 접지 선택 트랜지스터 및 메모리 셀들 사이의 적어도 하나의 하부 더미 메모리 셀에 연결된 적어도 하나의 하부 더미 워드 라인에 접지 전압을 인가하는 단계;
상기 기판에 소거 전압을 인가하는 단계;
상기 소거 전압을 인가한 후에 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계;
상기 복수의 셀 스트링들 각각에서 스트링 선택 트랜지스터 및 상기 메모리 셀들 사이의 적어도 하나의 상부 더미 메모리 셀에 연결된 적어도 하나의 상부 더미 워드 라인에 접지 전압을 인가하는 단계;
상기 기판에 상기 소거 전압을 인가한 후에 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계를 포함하고,
상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계는 상기 기판의 전압이 기준 전압에 도달할 때 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 8 항에 있어서,
상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계는 상기 소거 전압이 상기 기판에 인가되고 시간이 경과한 후에 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 8 항에 있어서,
프로그램 동작에서, 턴-오프 전압이 상기 접지 선택 라인에 인가되고, 패스 전압이 상기 적어도 하나의 하부 더미 워드 라인에 인가되는 동작 방법.
제 8 항에 있어서,
상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계는 상기 기판의 전압이 기준 전압에 도달하거나 또는 시간이 경과한 후에 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계;
상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인들에 접지 전압을 인가하는 단계;
상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 접지 전압을 인가하는 단계;
상기 복수의 셀 스트링들의 각각에서 접지 선택 트랜지스터 및 메모리 셀들 사이의 적어도 하나의 하부 더미 메모리 셀에 연결된 적어도 하나의 하부 더미 워드 라인에 접지 전압을 인가하는 단계;
상기 기판에 소거 전압을 인가하는 단계; 그리고
상기 소거 전압을 인가한 후에 상기 스트링 선택 라인들 중 적어도 하나 상기 접지 선택 라인들 중 적어도 하나, 그리고 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함하고,
상기 스트링 선택 라인들 중 적어도 하나 상기 접지 선택 라인들 중 적어도 하나, 그리고 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계는 상기 기판의 전암이 기준 전압에 도달할 때 상기 스트링 선택 라인들 중 적어도 하나 상기 접지 선택 라인들 중 적어도 하나, 그리고 상기 적어도 하나의 하부 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 12 항에 있어서,
상기 스트링 선택 라인들 중 적어도 하나 상기 접지 선택 라인들 중 적어도 하나, 그리고 상기 적어도 하나의 하위 더미 워드 라인을 플로팅하는 단계는 상기 소거 전압이 상기 기판에 인가되고 시간이 경과한 후에 상기 스트링 선택 라인들 중 적어도 하나 상기 접지 선택 라인들 중 적어도 하나, 그리고 상기 적어도 하나의 하위 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 12 항에 있어서,
상기 복수의 셀 스트링들 각각에서 스트링 선택 트랜지스터 및 메모리 셀들 사이의 적어도 하나의 상부 더미 메모리 셀에 연결된 적어도 하나의 상부 더미 워드 라인에 접지 전압을 인가하는 단계; 그리고
상기 소거 전압이 상기 기판에 인가된 후에, 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계를 더 포함하는 동작 방법.
제 14 항에 있어서,
상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계는 상기 기판의 전압이 기준 전압에 도달할 때 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 14 항에 있어서,
상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계는 상기 소거 전압이 상기 기판에 인가되고 시간이 경과할 때 상기 적어도 하나의 상부 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 12 항에 있어서,
프로그램 동작에서, 턴-오프 전압이 상기 적어도 하나의 접지 선택 라인에 인가되고, 패스 전압이 상기 적어도 하나의 하부 더미 워드 라인에 인가되는 동작 방법.
기판에 수직한 방향을 따라 순차적으로 적층되는 접지 선택 트랜지스터, 제1 더미 메모리 셀, 복수의 메모리 셀들, 그리고 제2 더미 메모리 셀을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
상기 기판에 소거 전압을 인가하는 단계;
상기 소거 전압이 제1 전압에 도달하는 것에 응답하여 상기 접지 선택 트랜지스터에 연결된 접지 선택 라인을 플로팅하는 단계;
상기 소거 전압이 제2 전압에 도달하는 것에 응답하여 상기 제1 더미 메모리 셀에 연결된 제1 더미 워드 라인을 플로팅하는 단계; 그리고
상기 소거 전압이 제3 전압에 도달하는 것에 응답하여 상기 제2 더미 메모리 셀에 연결된 제2 더미 워드 라인을 플로팅하는 단계를 포함하는 동작 방법.
제 18 항에 있어서,
상기 기판에 상기 소거 전압을 인가하기 전에, 상기 복수의 메모리 셀들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계; 그리고
상기 기판에 상기 소거 전압을 인가하기 전에, 상기 접지 선택 트랜지스터 및 상기 제1 및 제2 더미 메모리 셀들에 초기 전압을 인가하는 단계를 더 포함하는 동작 방법.
제 18 항에 있어서,
상기 접지 선택 라인, 상기 제1 및 제2 더미 워드 라인들은 상기 소거 전압이 상기 기판에 인가된 후에 플로팅되는 동작 방법.