KR20230049223A - 비휘발성 메모리 장치의 데이터 리드 방법 및 이를 수행하는 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치의 데이터 리드 방법 및 이를 수행하는 비휘발성 메모리 장치 Download PDF

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KR20230049223A
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장효정
김진영
박세환
이지상
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Abstract

비휘발성 메모리 장치의 데이터 리드 방법에서, 제1 상태에 대한 제1 리드 동작이 수행되고, 제2 상태에 대한 제2 리드 동작이 수행된다. 제1 리드 동작을 수행하도록, 제1 상태에 대한 밸리 셀 카운트 동작을 수행하여 제1 상태의 밸리에 대한 셀 카운트들이 획득되고, 셀 카운트들 및 제1 상태에 대한 적어도 하나의 제1 기준 파라미터에 기초하여 제1 상태에 대한 제1 리드 전압 레벨이 결정되고, 제1 리드 전압 레벨을 이용하여 제1 상태에 대한 제1 센싱 동작이 수행된다. 제2 리드 동작을 수행하도록, 셀 카운트들 및 제2 상태에 대한 적어도 하나의 제2 기준 파라미터에 기초하여 제2 상태에 대한 제2 리드 전압 레벨이 결정되고, 제2 리드 전압 레벨을 이용하여 제2 상태에 대한 제2 센싱 동작이 수행된다.

Description

비휘발성 메모리 장치의 데이터 리드 방법 및 이를 수행하는 비휘발성 메모리 장치{METHOD OF READNING DATA IN A NONVOLATILE MEMORY DEVICE AND NONVOLATILE MEMORY DEVICE PERFORMING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 데이터 리드 방법, 및 상기 데이터 리드 방법을 수행하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
비휘발성 메모리 장치의 메모리 셀들은 서로 다른 상태들을 나타내는 문턱 전압 분포들을 가지도록 프로그램됨으로써 데이터를 저장할 수 있다. 한편, 상기 메모리 셀들이 상기 문턱 전압 분포들을 가지도록 프로그램되는 도중 또는 프로그램된 후, 전하 누설, 프로그램 디스터브, 커플링, 온도 변화, 전압 변화 등에 의해 각 문턱 전압 분포의 폭이 증가되고, 상기 문턱 전압 분포들이 서로 중첩될 수 있다.
본 발명의 일 목적은 각 상태에 대한 리드 전압 레벨을 신속하고 정확하게 결정할 수 있는 비휘발성 메모리 장치의 데이터 리드 방법을 제공하는 것이다.
본 발명의 다른 목적은 각 상태에 대한 리드 전압 레벨을 신속하고 정확하게 결정할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 제1 상태 및 제2 상태를 포함하는 복수의 상태들을 가지는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 데이터 리드 방법에서, 상기 제1 상태에 대한 제1 리드 동작을 수행되고, 상기 제2 상태에 대한 제2 리드 동작을 수행된다. 상기 제1 리드 동작을 수행하도록, 상기 제1 상태에 대한 밸리 셀 카운트 동작을 수행하여 상기 제1 상태의 밸리에 대한 셀 카운트들이 획득되고, 상기 셀 카운트들 및 상기 제1 상태에 대한 적어도 하나의 제1 기준 파라미터에 기초하여 상기 제1 상태에 대한 제1 리드 전압 레벨이 결정되며, 상기 제1 리드 전압 레벨을 이용하여 상기 제1 상태에 대한 제1 센싱 동작이 수행된다. 상기 제2 리드 동작을 수행하도록, 상기 셀 카운트들 및 상기 제2 상태에 대한 적어도 하나의 제2 기준 파라미터에 기초하여 상기 제2 상태에 대한 제2 리드 전압 레벨이 결정되고, 상기 제2 리드 전압 레벨을 이용하여 상기 제2 상태에 대한 제2 센싱 동작이 수행된다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 제1 상태 및 제2 상태를 포함하는 복수의 상태들을 가지는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 제1 상태에 대한 제1 리드 동작 및 상기 제2 상태에 대한 제2 리드 동작을 수행하는 제어 회로를 포함한다. 상기 제어 회로는, 상기 제1 리드 동작으로서, 상기 제1 상태에 대한 밸리 셀 카운트 동작을 수행하여 상기 제1 상태의 밸리에 대한 셀 카운트들을 획득하고, 상기 셀 카운트들 및 상기 제1 상태에 대한 적어도 하나의 제1 기준 파라미터에 기초하여 상기 제1 상태에 대한 제1 리드 전압 레벨을 결정하며, 상기 제1 리드 전압 레벨을 이용하여 상기 제1 상태에 대한 제1 센싱 동작을 수행하고, 상기 제2 리드 동작으로서, 상기 셀 카운트들 및 상기 제2 상태에 대한 적어도 하나의 제2 기준 파라미터에 기초하여 상기 제2 상태에 대한 제2 리드 전압 레벨을 결정하고, 상기 제2 리드 전압 레벨을 이용하여 상기 제2 상태에 대한 제2 센싱 동작을 수행한다.
상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치, 및 상기 비휘발성 메모리 장치의 데이터 리드 방법에서, 제1 상태에 대한 밸리 셀 카운트 동작을 수행하여 상기 제1 상태의 밸리에 대한 셀 카운트들이 획득되고, 상기 셀 카운트들 및 상기 제1 상태에 대한 제1 기준 파라미터에 기초하여 상기 제1 상태에 대한 제1 리드 전압 레벨이 결정되고, 상기 셀 카운트들 및 제2 상태에 대한 제2 기준 파라미터에 기초하여 상기 제2 상태에 대한 제2 리드 전압 레벨이 결정될 수 있다. 이에 따라, 상기 제1 상태(예를 들어, 상위 상태)에 대한 상기 셀 카운트들을 이용하여 상기 제2 상태(예를 들어, 하위 상태)에 대한 상기 제2 리드 전압 레벨이 결정되므로, 각 상태에 대한 최적 리드 전압 레벨이 신속하고 정확하게 결정될 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 나타내는 순서도이다.
도 2는 비휘발성 메모리 장치의 메모리 셀들의 문턱 전압 분포들의 일 예 및 각각의 페이지 리드 동작들의 예들을 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 MSB(Most Significant Bit) 페이지 리드 동작의 일 예를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 CSB(Central Significant Bit) 페이지 리드 동작의 일 예를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 나타내는 순서도이다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 각 페이지 버퍼의 일 예를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 나타내는 순서도이다.
도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 나타내는 순서도이다.
도 11은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 13은 도 12의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 14는 도 13을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 나타내는 순서도이고, 도 2는 비휘발성 메모리 장치의 메모리 셀들의 문턱 전압 분포들의 일 예 및 각각의 페이지 리드 동작들의 예들을 나타내는 도면이며, 도 3은 본 발명의 실시예들에 따른 MSB(Most Significant Bit) 페이지 리드 동작의 일 예를 나타내는 도면이고, 도 4는 본 발명의 실시예들에 따른 CSB(Central Significant Bit) 페이지 리드 동작의 일 예를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 리드 방법에서, 제1 상태에 대한 제1 리드 동작이 수행되고(S100), 제2 상태에 대한 제2 리드 동작이 수행될 수 있다(S160). 상기 비휘발성 메모리 장치의 메모리 셀들은 2 이상의 비트들의 데이터를 저장하는 멀티-레벨 셀들일 수 있다. 또한, 하나의 워드라인에 연결된 상기 메모리 셀들이 복수의 페이지들을 구성하고, 상기 제1 및 제2 리드 동작들은 상기 복수의 페이지들 중 하나에 대한 페이지 리드 동작에 포함될 수 있다. 일 실시예에서, 상기 메모리 셀들은 상기 제1 상태 및 상기 제2 상태를 포함하는 복수의 상태들을 가지고, 상기 제1 상태는 상기 제2 상태보다 높은 상위 상태이고, 상기 제2 상태는 상기 제1 상태보다 낮은 하위 상태일 수 있다.
예를 들어, 도 2에 도시된 바와 같이, (하나의 워드라인에 연결된) 상기 메모리 셀들은 데이터 '111'을 나타내는 소거 상태(E0), 데이터 '110'을 나타내는 제1 프로그램 상태(P1), 데이터 '100'을 나타내는 제2 프로그램 상태(P2), 데이터 '000'을 나타내는 제3 프로그램 상태(P3), 데이터 '010'을 나타내는 제4 프로그램 상태(P4), 데이터 '011'을 나타내는 제5 프로그램 상태(P5), 데이터 '001'을 나타내는 제6 프로그램 상태(P6) 및 데이터 '101'을 나타내는 제7 프로그램 상태(P7)를 가질 수 있다. 상기 메모리 셀들에 대한 LSB(Least Significant Bit) 페이지 리드 동작은 제5 프로그램 상태(P5)와 이에 인접한 제4 프로그램 상태(P4)를 구분하는 제5 프로그램 상태 리드 동작(RDP5), 및 제1 프로그램 상태(P1)와 이에 인접한 소거 상태(E0)를 구분하는 제1 프로그램 상태 리드 동작(RDP1)을 포함할 수 있다. 일 실시예에서, 제5 프로그램 상태 리드 동작(RDP5)이 우선 수행되고, 그 후 제1 프로그램 상태 리드 동작(RDP1)이 수행될 수 있다. 또한, 상기 메모리 셀들에 대한 CSB(Central Significant Bit) 페이지 리드 동작은 제6 프로그램 상태(P6)와 이에 인접한 제5 프로그램 상태(P5)를 구분하는 제6 프로그램 상태 리드 동작(RDP6), 제4 프로그램 상태(P4)와 이에 인접한 제3 프로그램 상태(P3)를 구분하는 제4 프로그램 상태 리드 동작(RDP4), 및 제2 프로그램 상태(P2)와 이에 인접한 제1 프로그램 상태(P1)를 구분하는 제2 프로그램 상태 리드 동작(RDP2)을 포함할 수 있다. 일 실시예에서, 제2, 제4 및 제6 프로그램 상태 리드 동작들(RDP2, RDP4, RDP6)은 제6 프로그램 상태 리드 동작(RDP6), 제4 프로그램 상태 리드 동작(RDP4) 및 제2 프로그램 상태 리드 동작(RDP2)의 순서로 수행될 수 있다. 또한, 상기 메모리 셀들에 대한 MSB(Most Significant Bit) 페이지 리드 동작은 제7 프로그램 상태(P7)와 이에 인접한 제6 프로그램 상태(P6)를 구분하는 제7 프로그램 상태 리드 동작(RDP7), 및 제3 프로그램 상태(P3)와 이에 인접한 제2 프로그램 상태(P2)를 구분하는 제3 프로그램 상태 리드 동작(RDP3)을 포함할 수 있다. 일 실시예에서, 제7 프로그램 상태 리드 동작(RDP7)이 우선 수행되고, 그 후 제3 프로그램 상태 리드 동작(RDP3)이 수행될 수 있다. 한편, 도 2에는 상기 메모리 셀들이 3-비트 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC)들인 예가 도시되어 있으나, 본 발명의 실시예들에 따른 상기 비휘발성 메모리 장치의 상기 메모리 셀들은 임의의 멀티-레벨 셀들일 수 있다. 예를 들어, 상기 메모리 셀들은 4-비트 데이터를 저장하는 트리플 레벨 셀(Quadruple Level Cell; QLC)들일 수 있으나, 이에 한정되지 않는다.
도 1, 도 2 및 도 3을 참조하면, 상기 데이터 리드 방법이 상기 MSB 페이지 리드 동작을 수행하는 방법인 경우, 상기 제1 상태는 제7 프로그램 상태(P7)이고, 상기 제2 상태는 제3 프로그램 상태(P3)이며, 상기 제1 리드 동작은 제7 프로그램 상태 리드 동작(RDP7)이고, 상기 제2 리드 동작은 제3 프로그램 상태 리드 동작(RDP3)일 수 있다.
상기 제1 상태에 대한 상기 제1 리드 동작, 즉 제7 프로그램 상태 리드 동작(RDP7)을 수행하도록(S100), 프리차지 동작(PRCH)이 수행되고, 제7 프로그램 상태(P7)에 대한 밸리 셀 카운트 동작(VCOP)이 수행되며(S110), 제7 프로그램 상태(P7)에 대한 리드 전압 레벨 결정 동작(RVLD)이 수행되고(S120), 제7 프로그램 상태(P7)에 대한 제1 센싱 동작(SOP)이 수행될 수 있다(S130). 프리차지 동작(PRCH)은 상기 비휘발성 메모리 장치의 비트라인들 및/또는 페이지 버퍼 회로의 센싱 노드들을 프리차지할 수 있다. 상기 제1 상태, 즉 제7 프로그램 상태(P7)에 대한 밸리 셀 카운트 동작(VCOP)은 제7 프로그램 상태(P7)의 밸리(Valley), 즉 제7 프로그램 상태(P7)와 이에 인접한 제6 프로그램 상태(P6) 사이의 밸리에 대한 셀 카운트들(CC1, CC2)을 획득할 수 있다(S110). 일 실시예에서, 제7 프로그램 상태(P7)에 대한 밸리 셀 카운트 동작(VCOP)은 제7 프로그램 상태(P7)에 대한 기준 리드 전압 레벨인 제2 카운트 전압 레벨(CVL2), 상기 기준 리드 전압 레벨보다 낮은 제1 카운트 전압 레벨(CVL1) 및 상기 기준 리드 전압 레벨보다 높은 제3 카운트 전압 레벨(CVL3)을 이용하여 수행되고, 밸리 셀 카운트 동작(VCOP)에 의해 획득된 상기 셀 카운트들은 상기 메모리 셀들 중 제1 카운트 전압 레벨(CVL1)과 제2 카운트 전압 레벨(CVL2) 사이의 문턱 전압 레벨들을 가지는 메모리 셀들의 제1 셀 카운트(CC1), 및 상기 메모리 셀들 중 제2 카운트 전압 레벨(CVL2)과 제3 카운트 전압 레벨(CVL3) 사이의 문턱 전압 레벨들을 가지는 메모리 셀들의 제2 셀 카운트(CC2)를 포함할 수 있다. 상기 제1 상태, 즉 제7 프로그램 상태(P7)에 대한 리드 전압 레벨 결정 동작(RVLD)은 셀 카운트들(CC1, CC2) 및 제7 프로그램 상태(P7)에 대한 적어도 하나의 제1 기준 파라미터(RP7A, RP7B, RP7C)에 기초하여 상기 제1 상태, 즉 제7 프로그램 상태(P7)에 대한 제1 리드 전압 레벨(RVL1)을 결정할 수 있다(S120). 일 실시예에서, 제1 셀 카운트(CC1) 또는 제2 셀 카운트(CC2)가 적어도 하나의 제1 기준 파라미터(RP7A, RP7B, RP7C)와 비교되고, 상기 비교의 결과에 따라 제1 리드 전압 레벨(RVL1)이 결정될 수 있다. 예를 들어, 적어도 하나의 제1 기준 파라미터(RP7A, RP7B, RP7C)는 서로 다른 값들을 가지는 세 개의 기준 파라미터들(RP7A, RP7B, RP7C)을 포함하고, 제1 셀 카운트(CC1) 및/또는 제2 셀 카운트(CC2)에 대한 비교 동작(COMP)이 수행되고, 제7 프로그램 상태(P7)에 대한 복수의 리드 전압 레벨들(PRVL)(예를 들어, 7개의 리드 전압 레벨들(PRVL)) 중 비교 동작(COMP)의 결과에 따라 최적의 리드 전압 레벨(RVL1)이 선택될 수 있다. 일 실시예에서, 밸리 셀 카운트 동작(VCOP) 및 리드 전압 레벨 결정 동작(RVLD)은 밸리 서치 동작 또는 온-칩 밸리 서치(On-chip Valley Search; OVS) 동작이라 불릴 수 있다. 상기 제1 상태, 즉 제7 프로그램 상태(P7)에 대한 제1 센싱 동작(SOP)은 제1 리드 전압 레벨(RVL1)을 이용하여 상기 메모리 셀들에 저장된 데이터를 리드할 수 있다(S130).
상기 제1 상태에 대한 상기 제1 리드 동작이 수행된 후, 상기 제2 상태에 대한 상기 제2 리드 동작이 수행될 수 있다. 상기 제2 상태에 대한 상기 제2 리드 동작, 즉 제3 프로그램 상태 리드 동작(RDP3)을 수행하도록(S160), 제3 프로그램 상태(P3)에 대한 리드 전압 레벨 결정 동작(RVLD)이 수행되고(S170), 프리차지 동작(PRCH)이 수행되며, 제3 프로그램 상태(P3)에 대한 제2 센싱 동작(SOP)이 수행될 수 있다(S180). 상기 제2 상태, 즉 제3 프로그램 상태(P3)에 대한 리드 전압 레벨 결정 동작(RVLD)은 상기 제1 상태, 즉 제7 프로그램 상태(P7)에 대한 셀 카운트들(CC1, CC2) 및 제3 프로그램 상태(P3)에 대한 적어도 하나의 제2 기준 파라미터(RP3A, RP3B)에 기초하여 상기 제2 상태, 즉 제3 프로그램 상태(P3)에 대한 제2 리드 전압 레벨(RVL2)을 결정할 수 있다(S170). 일 실시예에서, 제1 셀 카운트(CC1) 또는 제2 셀 카운트(CC2)가 적어도 하나의 제2 기준 파라미터(RP3A, RP3B)와 비교되고, 상기 비교의 결과에 따라 제2 리드 전압 레벨(RVL2)이 결정될 수 있다. 예를 들어, 적어도 하나의 제2 기준 파라미터(RP3A, RP3B)는 서로 다른 값들을 가지는 두 개의 기준 파라미터들(RP3A, RP3B)을 포함하고, 제1 셀 카운트(CC1) 및/또는 제2 셀 카운트(CC2)와 두 개의 기준 파라미터들(RP3A, RP3B)에 대한 비교 동작(COMP)이 수행되고, 제3 프로그램 상태(P3)에 대한 복수의 리드 전압 레벨들(PRVL)(예를 들어, 5개의 리드 전압 레벨들(PRVL)) 중 비교 동작(COMP)의 결과에 따라 최적의 리드 전압 레벨(RVL2)이 선택될 수 있다. 프리차지 동작(PRCH)은 상기 비트라인들 및/또는 상기 센싱 노드들을 프리차지할 수 있다. 상기 제2 상태, 즉 제3 프로그램 상태(P3)에 대한 제2 센싱 동작(SOP)은 제2 리드 전압 레벨(RVL2)을 이용하여 상기 메모리 셀들에 저장된 데이터를 리드할 수 있다(S180).
일 실시예에서, 상기 제1 상태(예를 들어, 상기 상위 상태)에 대한 리드 전압 레벨 결정 동작(RVLD)과 상기 제2 상태(예를 들어, 상기 하위 상태)에 대한 리드 전압 레벨 결정 동작(RVLD)은 상기 비휘발성 메모리 장치의 서로 다른 상태 결정 블록들에 의해 실질적으로 동시에 수행될 수 있다. 즉, 상기 서로 다른 상태 결정 블록들이 서로 다른 로직들을 이용하여 상기 제1 및 제2 상태들에 대한 제1 및 제2 리드 전압 레벨들(RVL1, RVL2)을 실질적으로 동시에 각각 결정할 수 있다.
일 실시예에서, 상기 제1 상태에 대한 적어도 하나의 제1 기준 파라미터(RP7A, RP7B, RP7C)와 상기 제2 상태에 대한 상기 제2 적어도 하나의 기준 파라미터(RP3A, RP3B)는 서로 다른 값들을 가지거나, 상기 제1 상태에 대한 적어도 하나의 제1 기준 파라미터(RP7A, RP7B, RP7C)의 개수와 상기 제2 상태에 대한 상기 제2 적어도 하나의 기준 파라미터(RP3A, RP3B)의 개수는 서로 다를 수 있다. 상기 제1 상태(예를 들어, 상기 상위 상태) 및 상기 제2 상태(예를 들어, 상기 하위 상태)에 대한 기준 파라미터들이 서로 다른 값들 및/또는 서로 다른 개수들을 가지므로, 각 상태에 적합한 기준 파라미터들을 이용하여 각 상태에 적합한 최적의 리드 전압 레벨이 결정될 수 있다.
도 1, 도 2 및 도 4를 참조하면, 상기 데이터 리드 방법이 상기 CSB 페이지 리드 동작을 수행하는 방법인 경우, 상기 제1 상태는 제6 프로그램 상태(P6)이고, 상기 제2 상태는 제4 프로그램 상태(P4)이며, 상기 제1 리드 동작은 제6 프로그램 상태 리드 동작(RDP6)이고, 상기 제2 리드 동작은 제4 프로그램 상태 리드 동작(RDP4)일 수 있다. 또한, 상기 데이터 리드 방법은 제3 상태에 대한 제3 리드 동작을 더욱 수행하고, 상기 제3 상태는 제2 프로그램 상태(P2)이며, 상기 제3 리드 동작은 제2 프로그램 상태 리드 동작(RDP2)일 수 있다.
제6 프로그램 상태 리드 동작(RDP6)은 프리차지 동작(PRCH), 제6 프로그램 상태(P6)에 대한 밸리 셀 카운트 동작(VCOP), 제6 프로그램 상태(P6)에 대한 리드 전압 레벨 결정 동작(RVLD), 및 제6 프로그램 상태(P6)에 대한 제1 센싱 동작(SOP)을 포함할 수 있다. 제6 프로그램 상태(P6)에 대한 리드 전압 레벨 결정 동작(RVLD)은 제6 프로그램 상태(P6)에 대한 셀 카운트들(CC)과 제6 프로그램 상태(P6)에 대한 제1 기준 파라미터(RP6)의 비교 동작(COMP)을 포함하고, 비교 동작(COMP)의 결과에 따라 제6 프로그램 상태(P6)에 대한 제1 리드 전압 레벨(RVL1)이 결정될 수 있다.
제4 프로그램 상태 리드 동작(RDP4)은 제4 프로그램 상태(P4)에 대한 리드 전압 레벨 결정 동작(RVLD), 프리차지 동작(PRCH), 및 제4 프로그램 상태(P4)에 대한 제2 센싱 동작(SOP)을 포함할 수 있다. 제4 프로그램 상태(P4)에 대한 리드 전압 레벨 결정 동작(RVLD)은 제6 프로그램 상태(P6)에 대한 셀 카운트들(CC)과 제4 프로그램 상태(P4)에 대한 제2 기준 파라미터(RP4)의 비교 동작(COMP)을 포함하고, 비교 동작(COMP)의 결과에 따라 제4 프로그램 상태(P4)에 대한 제2 리드 전압 레벨(RVL2)이 결정될 수 있다.
제2 프로그램 상태 리드 동작(RDP2)은 제2 프로그램 상태(P2)에 대한 리드 전압 레벨 결정 동작(RVLD), 프리차지 동작(PRCH), 및 제2 프로그램 상태(P2)에 대한 제3 센싱 동작(SOP)을 포함할 수 있다. 제2 프로그램 상태(P2)에 대한 리드 전압 레벨 결정 동작(RVLD)은 제6 프로그램 상태(P6)에 대한 셀 카운트들(CC)과 제2 프로그램 상태(P2)에 대한 제3 기준 파라미터(RP2)의 비교 동작(COMP)을 포함하고, 비교 동작(COMP)의 결과에 따라 제2 프로그램 상태(P2)에 대한 제3 리드 전압 레벨(RVL3)이 결정될 수 있다.
일 실시예에서, 제6 프로그램 상태(P6), 제4 프로그램 상태(P4) 및 제2 프로그램 상태(P2)에 대한 리드 전압 레벨 결정 동작들(RVLD)은 서로 다른 상태 결정 블록들에 의해 실질적으로 동시에 수행될 수 있다. 또한, 일 실시예에서, 제6, 제4 및 제2 프로그램 상태들(P6, P4, P2)에 대한 제1, 제2 및 제3 기준 파라미터들(RP6, RP4, RP2)은 서로 다른 값들 및/또는 서로 다른 개수들을 가질 수 있다. 이에 따라, 각 상태에 적합한 기준 파라미터들을 이용하여 각 상태에 적합한 최적의 리드 전압 레벨이 결정될 수 있다.
이와 달리, 상기 데이터 리드 방법이 상기 LSB 페이지 리드 동작을 수행하는 방법인 경우, 상기 제1 상태는 제5 프로그램 상태(P5)이고, 상기 제2 상태는 제1 프로그램 상태(P1)이며, 상기 제1 리드 동작은 제5 프로그램 상태 리드 동작(RDP5)이고, 상기 제2 리드 동작은 제1 프로그램 상태 리드 동작(RDP1)일 수 있다. 상기 LSB 페이지 리드 동작은 도 3에 도시된 상기 MSB 페이지 리드 동작과 유사할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 상기 비휘발성 메모리 장치의 데이터 리드 방법에서, 상기 제1 상태에 대한 셀 카운트들 및 상기 제1 상태에 대한 상기 제1 기준 파라미터에 기초하여 상기 제1 상태에 대한 상기 제1 리드 전압 레벨이 결정되고, 상기 제1 상태(예를 들어, 상기 상위 상태)에 대한 셀 카운트들 및 상기 제2 상태(예를 들어, 상기 하위 상태)에 대한 상기 제2 기준 파라미터에 기초하여 상기 제2 상태에 대한 상기 제2 리드 전압 레벨이 결정될 수 있다. 이에 따라, 상기 제1 상태(예를 들어, 상위 상태)에 대한 상기 셀 카운트들을 이용하여 상기 제2 상태(예를 들어, 하위 상태)에 대한 상기 제2 리드 전압 레벨이 결정되므로, 각 상태에 대한 최적 리드 전압 레벨이 신속하고 정확하게 결정될 수 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 나타내는 순서도이고, 도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 각 페이지 버퍼의 일 예를 나타내는 도면이며, 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 제1 상태 및 제2 상태를 포함하는 복수의 상태들을 가지는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 데이터 리드 방법에서, 상기 제1 상태에 대한 제1 리드 동작이 수행되고(S200), 상기 제2 상태에 대한 제2 리드 동작이 수행될 수 있다(S260). 상기 제1 리드 동작은 하나의 페이지에 대한 페이지 리드 동작 중 상위 상태에 대한 리드 동작이고, 상기 제2 리드 동작은 상기 페이지에 대한 상기 페이지 리드 동작 중 하위 상태에 대한 리드 동작일 수 있다. 상기 제1 및 제2 리드 동작들을 수행하도록, 상기 비휘발성 메모리 장치의 페이지 버퍼 회로의 각 페이지 버퍼는 복수의 래치들을 포함할 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 각 페이지 버퍼(PB)는 비트라인 선택 트랜지스터(BLST), 프리차지 트랜지스터(PRET) 및 복수의 래치들(LTC1, LTC2, LTC3, …, LTCN)을 포함할 수 있다. 비트라인 선택 트랜지스터(BLST)는 비트라인 선택 신호(BLS)에 응답하여 비트라인(BL)과 센싱 노드(SO)를 연결할 수 있다. 프리차지 트랜지스터(PRET)는 로드 신호(LOAD)에 응답하여 센싱 노드(SO)에 전원 전압(VDD)을 인가할 수 있다. 복수의 래치들(LTC1 내지 LTCN) 각각은 래치 신호(LTS1, LTS2, LTS3)에 응답하여 센싱 노드(SO)의 전압을 센싱하여 데이터를 저장하는 센싱 노드 래치 동작을 수행할 수 있다. 예를 들어, 제1 래치(LTC1)는 제1 래치 신호(LTS1)에 응답하여 상기 센싱 노드 래치 동작을 수행하고, 제2 래치(LTC2)는 제2 래치 신호(LTS2)에 응답하여 상기 센싱 노드 래치 동작을 수행하고, 제3 래치(LTC3)는 제3 래치 신호(LTS3)에 응답하여 상기 센싱 노드 래치 동작을 수행할 수 있다.
도 5 내지 도 7을 참조하면, 상기 제1 상태에 대한 상기 제1 리드 동작은 제1 프리차지 시간(TPRCH1), 밸리 셀 카운트 시간(TVCOP), 리드 전압 레벨 결정 시간(TRVLD) 및 제1 센싱 시간(TSOP1) 동안 수행되고, 상기 제2 상태에 대한 상기 제2 리드 동작은 리드 전압 레벨 결정 시간(TRVLD), 제2 프리차지 시간(TPRCH2) 및 제2 센싱 시간(TSOP2) 동안 수행될 수 있다.
제1 프리차지 시간(TPRCH1)에서, 복수의 비트라인들(BL) 및 각각의 페이지 버퍼들(PB)의 센싱 노드들(SO)이 프리차지될 수 있다(S210). 예를 들어, 각 페이지 버퍼(PB)에 하이 레벨의 비트라인 선택 신호(BLS) 및 로우 레벨의 로드 신호(LOAD)가 인가되고, 비트라인 선택 트랜지스터(BLST)는 상기 하이 레벨의 비트라인 선택 신호(BLS)에 응답하여 비트라인(BL)과 센싱 노드(SO)를 연결하고, 프리차지 트랜지스터(PRET)는 상기 로우 레벨의 로드 신호(LOAD)에 응답하여 센싱 노드(SO)에 전원 전압(VDD)을 인가할 수 있다. 이에 따라, 복수의 비트라인들(BL) 및 각각의 페이지 버퍼들(PB)의 센싱 노드들(SO)이 전원 전압(VDD)으로 프리차지될 수 있다. 일 실시예에서, 상기 제1 리드 동작이 수행되는 동안, 상기 복수의 메모리 셀들에 연결된 복수의 비트라인들(BL)이 한번만 프리차지될 수 있다. 즉, 복수의 비트라인들(BL)이 제1 프리차지 시간(TPRCH1)에서 프리차지되고, 밸리 셀 카운트 시간(TVCOP), 리드 전압 레벨 결정 시간(TRVLD) 및 제1 센싱 시간(TSOP1)에서 프리차지되지 않을 수 있다.
상기 제1 리드 동작이 수행되는 동안, 상기 복수의 메모리 셀들에 연결된 워드라인(WL)에 상기 제1 상태에 대한 기준 리드 전압 레벨을 가지는 리드 전압(RV1)이 인가될 수 있다(S220). 예를 들어, 상기 제1 리드 동작이 수행되는 전체 시간(TPRCH1, TVCOP, TRVLD 및 TSOP1) 동안 워드라인(WL)에 동일한 리드 전압(RV1)이 인가될 수 있다. 다른 예에서, 도 7에 도시된 바와 같이, 밸리 셀 카운트 시간(TVCOP), 리드 전압 레벨 결정 시간(TRVLD) 및 제1 센싱 시간(TSOP1)에서 동일한 리드 전압(RV1)이 인가될 수 있다.
밸리 셀 카운트 시간(TVCOP)에서, 서로 다른 시점들(PT, RT1, ST)에서 센싱 노드 래치 동작을 수행하여 상기 제1 상태의 밸리에 대한 셀 카운트들이 획득될 수 있다(S230). 예를 들어, 도 3, 도 6 및 도 7에 도시된 바와 같이, 상기 제1 상태에 대한 기준 시점(RT1) 전의 이전 시점(PT)에서 제1 래치들(LTC1)이 제1 래치 신호(LTS1)에 응답하여 상기 센싱 노드 래치 동작을 수행하고, 제1 래치들(LTC1)에 저장된 데이터에 기초하여 이전 시점(PT)에 상응하는 제1 카운트 전압 레벨(CVL1) 이하의 문턱 전압 레벨들을 가지는 제1 온-셀들이 카운트될 수 있다. 또한, 기준 시점(RT1)에서 제2 래치들(LTC2)이 제2 래치 신호(LTS2)에 응답하여 상기 센싱 노드 래치 동작을 수행하고, 제2 래치들(LTC2)에 저장된 데이터에 기초하여 기준 시점(RT1)에 상응하는 제2 카운트 전압 레벨(CVL2) 이하의 문턱 전압 레벨들을 가지는 제2 온-셀들이 카운트될 수 있다. 또한, 기준 시점(RT1) 후의 후속 시점(ST)에서 제3 래치들(LTC3)이 제3 래치 신호(LTS3)에 응답하여 상기 센싱 노드 래치 동작을 수행하고, 제3 래치들(LTC3)에 저장된 데이터에 기초하여 후속 시점(ST)에 상응하는 제3 카운트 전압 레벨(CVL3) 이하의 문턱 전압 레벨들을 가지는 제3 온-셀들이 카운트될 수 있다. 여기서, 제2 카운트 전압 레벨(CVL2)은 리드 전압(RV1)의 상기 기준 리드 전압 레벨이고, 기준 시점(RT1)에서 래치 또는 센싱된 데이터는 상기 메모리 셀들의 상기 문턱 전압 레벨들이 제2 카운트 전압 레벨(CVL2), 즉 상기 기준 리드 전압 레벨 이하인지 또는 초과인지를 나타낼 수 있다. 또한, 기준 시점(RT1) 전의 이전 시점(PT)에서 래치 또는 센싱된 데이터는 상기 메모리 셀들의 상기 문턱 전압 레벨들이 상기 기준 리드 전압 레벨보다 낮은 제1 카운트 전압 레벨(CVL1) 이하인지 또는 초과인지를 나타낼 수 있고, 기준 시점(RT1) 후의 후속 시점(ST)에서 래치 또는 센싱된 데이터는 상기 메모리 셀들의 상기 문턱 전압 레벨들이 상기 기준 리드 전압 레벨보다 높은 제3 카운트 전압 레벨(CVL3) 이하인지 또는 초과인지를 나타낼 수 있다. 즉, 상기 센싱 노드 래치 동작의 시점을 앞당기는 것, 즉 센싱 노드(SO)의 디벨롭 시간을 단축시키는 것은 리드 전압(RV1)의 전압 레벨을 감소시키는 것과 동일한 효과를 가지고, 상기 센싱 노드 래치 동작의 시점을 늦추는 것, 즉 센싱 노드(SO)의 디벨롭 시간을 확대시키는 것은 리드 전압(RV1)의 전압 레벨을 증가시키는 것과 동일한 효과를 가질 수 있다. 또한, 상기 제2 온-셀들의 개수로부터 상기 제1 온-셀들의 개수를 감산하여 제1 카운트 전압 레벨(CVL1)과 제2 카운트 전압 레벨(CVL2) 사이의 문턱 전압 레벨들을 가지는 메모리 셀들의 제1 셀 카운트(CC1)가 계산되고, 상기 제3 온-셀들의 개수로부터 상기 제2 온-셀들의 개수를 감산하여 제2 카운트 전압 레벨(CVL2)과 제3 카운트 전압 레벨(CVL3) 사이의 문턱 전압 레벨들을 가지는 메모리 셀들의 제2 셀 카운트(CC2)가 계산될 수 있다.
리드 전압 레벨 결정 시간(TRVLD)에서, 상기 제1 상태에 대한 제1 및 제2 셀 카운트들(CC1, CC2) 및 상기 제1 상태에 대한 적어도 하나의 제1 기준 파라미터(RP7A, RP7B, RP7C)에 기초하여 상기 제1 상태에 대한 제1 리드 전압 레벨(RVL1)이 결정되고(S240), 상기 제1 상태에 대한 제1 및 제2 셀 카운트들(CC1, CC2) 및 상기 제2 상태에 대한 적어도 하나의 제2 기준 파라미터(RP3A, RP3B)에 기초하여 상기 제2 상태에 대한 제2 리드 전압 레벨(RVL2)이 결정될 수 있다(S270). 예를 들어, 제1 셀 카운트(CC1) 및/또는 제2 셀 카운트(CC2)와 적어도 하나의 제1 기준 파라미터(RP7A, RP7B, RP7C)에 대한 비교 동작(COMP)이 수행되고, 비교 동작(COMP)의 결과에 따라 상기 제1 상태에 대한 제1 리드 전압 레벨(RVL1)이 결정될 수 있다. 또한, 제1 셀 카운트(CC1) 및/또는 제2 셀 카운트(CC2)와 적어도 하나의 제2 기준 파라미터(RP3A, RP3B)에 대한 비교 동작(COMP)이 수행되고, 비교 동작(COMP)의 결과에 따라 상기 제2 상태에 대한 제2 리드 전압 레벨(RVL2)이 결정될 수 있다. 일 실시예에서, 제1 기준 파라미터(RP7A, RP7B, RP7C)와 제2 기준 파라미터(RP3A, RP3B)는 서로 다른 값들 및/또는 서로 다른 개수들을 가질 수 있다. 또한, 리드 전압 레벨 결정 시간(TRVLD)에서, 각 페이지 버퍼(PB)에 로우 레벨의 비트라인 선택 신호(BLS) 및 로우 레벨의 로드 신호(LOAD)가 인가되고, 비트라인 선택 트랜지스터(BLST)는 상기 로우 레벨의 비트라인 선택 신호(BLS)에 응답하여 비트라인(BL)과 센싱 노드(SO)를 분리하고, 프리차지 트랜지스터(PRET)는 상기 로우 레벨의 로드 신호(LOAD)에 응답하여 센싱 노드(SO)에 전원 전압(VDD)을 인가할 수 있다. 이에 따라, 복수의 비트라인들(BL)은 프리차지되지 않고, 각각의 페이지 버퍼들(PB)의 센싱 노드들(SO)이 전원 전압(VDD)으로 프리차지될 수 있다.
제1 센싱 시간(TSOP1)에서, 상기 제1 상태에 대한 제1 센싱 동작이 수행될 수 있다(S250). 일 실시예에서, 복수의 시점들(T1-T7) 중 제1 리드 전압 레벨(RVL1)에 상응하는 최적 시점(OT)이 선택되고, 상기 제1 센싱 동작은 최적 시점(OT)에서 상기 센싱 노드 래치 동작을 수행함으로써 수행될 수 있다. 예를 들어, 제1 리드 전압 레벨(RVL1)이 상기 기준 리드 전압 레벨과 실질적으로 동일한 경우, 최적 시점(OT)은 기준 시점(RT1)에 상응할 수 있다. 이와 달리, 제1 리드 전압 레벨(RVL1)이 상기 기준 리드 전압 레벨보다 낮은 경우, 복수의 시점들(T1-T7) 중 기준 시점(RT1)보다 빠른 시점이 최적 시점(OT)으로서 선택될 수 있다. 또한, 제1 리드 전압 레벨(RVL1)이 상기 기준 리드 전압 레벨보다 높은 경우, 복수의 시점들(T1-T7) 중 기준 시점(RT1)보다 늦은 시점이 최적 시점(OT)으로서 선택될 수 있다. 또한, 예를 들어, 제1 래치들(LTC1)이 최적 시점(OT)에 활성화되는 제1 래치 신호(LTS1)에 응답하여 상기 센싱 노드 래치 동작을 수행하고, 이에 따라 제1 래치들(LTC1)에 저장된 데이터는 상기 메모리 셀들의 상기 문턱 전압 레벨들이 제1 리드 전압 레벨(RVL1) 이하인지 또는 초과인지를 나타낼 수 있다.
제2 프리차지 시간(TPRCH2)에서, 복수의 비트라인들(BL) 및 각각의 페이지 버퍼들(PB)의 센싱 노드들(SO)이 프리차지될 수 있다(S280).
제2 센싱 시간(TSOP2)에서, 워드라인(WL)에 제2 리드 전압 레벨(RVL2)을 가지는 리드 전압(RV2)을 인가하여 상기 제2 상태에 대한 제2 센싱 동작이 수행될 수 있다(S290). 제2 리드 전압 레벨(RVL2)은 복수의 전압 레벨들(VL1-VL5) 중 비교 동작(COMP)의 결과에 따라 선택된 전압 레벨일 수 있다. 또한, 제2 래치들(LTC2)이 상기 제2 상태에 대한 기준 시점(RT2)에서 활성화되는 제2 래치 신호(LTS2)에 응답하여 상기 센싱 노드 래치 동작을 수행하고, 이에 따라 제2 래치들(LTC2)에 저장된 데이터는 상기 메모리 셀들의 상기 문턱 전압 레벨들이 제2 리드 전압 레벨(RVL2) 이하인지 또는 초과인지를 나타낼 수 있다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 나타내는 순서도이고, 도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 설명하기 위한 타이밍도이다.
도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법에서, 제1 상태에 대한 제1 리드 동작이 수행되고(S300), 제2 상태에 대한 제2 리드 동작이 수행될 수 있다(S360). 도 8의 상기 데이터 리드 방법은, 서로 다른 시점들에서 센싱 노드 래치 동작들을 수행하여 셀 카운트들을 획득하는 도 5의 데이터 리드 방법과 달리, 서로 다른 리드 전압들(RV3, RV2, RV1)을 이용하여 셀 카운트들을 획득할 수 있다.
밸리 셀 카운트 시간(TVCOP)에서, 워드 라인(WL)에 서로 다른 리드 전압들(RV3, RV2, RV1)을 인가하여 상기 제1 상태의 밸리에 대한 셀 카운트들이 획득될 수 있다(S310). 예를 들어, 도 3 및 도 9에 도시된 바와 같이, 워드라인(WL)에 제3 카운트 전압 레벨(CVL3)을 가지는 제3 리드 전압(RV3)을 인가하여 제3 카운트 전압 레벨(CVL3) 이하의 문턱 전압 레벨들을 가지는 제3 온-셀들이 카운트되고, 워드라인(WL)에 제2 카운트 전압 레벨(CVL2)을 가지는 제2 리드 전압(RV2)을 인가하여 제2 카운트 전압 레벨(CVL2) 이하의 문턱 전압 레벨들을 가지는 제2 온-셀들이 카운트되고, 워드라인(WL)에 제1 카운트 전압 레벨(CVL1)을 가지는 제1 리드 전압(RV1)을 인가하여 제1 카운트 전압 레벨(CVL1) 이하의 문턱 전압 레벨들을 가지는 제1 온-셀들이 카운트될 수 있다. 한편, 상기 제1, 제2 및 제3 온-셀들을 카운트하도록 세 번의 프리차지 동작들 및 세 번의 센싱 동작들이 수행되므로, 도 8 및 도 9에 도시된 데이터 리드 방법은 도 5 및 도 7에 도시된 데이터 리드 방법보다 긴 시간이 소요될 수 있다. 또한, 상기 제2 온-셀들의 개수로부터 상기 제1 온-셀들의 개수를 감산하여 제1 카운트 전압 레벨(CVL1)과 제2 카운트 전압 레벨(CVL2) 사이의 문턱 전압 레벨들을 가지는 메모리 셀들의 제1 셀 카운트(CC1)가 계산되고, 상기 제3 온-셀들의 개수로부터 상기 제2 온-셀들의 개수를 감산하여 제2 카운트 전압 레벨(CVL2)과 제3 카운트 전압 레벨(CVL3) 사이의 문턱 전압 레벨들을 가지는 메모리 셀들의 제2 셀 카운트(CC2)가 계산될 수 있다.
리드 전압 레벨 결정 시간(TRVLD)에서, 상기 제1 상태에 대한 제1 및 제2 셀 카운트들(CC1, CC2) 및 상기 제1 상태에 대한 적어도 하나의 제1 기준 파라미터(RP7A, RP7B, RP7C)에 기초하여 상기 제1 상태에 대한 제1 리드 전압 레벨(RVL1)이 결정되고(S320), 상기 제1 상태에 대한 제1 및 제2 셀 카운트들(CC1, CC2) 및 상기 제2 상태에 대한 적어도 하나의 제2 기준 파라미터(RP3A, RP3B)에 기초하여 상기 제2 상태에 대한 제2 리드 전압 레벨(RVL2)이 결정될 수 있다(S370).
제1 센싱 시간(TSOP1)에서, 워드라인(WL)에 제1 리드 전압 레벨(RVL1)을 가지는 리드 전압(RV4)을 인가하여 상기 제1 상태에 대한 제1 센싱 동작이 수행될 수 있다(S330). 예를 들어, 상기 제1 센싱 동작이 수행하도록, 복수의 비트라인들 및 센싱 노드들이 프리차지되고, 워드라인(WL)에 제1 리드 전압 레벨(RVL1)을 가지는 리드 전압(RV4)이 인가되며, 상기 제1 상태에 대한 기준 시점에서 센싱 노드 래치 동작이 수행될 수 있다.
또한, 제2 센싱 시간(TSOP2)에서, 워드라인(WL)에 제2 리드 전압 레벨(RVL2)을 가지는 리드 전압(RV5)을 인가하여 상기 제2 상태에 대한 제2 센싱 동작이 수행될 수 있다(S380). 예를 들어, 상기 제2 센싱 동작이 수행하도록, 상기 복수의 비트라인들 및 상기 센싱 노드들이 프리차지되고, 워드라인(WL)에 제2 리드 전압 레벨(RVL2)을 가지는 리드 전압(RV5)이 인가되며, 상기 제2 상태에 대한 기준 시점에서 센싱 노드 래치 동작이 수행될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 나타내는 순서도이고, 도 11은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법을 설명하기 위한 타이밍도이다.
도 10 및 도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 리드 방법에서, 제1 상태에 대한 제1 리드 동작이 수행되고(S400), 제2 상태에 대한 제2 리드 동작이 수행될 수 있다(S460). 도 10의 상기 데이터 리드 방법은, 제2 리드 전압 레벨을 가지는 리드 전압을 이용하여 제2 센싱 동작을 수행하는 도 5의 데이터 리드 방법과 달리, 상기 제2 리드 전압 레벨에 상응하는 시점에서 센싱 노드 래치 동작을 수행하여 제2 센싱 동작을 수행할 수 있다.
제1 프리차지 시간(TPRCH1)에서, 복수의 비트라인들 및 센싱 노드들이 프리차지될 수 있다(S410). 상기 제1 리드 동작이 수행되는 동안, 워드라인(WL)에 상기 제1 상태에 대한 기준 리드 전압 레벨을 가지는 리드 전압(RV1)이 인가될 수 있다(S420). 밸리 셀 카운트 시간(TVCOP)에서, 서로 다른 시점들(PT, RT1, ST)에서 센싱 노드 래치 동작을 수행하여 상기 제1 상태의 밸리에 대한 셀 카운트들이 획득될 수 있다(S430). 리드 전압 레벨 결정 시간(TRVLD)에서, 상기 제1 상태에 대한 상기 셀 카운트들 및 상기 제1 상태에 대한 적어도 하나의 제1 기준 파라미터에 기초하여 상기 제1 상태에 대한 제1 리드 전압 레벨이 결정되고(S440), 상기 제1 상태에 대한 상기 셀 카운트들 및 상기 제2 상태에 대한 적어도 하나의 제2 기준 파라미터에 기초하여 상기 제2 상태에 대한 제2 리드 전압 레벨이 결정될 수 있다(S470).
제1 센싱 시간(TSOP1)에서, 복수의 시점들(T11-T17) 중 상기 제1 리드 전압 레벨에 상응하는 최적 시점(OT1)이 선택되고, 상기 제1 리드 전압 레벨에 상응하는 최적 시점(OT1)에서 센싱 노드 래치 동작을 수행함으로써, 상기 제1 상태에 대한 제1 센싱 동작이 수행될 수 있다(S450).
제2 프리차지 시간(TPRCH2)에서, 상기 복수의 비트라인들 및 상기 센싱 노드들이 프리차지될 수 있다(S480). 제2 센싱 시간(TSOP2)에서, 워드 라인(WL)에 상기 제2 상태에 대한 기준 리드 전압 레벨을 가지는 리드 전압(RV2)을 인가될 수 있다(S485). 또한, 제2 센싱 시간(TSOP2)에서, 복수의 시점들(T21-T25) 중 상기 제2 리드 전압 레벨에 상응하는 최적 시점(OT2)이 선택되고, 상기 제2 리드 전압 레벨에 상응하는 최적 시점(OT2)에서 센싱 노드 래치 동작을 수행함으로써, 상기 제2 상태에 대한 제2 센싱 동작이 수행될 수 있다(S490).
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 12를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(330), 및 메모리 셀 어레이(330)에 대한 동작을 수행하는 제어 회로를 포함할 수 있다. 상기 제어 회로는 제어 로직(320), 페이지 버퍼 회로(340), 전압 생성기(350), 로우 디코더(360) 및 셀 카운터(370)를 포함할 수 있다. 도 12에는 도시되지 않았으나, 비휘발성 메모리 장치(300)는 메모리 인터페이스 회로(310)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직(320)는 비휘발성 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(320)는 메모리 인터페이스 회로(310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직(320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(330)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(340)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(360)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼 회로(340)는 복수의 페이지 버퍼들(PB1 내지 PBm)을 포함할 수 있고(m은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBm)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼 회로(340)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼 회로(340)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼 회로(340)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼 회로(340)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(350)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(350)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(360)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치(300)에서, 메모리 셀 어레이(330)의 상기 메모리 셀들은 제1 상태 및 제2 상태를 포함하는 복수의 상태들을 가지고, 상기 제어 회로는 상기 제1 상태에 대한 제1 리드 동작 및 상기 제2 상태에 대한 제2 리드 동작을 수행할 수 있다. 예를 들어, 상기 제어 회로는 상기 제1 상태에 대한 밸리 셀 카운트 동작을 수행하고, 셀 카운터(370)는 상기 제1 상태의 밸리에 대한 셀 카운트들(CC)을 생성할 수 있다. 제어 로직(320)의 제1 상태 결정 블록(380)은 상기 제1 상태에 대한 셀 카운트들(CC) 및 상기 제1 상태에 대한 적어도 하나의 제1 기준 파라미터에 기초하여 상기 제1 상태에 대한 제1 리드 전압 레벨을 결정하고, 제어 로직(320)의 제2 상태 결정 블록(390)은 상기 제2 상태에 대한 셀 카운트들(CC) 및 상기 제2 상태에 대한 적어도 하나의 제2 기준 파라미터에 기초하여 상기 제2 상태에 대한 제2 리드 전압 레벨을 결정할 수 있다. 따라서, 서로 다른 상태 결정 블록들(380, 390)이 서로 다른 로직들을 이용하여 상기 제1 및 제2 상태들에 대한 상기 제1 및 제2 리드 전압 레벨들을 실질적으로 동시에 각각 결정할 수 있다. 또한, 상기 제어 회로는 상기 제1 리드 전압 레벨을 이용하여 상기 제1 상태에 대한 제1 센싱 동작을 수행하고, 상기 제2 리드 전압 레벨을 이용하여 상기 제2 상태에 대한 제2 센싱 동작을 수행할 수 있다. 이에 따라, 각 상태에 대한 최적 리드 전압 레벨이 신속하고 정확하게 결정되고, 정확한 데이터가 리드될 수 있다.
도 13은 도 12의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 13을 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들어, 기판(111)은 붕소(B, boron)와 같은 3족 원소가 주입되어 형성된 P-웰로 형성될 수 있다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있다. 이하에서, 기판(111)은 P-웰인 것으로 가정한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 제2 방향(D2)을 따라 복수의 도핑 영역들(311, 312, 313, 314)이 형성된다. 예를 들어, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 N-타입의 도전체로 형성될 수 있다. 이하에서, 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로 가정한다. 그러나 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로만 한정되지 않는다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제1 방향(D1)을 따라 신장되는 복수의 절연 물질들(112)이 제3 방향(D3)을 따라 순차적으로 제공된다. 예를 들어, 복수의 절연 물질들(112)은 제3 방향(D3)을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예를 들어, 복수의 절연 물질들(112)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제1 방향(D1)을 따라 순차적으로 배치되며 제3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113)이 형성된다. 예를 들어, 복수의 필라들(113)은 복수의 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 또한, 복수의 필라들(113)은 도핑 영역들(312, 313) 사이의 기판 상에, 및 도핑 영역들(313, 314) 사이의 기판 상에도 형성된다.
일 실시예에서, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들어, 각 필라(113)의 내부층(115)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 복수의 절연 물질들(112), 복수의 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예를 들어, 제3 방향(D3)을 따라 제공되는 마지막 절연 물질(112)의 제3 방향(D3) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 복수의 제1 도전 물질들(211, 221, 231, 241, 251, 261, 271, 281, 291)이 제공된다. 예를 들어, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제1 방향(D1)을 따라 신장되는 제1 도전 물질(211)이 제공될 수 있다. 구체적으로, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제1 방향(D1)으로 신장되는 제1 도전 물질(211)이 제공될 수 있다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제1 방향(D1)을 따라 신장되는 제1 도전 물질이 제공된다. 예를 들어, 절연 물질들(112) 사이에, 제1 방향(D1)으로 신장되는 제1 도전 물질들(221~281)이 제공될 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 금속 물질일 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도핑 영역들(312, 313) 사이의 영역에서, 그리고 도핑 영역들(313, 314) 사이의 영역에서, 도핑 영역들(311, 312) 사이의 영역 상의 구조물과 동일한 구조물이 제공될 수 있다.
복수의 필라들(113) 상에 복수의 드레인들(321)이 각각 제공된다. 드레인들(321) 상에, 제2 방향(D2)으로 신장된 복수의 제2 도전 물질들(331, 332, 333)이 제공된다. 제2 도전 물질들(331~333)은 제1 방향(D1)을 따라 순차적으로 배치된다. 제2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인(321)과 연결된다. 예를 들어, 드레인들(321) 및 제2 방향(D2)으로 신장된 제2 도전 물질들(331~333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도 13의 예에서, 제1 도전 물질들(211~291)은 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 형성할 수 있다. 제2 도전 물질들(331~333)은 비트 라인들(BL)을 형성할 수 있다. 또한, 도 13의 예에서, 제1 도전 물질들(211~291)의 층수는 예시적인 것에 불과하다.
도 14는 도 13을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 14에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 14를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11, NS12, NS13, NS21, NS22, NS23, NS31, NS32, NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 비트 라인들(BL1~BL3)은 도 13의 제2 도전 물질들(331~333)에 대응할 수 있고, 도 13의 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 각각 상응하는 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 열을 형성하고, 하나의 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 행을 형성한다. 예를 들어, 제1 비트 라인(BL1)에 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 열을 형성하고, 제1 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 행을 형성할 수 있다.
동일한 층의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1~GSL3) 및 스트링 선택 라인(SSL1~SSL3)은 각각 분리될 수 있다. 동일한 반도체 층의 메모리 셀들은 워드 라인을 공유하고, 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유하며, 공통 소스 라인(CSL)은 모든 셀 스트링들에 공통으로 연결될 수 있다.
도 14의 예에서, 워드 라인들(WL1~WL8), 비트 라인들(BL1~BL3) 및 메모리 셀들(MC1~MC8)의 개수는 예시적인 것에 불과하다.
한편, NAND 플래시 메모리 장치에 기초하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이 및 메모리 블록을 설명하였으나, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 15를 참조하면, 비휘발성 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
비휘발성 메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)(즉, Z축 방향)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 방향(D2)(즉, Y축 방향)을 따라 연장될 수 있다.
도 15의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제2 방향(D2)에 수직하면서 제2 기판(2310)의 상면에 평행한 제1 방향(D1)(즉, X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347; 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 방향(D1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 어드레스 디코더 또는 로우 디코더(2394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 비휘발성 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 비휘발성 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
도 16을 참조하면, 전자 시스템(3000)은 반도체 장치(3100) 및 반도체 장치(3100)와 전기적으로 연결되는 컨트롤러(3200)를 포함할 수 있다. 전자 시스템(3000)은 하나 또는 복수의 반도체 장치들(3100)을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(3000)은 하나 또는 복수의 반도체 장치들(3100)을 포함하는 에스에스디(Solid State Drive: SSD) 장치, 유에스비(Universal Serial Bus: USB), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(3100)는 메모리 장치일 수 있으며, 예를 들어, 도 12 내지 도 15를 참조하여 상술한 비휘발성 메모리 장치일 수 있다. 반도체 장치(3100)는 제1 구조물(3100F) 및 제1 구조물(3100F) 상의 제2 구조물(3100S)을 포함할 수 있다. 제1 구조물(3100F)은 디코더 회로(3110), 페이지 버퍼 회로(3120), 및 로직 회로(3130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(3100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(3100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 그라운드 선택 트랜지스터를 포함할 수 있다. 하부 게이트 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상부 게이트 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 그라운드 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage: GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 상부 게이트 라인들(UL1, UL2)은, 제1 구조물(3100F) 내에서 제2 구조물(3100S)까지 연장되는 제1 연결 배선들(3115)을 통해 디코더 회로(3110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(3100F) 내에서 제2 구조물(3100S)까지 연장되는 제2 연결 배선들(3125)을 통해 페이지 버퍼 회로(3120)와 전기적으로 연결될 수 있다.
제1 구조물(3100F)에서, 디코더 회로(3110) 및 페이지 버퍼 회로(3120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(3110) 및 페이지 버퍼 회로(3120)는 로직 회로(3130)에 의해 제어될 수 있다. 반도체 장치(3000)는 로직 회로(3130)와 전기적으로 연결되는 입출력 패드(3101)를 통해, 컨트롤러(3200)와 통신할 수 있다. 입출력 패드(3101)는 제1 구조물(3100F) 내에서 제2 구조물(3100S)까지 연장되는 입출력 연결 배선(3135)을 통해 로직 회로(3130)와 전기적으로 연결될 수 있다.
컨트롤러(3200)는 프로세서(3210), NAND 컨트롤러(3220), 및 호스트 인터페이스(3230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(3000)은 복수의 반도체 장치들(3100)을 포함할 수 있으며, 이 경우, 컨트롤러(3200)는 복수의 반도체 장치들(3000)을 제어할 수 있다.
프로세서(3210)는 컨트롤러(3200)를 포함하는 전자 시스템(3000) 전반의 동작을 제어할 수 있다. 프로세서(3210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(3220)를 제어하여 반도체 장치(3100)에 액세스할 수 있다. NAND 컨트롤러(3220)는 반도체 장치(3100)와의 통신을 처리하는 NAND 인터페이스(3221)를 포함할 수 있다. NAND 인터페이스(3221)를 통해, 반도체 장치(3100)를 제어하기 위한 제어 명령, 반도체 장치(3100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(3100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(3230)는 전자 시스템(3000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(3230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(3210)는 제어 명령에 응답하여 반도체 장치(3100)를 제어할 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 상태 및 제2 상태를 포함하는 복수의 상태들을 가지는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 데이터 리드 방법에 있어서,
    상기 제1 상태에 대한 제1 리드 동작을 수행하는 단계; 및
    상기 제2 상태에 대한 제2 리드 동작을 수행하는 단계를 포함하고,
    상기 제1 리드 동작을 수행하는 단계는,
    상기 제1 상태에 대한 밸리 셀 카운트 동작을 수행하여 상기 제1 상태의 밸리에 대한 셀 카운트들을 획득하는 단계;
    상기 셀 카운트들 및 상기 제1 상태에 대한 적어도 하나의 제1 기준 파라미터에 기초하여 상기 제1 상태에 대한 제1 리드 전압 레벨을 결정하는 단계; 및
    상기 제1 리드 전압 레벨을 이용하여 상기 제1 상태에 대한 제1 센싱 동작을 수행하는 단계를 포함하고,
    상기 제2 리드 동작을 수행하는 단계는,
    상기 셀 카운트들 및 상기 제2 상태에 대한 적어도 하나의 제2 기준 파라미터에 기초하여 상기 제2 상태에 대한 제2 리드 전압 레벨을 결정하는 단계; 및
    상기 제2 리드 전압 레벨을 이용하여 상기 제2 상태에 대한 제2 센싱 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 리드 방법.
  2. 제1 항에 있어서, 상기 적어도 하나의 제1 기준 파라미터와 상기 제2 적어도 하나의 기준 파라미터는 서로 다른 값들을 가지거나, 서로 다른 개수들을 가지는 비휘발성 메모리 장치의 데이터 리드 방법.
  3. 제1 항에 있어서, 상기 제1 리드 동작이 수행되는 동안 상기 복수의 메모리 셀들에 연결된 복수의 비트라인들이 한번만 프리차지되는 비휘발성 메모리 장치의 데이터 리드 방법.
  4. 제1 항에 있어서, 상기 제1 리드 동작이 수행되는 동안 상기 복수의 메모리 셀들에 연결된 워드라인에 상기 제1 상태에 대한 기준 리드 전압 레벨을 가지는 리드 전압이 인가되는 비휘발성 메모리 장치의 데이터 리드 방법.
  5. 제1 항에 있어서, 상기 제1 상태의 상기 밸리에 대한 상기 셀 카운트들은,
    상기 복수의 메모리 셀들 중 상기 제1 상태에 대한 기준 리드 전압 레벨보다 낮은 제1 카운트 전압 레벨과 상기 기준 리드 전압 레벨인 제2 카운트 전압 레벨 사이의 문턱 전압 레벨들을 가지는 메모리 셀들의 제1 셀 카운트, 및
    상기 복수의 메모리 셀들 중 상기 제2 카운트 전압 레벨과 상기 기준 리드 전압 레벨보다 높은 제3 카운트 전압 레벨 사이의 문턱 전압 레벨들을 가지는 메모리 셀들의 제2 셀 카운트를 포함하는 비휘발성 메모리 장치의 데이터 리드 방법.
  6. 제5 항에 있어서, 상기 셀 카운트들을 획득하는 단계는,
    상기 복수의 메모리 셀들에 연결된 워드라인에 상기 제1 상태에 대한 상기 기준 리드 전압 레벨을 가지는 리드 전압을 인가하는 단계;
    기준 시점 전의 이전 시점에서 센싱 노드 래치 동작을 수행하여 상기 제1 카운트 전압 레벨 이하의 문턱 전압 레벨들을 가지는 제1 온-셀들을 카운트하는 단계;
    상기 기준 시점에서 상기 센싱 노드 래치 동작을 수행하여 상기 제2 카운트 전압 레벨 이하의 문턱 전압 레벨들을 가지는 제2 온-셀들을 카운트하는 단계;
    상기 기준 시점 후의 후속 시점에서 상기 센싱 노드 래치 동작을 수행하여 상기 제3 카운트 전압 레벨 이하의 문턱 전압 레벨들을 가지는 제3 온-셀들을 카운트하는 단계;
    상기 제2 온-셀들의 개수로부터 상기 제1 온-셀들의 개수를 감산하여 상기 제1 셀 카운트를 계산하는 단계; 및
    상기 제3 온-셀들의 개수로부터 상기 제2 온-셀들의 개수를 감산하여 상기 제2 셀 카운트를 계산하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 리드 방법.
  7. 제1 항에 있어서, 상기 제1 센싱 동작을 수행하는 단계는,
    상기 제1 리드 전압 레벨에 상응하는 시점에서 센싱 노드 래치 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 리드 방법.
  8. 제1 항에 있어서, 상기 제2 센싱 동작을 수행하는 단계는,
    상기 복수의 메모리 셀들에 연결된 워드 라인에 상기 제2 리드 전압 레벨을 가지는 리드 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 리드 방법.
  9. 제1 항에 있어서, 상기 제2 센싱 동작을 수행하는 단계는,
    상기 복수의 메모리 셀들에 연결된 워드 라인에 상기 제2 상태에 대한 기준 리드 전압 레벨을 가지는 리드 전압을 인가하는 단계; 및
    상기 제2 리드 전압 레벨에 상응하는 시점에서 센싱 노드 래치 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 리드 방법.
  10. 제1 상태 및 제2 상태를 포함하는 복수의 상태들을 가지는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 제1 상태에 대한 제1 리드 동작 및 상기 제2 상태에 대한 제2 리드 동작을 수행하는 제어 회로를 포함하고,
    상기 제어 회로는,
    상기 제1 리드 동작으로서, 상기 제1 상태에 대한 밸리 셀 카운트 동작을 수행하여 상기 제1 상태의 밸리에 대한 셀 카운트들을 획득하고, 상기 셀 카운트들 및 상기 제1 상태에 대한 적어도 하나의 제1 기준 파라미터에 기초하여 상기 제1 상태에 대한 제1 리드 전압 레벨을 결정하며, 상기 제1 리드 전압 레벨을 이용하여 상기 제1 상태에 대한 제1 센싱 동작을 수행하고,
    상기 제2 리드 동작으로서, 상기 셀 카운트들 및 상기 제2 상태에 대한 적어도 하나의 제2 기준 파라미터에 기초하여 상기 제2 상태에 대한 제2 리드 전압 레벨을 결정하고, 상기 제2 리드 전압 레벨을 이용하여 상기 제2 상태에 대한 제2 센싱 동작을 수행하는 비휘발성 메모리 장치.
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