KR20110137113A - 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리장치는 제 1 및 제 2 비트 라인들과 소스 라인 사이에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이, 제 1 및 제 2 기준 비트 라인들과 소스 라인 사이에 연결된 기준 메모리 셀들을 포함하는 기준 메모리 셀 어레이, 그리고 제 1 및 제 2 비트 라인들과 소스 라인에 연결된 읽기 및 쓰기 회로로 구성된다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE AND READING METHOD THEREOF}

본 발명은 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 그것의 읽기 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.

반도체 메모리 장치의 생산 단가를 감소시키기 위하여, 다양한 방법들이 연구되고 있다. 반도체 메모리 장치의 생산 단가를 감소시키는 방법들 중 하나는 선폭을 감소시키는 것이다. 선폭이 감소되면 반도체 메모리 장치의 집적도가 향상된다. 집적도가 향상되면 하나의 웨이퍼로부터 생산되는 반도체 메모리 칩의 수가 증가된다. 따라서, 반도체 메모리 장치의 생산 단가가 감소된다.

반도체 메모리 장치의 생산 단가를 감소시키는 방법들 중 다른 하나는 설계 변경을 통해 반도체 메모리 장치의 집적도를 향상시키는 것이다. 예를 들면, 반도체 메모리 칩 내의 도전 라인의 수가 감소되면, 반도체 메모리 장치의 집적도가 향상되며, 단가가 감소한다.

본 발명의 목적은 향상된 집적도를 갖는 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데에 있다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 제 1 및 제 2 비트 라인들과 소스 라인 사이에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이; 제 1 및 제 2 기준 비트 라인들과 상기 소스 라인 사이에 연결된 기준 메모리 셀들을 포함하는 기준 메모리 셀 어레이; 그리고 상기 제 1 및 제 2 비트 라인들과 상기 소스 라인에 연결된 읽기 및 쓰기 회로를 포함한다.

실시 예로서, 상기 기준 메모리 셀 어레이는 상기 제 1 기준 비트 라인 및 상기 소스 라인 사이에 연결된 제 1 기준 메모리 셀; 그리고 상기 제 2 기준 비트 라인 및 상기 소스 라인 사이에 연결된 제 2 기준 메모리 셀을 포함한다.

실시 예로서, 상기 제 1 기준 메모리 셀은 상기 소스 라인에 연결된 제 1 선택 트랜지스터를 포함하고, 상기 제 2 기준 메모리 셀은 상기 소스 라인에 연결된 제 2 선택 트랜지스터를 포함하고, 그리고 상기 제 1 및 제 2 선택 트랜지스터들은 공통의 기준 워드 라인에 응답하여 제어된다.

실시 예로서, 상기 제 1 기준 메모리 셀은 상기 제 1 선택 트랜지스터 및 상기 제 1 비트 라인에 연결된 제 1 저항을 더 포함하고, 그리고 상기 제 2 기준 메모리 셀은 상기 제 2 선택 트랜지스터 및 상기 제 2 비트 라인에 연결된 제 2 저항을 더 포함한다.

실시 예로서, 상기 제 1 저항과 상기 제 2 저항은 서로 다른 저항값을 갖는다.

실시 예로서, 읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 1 및 제 2 비트 라인들 중 선택된 비트 라인에 제 2 전류를 제공하고 그리고 상기 제 1 및 제 2 기준 비트 라인들에 제 1 전류를 제공하도록 구성된다.

실시 예로서, 상기 제 1 전류의 양은 상기 제 2 전류의 양보다 크다.

실시 예로서, 읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 1 전류에 의해 유도되는 제 1 전압 및 상기 제 2 전류에 의해 유도되는 제 2 전압에 기반하여, 상기 선택된 비트 라인에 연결된 선택된 메모리 셀의 저항 상태를 판별하도록 구성된다.

실시 예로서, 읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 2 전압이 상기 제 1 전압보다 높은 레벨을 가질 때, 상기 선택된 메모리 셀을 고저항 상태로 판별하도록 구성된다.

실시 예로서, 읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 2 전압이 상기 제 1 전압보다 낮은 레벨을 가질 때, 상기 선택된 메모리 셀을 저저항 상태로 판별하도록 구성된다.

실시 예로서, 선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 읽기 및 쓰기 회로는 상기 제 1 및 제 2 비트 라인들 중 상기 선택된 비트 라인에 쓰기 전류를 제공하도록 구성된다.

실시 예로서, 선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 읽기 및 쓰기 회로는 상기 소스 라인에 쓰기 전류를 제공하도록 구성되고, 상기 제 1 및 제 2 비트 라인들 중 비선택된 비트 라인이 플로팅된다.

실시 예로서, 상기 읽기 및 쓰기 회로는 상기 제 1 및 제 2 기준 비트 라인들에 연결된 제 1 및 제 2 상부 트랜지스터들; 그리고 상기 제 1 및 제 2 비트 라인들에 연결된 제 1 및 제 2 하부 트랜지스터들을 포함한다.

실시 예로서, 상기 읽기 및 쓰기 회로는 선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 제 1 및 제 2 하부 트랜지스터들에 전원 전압을 공급하도록 구성되는 전원 공급 회로; 그리고 상기 선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 소스 라인에 접지 전압을 공급하도록 구성되는 접지 공급 회로를 더 포함한다.

실시 예로서, 상기 선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 전원 공급 회로는 상기 소스 라인에 전원 전압을 공급하도록 구성되고, 그리고 상기 선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 접지 공급 회로는 상기 제 1 및 제 2 하부 트랜지스터들에 접지 전압을 공급하도록 구성된다.

실시 예로서, 상기 읽기 및 쓰기 회로는 읽기 동작 시에, 상기 제 1 및 제 2 상부 트랜지스터들에 제 1 전류를 공급하는 제 1 전류 소스; 읽기 동작 시에, 상기 제 1 및 제 2 하부 트랜지스터들에 제 2 전류를 공급하도록 구성되는 제 2 전류 소스; 그리고 상기 제 1 전류에 의해 유도된 제 1 전압 및 상기 제 2 전류에 의해 유도된 제 2 전압의 차이를 감지하도록 구성되는 증폭기를 더 포함한다.

실시 예로서, 상기 제 1 및 제 2 상부 트랜지스터들은 읽기 동작 시에 함께 턴-온 되고, 메모리 셀 쓰기 동작 시에 함께 턴-오프 된다.

실시 예로서, 상기 제 1 및 제 2 기준 메모리 셀들 중 선택된 기준 메모리 셀이 기입될 때, 상기 제 1 및 제 2 상부 트랜지스터들 중 선택된 상부 트랜지스터는 턴-온 되고, 다른 하나의 상부 트랜지스터는 턴-오프 된다.

실시 예로서, 상기 제 1 및 제 2 기준 메모리 셀들, 그리고 상기 제 1 및 제 2 메모리 셀들은 각각 스핀 토크 트랜스퍼(STT, Spin Torque Transfer) 자기 저항 소자를 포함한다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은 소스 라인을 접지하는 단계; 두 개의 기준 비트 라인들 및 상기 두 개의 기준 비트 라인들에 각각 대응하는 두 개의 기준 메모리 셀들을 통해 상기 소스 라인에 연결되는 전기적 경로에 제 1 전류를 공급하는 단계; 비트 라인 및 선택 메모리 셀을 통해 상기 소스 라인에 연결되는 전기적 경로에 제 2 전류를 공급하는 단계; 그리고 상기 제 1 및 제 2 전류들에 의해 각각 유도된 전압들에 기반하여 상기 선택 메모리 셀의 논리 상태를 판별하는 단계를 포함한다.

본 발명에 의하면, 두 개의 기준 비트 라인들에 연결된 기준 메모리 셀들이 하나의 소스 라인을 공유한다. 두 개의 기준 비트 라인들에 연결된 기준 메모리 셀들이 하나의 기준 워드 라인을 공유한다. 따라서, 향상된 집적도를 갖는 불휘발성 메모리 장치 및 그것의 읽기 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이, 기준 셀 어레이, 그리고 읽기 및 쓰기 회로를 보여주는 블록도이다.
도 3은 도 2의 제 1 액세스 유닛을 보여주는 회로도이다.
도 4는 도 3의 메모리 셀의 실시 예를 보여주는 도면이다.
도 5는 도 2의 제 1 기준 액세스 유닛을 보여주는 회로도이다.
도 6은 도 2의 제 1 읽기 및 쓰기 유닛을 보여주는 회로도이다.
도 7은 선택된 메모리 셀이 저저항 상태로 기입될 때, 제 1 액세스 유닛 및 제 1 읽기 및 쓰기 유닛의 전류 경로를 보여주는 회로도이다.
도 8은 선택된 메모리 셀이 고저항 상태로 기입될 때, 제 1 액세스 유닛 및 제 1 읽기 및 쓰기 유닛의 전류 경로를 보여주는 회로도이다.
도 9 및 도 10은 선택된 메모리 셀이 읽어질 때, 제 1 액세스 유닛, 제 1 기준 액세스 유닛, 그리고 제 1 읽기 및 쓰기 유닛의 전류 경로를 보여주는 회로도이다.
도 11은 도 9 및 도 10에 도시된 제 1 액세스 유닛, 제 1 기준 액세스 유닛, 그리고 제 1 읽기 및 쓰기 유닛의 등가 회로를 보여주는 회로도이다.
도 12는 고저항 및 저저항 상태의 기준 메모리 셀들이 기입될 때, 제 1 기준 액세스 유닛 및 제 1 읽기 및 쓰기 유닛의 전류 경로를 보여주는 회로도이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 보여주는 순서도이다.
도 14는 도 1의 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 15는 도 14의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16은 도 15를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 기준 셀 어레이(120), 읽기 및 쓰기 회로(130), 그리고 주변 회로(140)를 포함한다.

메모리 셀 어레이(110)는 비트 라인들(BL) 및 소스 라인들(SL)을 통해 읽기 및 쓰기 회로(130)에 연결되며, 워드 라인들(WL)을 통해 주변 회로(140)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL), 소스 라인들(SL), 그리고 워드 라인들(WL)에 연결된 복수의 메모리 셀들을 포함한다.

메모리 셀 어레이(110)의 메모리 셀들은 워드 라인들(WL)을 통해 선택 및 비선택될 것이다. 메모리 셀들은 비트 라인들(BL) 및 소스 라인들(SL)을 통해 전달되는 신호, 예를 들면 전압 또는 전류에 의해 복수의 논리 상태들 중 하나로 기입될 것이다.

예시적으로, 메모리 셀들은 저항값의 형태로 데이터를 저장할 것이다. 예를 들면, 제 1 저항값을 갖는 메모리 셀들은 제 1 논리 상태에 대응할 것이다. 제 2 저항값을 갖는 메모리 셀들은 제 2 논리 상태에 대응할 것이다. 즉, 메모리 셀들은 가변 저항 메모리 셀들일 수 있다.

기준 셀 어레이(120)는 기준 비트 라인들(RBL) 및 기준 소스 라인들(RSL)을 통해 읽기 및 쓰기 회로(130)에 연결되며, 기준 워드 라인(RWL)을 통해 주변 회로(140)에 연결된다. 기준 셀 어레이(120)는 기준 비트 라인들(RBL), 기준 소스 라인들(RSL), 그리고 기준 워드 라인(RWL)에 연결된 복수의 기준 메모리 셀들을 포함한다.

예시적으로, 기준 셀 어레이(120)의 기준 메모리 셀들은 메모리 셀 어레이(110)의 메모리 셀들과 동일하게 구성될 것이다. 즉, 메모리 셀들과 마찬가지로, 기준 메모리 셀들은 가변 저항 메모리 셀들일 것이다.

읽기 및 쓰기 회로(130)는 비트 라인들(BL) 및 소스 라인들(SL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 비트 라인들(BL) 및 소스 라인들(SL)을 통해 메모리 셀 어레이(110)의 메모리 셀들에 데이터를 기입하도록 구성된다. 예를 들면, 읽기 및 쓰기 회로(130)는 비트 라인들(BL) 및 소스 라인들(SL)에 신호, 예를 들면 전압 또는 전류를 공급함으로써, 메모리 셀 어레이(110)의 선택된 메모리 셀의 저항값을 가변할 것이다.

읽기 및 쓰기 회로(130)는 비트 라인들(BL) 및 소스 라인들(SL)을 통해 메모리 셀 어레이(110)의 선택된 메모리 셀에 저장된 데이터를 읽도록 구성된다. 예시적으로, 읽기 및 쓰기 회로(130)는 기준 셀 어레이(120)의 기준 메모리 셀들을 이용하여 메모리 셀들에 저장된 데이터를 읽도록 구성된다. 예를 들면, 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 선택된 메모리 셀을 기준 셀 어레이(120)의 고저항 상태의 기준 메모리 셀 및 저저항 상태의 기준 메모리 셀과 비교할 것이다. 비교 결과에 따라, 읽기 및 쓰기 회로(130)는 선택된 메모리 셀에 저장된 데이터를 판별할 것이다.

읽기 및 쓰기 회로(130)는 주변 회로(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 주변 회로(140)로부터 기준 쓰기 신호(WRR), 저저항 쓰기 신호(WRL), 저저항 쓰기 반전 신호(/WRL), 고저항 쓰기 신호(WRH), 고저항 쓰기 반전 신호(/WRH), 읽기 신호(RD), 상부 제어 신호들(WRT), 그리고 하부 제어 신호들(WRB)을 수신하도록 구성된다. 주변 회로(140)로부터 수신되는 신호들에 응답하여, 읽기 및 쓰기 회로(130)는 읽기 및 쓰기 동작을 수행하도록 구성된다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 선택된 메모리 셀로부터 읽어진 데이터(DOUT)를 주변 회로(140)에 전달하도록 구성된다.

주변 회로(140)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)의 메모리 셀들을 선택 및 비선택하도록 구성된다. 주변 회로(140)는 기준 워드 라인(RWL)을 통해 기준 셀 어레이(120)의 기준 메모리 셀들을 선택 및 비선택하도록 구성된다. 주변 회로(140)는 읽기 및 쓰기 회로(130)가 읽기 및 쓰기 동작을 수행하도록 제어한다. 주변 회로(140)는 읽기 및 쓰기 회로(130)로부터 읽어진 데이터(DOUT)를 수신하도록 구성된다.

예시적으로, 주변 회로(140)는 외부로부터 수신되는 어드레스를 디코딩하도록 구성되는 어드레스 디코더, 워드 라인들(WL)을 구동하도록 구성되는 워드 라인 드라이버, 기준 워드 라인(RWL)을 구동하도록 구성되는 기준 워드 라인 드라이버, 데이터 버퍼 등과 같은 구성 요소들을 포함할 것이다.

도 2는 도 1의 메모리 셀 어레이(110), 기준 셀 어레이(120), 그리고 읽기 및 쓰기 회로(130)를 보여주는 블록도이다.

도 2를 참조하면, 메모리 셀 어레이(110)는 제 1 내지 제 n 액세스 유닛들(111~11n)을 포함한다. 기준 셀 어레이(120)는 제 1 내지 제 n 기준 액세스 유닛들(121~12n)을 포함한다. 그리고, 읽기 및 쓰기 회로(130)는 제 1 내지 제 n 읽기 및 쓰기 유닛들(131~13n)을 포함한다.

제 1 내지 제 n 액세스 유닛들(111~11n)은 제 1 내지 제 n 읽기 및 쓰기 유닛들(131~13n)에 각각 대응한다. 각 액세스 유닛은 비트 라인들(BL) 및 소스 라인들(SL)을 통해 대응하는 읽기 및 쓰기 유닛에 연결된다. 각 액세스 유닛은 복수의 메모리 셀들을 포함한다.

제 1 내지 제 n 액세스 유닛들(111~11n)은 워드 라인들(WL)을 공유하도록 구성될 것이다. 예를 들면, 제 1 내지 제 n 액세스 유닛들(111~11n)의 메모리 셀들 중 동일한 행에 위치한 메모리 셀들은 공통의 워드 라인에 연결될 것이다. 즉, 워드 라인들(WL)은 제 1 액세스 유닛(111)으로부터 제 n 액세스 유닛(11n) 까지 메모리 셀들의 행 방향을 따라 신장될 것이다.

제 1 내지 제 n 기준 액세스 유닛들(121~12n)은 제 1 내지 제 n 읽기 및 쓰기 유닛들(131~13n)에 각각 연결된다. 각 기준 액세스 유닛은 기준 비트 라인들(RBL) 및 기준 소스 라인들(RSL)을 통해 대응하는 읽기 및 쓰기 유닛에 연결된다.

제 1 내지 제 n 기준 액세스 유닛들(121~12n)은 기준 워드 라인(RWL)을 공유하도록 구성될 것이다. 예를 들면, 제 1 내지 제 n 기준 액세스 유닛들(121~12n)의 기준 메모리 셀들은 공통의 기준 워드 라인(RWL)에 연결될 것이다. 즉, 기준 워드 라인(RWL)은 제 1 기준 액세스 유닛(121)으로부터 제 n 기준 액세스 유닛(12n) 까지 기준 메모리 셀들의 행 방향을 따라 신장될 것이다.

제 1 내지 제 n 읽기 및 쓰기 유닛들(131~13n)은 주변 회로(140)로부터 기준 쓰기 신호(WRR), 저저항 쓰기 신호(WRL), 저저항 쓰기 반전 신호(/WRL), 고저항 쓰기 신호(WRH), 고저항 쓰기 반전 신호(/WRH), 읽기 신호(RD), 상부 제어 신호들(WRT), 그리고 하부 제어 신호들(WRB)을 각각 수신하도록 구성된다. 제 1 내지 제 n 읽기 및 쓰기 유닛들(131~13n)은 각각 읽어진 데이터(DOUT)를 출력하도록 구성된다. 즉, 각 읽기 및 쓰기 유닛은 주변 회로(140)의 제어에 응답하여 읽기 및 쓰기 동작을 수행하도록 구성된다.

도 3은 도 2의 제 1 액세스 유닛(111)을 보여주는 회로도이다. 도 3을 참조하면, 제 1 액세스 유닛(111)은 제 1 내지 제 4 비트 라인들(BL1~BL4), 제 1 및 제 2 소스 라인들(SL1, SL2), 제1 내지 제 k 워드 라인들(WL1~WLk), 그리고 복수의 메모리 셀들(MC)을 포함한다.

각 메모리 셀(MC)은 선택 트랜지스터(ST) 및 가변 저항 소자(VR)를 포함한다. 가변 저항 소자(VR)은 비트 라인(BL) 및 선택 트랜지스터(ST)에 연결된다. 선택 트랜지스터(ST)는 소스 라인(SL)에 연결된다.

예시적으로, 가변 저항 소자(VR)는 저항값의 형태로 데이터를 저장하도록 구성될 것이다. 가변 저항 소자(VR)의 저항값은 비트 라인(BL) 및 소스 라인(SL)을 통해 전달되는 신호, 예를 들면 전압 또는 전류에 의해 가변될 것이다.

선택 트랜지스터(ST)는 가변 저항 소자(VR) 및 소스 라인(SL) 사이에 연결되며, 대응하는 워드 라인(WL)에 응답하여 동작한다. 즉, 선택 트랜지스터(ST)는 워드 라인(WL)의 전압 레벨에 따라 턴-온 및 턴-오프 된다. 동일한 행에 위치한 선택 트랜지스터들(ST)은 공통의 워드 라인(WL)에 연결된다. 따라서, 행 단위의 메모리 셀들(MC)이 워드 라인 전압에 의해 선택 및 비선택 된다.

도 3에 도시된 바와 같이, 동일한 열에 위치한 메모리 셀들(MC)은 공통의 비트 라인(BL)에 연결된다. 예시적으로, 제 1 열에 위치한 메모리 셀들(MC)은 제 1 비트 라인(BL1)에 연결되고, 제 2 열에 위치한 메모리 셀들(MC)은 제 2 비트 라인(BL2)에 연결되고, 제 3 열에 위치한 메모리 셀들(MC)은 제 3 비트 라인(BL3)에 연결되고, 그리고 제 4 열에 위치한 메모리 셀들(MC)은 제 4 비트 라인(BL4)에 연결된다.

두 개의 비트 라인들에 연결된 메모리 셀들(MC)은 하나의 소스 라인을 공유하도록 구성된다. 예시적으로, 제 1 및 제 2 비트 라인들(BL1, BL2)에 연결된 메모리 셀들(MC)은 제 1 소스 라인(SL1)을 공유하고, 그리고 제 3 및 제 4 비트 라인들(BL3, BL4)에 연결된 메모리 셀들(MC)은 제 2 소스 라인(SL2)을 공유하도록 구성된다. 즉, 제 1 및 제 2 비트 라인들(BL1, BL2)과 제 1 소스 라인(SL2)의 사이에 메모리 셀들(MC)이 연결되며, 제 3 및 제 4 비트 라인들(BL3, BL4)과 제 2 소스 라인(SL2)의 사이에 메모리 셀들(MC)이 연결된다.

소스 라인(SL)이 두 개의 비트 라인들(BL)에 공유되므로, 통상적인 불휘발성 메모리 장치와 비교할 때 소스 라인(SL)의 수가 감소된다. 따라서, 불휘발성 메모리 장치(100)의 집적도가 향상된다.

도 4는 도 3의 메모리 셀(MC)의 실시 예를 보여주는 도면이다. 도 4를 참조하면, 비트 라인(BL) 및 소스 라인(SL) 사이에 가변 저항 소자(VR) 및 선택 트랜지스터(ST)가 연결된다.

가변 저항 소자(VR)는 고정 자화층(PL), 자유 자화층(FL), 그리고 중간층(S)을 포함한다. 고정 자화층(PL)은 강유전(ferroelectric) 물질을 포함한다. 고정 자화층(PL)은 고정된 자화 방향을 갖는다. 예시적으로, 고정 자화층(PL)의 자화 방향이 화살표로 표시되어 있다.

자유 자화층(FL)은 강유전 물질을 포함한다. 자유 자화층(FL)은 바이어스 조건에 따라 변화하는 자화 방향을 갖는다. 예시적으로, 자유 자화층(FL)의 자화 방향이 화살표로 표시되어 있다.

중간층(S)은 터널 장벽(tunnel barrier)으로 동작한다. 예시적으로, 중간층(S)은 결정화된 산화 마그네슘(MgO)으로 구성될 것이다.

고정 자화층(PL) 및 자유 자화층(FL)의 자화 방향들이 일치할 때, 가변 저항 소자(VR)는 저저항 상태에 대응할 것이다. 고정 자화층(PL) 및 자유 자화층의 자화 방향들이 상이할 때, 가변 저항 소자(VR)는 고저항 상태에 대응할 것이다.

예시적으로, 가변 저항 소자(VR)는 스핀 토크 트랜스퍼(STT, Spin Torque Transfer) 자기 저항 소자일 것이다.

비트 라인(BL)으로부터 소스 라인(SL)으로 쓰기 전류가 흐를 때, 가변 저항 소자(VR)는 저저항 상태로 기입될 것이다. 소스 라인(SL)으로부터 비트 라인(BL)으로 쓰기 전류가 흐를 때, 가변 저항 소자(VR)는 고저항 상태로 기입될 것이다.

예시적으로, 도 3 및 도 4를 참조하여 제 1 내지 제 n 액세스 유닛들(111~11n) 중 제 1 액세스 유닛(111)이 설명되었다. 그러나, 제 2 내지 제 n 액세스 유닛들(112~11n) 또한 제 1 액세스 유닛(111)과 마찬가지로 구성될 것이다.

도 5는 도 2의 제 1 기준 액세스 유닛(121)을 보여주는 회로도이다. 도 5를 참조하면, 제 1 기준 액세스 유닛(121)은 제 1 내지 제 4 기준 비트 라인들(RBL1~RBL4), 제 1 및 제 2 기준 소스 라인들(RSL1, RSL2), 기준 워드 라인(RWL), 그리고 기준 메모리 셀들(RMC)을 포함한다.

기준 메모리 셀들(RMC)은 선택 트랜지스터(ST) 및 저항 소자를 포함한다. 기준 메모리 셀들(RMC)은 고저항 소자(RH) 및 저저항 소자(RL) 중 하나를 포함하도록 구성된다.

기준 메모리 셀들(RMC)은 기준 워드 라인(RWL)에 공통으로 연결된다. 즉, 기준 메모리 셀들(RMC)의 선택 트랜지스터들(ST)은 공통의 기준 워드 라인(RWL)에 의해 제어된다.

각 기준 비트 라인(RBL)에 하나의 기준 메모리 셀(RMC)이 연결된다. 두 개의 기준 비트 라인들(RBL)은 하나의 기준 소스 라인(RSL)에 대응한다. 즉, 하나의 기준 소스 라인(RSL)에 두 개의 기준 메모리 셀들(RMC)이 연결된다. 하나의 기준 소스 라인(RSL)에 연결된 두 개의 기준 메모리 셀들(RMC)은 각각 고저항 소자(RH) 및 저저항 소자(RL)를 포함한다.

예시적으로, 각 기준 메모리 셀(RMC)은 메모리 셀(MC)과 동일한 구조를 가질 수 있다. 즉, 기준 메모리 셀(RMC)의 고저항 소자(RH)는 고저항 상태로 기입된 자기 저항 소자(VR)일 수 있다. 기준 메모리 셀(RMC)의 저저항 소자(RL)는 저저항 상태로 기입된 자기 저항 소자(VR)일 수 있다.

도 5에 도시된 바와 같이, 두 개의 기준 비트 라인들(RBL)에 연결된 기준 메모리 셀들(RMC)은 하나의 기준 소스 라인(RSL)을 공유하도록 구성된다. 따라서, 불휘발성 메모리 장치(100)의 집적도가 향상된다. 또한, 종래의 불휘발성 메모리 장치(100)에서 적어도 두 개의 기준 워드 라인들이 제공되는 반면, 본 발명의 실시 예에 따른 기준 액세스 유닛(121)에서 기준 메모리 셀들(RMC)은 하나의 기준 워드 라인(RWL)에 공통으로 연결된다. 따라서, 불휘발성 메모리 장치(100)의 집적도가 향상된다. 종래의 불휘발성 메모리 장치에서, 하나의 기준 비트 라인에 고저항 소자를 갖는 기준 메모리 셀 및 저저항 소자를 갖는 기준 메모리 셀이 연결되는 반면, 본 발명의 실시 예에 따른 기준 액세스 유닛(121)에서 하나의 비트 라인에 고저항 소자(RH)를 갖는 기준 메모리 셀(RMC) 및 저저항 소자(RL)를 갖는 기준 메모리 셀 중 하나가 연결된다. 따라서, 불휘발성 메모리 장치(100)의 집적도가 향상된다.

예시적으로, 도 5를 참조하여 제 1 내지 제 n 기준 액세스 유닛들(121~12n) 중 제 1 기준 액세스 유닛(121)이 설명되었다. 그러나, 제 2 내지 제 n 기준 액세스 유닛들(122~12n) 또한 제 1 기준 액세스 유닛(121)과 동일한 구조를 가질 것이다.

도 6은 도 2의 제 1 읽기 및 쓰기 유닛(131)을 보여주는 회로도이다. 도 6을 참조하면, 제 1 읽기 및 쓰기 유닛(131)은 전원 공급 회로(PSC), 접지 공급 회로(GSC), 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4), 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4), 제 5 내지 제 7 트랜지스터들(T5~T7), 제 1 및 제 2 전류 소스들(CS1, CS2), 그리고 증폭기(SA)를 포함한다.

제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)은 메모리 셀 어레이(110)의 제 1 액세스 유닛(111)의 제 1 내지 제 4 비트 라인들(BL1~BL4)에 연결된다. 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)은 제 5 및 제 7 트랜지스터(T5, T7)에 연결된다. 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)은 전원 공급 회로(PSC) 및 접지 공급 회로(GSC)에 연결된다. 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)은 제 1 내지 제 4 하부 제어 신호들(WRB1~WRB4)에 응답하여 동작한다.

제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)은 기준 셀 어레이(120)의 제 1 액세스 유닛(121)의 제 1 내지 제 4 기준 비트 라인들(RBL1~RBL4)에 각각 연결된다. 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)은 제 5 및 제 6 트랜지스터들(T5, T6)에 연결된다. 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)은 전원 공급 회로(PSC) 및 접지 공급 회로(GSC)에 연결된다. 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)은 제 1 내지 제 4 상부 제어 신호들(WRT1~WRT4)에 응답하여 동작한다.

전원 공급 회로(PSC)는 제 5 트랜지스터(T5), 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4), 그리고 소스 라인(SL) 및 기준 소스 라인(RSL)에 연결된다. 전원 공급 회로(PSC)는 저저항 쓰기 반전 신호(/WRL) 및 고저항 쓰기 반전 신호(/WRH)에 응답하여 전원 전압(Vcc)을 공급하도록 구성된다. 전원 공급 회로(PSC)는 저저항 쓰기 반전 신호(/WRL)에 응답하여 동작하며 전원 전압(Vcc)에 연결된 제 1 트랜지스터(T1), 그리고 고저항 쓰기 반전 신호(/WRH)에 응답하여 동작하며 전원 전압(Vcc)에 연결된 제 2 트랜지스터(T2)를 포함한다.

접지 공급 회로(GSC)는 제 5 트랜지스터(T5), 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4), 그리고 소스 라인(SL) 및 기준 소스 라인(RSL)에 연결된다. 접지 공급 회로(GSC)는 저저항 쓰기 신호(WRL), 고저항 쓰기 신호(WRH), 그리고 읽기 신호(RD)에 응답하여 접지 전압(Vss)을 공급하도록 구성된다. 접지 공급 회로(GSC)는 저저항 쓰기 신호(WRL) 및 읽기 신호(RD)에 응답하여 동작하며 접지 전압(Vss)에 연결된 제 3 트랜지스터(T3), 그리고 고저항 쓰기 신호(WRH)에 응답하여 동작하며 접지 전압(Vss)에 연결된 제 4 트랜지스터(T4)를 포함한다.

제 1 기준 소스 라인(RSL1) 및 제 1 소스 라인(SL1)은 서로 연결되며, 제 2 기준 소스 라인(RSL2) 및 제 2 소스 라인(SL2)는 서로 연결된다. 즉, 메모리 셀 어레이(110) 및 기준 셀 어레이(120)에서 소스 라인들(SL 또는 RSL)은 공유된다.

제 5 트랜지스터는 기준 쓰기 신호(WRR)에 응답하여, 전원 공급 회로(PSC), 접지 공급 회로(GSC), 그리고 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)을 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)에 전기적으로 연결한다.

제 6 트랜지스터(T6)는 읽기 신호(RD)에 응답하여 증폭기(SA)의 기준 노드(RN) 및 제 1 전류 소스(CS1)를 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4) 및 제 5 트랜지스터(T5)에 전기적으로 연결한다.

제 7 트랜지스터(T7)는 읽기 신호(RD)에 응답하여 증폭기(SA)의 셀 노드(CN) 및 제 2 전류 소스(CS2)를 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4) 및 제 5 트랜지스터(T5)에 전기적으로 연결한다.

제 1 전류 소스(CS1)의 한 단은 제 6 트랜지스터(T6) 및 증폭기(SA)의 기준 노드(RN)에 연결된다. 제 1 전류 소스(CS1)의 다른 한 단은 전원 전압(Vcc)에 연결된다. 제 1 전류 소스(CS1)는 제 6 트랜지스터(T6) 및 증폭기(SA)의 기준 노드(RN)에 제 1 전류(2I)를 공급하도록 구성된다.

제 2 전류 소스(CS2)의 한 단은 제 7 트랜지스터(T7) 및 증폭기(SA)의 셀 노드(CN)에 연결된다. 제 2 전류 소스(CS2)의 다른 한 단은 전원 전압(Vcc)에 연결된다. 제 2 전류 소스(CS2)는 제 7 트랜지스터(T7) 및 증폭기(SA)의 셀 노드(CN)에 제 2 전류(I)를 공급하도록 구성된다. 예시적으로, 제 1 전류의 양은 제 2 전류의 양보다 크다. 예를 들면, 제 1 전류(2I)의 양은 제 2 전류(I)의 양의 두 배일 것이다.

증폭기(SA)는 기준 노드(RN)의 전압 및 셀 노드(CN)의 전압을 비교하도록 구성된다. 비교 결과를 증폭기(SA)는 읽어진 데이터(DOUT)로 출력하도록 구성된다.

도 7은 선택된 메모리 셀(MC)이 저저항 상태로 기입될 때, 제 1 액세스 유닛(111) 및 제 1 읽기 및 쓰기 유닛(131)의 전류 경로를 보여주는 회로도이다. 예시적으로, 제 1 비트 라인(BL1)에 연결된 메모리 셀(MC)이 선택된 것으로 가정되었다. 선택된 메모리 셀(MC)의 선택 트랜지스터(ST)는 워드 라인(WL)의 제어에 따라 턴-온 될 것이다.

표 1은 선택된 메모리 셀(MC)이 저저항 상태로 기입될 때의 제어 신호들의 바이어스 조건을 보여준다.

WRT1	WRT2	WRT3	WRT4	WRB1	WRB2	WRB3	WRB4
low	low	low	low	high	low	low	low
WRL	/WRL	WRH	/WRH	RD	WRR
high	low	low	high	low	low

도 7 및 도 8, 그리고 표 1을 참조하면, 쓰기 동작 시에, 제 1 내지 제 4 상부 제어 신호들(WRT1~WRT4)은 로직 로우로 제어된다. 즉, 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)은 턴-오프 된다.

제 1 내지 제 4 하부 제어 신호들(WRB1~WRB4) 중 선택된 메모리 셀(MC)에 대응하는 제어 신호(WRB1)는 로직 하이로 제어되고, 나머지 제어 신호들(WRB2~WRB4)은 로직 로우로 제어된다. 즉, 선택된 메모리 셀(MC)에 대응하는 비트 라인(BL1)에 연결된 하부 트랜지스터(TB1)는 턴-온 되고, 나머지 하부 트랜지스터들(TB2~TB4)은 턴-오프 된다. 예시적으로, 제 1 비트 라인(BL1)에 연결된 메모리 셀(MC)이 기입되는 경우, 제 1 하부 제어 신호(WRB1)가 로직 하이로 제어될 것이다. 즉, 제 1 비트 라인(BL1)에 연결된 제 1 하부 트랜지스터(TB1)가 턴-온 될 것이다.

저저항 쓰기 동작 시에, 저저항 쓰기 신호(WRL)는 로직 하이로 제어되고, 고저항 쓰기 신호(WRH)는 로직 로우로 제어된다. 따라서, 저저항 쓰기 반전 신호(/WRL)는 로직 로우로 제어되고, 고저항 쓰기 반전 신호(/WRH)는 로직 하이로 제어된다. 즉, 전원 공급 회로(PSC)의 제 1 트랜지스터(T1)는 턴-온 되고, 제 2 트랜지스터(T2)는 턴-오프 된다. 접지 공급 회로(GSC)의 제 3 트랜지스터(T3)는 턴-온 되고, 제 4 트랜지스터(T4)는 턴-오프 된다.

쓰기 동작 시에, 읽기 신호(RD) 및 기준 쓰기 신호(WRR)는 로직 로우로 제어된다.

표 1에 기재된 바이어스 조건에 응답하여, 제 1 읽기 및 쓰기 유닛(131)은 선택 메모리 셀(MC)과 연결되는 전류 경로를 형성한다. 제 1 읽기 및 쓰기 유닛(131)에 의해 형성되는 전류 경로가 도 7에 도시되어 있다.

도 7에 도시된 바와 같이, 전원 공급 회로(PSC)는 제 1 하부 트랜지스터(TB1), 제 1 비트 라인(BL1), 가변 저항 소자(VR), 선택 트랜지스터(ST), 그리고 제 1 소스 라인(SL1)을 통해 접지 공급 회로(GSC)에 전달된다. 즉, 전원 공급 회로(PSC)는 제 1 비트 라인(BL1)에 전원 전압(Vcc)을 공급하며, 접지 공급 회로(GSC)는 제 1 소스 라인(SL1)에 접지 전압(Vss)을 공급하는 것으로 이해될 수 있다. 제 1 비트 라인(BL1)으로부터 가변 저항 소자(VR)를 통해 제 1 소스 라인(SL1)으로 전류가 흐르므로, 선택된 메모리 셀(MC)의 가변 저항 소자(VR)는 저저항 상태로 기입될 것이다.

예시적으로, 제 1 비트 라인(BL1)이 선택되는 것으로 설명되었다. 그러나, 제 2 내지 제 4 비트 라인들(BL2~BL4) 중 하나가 선택될 때에도, 도 6 및 도 7을 참조하여 설명된 바와 같이 선택된 메모리 셀(MC)이 저저항 상태로 기입될 것이다.

예를 들면, 제 2 비트 라인(BL2)이 선택될 때, 전원 공급 회로(PSC)는 제 2 비트 라인(BL2)에 전원 전압(Vcc)을 공급하고 접지 공급 회로(GSC)는 제 1 소스 라인(SL1)에 접지 전압(Vss)을 공급할 것이다. 즉, 전류는 제 2 비트 라인(BL2)으로부터 선택된 메모리 셀(MC)을 통해 제 1 소스 라인(SL1)으로 흐를 것이다.

도 8은 선택된 메모리 셀(MC)이 고저항 상태로 기입될 때, 제 1 액세스 유닛(111) 및 제 1 읽기 및 쓰기 유닛(131)의 전류 경로를 보여주는 회로도이다. 예시적으로, 제 1 비트 라인(BL1)에 연결된 메모리 셀(MC)이 선택된 것으로 가정되었다. 선택된 메모리 셀(MC)의 선택 트랜지스터(ST)는 워드 라인의 제어에 따라 턴-온 될 것이다.

표 2는 선택된 메모리 셀(MC)이 고저항 상태로 기입될 때의 제어 신호들의 바이어스 조건을 보여준다.

WRT1	WRT2	WRT3	WRT4	WRB1	WRB2	WRB3	WRB4
low	low	low	low	high	low	low	low
WRL	/WRL	WRH	/WRH	RD	WRR
low	high	high	low	low	low

이하에서, 도 6, 도 8, 그리고 표 2를 참조하여, 선택된 메모리 셀(MC)이 고저항 상태로 기입되는 동작이 설명된다.

표 1의 바이어스 조건과 비교하면, 표 2에서 고저항 쓰기 신호(WRH), 고저항 쓰기 반전 신호(/WRH), 저저항 쓰기 신호(WRL), 그리고 저저항 쓰기 반전 신호(/WRL)의 바이어스 조건이 상이하게 기재되어 있다. 고저항 쓰기 신호(WRH), 고저항 쓰기 반전 신호(/WRH), 저저항 쓰기 신호(WRL), 그리고 저저항 쓰기 반전 신호(/WRL)는 전원 공급 회로(PSC) 및 접지 공급 회로(GSC)에 제공되는 신호들이다. 따라서, 저저항 쓰기 동작과 비교할 때, 고저항 쓰기 동작 시에 전원 공급 회로(PSC) 및 접지 공급 회로(GSC)의 동작이 변경될 것이다.

고저항 쓰기 동작 시에, 저저항 쓰기 신호(WRL)는 로직 로우로 제어되고, 고저항 쓰기 신호(WRH)는 로직 하이로 제어된다. 따라서, 저저항 쓰기 반전 신호(/WRL)는 로직 하이로 제어되고, 고저항 쓰기 반전 신호(/WRH)는 로직 로우로 제어된다.

표 2에 기재된 바이어스 조건에 응답하여, 제 1 읽기 및 쓰기 유닛(131)은 선택 메모리 셀(MC)과 연결되는 전류 경로를 형성한다. 제 1 읽기 및 쓰기 유닛(131)에 의해 형성되는 전류 경로가 도 8에 도시되어 있다.

전원 공급 회로(PSC)는 제 1 소스 라인(SL1)에 전원 전압(Vcc)을 공급하고, 접지 공급 회로(GSC)는 제 1 비트 라인(BL1)에 접지 전압(Vss)을 공급하는 것으로 이해될 수 있다. 전류가 제 1 소스 라인(SL1)으로부터 가변 저항 소자(VR)를 통해 제 1 비트 라인(BL1)으로 흐르므로, 가변 저항 소자(VR)는 고저항 상태로 기입된다.

저저항 쓰기 동작을 참조하여 설명된 바와 같이, 제 1 비트 라인(BL1)이 선택되는 것으로 한정되지 않는다. 예를 들면, 제 2 비트 라인(BL2)이 선택될 때, 전원 공급 회로(PSC)는 제 1 소스 라인(SL1)에 전원 전압(Vcc)을 공급하고 접지 공급 회로(GSC)는 제 2 비트 라인(BL2)에 접지 전압(Vss)을 공급할 것이다. 즉, 전류는 제 1 소스 라인(SL1)으로부터 선택된 메모리 셀(MC)을 통해 제 2 비트 라인(BL2)으로 흐를 것이다.

도 9 및 도 10은 선택된 메모리 셀(MC)이 읽어질 때, 제 1 액세스 유닛(111), 제 1 기준 액세스 유닛(121), 그리고 제 1 읽기 및 쓰기 유닛(131)의 전류 경로를 보여주는 회로도이다. 예시적으로, 제 1 비트 라인(BL1)의 메모리 셀(MC)이 선택된 것으로 가정된다. 선택된 메모리 셀(MC)의 선택 트랜지스터(ST)는 턴-온 될 것이다. 읽기 동작 시에, 기준 워드 라인(RWL)에 응답하여, 기준 메모리 셀들(RMC)의 선택 트랜지스터들(ST)은 턴-온될 것이다.

표 3은 선택된 메모리 셀(MC)이 읽어질 때의 제어 신호들의 바이어스 조건을 보여준다.

WRT1	WRT2	WRT3	WRT4	WRB1	WRB2	WRB3	WRB4
high	high	low	low	high	low	low	low
WRL	/WRL	WRH	/WRH	RD	WRR
low	high	low	high	high	low

이하에서, 도 6, 도 9, 도 10, 그리고 표 3을 참조하여, 선택된 메모리 셀(MC)이 읽어지는 동작이 설명된다.

읽기 동작 시에, 제 1 액세스 유닛(111)의 선택된 소스 라인(SL1)에 대응하는 제 1 기준 액세스 유닛(121)의 기준 비트 라인들(RBL1, RBL2)에 연결된 상부 트랜지스터들(TT1, TT2)이 턴-온 된다. 즉, 제 1 및 제 2 상부 제어 신호들(WRT1, WRT2)이 로직 하이로 제어된다.

읽기 동작 시에, 읽기 신호(RD)는 로직 하이로 제어된다.

표 3에 기재된 바이어스 조건에 응답하여, 제 1 읽기 및 쓰기 유닛(131)은 선택 메모리 셀(MC)과 연결되는 전류 경로를 형성한다. 선택된 메모리 셀(MC)에 대응하는 하부 트랜지스터(TB1) 및 상부 트랜지스터들(TT1, TT2)이 턴-온 되므로, 제 1 액세스 유닛(111) 및 제 1 기준 액세스 유닛(121)이 제 1 읽기 및 쓰기 유닛(131)에 함께 연결된다.

제 1 기준 액세스 유닛(121) 및 제 1 읽기 및 쓰기 유닛(131) 사이의 전류 경로가 도 9에 도시되어 있다.

읽기 신호(RD)에 응답하여, 제 6 트랜지스터(T6)는 턴-온 된다. 즉, 제 1 전류 소스(CS1)는 제 1 및 제 2 상부 트랜지스터들(TT1, TT2)에 제 1 전류(2I)를 공급한다. 제 1 전류(2I)는 고저항 상태의 가변 저항 소자(RH)를 갖는 기준 메모리 셀(RMC) 및 저저항 상태의 가변 저항 소자(RL)를 갖는 기준 메모리 셀(RMC)에 공급된다.

읽기 신호(RD)에 응답하여, 접지 공급 회로(GSC)의 제 3 트랜지스터(T3)는 선택된 기준 소스 라인(RSL1)에 접지 전압(Vss)을 공급한다. 즉, 접지 공급 회로(GSC)에 의해 제공되는 접지 노드에 병렬 연결된 저저항 및 고저항 상태의 가변 저항 소자들(RL, RH)에 제 1 전류(2I)가 공급된다.

제 1 액세스 유닛(111) 및 제 1 읽기 및 쓰기 유닛(131) 사이의 전류 경로가 도 10에 도시되어 있다.

읽기 신호(RD)에 응답하여, 제 7 트랜지스터(T7)은 턴-온 된다. 즉, 제 2 전류 소스(CS2)는 제 1 하부 트랜지스터(TB1)에 제 2 전류(I)를 공급한다. 제 2 전류(I)는 선택된 메모리 셀(MC)의 가변 저항 소자(VR)에 공급된다.

읽기 신호(RD)에 응답하여, 접지 공급 회로(GSC)의 제 3 트랜지스터(T3)는 선택된 소스 라인(SL1)에 접지 전압(Vss)을 공급한다. 즉, 접지 공급 회로(GSC)에 의해 제공되는 접지 노드에 선택된 메모리 셀(MC)의 가변 저항 소자(VR)가 연결된다.

도 9 및 도 10에 도시된 제 1 액세스 유닛(111), 제 1 기준 액세스 유닛(121), 그리고 제 1 읽기 및 쓰기 유닛(131)은 도 11에 도시된 회로로 등가적으로 표현될 수 있다.

증폭기(SA)의 기준 노드(RN)의 전압은 수학식 1과 같이 유도된다.

증폭기(SA)의 셀 노드(CN)의 전압은 수학식 2와 같이 유도된다.

증폭기(SA)는 셀 노드(CN)의 전압을 기준 노드(RN)의 전압과 비교하도록 구성된다. 비교 결과는 읽어진 데이터(DOUT)로서 출력된다.

수학식 2에 기재된 셀 노드(CN)의 전압에서 수학식 1에 기재된 기준 노드(RN)의 전압을 빼면 수학식 3과 같이 유도된다.

가변 저항 소자(VR)는 고저항(RH) 값 또는 저저항(RL) 값을 갖는다. 가변 저항 소자(VR)가 고저항(RH) 값을 가질 때, 수학식 3은 수학식 4와 같이 유도된다.

수학식 4는 양의 값을 갖는다. 즉, 가변 저항 소자(VR)가 고저항(RH) 값을 가질 때, 셀 노드(CN)의 전압 레벨이 기준 노드(RN)의 전압 레벨보다 높다.

가변 저항 소자(VR)가 저저항(RL) 값을 가질 때, 수학식 3은 수학식 5와 같이 유도된다.

수학식 5는 음의 값을 갖는다. 즉, 가변 저항 소자(VR)가 저저항(RL) 값을 가질 때, 셀 노드(CN)의 전압 레벨은 기준 노드(RN)의 전압 레벨보다 낮다.

따라서, 가변 저항 소자(VR)가 고저항(RH) 값을 가질 때, 증폭기(SA)는 읽어진 데이터로서 로직 하이를 출력한다. 가변 저항 소자(VR)가 저저항(RL) 값을 가질 때, 증폭기(SA)는 읽어진 데이터로서 로직 로우를 출력한다.

도 12는 고저항 및 저저항 상태의 기준 메모리 셀들(RMC)이 기입될 때, 제 1 기준 액세스 유닛(121) 및 제 1 읽기 및 쓰기 유닛(131)의 전류 경로를 보여주는 회로도이다. 예시적으로, 제 1 기준 소스 라인(RSL1)에 연결된 기준 메모리 셀들(RMC)이 선택된 것으로 가정되었다. 선택된 기준 메모리 셀들(RMC)의 선택 트랜지스터(ST)는 기준 워드 라인(RWL)의 제어에 따라 턴-온 될 것이다.

표 4는 선택된 기준 메모리 셀(RMC)이 기입될 때의 제어 신호들의 바이어스 조건을 보여준다.

WRT1	WRT2	WRT3	WRT4	WRB1	WRB2	WRB3	WRB4
low/high	high/low	low	low	low	low	low	low
WRL	/WRL	WRH	/WRH	RD	WRR
high/low	low/high	low/high	high/low	low	high

도 12 및 표 4를 참조하면, 쓰기 동작 시에, 제 1 내지 제 4 하부 제어 신호들(WRB1~WRB4)은 로직 로우로 제어된다. 즉, 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)은 턴-오프 된다.

선택된 제 1 기준 소스 라인(SL1)에 대응하는 제 1 및 제 2 상부 제어 신호들(WRT1, WRT2) 중 선택된 제어 신호가 로직 하이로 제어되고, 비선택된 제어 신호가 로직 로우로 제어될 것이다.

선택된 기준 메모리 셀(RMC)이 저저항 상태(RL)로 기입될 때, 저저항 쓰기 신호(WRL)는 로직 하이로, 저저항 쓰기 반전 신호(/WRL)는 로직 로우로, 고저항 쓰기 신호(WRH)는 로직 로우로, 저저항 쓰기 반전 신호(/WRH)는 로직 하이로 제어될 것이다.

선택된 기준 메모리 셀(RMC)이 고저항 상태(RH)로 기입될 때, 저저항 쓰기 신호(WRL)는 로직 로우로, 저저항 쓰기 반전 신호(/WRL)는 로직 하이로, 고저항 쓰기 신호(WRH)는 로직 하이로, 저저항 쓰기 반전 신호(/WRH)는 로직 로우로 제어될 것이다.

도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 읽기 방법을 보여주는 순서도이다. 도 9, 도 10, 그리고 도 13을 참조하면, S110 단계에서 소스 라인(SL)이 접지된다. 예를 들면, 접지 공급 회로(GSC)가 선택된 소스 라인(SL)에 접지 전압(VSS)을 공급할 것이다.

S120 단계에서, 두 개의 기준 비트 라인들(RBL) 및 두 개의 기준 메모리 셀들(RMC)을 통해 기준 소스 라인(RSL)에 연결되는 경로에 제 1 전류(2I)가 공급된다. 예를 들면, 제 1 전류 소스(CS1)가 제 1 전류(2I)를 공급할 것이다.

S130 단계에서, 비트 라인(BL) 및 선택 메모리 셀(MC)을 통해 소스 라인(SL)에 연결되는 경로에 제 2 전류(I)가 공급된다. 예를 들면, 제 2 전류 소스(CS2)가 제 2 전류(I)를 공급할 것이다.

S140 단계에서, 제 1 및 제 2 전류들(2I, I)에 의해 각각 유도되는 제 1 및 제 2 전압들이 비교된다. 예를 들면, 증폭기(SA)는 제 1 전류(2I)에 의해 유도되는 기준 노드(RN)의 전압을 제 2 전류(I)에 의해 유도되는 셀 노드(CN)의 전압과 비교할 것이다.

S150 단계에서, 제 1 전압(예를 들면, 기준 노드(RN)의 전압)과 제 2 전압(예를 들면, 셀 노드(CN)의 전압)이 비교된다. 제 2 전압(예를 들면, 셀 노드(CN)의 전압)이 제 1 전압(예를 들면, 기준 노드(RN)의 전압)보다 크면, S160 단계에서 선택 메모리 셀(MC)이 고저항 상태(RH)로 판별된다. 예를 들면, 증폭기(SA)는 읽어진 데이터로서 로직 하이를 출력할 것이다.

제 2 전압(예를 들면, 셀 노드(CN)의 전압)이 제 1 전압(예를 들면, 기준 노드(RN)의 전압)보다 작으면, S170 단계에서 선택 메모리 셀이 저저항 상태로 판별된다. 예를 들면, 증폭기(SA)는 읽어진 데이터로서 로직 로우를 출력할 것이다.

상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 두 개의 비트 라인들(BL) 및 두 개의 기준 비트 라인들(RBL)이 각각 하나의 소스 라인(SL) 및 기준 소스 라인(RSL)을 공유하도록 구성된다. 또한, 기준 메모리 셀들(RMC)은 하나의 기준 워드 라인(RWL)에 공통으로 연결되며, 기준 메모리 셀들(RMC)의 수가 감소된다. 따라서, 감소된 면적을 갖는 불휘발성 메모리 장치(100) 및 그것의 읽기 방법이 제공된다.

상술된 실시 예에서, 각 액세스 유닛은 네 개의 비트 라인들(BL) 및 두 개의 소스 라인들(SL)에 연결되는 것으로 설명되었다. 그러나, 각 액세스 유닛의 비트 라인들(BL) 및 소스 라인들의 수는 한정되지 않는다. 마찬가지로, 각 기준 액세스 유닛의 기준 비트 라인들(RBL) 및 기준 소스 라인들(RSL)의 수는 한정되지 않는다.

상술된 실시 예에서, 행 및 열에 기반하여 액세스 유닛 및 기준 액세스 유닛이 설명되었다. 그러나, 행 및 열은 액세스 유닛 및 기준 액세스 유닛의 상대적인 위치에 따른 용어이며, 한정되지 않는다.

도 14는 도 1의 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함한다.

컨트롤러(200)는 호스트(Host) 및 불휘발성 메모리 장치(100)에 연결된다. 호스트(Host)의 요청에 응답하여, 컨트롤러(200)는 불휘발성 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 호스트(Host)의 요청에 응답하여 불휘발성 메모리 장치(100)의 읽기, 쓰기, 그리고 소거 동작을 제어하도록 구성된다. 컨트롤러(200)는 불휘발성 메모리 장치(100)의 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 불휘발성 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 불휘발성 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

예시적으로, 컨트롤러(200)는 불휘발성 메모리 장치(100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고, 컨트롤러(200)는 불휘발성 메모리 장치(100)와 데이터(DATA)를 교환하도록 구성된다.

예시적으로, 컨트롤러(200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(200)의 제반 동작을 제어한다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, Firewire 프로토콜, PCMCIA (Personal Computer Memory Card International Association) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(100)의 구성 요소로서 제공될 수 있다.

컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC) 등과 같은 메모리 카드를 구성한다.

컨트롤러(300) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 타블렛 컴퓨터(tablet computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적으로, 불휘발성 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.

도 15는 도 14의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 15를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(300) 및 컨트롤러(400)를 포함한다. 불휘발성 메모리 장치(300)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(400)와 통신하도록 구성된다. 도 15에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(400)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1 내지 도 13을 참조하여 설명된 바와 같이 구성된다. 그리고, 컨트롤러(400)는 도 14를 참조하여 설명된 바와 같이 구성된다.

도 16은 도 15를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다. 메모리 시스템(2000)은 컨트롤러(400) 및 불휘발성 메모리 장치(300)를 포함한다.

도 16에서, 불휘발성 메모리 장치(300)는 컨트롤러(400)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(300)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.

도 16에서, 도 15를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 14를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.

예시적으로, 컴퓨팅 시스템(300)은 도 14 및 도 15를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100 ; 불휘발성 메모리 장치
MC ; 메모리 셀
RMC ; 기준 메모리 셀
BL ; 비트 라인
RBL ; 기준 비트 라인
SL ; 소스 라인
RSL ; 기준 소스 라인
WL ; 워드 라인
RWL ; 기준 워드 라인
SA ; 증폭기
PSC ; 전원 공급 회로
GSC ; 접지 공급 회로
CS1 ; 제 1 전류 소스
CS2 ; 제 2 전류 소스

Claims (20)

1. 제 1 및 제 2 비트 라인들과 소스 라인 사이에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이;
   제 1 및 제 2 기준 비트 라인들과 상기 소스 라인 사이에 연결된 기준 메모리 셀들을 포함하는 기준 메모리 셀 어레이; 그리고
   상기 제 1 및 제 2 비트 라인들과 상기 소스 라인에 연결된 읽기 및 쓰기 회로를 포함하는 불휘발성 메모리 장치.
2. 제 1 항에 있어서,
   상기 기준 메모리 셀 어레이는
   상기 제 1 기준 비트 라인 및 상기 소스 라인 사이에 연결된 제 1 기준 메모리 셀; 그리고
   상기 제 2 기준 비트 라인 및 상기 소스 라인 사이에 연결된 제 2 기준 메모리 셀을 포함하는 불휘발성 메모리 장치.
3. 제 2 항에 있어서,
   상기 제 1 기준 메모리 셀은 상기 소스 라인에 연결된 제 1 선택 트랜지스터를 포함하고,
   상기 제 2 기준 메모리 셀은 상기 소스 라인에 연결된 제 2 선택 트랜지스터를 포함하고, 그리고
   상기 제 1 및 제 2 선택 트랜지스터들은 공통의 기준 워드 라인에 응답하여 제어되는 불휘발성 메모리 장치.
4. 제 3 항에 있어서,
   상기 제 1 기준 메모리 셀은 상기 제 1 선택 트랜지스터 및 상기 제 1 비트 라인에 연결된 제 1 저항을 더 포함하고, 그리고
   상기 제 2 기준 메모리 셀은 상기 제 2 선택 트랜지스터 및 상기 제 2 비트 라인에 연결된 제 2 저항을 더 포함하는 불휘발성 메모리 장치.
5. 제 4 항에 있어서,
   상기 제 1 저항과 상기 제 2 저항은 서로 다른 저항값을 갖는 불휘발성 메모리 장치.
6. 제 1 항에 있어서,
   읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 1 및 제 2 비트 라인들 중 선택된 비트 라인에 제 2 전류를 제공하고 그리고 상기 제 1 및 제 2 기준 비트 라인들에 제 1 전류를 제공하도록 구성되는 불휘발성 메모리 장치.
7. 제 6 항에 있어서,
   상기 제 1 전류의 양은 상기 제 2 전류의 양보다 큰 불휘발성 메모리 장치.
8. 제 7 항에 있어서,
   읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 1 전류에 의해 유도되는 제 1 전압 및 상기 제 2 전류에 의해 유도되는 제 2 전압에 기반하여, 상기 선택된 비트 라인에 연결된 선택된 메모리 셀의 저항 상태를 판별하도록 구성되는 불휘발성 메모리 장치.
9. 제 8 항에 있어서,
   읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 2 전압이 상기 제 1 전압보다 높은 레벨을 가질 때, 상기 선택된 메모리 셀을 고저항 상태로 판별하도록 구성되는 불휘발성 메모리 장치.
10. 제 8 항에 있어서,
    읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 2 전압이 상기 제 1 전압보다 낮은 레벨을 가질 때, 상기 선택된 메모리 셀을 저저항 상태로 판별하도록 구성되는 불휘발성 메모리 장치.
11. 제 1 항에 있어서,
    선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 읽기 및 쓰기 회로는 상기 제 1 및 제 2 비트 라인들 중 상기 선택된 비트 라인에 쓰기 전류를 제공하도록 구성되는 불휘발성 메모리 장치.
12. 제 1 항에 있어서,
    선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 읽기 및 쓰기 회로는 상기 소스 라인에 쓰기 전류를 제공하도록 구성되고,
    상기 제 1 및 제 2 비트 라인들 중 비선택된 비트 라인이 플로팅되는 불휘발성 메모리 장치.
13. 제 1 항에 있어서,
    상기 읽기 및 쓰기 회로는
    상기 제 1 및 제 2 기준 비트 라인들에 연결된 제 1 및 제 2 상부 트랜지스터들; 그리고
    상기 제 1 및 제 2 비트 라인들에 연결된 제 1 및 제 2 하부 트랜지스터들을 포함하는 불휘발성 메모리 장치.
14. 제 13 항에 있어서,
    상기 읽기 및 쓰기 회로는
    선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 제 1 및 제 2 하부 트랜지스터들에 전원 전압을 공급하도록 구성되는 전원 공급 회로; 그리고
    상기 선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 소스 라인에 접지 전압을 공급하도록 구성되는 접지 공급 회로를 더 포함하는 불휘발성 메모리 장치.
15. 제 14 항에 있어서,
    상기 선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 전원 공급 회로는 상기 소스 라인에 전원 전압을 공급하도록 구성되고, 그리고
    상기 선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 접지 공급 회로는 상기 제 1 및 제 2 하부 트랜지스터들에 접지 전압을 공급하도록 구성되는 불휘발성 메모리 장치.
16. 제 13 항에 있어서,
    상기 읽기 및 쓰기 회로는
    읽기 동작 시에, 상기 제 1 및 제 2 상부 트랜지스터들에 제 1 전류를 공급하는 제 1 전류 소스;
    읽기 동작 시에, 상기 제 1 및 제 2 하부 트랜지스터들에 제 2 전류를 공급하도록 구성되는 제 2 전류 소스; 그리고
    상기 제 1 전류에 의해 유도된 제 1 전압 및 상기 제 2 전류에 의해 유도된 제 2 전압의 차이를 감지하도록 구성되는 증폭기를 더 포함하는 불휘발성 메모리 장치.
17. 제 13 항에 있어서,
    상기 제 1 및 제 2 상부 트랜지스터들은 읽기 동작 시에 함께 턴-온 되고, 메모리 셀 쓰기 동작 시에 함께 턴-오프 되는 불휘발성 메모리 장치.
18. 제 13 항에 있어서,
    상기 제 1 및 제 2 기준 메모리 셀들 중 선택된 기준 메모리 셀이 기입될 때, 상기 제 1 및 제 2 상부 트랜지스터들 중 선택된 상부 트랜지스터는 턴-온 되고, 다른 하나의 상부 트랜지스터는 턴-오프 되는 불휘발성 메모리 장치.
19. 제 1 항에 있어서,
    상기 제 1 및 제 2 기준 메모리 셀들, 그리고 상기 제 1 및 제 2 메모리 셀들은 각각 스핀 토크 트랜스퍼(STT, Spin Torque Transfer) 자기 저항 소자를 포함하는 불휘발성 메모리 장치.
20. 소스 라인을 접지하는 단계;
    두 개의 기준 비트 라인들 및 상기 두 개의 기준 비트 라인들에 각각 대응하는 두 개의 기준 메모리 셀들을 통해 상기 소스 라인에 연결되는 전기적 경로에 제 1 전류를 공급하는 단계;
    비트 라인 및 선택 메모리 셀을 통해 상기 소스 라인에 연결되는 전기적 경로에 제 2 전류를 공급하는 단계; 그리고
    상기 제 1 및 제 2 전류들에 의해 각각 유도된 전압들에 기반하여 상기 선택 메모리 셀의 논리 상태를 판별하는 단계를 포함하는 불휘발성 메모리 장치의 읽기 방법.

Images