WO2011159070A2 - 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 읽기 방법 Download PDF

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WO2011159070A2
WO2011159070A2 PCT/KR2011/004298 KR2011004298W WO2011159070A2 WO 2011159070 A2 WO2011159070 A2 WO 2011159070A2 KR 2011004298 W KR2011004298 W KR 2011004298W WO 2011159070 A2 WO2011159070 A2 WO 2011159070A2
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신형순
이승준
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이화여자대학교 산학협력단
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    • G11C16/26—Sensing or reading circuits; Data output circuits

Definitions

  • the present invention relates to a memory, and more particularly to a nonvolatile memory device and a read method thereof.
  • a semiconductor memory device is a memory device implemented using a semiconductor such as silicon (Si), germanium (Ge, Germanium), gallium arsenide (GaAs, gallium arsenide), or indium phospide (InP). to be.
  • Semiconductor memory devices are largely classified into volatile memory devices and nonvolatile memory devices.
  • Volatile memory devices lose their stored data when their power supplies are interrupted. Volatile memory devices include static RAM (SRAM), dynamic RAM (DRAM), and synchronous DRAM (SDRAM).
  • a nonvolatile memory device is a memory device that retains stored data even when power supply is cut off. Nonvolatile memory devices include Read Only Memory (ROM), Programmable ROM (PROM), Electrically Programmable ROM (EPROM), Electrically Erasable and Programmable ROM (EEPROM), Flash memory devices, Phase-change RAM (PRAM), and Magnetic RAM (MRAM). ), Resistive 58-1 RAM (RRAM), ferroelectric RAM (FRAM), and the like.
  • One of the methods of reducing the production cost of the semiconductor memory device is to reduce the line width.
  • the degree of integration of the semiconductor memory device is improved.
  • Improved integration increases the number of semiconductor memory chips produced from one wafer. Therefore, the production cost of the semiconductor memory device is reduced.
  • Another method of reducing the production cost of a semiconductor memory device is to improve the degree of integration of the semiconductor memory device through a design change. For example, when the number of conductive lines in a semiconductor memory chip is reduced, the degree of integration of the semiconductor memory device is improved and the unit cost is reduced.
  • a nonvolatile memory device may include a memory cell array including memory cells connected between first and second bit lines and a source line; A reference cell array including reference memory cells coupled between the first and second reference bit lines and a reference source line; And connected between first and second bit lines of the memory cell array and first and second reference bit lines of the reference cell array, between a source line of the memory cell array and a reference source line of the reference cell array. Includes connected read and write circuits.
  • the reference cell array may include a first reference memory cell coupled between the first reference bit line and the reference source line; And a second reference memory cell connected between the second reference bit line and the reference source line.
  • the first reference memory cell includes a first select transistor coupled to the reference source line
  • the second reference memory cell includes a second select transistor coupled to the reference source line
  • the first And the second select transistors are controlled in response to a common reference word line.
  • the first reference memory cell may further include a first resistor connected to the first select transistor and the first reference bit line
  • the second reference memory cell may include the second select transistor and the second resistor. And a second resistor coupled to the reference bit line.
  • the first resistor and the second resistor have different resistance values.
  • the read and write circuit in a read operation, provides a second current to a selected bit line of the first and second bit lines and a first current to the first and second reference bit lines. It is configured to provide.
  • the amount of the first current is greater than the amount of the second current.
  • the read and write circuit may be configured to include a selected memory connected to the selected bit line based on a first voltage induced by the first current and a second voltage induced by the second current. And determine the resistance state of the cell.
  • the read and write circuit in a read operation, is configured to determine the selected memory cell as a high resistance state when the second voltage has a level higher than the first voltage.
  • the read and write circuit in a read operation, is configured to determine the selected memory cell as a low resistance state when the second voltage has a level lower than the first voltage.
  • the read and write circuit when the selected memory cell is written to a low resistance state, is configured to provide a write current to the selected bit line of the first and second bit lines.
  • the read and write circuit when the selected memory cell is written to a high resistance state, is configured to provide a write current to the source line, and an unselected bit line of the first and second bit lines floats. do.
  • the read and write circuit may include first and second upper transistors connected to the first and second reference bit lines; And first and second lower transistors connected to the first and second bit lines.
  • the read and write circuit may include the first and second transistors when the selected memory cell is written to a low resistance state.
  • a power supply circuit configured to supply a power supply voltage to the two lower transistors;
  • a ground supply circuit configured to supply a ground voltage to the source line when the selected memory cell is written to a low resistance state.
  • the power supply circuit when the selected memory cell is written to the high resistance state, the power supply circuit is configured to supply a power voltage to the source line, and when the selected memory cell is written to the high resistance state, the ground The supply circuit is configured to supply a ground voltage to the first and second lower transistors.
  • the read and write circuit may include a first current source configured to supply a first current to the first and second upper transistors in a read operation; A second current source configured to supply a second current to the first and second bottom transistors in a read operation; And an amplifier configured to sense a difference between the first voltage induced by the first current and the second voltage induced by the second current.
  • the first and second upper transistors are turned on together in a read operation and turned off together in a memory cell write operation.
  • the selected upper transistor of the first and second upper transistors is turned on and the other upper transistor is turned on. Is off.
  • the first and second reference memory cells and the first and second memory cells each include a spin torque transfer magnetoresistive element.
  • a read method of a nonvolatile memory device may include: grounding a source line; Supplying a first current to an electrical path connected to the source line through two reference bit lines and two reference memory cells respectively corresponding to the two reference bit lines; Supplying a second current to an electrical path connected to the source line through a bit line and a selected memory cell; And determining a logic state of the selected memory cell based on voltages induced by the first and second currents, respectively.
  • reference memory cells connected to two reference bit lines share one source line.
  • Reference memory cells connected to two reference bit lines share one reference word line.
  • FIG. 1 is a block diagram illustrating a nonvolatile memory device in accordance with an embodiment of the present invention.
  • FIG. 2 is a block diagram illustrating a memory cell array, a reference cell array, and read and write circuits of FIG. 1.
  • FIG. 3 is a circuit diagram illustrating a first access unit of FIG. 2.
  • FIG. 4 is a diagram illustrating an embodiment of a memory cell of FIG. 3.
  • FIG. 5 is a circuit diagram illustrating the first reference access unit of FIG. 2.
  • FIG. 6 is a circuit diagram illustrating a first read and write unit of FIG. 2.
  • FIG. 7 is a circuit diagram illustrating a current path of a first access unit and a first read and write unit when a selected memory cell is written in a low resistance state.
  • FIG. 8 is a circuit diagram showing a current path of a first access unit and a first read and write unit when the selected memory cell is written in a high resistance state.
  • 9 and 10 are circuit diagrams showing current paths of a first access unit, a first reference access unit, and a first read and write unit when a selected memory cell is read.
  • FIG. 11 is a circuit diagram illustrating an equivalent circuit of the first access unit, the first reference access unit, and the first read and write unit shown in FIGS. 9 and 10.
  • FIG. 12 is a circuit diagram showing a current path of a first reference access unit and a first read and write unit when reference memory cells in high and low resistance states are written.
  • FIG. 13 is a flowchart illustrating a reading method of a nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 14 is a block diagram illustrating a memory system including the nonvolatile memory device of FIG. 1.
  • FIG. 15 is a block diagram illustrating an application example of the memory system of FIG. 14.
  • FIG. 16 is a block diagram illustrating a computing system including the memory system described with reference to FIG. 15.
  • the nonvolatile memory device 100 includes a memory cell array 110, a reference cell array 120, a read and write circuit 130, and a peripheral circuit 140.
  • the memory cell array 110 is connected to the read and write circuit 130 through the bit lines BL and the source lines SL and to the peripheral circuit 140 through the word lines WL.
  • the memory cell array 110 includes a plurality of memory cells connected to bit lines BL, source lines SL, and word lines WL.
  • Memory cells of the memory cell array 110 may be selected and unselected through the word lines WL.
  • the memory cells may be written into one of a plurality of logic states by a signal, for example, a voltage or a current, transmitted through the bit lines BL and the source lines SL.
  • memory cells may store data in the form of a resistance value.
  • memory cells having a first resistance value will correspond to the first logic state.
  • Memory cells having a second resistance value will correspond to the second logic state. That is, the memory cells may be variable resistance memory cells.
  • the reference cell array 120 is connected to the read and write circuit 130 through the reference bit lines RBL and the reference source lines RSL, and to the peripheral circuit 140 through the reference word line RWL. do.
  • the reference cell array 120 includes a plurality of reference memory cells connected to the reference bit lines RBL, the reference source lines RSL, and the reference word line RWL.
  • the reference memory cells of the reference cell array 120 may be configured identically to the memory cells of the memory cell array 110. That is, like the memory cells, the reference memory cells may be variable resistance memory cells.
  • the read and write circuit 130 is connected to the memory cell array 110 through the bit lines BL and the source lines SL.
  • the read and write circuit 130 is configured to write data to the memory cells of the memory cell array 110 through the bit lines BL and the source lines SL.
  • the read and write circuit 130 may supply a signal, for example, a voltage or a current, to the bit lines BL and the source lines SL, thereby providing a resistance of the selected memory cell of the memory cell array 110. Will change the value.
  • the read and write circuit 130 is configured to read data stored in the selected memory cell of the memory cell array 110 through the bit lines BL and the source lines SL.
  • the read and write circuit 130 is configured to read data stored in the memory cells using the reference memory cells of the reference cell array 120.
  • the read and write circuit 130 may compare the selected memory cell of the memory cell array 110 with the reference memory cell in the high resistance state and the reference memory cell in the low resistance state of the reference cell array 120.
  • the read and write circuit 130 may determine data stored in the selected memory cell.
  • the read and write circuit 130 operates under the control of the peripheral circuit 140.
  • the read and write circuit 130 writes the reference write signal WRR, the low resistance write signal WRL, the low resistance write inversion signal / WRL, the high resistance write signal WRH, and the high resistance write from the peripheral circuit 140. It is configured to receive the inversion signal / WRH, the read signal RD, the upper control signals WRT, and the lower control signals WRB.
  • the read and write circuit 130 is configured to perform read and write operations.
  • the read and write circuit 130 is configured to transfer the data DOUT read from the selected memory cell of the memory cell array 110 to the peripheral circuit 140.
  • the peripheral circuit 140 is configured to select and deselect memory cells of the memory cell array 110 through word lines WL.
  • the peripheral circuit 140 is configured to select and deselect reference memory cells of the reference cell array 120 through the reference word line RWL.
  • the peripheral circuit 140 controls the read and write circuit 130 to perform read and write operations.
  • the peripheral circuit 140 is configured to receive the data DOUT read from the read and write circuit 130.
  • the peripheral circuit 140 may include an address decoder configured to decode an address received from an external device, a word line driver configured to drive word lines WL, and a reference configured to drive a reference word line RWL. It may include components such as word line drivers, data buffers, and the like.
  • FIG. 2 is a block diagram illustrating the memory cell array 110, the reference cell array 120, and the read and write circuit 130 of FIG. 1.
  • the memory cell array 110 includes first through nth access units 111 through 11n.
  • the reference cell array 120 includes first to nth reference access units 121-12n.
  • the read and write circuit 130 includes first to nth read and write units 131 to 13n.
  • the first to nth access units 111 to 11n correspond to the first to nth read and write units 131 to 13n, respectively.
  • Each access unit is connected to a corresponding read and write unit through bit lines BL and source lines SL.
  • Each access unit includes a plurality of memory cells.
  • the first to nth access units 111-11n may be configured to share the word lines WL.
  • memory cells located in the same row among the memory cells of the first through nth access units 111 through 11n may be connected to a common word line. That is, the word lines WL may extend along the row direction of the memory cells from the first access unit 111 to the nth access unit 11n.
  • the first to nth reference access units 121 to 12n are connected to the first to nth read and write units 131 to 13n, respectively.
  • Each reference access unit is connected to corresponding read and write units via reference bit lines RBL and reference source lines RSL.
  • the first through nth reference access units 121-12n may be configured to share the reference word line RWL.
  • the reference memory cells of the first to nth reference access units 121 to 12n may be connected to a common reference word line RWL. That is, the reference word line RWL may extend along the row direction of the reference memory cells from the first reference access unit 121 to the nth reference access unit 12n.
  • the first to nth read and write units 131 to 13n may include a reference write signal WRR, a low resistance write signal WRL, a low resistance write inversion signal / WRL, and a high resistance write from the peripheral circuit 140. And receive the signal WRH, the high resistance write inversion signal / WRH, the read signal RD, the upper control signals WRT, and the lower control signals WRB, respectively.
  • the first to nth read and write units 131 to 13n are configured to output the read data DOUT, respectively. That is, each read and write unit is configured to perform read and write operations in response to control of the peripheral circuit 140.
  • the first access unit 111 may include first to fourth bit lines BL1 to BL4, first and second source lines SL1 and SL2, and first to kth word lines. WL1 to WLk, and a plurality of memory cells MC.
  • Each memory cell MC includes a selection transistor ST and a variable resistance element VR.
  • the variable resistance element VR is connected to the bit line BL and the selection transistor ST.
  • the selection transistor ST is connected to the source line SL.
  • variable resistance element VR may be configured to store data in the form of a resistance value.
  • the resistance value of the variable resistance element VR may be changed by a signal transmitted through the bit line BL and the source line SL, for example, a voltage or a current.
  • the selection transistor ST is connected between the variable resistance element VR and the source line SL and operates in response to the corresponding word line WL. That is, the selection transistor ST is turned on and off in accordance with the voltage level of the word line WL. Select transistors ST located in the same row are connected to a common word line WL. Thus, the memory cells MC in a row unit are selected and deselected by the word line voltage.
  • memory cells MC located in the same column are connected to a common bit line BL.
  • the memory cells MC located in the first column are connected to the first bit line BL1
  • the memory cells MC located in the second column are connected to the second bit line BL2 and are located in the third column.
  • the memory cells MC are connected to the third bit line BL3, and the memory cells MC located in the fourth column are connected to the fourth bit line BL4.
  • Memory cells MC connected to two bit lines are configured to share one source line.
  • the memory cells MC connected to the first and second bit lines BL1 and BL2 share the first source line SL1, and the third and fourth bit lines BL3 and BL4.
  • Memory cells MC connected to are configured to share the second source line SL2. That is, the memory cells MC are connected between the first and second bit lines BL1 and BL2 and the first source line SL2, and the third and fourth bit lines BL3 and BL4 and the first and second bit lines BL3 and BL4.
  • Memory cells MC are connected between the two source lines SL2.
  • the source line SL is shared by the two bit lines BL, the number of the source lines SL is reduced in comparison with a conventional nonvolatile memory device. Thus, the degree of integration of the nonvolatile memory device 100 is improved.
  • variable resistance element VR and the selection transistor ST are connected between the bit line BL and the source line SL.
  • the variable resistance device VR includes a pinned magnetization layer PL, a free magnetization layer FL, and an intermediate layer S.
  • the pinned magnetization layer PL includes a ferroelectric material.
  • the pinned magnetization layer PL has a fixed magnetization direction. For example, the magnetization direction of the pinned magnetization layer PL is indicated by an arrow.
  • the free magnetization layer FL includes a ferroelectric material.
  • the free magnetization layer FL has a magnetization direction that changes according to a bias condition.
  • the magnetization direction of the free magnetization layer FL is indicated by an arrow.
  • the intermediate layer S acts as a tunnel barrier.
  • the intermediate layer S may be composed of crystallized magnesium oxide (MgO).
  • variable resistance element VR When the magnetization directions of the fixed magnetization layer PL and the free magnetization layer FL coincide, the variable resistance element VR may correspond to a low resistance state. When the magnetization directions of the fixed magnetization layer PL and the free magnetization layer are different, the variable resistance element VR will correspond to a high resistance state.
  • variable resistance element VR may be a spin torque transfer magnetoresistive element.
  • variable resistance element VR When the write current flows from the bit line BL to the source line SL, the variable resistance element VR will be written in a low resistance state. When the write current flows from the source line SL to the bit line BL, the variable resistance element VR will be written in a high resistance state.
  • the first access unit 111 of the first to nth access units 111 to 11n has been described with reference to FIGS. 3 and 4.
  • the second to nth access units 112-11n may also be configured like the first access unit 111.
  • FIG. 5 is a circuit diagram illustrating the first reference access unit 121 of FIG. 2.
  • the first reference access unit 121 may include first to fourth reference bit lines RBL1 to RBL4, first and second reference source lines RSL1 and RSL2, and a reference word line RWL. And reference memory cells RMC.
  • the reference memory cells RMC include a selection transistor ST and a resistor.
  • the reference memory cells RMC are configured to include one of the high resistance element RH and the low resistance element RL.
  • the reference memory cells RMC are commonly connected to the reference word line RWL. That is, the selection transistors ST of the reference memory cells RMC are controlled by the common reference word line RWL.
  • One reference memory cell RMC is connected to each reference bit line RBL.
  • Two reference bit lines RBL correspond to one reference source line RSL. That is, two reference memory cells RMC are connected to one reference source line RSL.
  • Two reference memory cells RMC connected to one reference source line RSL include a high resistance element RH and a low resistance element RL, respectively.
  • each reference memory cell RMC may have the same structure as that of the memory cell MC. That is, the high resistance element RH of the reference memory cell RMC may be the magnetoresistive element VR written in the high resistance state.
  • the low resistance element RL of the reference memory cell RMC may be a magnetoresistive element VR written in a low resistance state.
  • reference memory cells RMC connected to two reference bit lines RBL are configured to share one reference source line RSL.
  • the degree of integration of the nonvolatile memory device 100 is improved.
  • at least two reference word lines are provided, whereas in the reference access unit 121 according to an embodiment of the present invention, the reference memory cells RMC may include one reference word line. RWL) in common.
  • the degree of integration of the nonvolatile memory device 100 is improved.
  • a reference memory cell having a high resistance element and a reference memory cell having a low resistance element are connected to one reference bit line, whereas in the reference access unit 121 according to the embodiment of the present invention, One bit line is connected to one of a reference memory cell RMC having a high resistance element RH and a reference memory cell having a low resistance element RL.
  • the first reference access unit 121 of the first to nth reference access units 121 to 12n has been described with reference to FIG. 5.
  • the second to nth reference access units 122 to 12n may also have the same structure as the first reference access unit 121.
  • FIG. 6 is a circuit diagram illustrating the first read and write unit 131 of FIG. 2.
  • the first read and write unit 131 may include a power supply circuit PSC, a ground supply circuit GSC, first to fourth upper transistors TT1 to TT4, and first to fourth lower portions.
  • Transistors TB1 to TB4, fifth to seventh transistors T5 to T7, first and second current sources CS1 and CS2, and an amplifier SA are included.
  • the first to fourth lower transistors TB1 to TB4 are connected to the first to fourth bit lines BL1 to BL4 of the first access unit 111 of the memory cell array 110.
  • the first to fourth lower transistors TB1 to TB4 are connected to the fifth and seventh transistors T5 and T7.
  • the first to fourth lower transistors TB1 to TB4 are connected to the power supply circuit PSC and the ground supply circuit GSC.
  • the first to fourth lower transistors TB1 to TB4 operate in response to the first to fourth lower control signals WRB1 to WRB4.
  • the first to fourth upper transistors TT1 to TT4 are connected to the first to fourth reference bit lines RBL1 to RBL4 of the first access unit 121 of the reference cell array 120, respectively.
  • the first to fourth upper transistors TT1 to TT4 are connected to the fifth and sixth transistors T5 and T6.
  • the first to fourth upper transistors TT1 to TT4 are connected to a power supply circuit PSC and a ground supply circuit GSC.
  • the first to fourth upper transistors TT1 to TT4 operate in response to the first to fourth upper control signals WRT1 to WRT4.
  • the power supply circuit PSC is connected to the fifth transistor T5, the first to fourth lower transistors TB1 to TB4, and the source line SL and the reference source line RSL.
  • the power supply circuit PSC is configured to supply the power supply voltage Vcc in response to the low resistance write inversion signal / WRL and the high resistance write inversion signal / WRH.
  • the power supply circuit PSC operates in response to the low resistance write inversion signal / WRL and operates in response to the first transistor T1 connected to the power supply voltage Vcc and the high resistance write inversion signal / WRH.
  • the second transistor T2 is connected to the power supply voltage Vcc.
  • the ground supply circuit GSC is connected to the fifth transistor T5, the first to fourth lower transistors TB1 to TB4, and the source line SL and the reference source line RSL.
  • the ground supply circuit GSC is configured to supply the ground voltage Vss in response to the low resistance write signal WRL, the high resistance write signal WRH, and the read signal RD.
  • the ground supply circuit GSC operates in response to the low resistance write signal WRL and the read signal RD, and responds to the third transistor T3 connected to the ground voltage Vss and the high resistance write signal WRH. It operates and includes a fourth transistor T4 connected to the ground voltage Vss.
  • the first reference source line RSL1 and the first source line SL1 are connected to each other, and the second reference source line RSL2 and the second source line SL2 are connected to each other. That is, the source lines SL or RSL are shared in the memory cell array 110 and the reference cell array 120.
  • the fifth transistor includes the power supply circuit PSC, the ground supply circuit GSC, and the first to fourth lower transistors TB1 to TB4 in response to the reference write signal WRR. Electrical connection to the TT1-TT4.
  • the sixth transistor T6 connects the reference node RN and the first current source CS1 of the amplifier SA to the first to fourth upper transistors TT1 to TT4 and the fifth in response to the read signal RD. It is electrically connected to the transistor T5.
  • the seventh transistor T7 connects the cell node CN and the second current source CS2 of the amplifier SA to the first to fourth lower transistors TB1 to TB4 and the fifth in response to the read signal RD. It is electrically connected to the transistor T5.
  • One end of the first current source CS1 is connected to the sixth transistor T6 and the reference node RN of the amplifier SA.
  • the other end of the first current source CS1 is connected to the power supply voltage Vcc.
  • the first current source CS1 is configured to supply the first current 2I to the reference node RN of the sixth transistor T6 and the amplifier SA.
  • the second current source CS2 is connected to the cell node CN of the seventh transistor T7 and the amplifier SA.
  • the other end of the second current source CS2 is connected to the power supply voltage Vcc.
  • the second current source CS2 is configured to supply the second current I to the cell node CN of the seventh transistor T7 and the amplifier SA.
  • the amount of the first current is greater than the amount of the second current.
  • the amount of the first current 2I will be twice the amount of the second current I.
  • the amplifier SA is configured to compare the voltage of the reference node RN with the voltage of the cell node CN.
  • the amplifier SA is configured to output the comparison result as the read data DOUT.
  • FIG. 7 is a circuit diagram illustrating a current path of the first access unit 111 and the first read and write unit 131 when the selected memory cell MC is written in the low resistance state.
  • the memory cell MC connected to the first bit line BL1 is selected.
  • the selection transistor ST of the selected memory cell MC may be turned on under the control of the word line WL.
  • Table 1 shows the bias conditions of the control signals when the selected memory cell MC is written to the low resistance state.
  • the first to fourth upper control signals WRT1 to WRT4 are controlled to be logic low. That is, the first to fourth upper transistors TT1 to TT4 are turned off.
  • the control signal WRB1 corresponding to the selected memory cell MC among the first to fourth lower control signals WRB1 to WRB4 is controlled to be logic high, and the remaining control signals WRB2 to WRB4 are controlled to be logic low. do. That is, the lower transistor TB1 connected to the bit line BL1 corresponding to the selected memory cell MC is turned on, and the remaining lower transistors TB2 to TB4 are turned off. For example, when the memory cell MC connected to the first bit line BL1 is written, the first lower control signal WRB1 may be controlled to be logic high. That is, the first lower transistor TB1 connected to the first bit line BL1 may be turned on.
  • the low resistance write signal WRL is controlled to logic high and the high resistance write signal WRH is controlled to logic low. Therefore, the low resistance write inversion signal / WRL is controlled to logic low and the high resistance write inversion signal / WRH is controlled to logic high. That is, the first transistor T1 of the power supply circuit PSC is turned on and the second transistor T2 is turned off. The third transistor T3 of the ground supply circuit GSC is turned on and the fourth transistor T4 is turned off.
  • the read signal RD and the reference write signal WRR are controlled to be logic low.
  • the first read and write unit 131 forms a current path that is connected to the selected memory cell MC.
  • the current path formed by the first read and write unit 131 is shown in FIG. 7.
  • the power supply circuit PSC may include a first lower transistor TB1, a first bit line BL1, a variable resistance element VR, a select transistor ST, and a first source line. It is transmitted to the ground supply circuit GSC through SL1). That is, the power supply circuit PSC supplies the power supply voltage Vcc to the first bit line BL1, and the ground supply circuit GSC supplies the ground voltage Vss to the first source line SL1. Can be understood. Since current flows from the first bit line BL1 to the first source line SL1 through the variable resistance element VR, the variable resistance element VR of the selected memory cell MC will be written in a low resistance state. .
  • the first bit line BL1 is selected.
  • the selected memory cell MC will be written in a low resistance state as described with reference to FIGS. 6 and 7.
  • the power supply circuit PSC supplies the power supply voltage Vcc to the second bit line BL2 and the ground supply circuit GSC supplies the first source line.
  • the ground voltage Vss will be supplied to SL1. That is, the current will flow from the second bit line BL2 to the first source line SL1 through the selected memory cell MC.
  • FIG. 8 is a circuit diagram illustrating a current path of the first access unit 111 and the first read and write unit 131 when the selected memory cell MC is written in the high resistance state.
  • the memory cell MC connected to the first bit line BL1 is selected.
  • the selection transistor ST of the selected memory cell MC may be turned on under the control of the word line.
  • Table 2 shows the bias conditions of the control signals when the selected memory cell MC is written to the high resistance state.
  • the bias of the high resistance write signal (WRH), high resistance write inversion signal (/ WRH), low resistance write signal (WRL), and low resistance write inversion signal (/ WRL) in Table 2 The conditions are described differently.
  • the high resistance write signal (WRH), the high resistance write inversion signal (/ WRH), the low resistance write signal (WRL), and the low resistance write inversion signal (/ WRL) are the power supply circuit (PSC) and the ground supply circuit (GSC).
  • the low resistance write signal WRL is controlled to a logic low and the high resistance write signal WRH is controlled to a logic high.
  • the low resistance write inversion signal / WRL is controlled at logic high and the high resistance write inversion signal / WRH is controlled at logic low.
  • the first read and write unit 131 forms a current path that is connected to the selected memory cell MC.
  • the current path formed by the first read and write unit 131 is shown in FIG. 8.
  • the power supply circuit PSC supplies the power supply voltage Vcc to the first source line SL1
  • the ground supply circuit GSC supplies the ground voltage Vss to the first bit line BL1.
  • the first bit line BL1 is not limited to being selected.
  • the power supply circuit PSC supplies the power supply voltage Vcc to the first source line SL1 and the ground supply circuit GSC supplies the second bit line.
  • the ground voltage Vss will be supplied to BL2. That is, current may flow from the first source line SL1 to the second bit line BL2 through the selected memory cell MC.
  • FIGS. 9 and 10 are circuit diagrams showing current paths of the first access unit 111, the first reference access unit 121, and the first read and write unit 131 when the selected memory cell MC is read. to be.
  • the memory cell MC of the first bit line BL1 is selected.
  • the selection transistor ST of the selected memory cell MC will be turned on.
  • the selection transistors ST of the reference memory cells RMC may be turned on.
  • Table 3 shows the bias conditions of the control signals when the selected memory cell MC is read.
  • the upper transistors TT1 and TT2 connected to the reference bit lines RBL1 and RBL2 of the first reference access unit 121 corresponding to the selected source line SL1 of the first access unit 111. Is turned on. That is, the first and second upper control signals WRT1 and WRT2 are controlled at logic high.
  • the read signal RD is controlled to be logic high.
  • the first read and write unit 131 forms a current path that is connected to the selected memory cell MC. Since the lower transistor TB1 and the upper transistors TT1 and TT2 corresponding to the selected memory cell MC are turned on, the first access unit 111 and the first reference access unit 121 may read the first read and the second. The writing unit 131 is connected together.
  • the current path between the first reference access unit 121 and the first read and write unit 131 is shown in FIG. 9.
  • the sixth transistor T6 is turned on. That is, the first current source CS1 supplies the first current 2I to the first and second upper transistors TT1 and TT2. The first current 2I is supplied to the reference memory cell RMC having the variable resistance element RH in the high resistance state and the reference memory cell RMC having the variable resistance element RL in the low resistance state.
  • the third transistor T3 of the ground supply circuit GSC supplies the ground voltage Vss to the selected reference source line RSL1. That is, the first current 2I is supplied to the variable resistance elements RL and RH in the low resistance and high resistance states connected in parallel to the ground node provided by the ground supply circuit GSC.
  • the current path between the first access unit 111 and the first read and write unit 131 is shown in FIG. 10.
  • the seventh transistor T7 is turned on. That is, the second current source CS2 supplies the second current I to the first lower transistor TB1. The second current I is supplied to the variable resistance element VR of the selected memory cell MC.
  • the third transistor T3 of the ground supply circuit GSC supplies the ground voltage Vss to the selected source line SL1. That is, the variable resistance element VR of the selected memory cell MC is connected to the ground node provided by the ground supply circuit GSC.
  • the first access unit 111, the first reference access unit 121, and the first read and write unit 131 illustrated in FIGS. 9 and 10 may be equivalently represented by the circuit illustrated in FIG. 11. .
  • the voltage of the reference node RN of the amplifier SA is derived as shown in Equation (1).
  • the voltage of the cell node CN of the amplifier SA is derived as in Equation 2.
  • the amplifier SA is configured to compare the voltage of the cell node CN with the voltage of the reference node RN. The comparison result is output as read data DOUT.
  • Equation 3 When the voltage of the reference node RN described in Equation 1 is subtracted from the voltage of the cell node CN described in Equation 2, Equation 3 is derived.
  • the variable resistance element VR has a high resistance value RH or a low resistance value RL.
  • Equation 3 is derived as in Equation 4.
  • Equation 4 has a positive value. That is, when the variable resistance element VR has a high resistance value RH, the voltage level of the cell node CN is higher than the voltage level of the reference node RN.
  • Equation 3 is equal to Equation 5
  • Equation 5 has a negative value. That is, when the variable resistance element VR has a low resistance RL value, the voltage level of the cell node CN is lower than the voltage level of the reference node RN.
  • the amplifier SA when the variable resistance element VR has a high resistance value RH, the amplifier SA outputs a logic high as read data.
  • the amplifier SA When the variable resistance element VR has a low resistance RL value, the amplifier SA outputs a logic low as read data.
  • FIG. 12 is a circuit diagram illustrating a current path of the first reference access unit 121 and the first read and write unit 131 when the reference memory cells RMC in the high and low resistance states are written. For example, it is assumed that reference memory cells RMC connected to the first reference source line RSL1 are selected. The selection transistor ST of the selected reference memory cells RMC may be turned on under the control of the reference word line RWL.
  • Table 4 shows the bias of control signals when the selected reference memory cell RMC is written.
  • the first to fourth lower control signals WRB1 to WRB4 are controlled to be logic low. That is, the first to fourth lower transistors TB1 to TB4 are turned off.
  • the selected control signal of the first and second upper control signals WRT1 and WRT2 corresponding to the selected first reference source line SL1 is controlled to be logic high, and the unselected control signal is controlled to be logic low.
  • the low resistance write signal WRL is logic high
  • the low resistance write inversion signal / WRL is logic low
  • the high resistance write signal WRH will be controlled at logic low
  • the low resistance write inversion signal (/ WRH) will be controlled at logic high.
  • the low resistance write signal WRL is logic low
  • the low resistance write inversion signal / WRL is logic high
  • the high resistance write signal WRH will be controlled at logic high
  • the low resistance write inversion signal (/ WRH) will be controlled at logic low.
  • FIG. 13 is a flowchart illustrating a read method of a nonvolatile memory device 100 according to an exemplary embodiment of the inventive concept.
  • the source line SL is grounded.
  • the ground supply circuit GSC will supply the ground voltage VSS to the selected source line SL.
  • step S120 two reference bit lines RBL and two reference memory cells
  • the first current 2I is supplied to a path connected to the reference source line RSL through the fields RMC.
  • the first current source CS1 will supply the first current 2I.
  • the second current I is supplied to a path connected to the source line SL through the bit line BL and the selected memory cell MC.
  • the second current source CS2 will supply the second current I.
  • step S140 the first and second voltages induced by the first and second currents 2I and I, respectively, are compared.
  • the amplifier SA will compare the voltage of the reference node RN induced by the first current 2I with the voltage of the cell node CN induced by the second current I.
  • step S150 the first voltage (eg, the voltage of the reference node RN) and the second voltage (eg, the voltage of the cell node CN) are compared. If the second voltage (for example, the voltage of the cell node CN) is greater than the first voltage (for example, the voltage of the reference node RN), the selected memory cell MC is in the high resistance state ( RH). For example, the amplifier SA will output a logic high as data read.
  • the selected memory cell is determined to be in the low resistance state in step S170.
  • amplifier SA will output a logic low as read data.
  • two bit lines BL and two reference bit lines RBL are provided with one source line SL and a reference source line, respectively.
  • RSL reference source line
  • the reference memory cells RMC are commonly connected to one reference word line RWL, and the number of reference memory cells RMC is reduced.
  • each access unit has been described as being connected to four bit lines BL and two source lines SL.
  • the number of bit lines BL and source lines of each access unit is not limited.
  • the number of reference bit lines RBL and reference source lines RSL of each reference access unit is not limited.
  • rows and columns are terms according to the relative positions of the access unit and the reference access unit, and are not limited.
  • FIG. 14 is a block diagram illustrating a memory system 1000 including the nonvolatile memory device 100 of FIG. 1.
  • the memory system 1000 includes a nonvolatile memory device 100 and a controller 200.
  • the controller 200 is connected to a host and the nonvolatile memory device 100. In response to a request from the host, the controller 200 is configured to access the nonvolatile memory device 100. For example, the controller 200 is configured to control read, write, and erase operations of the nonvolatile memory device 100 in response to a request of a host. The controller 200 is configured to control the background operation of the nonvolatile memory device 100. The controller 200 is configured to provide an interface between the nonvolatile memory device 100 and a host. The controller 200 is configured to drive firmware for controlling the nonvolatile memory device 100.
  • the controller 200 is configured to provide the control signal CTRL and the address ADDR to the nonvolatile memory device 100.
  • the controller 200 is configured to exchange data DATA with the nonvolatile memory device 100.
  • the controller 200 may include well-known components, such as random access memory (RAM), a processing unit, a host interface, and a memory interface.
  • RAM random access memory
  • the RAM is used as at least one of an operating memory of the processing unit, a cache memory between the nonvolatile memory device 100 and the host, and a buffer memory between the nonvolatile memory device 100 and the host. do.
  • the processing unit controls the overall operation of the controller 200.
  • the host interface includes a protocol for performing data exchange between the host and the controller 200.
  • the controller 200 may include a universal serial bus (USB) protocol, a multimedia card (MMC) protocol, a peripheral component interconnection (PCI) protocol, a PCI-express (PCI-express) protocol, an Advanced Technology Attachment (ATA) protocol, Serial-ATA protocol, Parallel-ATA protocol, small computer small interface (SCSI) protocol, enhanced small disk interface (ESDI) protocol, and integrated drive electronics (IDE) protocol, Firewire protocol, Personal Computer Memory Card International Association (PCMCIA) protocol It is configured to communicate with the outside (host) through at least one of various interface protocols, such as the like.
  • the memory interface interfaces with the nonvolatile memory device 100.
  • the memory interface includes a NAND interface or a NOR interface.
  • the memory system 1000 may be configured to additionally include an error correction block.
  • the error correction block is configured to detect and correct an error of data read from the nonvolatile memory device 100 using an error correction code (ECC).
  • ECC error correction code
  • the error correction block is provided as a component of the controller 200.
  • the error correction block may be provided as a component of the nonvolatile memory device 100.
  • the controller 200 and the nonvolatile memory device 100 may be integrated into one semiconductor device.
  • the controller 200 and the nonvolatile memory device 100 may be integrated into one semiconductor device to configure a memory card.
  • the controller 200 and the nonvolatile memory device 100 may be integrated into a single semiconductor device, such as a personal computer memory card international association (PCMCIA), a smart media card (SM, SMC), a memory stick, and a multimedia.
  • PCMCIA personal computer memory card international association
  • SM smart media card
  • SMC smart media card
  • memory stick a multimedia.
  • Memory cards such as cards (MMC, RS-MMC, MMCmicro) and SD cards (SD, miniSD, microSD, SDHC) are constituted.
  • the controller 300 and the nonvolatile memory device 100 are integrated into one semiconductor device to form a solid state drive (SSD).
  • the semiconductor drive SSD includes a storage device configured to store data in a semiconductor memory.
  • the memory system 1000 may be connected to the memory system 1000.
  • the speed of operation of the host is greatly improved.
  • the memory system 1000 may include a computer, an ultra mobile PC (UMPC), a workstation, a net-book, a personal digital assistant (PDA), a portable computer, a tablet computer, a web. Tablets, web tablets, wireless phones, mobile phones, smart phones, e-books, portable multimedia players, portable game consoles, navigation Devices, black boxes, digital cameras, digital multimedia broadcasting (DMB) players, digital audio recorders, digital audio players, digital picture recorders , A digital picture player, a digital video recorder, a digital video player, a device that can transmit and receive information in a wireless environment, and a variety of electronic devices that make up a home network.
  • Various components of an electronic device such as one of various electronic devices constituting a computer network, one of various electronic devices constituting a telematics network, one of various components constituting an RFID device, or a computing system Provided as one of the
  • the nonvolatile memory device 100 or the memory system 1000 may be mounted in various types of packages.
  • the nonvolatile memory device 100 or the memory system 1000 may include a Package on Package (PoP), Ball grid arrays (BGAs), Chip scale packages (CSPs), Plastic Leaded Chip Carrier (PLCC), and Plastic Dual In.
  • PDIP Line Package
  • COB Chip On Board
  • CERDIP Ceramic Dual In-Line Package
  • MQFP Plastic Metric Quad Flat Pack
  • TQFP Thin Quad Flatpack
  • SOIC Small Outline
  • SSOP Shrink Small Outline Package
  • TSOP Thin Small Outline
  • TQFP Thin Quad Flatpack
  • SIP System In Package
  • MCP Multi Chip Package
  • WFP Wafer-level Fabricated Package
  • FIG. 15 is a block diagram illustrating an application example of the memory system 1000 of FIG. 14.
  • the memory system 2000 includes a nonvolatile memory device 300 and a controller 400.
  • the nonvolatile memory device 300 includes a plurality of nonvolatile memory chips.
  • the plurality of nonvolatile memory chips are divided into a plurality of groups. Each group of the plurality of nonvolatile memory chips is configured to communicate with the controller 400 through one common channel.
  • the plurality of nonvolatile memory chips are illustrated to communicate with the controller 400 through the first through kth channels CH1 through CHk.
  • Each nonvolatile memory chip is configured as described with reference to FIGS. 1 to 13.
  • the controller 400 is configured as described with reference to FIG. 14.
  • FIG. 16 is a block diagram illustrating a computing system 3000 including the memory system 2000 described with reference to FIG. 15.
  • the computing system 3000 includes a central processing unit 3100, a random access memory (RAM) 3200, a user interface 3300, a power supply 3400, and a memory system 2000. .
  • RAM random access memory
  • the memory system 2000 is electrically connected to the CPU 3100, the RAM 3200, the user interface 3300, and the power supply 3400 through the system bus 3500. Data provided through the user interface 3300 or processed by the central processing unit 3100 is stored in the memory system 2000.
  • the memory system 2000 includes a controller 400 and a nonvolatile memory device 300.
  • the nonvolatile memory device 300 is illustrated as being connected to the system bus 3500 through the controller 400. However, the nonvolatile memory device 300 may be configured to be directly connected to the system bus 3500.
  • FIG. 16 the memory system 2000 described with reference to FIG. 15 is provided. However, the memory system 2000 may be replaced with the memory system 1000 described with reference to FIG. 14.
  • the computing system 300 may include the memo described with reference to FIGS. 14 and 15.
  • It may be configured to include both logical systems (1000, 2000).

Landscapes

  • Mram Or Spin Memory Techniques (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리장치는 제 1 및 제 2 비트 라인들과 소스 라인 사이에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이, 제 1 및 제 2 기준 비트 라인들과 소스 라인 사이에 연결된 기준 메모리 셀들을 포함하는 기준 셀 어레이기준 셀 어레이 비트 라인들과 소스 라인에 연결된 읽기 및 쓰기 회로로 구성된다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법
본 발명은 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive 58-1RAM), FRAM (Ferroelectric RAM) 등이 있다.
반도체 메모리 장치의 생산 단가를 감소시키기 위하여, 다양한 방법들이 연구되고 있다. 반도체 메모리 장치의 생산 단가를 감소시키는 방법들 중 하나는 선폭을 감소시키는 것이다. 선폭이 감소되면 반도체 메모리 장치의 집적도가 향상된다. 집적도가 향상되면 하나의 웨이퍼로부터 생산되는 반도체 메모리 칩의 수가 증가된다. 따라서, 반도체 메모리 장치의 생산 단가가 감소된다.
반도체 메모리 장치의 생산 단가를 감소시키는 방법들 중 다른 하나는 설계 변경을 통해 반도체 메모리 장치의 집적도를 향상시키는 것이다. 예를 들면, 반도체 메모리 칩 내의 도전 라인의 수가 감소되면, 반도체 메모리 장치의 집적도가 향상되며, 단가가 감소한다.
본 발명의 목적은 향상된 집적도를 갖는 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 제 1 및 제 2 비트 라인들과 소스 라인 사이에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이; 제 1 및 제 2 기준 비트 라인들과 기준 소스 라인 사이에 연결된 기준 메모리 셀들을 포함하는 기준 셀 어레이; 그리고 상기 메모리 셀 어레이의 제1 및 제2 비트라인과 상기 기준 셀 어레이의 제1 및 제2 기준 비트라인 사이에 연결되고, 상기 메모리 셀 어레이의 소스라인과 상기 기준 셀 어레이의 기준 소스라인 사이에 연결된 읽기 및 쓰기 회로를 포함한다.
실시 예로서, 상기 기준 셀 어레이는 상기 제 1 기준 비트 라인 및 상기 기준 소스 라인 사이에 연결된 제 1 기준 메모리 셀; 그리고 상기 제 2 기준 비트 라인 및 상기 기준 소스 라인 사이에 연결된 제 2 기준 메모리 셀을 포함한다.
실시 예로서, 상기 제 1 기준 메모리 셀은 상기 기준 소스 라인에 연결된 제 1 선택 트랜지스터를 포함하고, 상기 제 2 기준 메모리 셀은 상기 기준 소스 라인에 연결된 제 2 선택 트랜지스터를 포함하고, 그리고 상기 제 1 및 제 2 선택 트랜지스터들은 공통의 기준 워드 라인에 응답하여 제어된다.
실시 예로서, 상기 제 1 기준 메모리 셀은 상기 제 1 선택 트랜지스터 및 상기 제 1 기준 비트 라인에 연결된 제 1 저항을 더 포함하고, 그리고 상기 제 2 기준 메모리 셀은 상기 제 2 선택 트랜지스터 및 상기 제 2 기준 비트 라인에 연결된 제 2 저항을 더 포함한다.
실시 예로서, 상기 제 1 저항과 상기 제 2 저항은 서로 다른 저항값을 갖는다.
실시 예로서, 읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 1 및 제 2 비트 라인들 중 선택된 비트 라인에 제 2 전류를 제공하고 그리고 상기 제 1 및 제 2 기준 비트 라인들에 제 1 전류를 제공하도록 구성된다.
실시 예로서, 상기 제 1 전류의 양은 상기 제 2 전류의 양보다 크다.
실시 예로서, 읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 1 전류에 의해 유도되는 제 1 전압 및 상기 제 2 전류에 의해 유도되는 제 2 전압에 기반하여, 상기 선택된 비트 라인에 연결된 선택된 메모리 셀의 저항 상태를 판별하도록 구성된다.
실시 예로서, 읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 2 전압이 상기 제 1 전압보다 높은 레벨을 가질 때, 상기 선택된 메모리 셀을 고저항 상태로 판별하도록 구성된다.
실시 예로서, 읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 2 전압이 상기 제 1 전압보다 낮은 레벨을 가질 때, 상기 선택된 메모리 셀을 저저항 상태로 판별하도록 구성된다.
실시 예로서, 선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 읽기 및 쓰기 회로는 상기 제 1 및 제 2 비트 라인들 중 상기 선택된 비트 라인에 쓰기 전류를 제공하도록 구성된다.
실시 예로서, 선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 읽기 및 쓰기 회로는 상기 소스 라인에 쓰기 전류를 제공하도록 구성되고, 상기 제 1 및 제 2 비트 라인들 중 비선택된 비트 라인이 플로팅된다.
실시 예로서, 상기 읽기 및 쓰기 회로는 상기 제 1 및 제 2 기준 비트 라인들에 연결된 제 1 및 제 2 상부 트랜지스터들; 그리고 상기 제 1 및 제 2 비트 라인들에 연결된 제 1 및 제 2 하부 트랜지스터들을 포함한다.실시 예로서, 상기 읽기 및 쓰기 회로는 선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 제 1 및 제 2 하부 트랜지스터들에 전원 전압을 공급하도록 구성되는 전원 공급 회로; 그리고 상기 선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 소스 라인에 접지 전압을 공급하도록 구성되는 접지 공급 회로를 더 포함한다.
실시 예로서, 상기 선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 전원공급 회로는 상기 소스 라인에 전원 전압을 공급하도록 구성되고, 그리고 상기 선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 접지 공급 회로는 상기 제 1 및 제 2 하부 트랜지스터들에 접지 전압을 공급하도록 구성된다.
실시 예로서, 상기 읽기 및 쓰기 회로는 읽기 동작 시에, 상기 제 1 및 제 2 상부 트랜지스터들에 제 1 전류를 공급하는 제 1 전류 소스; 읽기 동작 시에, 상기 제 1 및 제 2 하부 트랜지스터들에 제 2 전류를 공급하도록 구성되는 제 2 전류 소스; 그리고 상기 제 1 전류에 의해 유도된 제 1 전압 및 상기 제 2 전류에 의해 유도된 제 2 전압의 차이를 감지하도록 구성되는 증폭기를 더 포함한다.
실시 예로서, 상기 제 1 및 제 2 상부 트랜지스터들은 읽기 동작 시에 함께 턴-온 되고, 메모리 셀 쓰기 동작 시에 함께 턴-오프 된다.
실시 예로서, 상기 제 1 및 제 2 기준 메모리 셀들 중 선택된 기준 메모리 셀이 기입될 때, 상기 제 1 및 제 2 상부 트랜지스터들 중 선택된 상부 트랜지스터는 턴-온 되고, 다른 하나의 상부 트랜지스터는 턴-오프 된다.
실시 예로서, 상기 제 1 및 제 2 기준 메모리 셀들, 그리고 상기 제 1 및 제 2 메모리 셀들은 각각 스핀 토크 트랜스퍼(STT, Spin Torque Transfer) 자기 저항 소자를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은 소스 라인을 접지하는 단계; 두 개의 기준 비트 라인들 및 상기 두 개의 기준 비트 라인들에 각각 대응하는 두 개의 기준 메모리 셀들을 통해 상기 소스 라인에 연결되는 전기적 경로에 제 1 전류를 공급하는 단계; 비트 라인 및 선택 메모리 셀을 통해 상기 소스 라인에 연결되는 전기적 경로에 제 2 전류를 공급하는 단계; 그리고 상기 제 1 및 제 2 전류들에 의해 각각 유도된 전압들에 기반하여 상기 선택 메모리 셀의 논리 상태를 판별하는 단계를 포함한다.
본 발명에 의하면, 두 개의 기준 비트 라인들에 연결된 기준 메모리 셀들이 하나의 소스 라인을 공유한다. 두 개의 기준 비트 라인들에 연결된 기준 메모리 셀들이 하나의 기준 워드 라인을 공유한다. 따라서, 향상된 집적도를 갖는 불휘발성 메모리 장치 및 그것의 읽기 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이, 기준 셀 어레이, 그리고 읽기 및 쓰기 회로를 보여주는 블록도이다.
도 3은 도 2의 제 1 액세스 유닛을 보여주는 회로도이다.
도 4는 도 3의 메모리 셀의 실시 예를 보여주는 도면이다.
도 5는 도 2의 제 1 기준 액세스 유닛을 보여주는 회로도이다.
도 6은 도 2의 제 1 읽기 및 쓰기 유닛을 보여주는 회로도이다.
도 7은 선택된 메모리 셀이 저저항 상태로 기입될 때, 제 1 액세스 유닛 및 제 1 읽기 및 쓰기 유닛의 전류 경로를 보여주는 회로도이다.
도 8은 선택된 메모리 셀이 고저항 상태로 기입될 때, 제 1 액세스 유닛 및 제 1 읽기 및 쓰기 유닛의 전류 경로를 보여주는 회로도이다.
도 9 및 도 10은 선택된 메모리 셀이 읽어질 때, 제 1 액세스 유닛, 제 1 기준 액세스 유닛, 그리고 제 1 읽기 및 쓰기 유닛의 전류 경로를 보여주는 회로도이다.
도 11은 도 9 및 도 10에 도시된 제 1 액세스 유닛, 제 1 기준 액세스 유닛, 그리고 제 1 읽기 및 쓰기 유닛의 등가 회로를 보여주는 회로도이다.
도 12는 고저항 및 저저항 상태의 기준 메모리 셀들이 기입될 때, 제 1 기준 액세스 유닛 및 제 1 읽기 및 쓰기 유닛의 전류 경로를 보여주는 회로도이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 보여주는 순서도이다.
도 14는 도 1의 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 15는 도 14의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16은 도 15를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 기준 셀 어레이(120), 읽기 및 쓰기 회로(130), 그리고 주변 회로(140)를 포함한다.
메모리 셀 어레이(110)는 비트 라인들(BL) 및 소스 라인들(SL)을 통해 읽기 및 쓰기 회로(130)에 연결되며, 워드 라인들(WL)을 통해 주변 회로(140)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL), 소스 라인들(SL), 그리고 워드 라인들(WL)에 연결된 복수의 메모리 셀들을 포함한다.
메모리 셀 어레이(110)의 메모리 셀들은 워드 라인들(WL)을 통해 선택 및 비선택될 것이다. 메모리 셀들은 비트 라인들(BL) 및 소스 라인들(SL)을 통해 전달되는 신호, 예를 들면 전압 또는 전류에 의해 복수의 논리 상태들 중 하나로 기입될 것이다.
예시적으로, 메모리 셀들은 저항값의 형태로 데이터를 저장할 것이다. 예를 들면, 제 1 저항값을 갖는 메모리 셀들은 제 1 논리 상태에 대응할 것이다. 제 2 저항값을 갖는 메모리 셀들은 제 2 논리 상태에 대응할 것이다. 즉, 메모리 셀들은 가변 저항 메모리 셀들일 수 있다.
기준 셀 어레이(120)는 기준 비트 라인들(RBL) 및 기준 소스 라인들(RSL)을 통해 읽기 및 쓰기 회로(130)에 연결되며, 기준 워드 라인(RWL)을 통해 주변 회로(140)에 연결된다. 기준 셀 어레이(120)는 기준 비트 라인들(RBL), 기준 소스 라인들(RSL), 그리고 기준 워드 라인(RWL)에 연결된 복수의 기준 메모리 셀들을 포함한다.
예시적으로, 기준 셀 어레이(120)의 기준 메모리 셀들은 메모리 셀 어레이(110)의 메모리 셀들과 동일하게 구성될 것이다. 즉, 메모리 셀들과 마찬가지로, 기준 메모리 셀들은 가변 저항 메모리 셀들일 것이다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL) 및 소스 라인들(SL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 비트 라인들(BL) 및 소스 라인들(SL)을 통해 메모리 셀 어레이(110)의 메모리 셀들에 데이터를 기입하도록 구성된다. 예를 들면, 읽기 및 쓰기 회로(130)는 비트 라인들(BL) 및 소스 라인들(SL)에 신호, 예를 들면 전압 또는 전류를 공급함으로써, 메모리 셀 어레이(110)의 선택된 메모리 셀의 저항값을 가변할 것이다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL) 및 소스 라인들(SL)을 통해 메모리 셀 어레이(110)의 선택된 메모리 셀에 저장된 데이터를 읽도록 구성된다. 예시적으로, 읽기 및 쓰기 회로(130)는 기준 셀 어레이(120)의 기준 메모리 셀들을 이용하여 메모리 셀들에 저장된 데이터를 읽도록 구성된다. 예를 들면, 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 선택된 메모리 셀을 기준 셀 어레이(120)의 고저항 상태의 기준 메모리 셀 및 저저항 상태의 기준 메모리 셀과 비교할 것이다.
비교 결과에 따라, 읽기 및 쓰기 회로(130)는 선택된 메모리 셀에 저장된 데이터를 판별할 것이다.
읽기 및 쓰기 회로(130)는 주변 회로(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 주변 회로(140)로부터 기준 쓰기 신호(WRR), 저저항 쓰기 신호(WRL), 저저항 쓰기 반전 신호(/WRL), 고저항 쓰기 신호(WRH), 고저항 쓰기 반전 신호(/WRH), 읽기 신호(RD), 상부 제어 신호들(WRT), 그리고 하부 제어 신호들(WRB)을 수신하도록 구성된다. 주변 회로(140)로부터 수신되는 신호들에 응답하여, 읽기 및 쓰기 회로(130)는 읽기 및 쓰기 동작을 수행하도록 구성된다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 선택된 메모리 셀로부터 읽어진 데이터(DOUT)를 주변 회로(140)에 전달하도록 구성된다.
주변 회로(140)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)의 메모리 셀들을 선택 및 비선택하도록 구성된다. 주변 회로(140)는 기준 워드 라인(RWL)을 통해 기준 셀 어레이(120)의 기준 메모리 셀들을 선택 및 비선택하도록 구성된다.
주변 회로(140)는 읽기 및 쓰기 회로(130)가 읽기 및 쓰기 동작을 수행하도록 제어한다. 주변 회로(140)는 읽기 및 쓰기 회로(130)로부터 읽어진 데이터(DOUT)를 수신하도록 구성된다.
예시적으로, 주변 회로(140)는 외부로부터 수신되는 어드레스를 디코딩하도록 구성되는 어드레스 디코더, 워드 라인들(WL)을 구동하도록 구성되는 워드 라인 드라이버, 기준 워드 라인(RWL)을 구동하도록 구성되는 기준 워드 라인 드라이버, 데이터 버퍼 등과 같은 구성 요소들을 포함할 것이다.
도 2는 도 1의 메모리 셀 어레이(110), 기준 셀 어레이(120), 그리고 읽기 및 쓰기 회로(130)를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 제 1 내지 제 n 액세스 유닛들(111~11n)을 포함한다. 기준 셀 어레이(120)는 제 1 내지 제 n 기준 액세스 유닛들(121~12n)을 포함한다. 그리고, 읽기 및 쓰기 회로(130)는 제 1 내지 제 n 읽기 및 쓰기 유닛들(131~13n)을 포함한다.
제 1 내지 제 n 액세스 유닛들(111~11n)은 제 1 내지 제 n 읽기 및 쓰기 유닛들(131~13n)에 각각 대응한다. 각 액세스 유닛은 비트 라인들(BL) 및 소스 라인들(SL)을 통해 대응하는 읽기 및 쓰기 유닛에 연결된다. 각 액세스 유닛은 복수의 메모리 셀들을 포함한다.
제 1 내지 제 n 액세스 유닛들(111~11n)은 워드 라인들(WL)을 공유하도록 구성될 것이다. 예를 들면, 제 1 내지 제 n 액세스 유닛들(111~11n)의 메모리 셀들 중 동일한 행에 위치한 메모리 셀들은 공통의 워드 라인에 연결될 것이다. 즉, 워드 라인들(WL)은 제 1 액세스 유닛(111)으로부터 제 n 액세스 유닛(11n) 까지 메모리 셀들의 행 방향을 따라 신장될 것이다.
제 1 내지 제 n 기준 액세스 유닛들(121~12n)은 제 1 내지 제 n 읽기 및 쓰기 유닛들(131~13n)에 각각 연결된다. 각 기준 액세스 유닛은 기준 비트 라인들(RBL) 및 기준 소스 라인들(RSL)을 통해 대응하는 읽기 및 쓰기 유닛에 연결 된다.
제 1 내지 제 n 기준 액세스 유닛들(121~12n)은 기준 워드 라인(RWL)을 공유하도록 구성될 것이다. 예를 들면, 제 1 내지 제 n 기준 액세스 유닛들(121~12n)의 기준 메모리 셀들은 공통의 기준 워드 라인(RWL)에 연결될 것이다. 즉, 기준 워드 라인(RWL)은 제 1 기준 액세스 유닛(121)으로부터 제 n 기준 액세스 유닛(12n) 까지 기준 메모리 셀들의 행 방향을 따라 신장될 것이다.
제 1 내지 제 n 읽기 및 쓰기 유닛들(131~13n)은 주변 회로(140)로부터 기준 쓰기 신호(WRR), 저저항 쓰기 신호(WRL), 저저항 쓰기 반전 신호(/WRL), 고저항 쓰기 신호(WRH), 고저항 쓰기 반전 신호(/WRH), 읽기 신호(RD), 상부 제어 신호들(WRT), 그리고 하부 제어 신호들(WRB)을 각각 수신하도록 구성된다. 제 1 내지 제 n 읽기 및 쓰기 유닛들(131~13n)은 각각 읽어진 데이터(DOUT)를 출력하도록 구성된다. 즉, 각 읽기 및 쓰기 유닛은 주변 회로(140)의 제어에 응답하여 읽기 및 쓰기 동작을 수행하도록 구성된다.
도 3은 도 2의 제 1 액세스 유닛(111)을 보여주는 회로도이다. 도 3을 참조하면, 제 1 액세스 유닛(111)은 제 1 내지 제 4 비트 라인들(BL1~BL4), 제 1 및 제 2 소스 라인들(SL1, SL2), 제1 내지 제 k 워드 라인들(WL1~WLk), 그리고 복수의 메모리 셀들(MC)을 포함한다.
각 메모리 셀(MC)은 선택 트랜지스터(ST) 및 가변 저항 소자(VR)를 포함한다. 가변 저항 소자(VR)은 비트 라인(BL) 및 선택 트랜지스터(ST)에 연결된다. 선택 트랜지스터(ST)는 소스 라인(SL)에 연결된다.
예시적으로, 가변 저항 소자(VR)는 저항값의 형태로 데이터를 저장하도록 구성될 것이다. 가변 저항 소자(VR)의 저항값은 비트 라인(BL) 및 소스 라인(SL)을 통해 전달되는 신호, 예를 들면 전압 또는 전류에 의해 가변될 것이다.
선택 트랜지스터(ST)는 가변 저항 소자(VR) 및 소스 라인(SL) 사이에 연결되며, 대응하는 워드 라인(WL)에 응답하여 동작한다. 즉, 선택 트랜지스터(ST)는 워드 라인(WL)의 전압 레벨에 따라 턴-온 및 턴-오프 된다. 동일한 행에 위치한 선택 트랜지스터들(ST)은 공통의 워드 라인(WL)에 연결된다. 따라서, 행 단위의 메모리 셀들(MC)이 워드 라인 전압에 의해 선택 및 비선택 된다.
도 3에 도시된 바와 같이, 동일한 열에 위치한 메모리 셀들(MC)은 공통의 비트 라인(BL)에 연결된다. 예시적으로, 제 1 열에 위치한 메모리 셀들(MC)은 제 1 비트 라인(BL1)에 연결되고, 제 2 열에 위치한 메모리 셀들(MC)은 제 2 비트 라인(BL2)에 연결되고, 제 3 열에 위치한 메모리 셀들(MC)은 제 3 비트 라인(BL3)에 연결되고, 그리고 제 4 열에 위치한 메모리 셀들(MC)은 제 4 비트 라인(BL4)에 연결된다.
두 개의 비트 라인들에 연결된 메모리 셀들(MC)은 하나의 소스 라인을 공유하도록 구성된다. 예시적으로, 제 1 및 제 2 비트 라인들(BL1, BL2)에 연결된 메모리 셀들(MC)은 제 1 소스 라인(SL1)을 공유하고, 그리고 제 3 및 제 4 비트 라인들(BL3, BL4)에 연결된 메모리 셀들(MC)은 제 2 소스 라인(SL2)을 공유하도록 구성된다. 즉, 제 1 및 제 2 비트 라인들(BL1, BL2)과 제 1 소스 라인(SL2)의 사이에 메모리 셀들(MC)이 연결되며, 제 3 및 제 4 비트 라인들(BL3, BL4)과 제 2 소스 라인(SL2)의 사이에 메모리 셀들(MC)이 연결된다.
소스 라인(SL)이 두 개의 비트 라인들(BL)에 공유되므로, 통상적인 불휘발성 메모리 장치와 비교할 때 소스 라인(SL)의 수가 감소된다. 따라서, 불휘발성 메모리 장치(100)의 집적도가 향상된다.
도 4는 도 3의 메모리 셀(MC)의 실시 예를 보여주는 도면이다. 도 4를 참조하면, 비트 라인(BL) 및 소스 라인(SL) 사이에 가변 저항 소자(VR) 및 선택 트랜지스터(ST)가 연결된다.
가변 저항 소자(VR)는 고정 자화층(PL), 자유 자화층(FL), 그리고 중간층(S)을 포함한다. 고정 자화층(PL)은 강유전(ferroelectric) 물질을 포함한다. 고정 자화층(PL)은 고정된 자화 방향을 갖는다. 예시적으로, 고정 자화층(PL)의 자화 방향이 화살표로 표시되어 있다.
자유 자화층(FL)은 강유전 물질을 포함한다. 자유 자화층(FL)은 바이어스 조건에 따라 변화하는 자화 방향을 갖는다. 예시적으로, 자유 자화층(FL)의 자화 방향이 화살표로 표시되어 있다.
중간층(S)은 터널 장벽(tunnel barrier)으로 동작한다. 예시적으로, 중간층(S)은 결정화된 산화 마그네슘(MgO)으로 구성될 것이다.
고정 자화층(PL) 및 자유 자화층(FL)의 자화 방향들이 일치할 때, 가변 저항 소자(VR)는 저저항 상태에 대응할 것이다. 고정 자화층(PL) 및 자유 자화층의 자화 방향들이 상이할 때, 가변 저항 소자(VR)는 고저항 상태에 대응할 것이다.
예시적으로, 가변 저항 소자(VR)는 스핀 토크 트랜스퍼(STT, Spin Torque Transfer) 자기 저항 소자일 것이다.
비트 라인(BL)으로부터 소스 라인(SL)으로 쓰기 전류가 흐를 때, 가변 저항 소자(VR)는 저저항 상태로 기입될 것이다. 소스 라인(SL)으로부터 비트 라인(BL)으로 쓰기 전류가 흐를 때, 가변 저항 소자(VR)는 고저항 상태로 기입될 것이다.
예시적으로, 도 3 및 도 4를 참조하여 제 1 내지 제 n 액세스 유닛들(111~11n) 중 제 1 액세스 유닛(111)이 설명되었다. 그러나, 제 2 내지 제 n 액세스 유닛들(112~11n) 또한 제 1 액세스 유닛(111)과 마찬가지로 구성될 것이다.
도 5는 도 2의 제 1 기준 액세스 유닛(121)을 보여주는 회로도이다. 도 5를 참조하면, 제 1 기준 액세스 유닛(121)은 제 1 내지 제 4 기준 비트 라인들(RBL1~RBL4), 제 1 및 제 2 기준 소스 라인들(RSL1, RSL2), 기준 워드 라인(RWL), 그리고 기준 메모리 셀들(RMC)을 포함한다.
기준 메모리 셀들(RMC)은 선택 트랜지스터(ST) 및 저항 소자를 포함한다. 기준 메모리 셀들(RMC)은 고저항 소자(RH) 및 저저항 소자(RL) 중 하나를 포함하도록 구성된다.
기준 메모리 셀들(RMC)은 기준 워드 라인(RWL)에 공통으로 연결된다. 즉, 기준 메모리 셀들(RMC)의 선택 트랜지스터들(ST)은 공통의 기준 워드 라인(RWL)에 의해 제어된다.
각 기준 비트 라인(RBL)에 하나의 기준 메모리 셀(RMC)이 연결된다. 두 개의 기준 비트 라인들(RBL)은 하나의 기준 소스 라인(RSL)에 대응한다. 즉, 하나의 기준 소스 라인(RSL)에 두 개의 기준 메모리 셀들(RMC)이 연결된다. 하나의 기준 소스 라인(RSL)에 연결된 두 개의 기준 메모리 셀들(RMC)은 각각 고저항 소자(RH) 및 저저항 소자(RL)를 포함한다.
예시적으로, 각 기준 메모리 셀(RMC)은 메모리 셀(MC)과 동일한 구조를 가질수 있다. 즉, 기준 메모리 셀(RMC)의 고저항 소자(RH)는 고저항 상태로 기입된 자기 저항 소자(VR)일 수 있다. 기준 메모리 셀(RMC)의 저저항 소자(RL)는 저저항 상태로 기입된 자기 저항 소자(VR)일 수 있다.
도 5에 도시된 바와 같이, 두 개의 기준 비트 라인들(RBL)에 연결된 기준 메모리 셀들(RMC)은 하나의 기준 소스 라인(RSL)을 공유하도록 구성된다. 따라서, 불휘발성 메모리 장치(100)의 집적도가 향상된다. 또한, 종래의 불휘발성 메모리 장치(100)에서 적어도 두 개의 기준 워드 라인들이 제공되는 반면, 본 발명의 실시 예에 따른 기준 액세스 유닛(121)에서 기준 메모리 셀들(RMC)은 하나의 기준 워드 라인(RWL)에 공통으로 연결된다. 따라서, 불휘발성 메모리 장치(100)의 집적도가 향상된다. 종래의 불휘발성 메모리 장치에서, 하나의 기준 비트 라인에 고저항 소자를 갖는 기준 메모리 셀 및 저저항 소자를 갖는 기준 메모리 셀이 연결되는 반면, 본 발명의 실시 예에 따른 기준 액세스 유닛(121)에서 하나의 비트 라인에 고저항 소자(RH)를 갖는 기준 메모리 셀(RMC) 및 저저항 소자(RL)를 갖는 기준 메모리 셀 중 하나가 연결된다. 따라서, 불휘발성 메모리 장치(100)의 집적도가 향상된다.
예시적으로, 도 5를 참조하여 제 1 내지 제 n 기준 액세스 유닛들(121~12n)중 제 1 기준 액세스 유닛(121)이 설명되었다. 그러나, 제 2 내지 제 n 기준 액세스 유닛들(122~12n) 또한 제 1 기준 액세스 유닛(121)과 동일한 구조를 가질 것이다.
도 6은 도 2의 제 1 읽기 및 쓰기 유닛(131)을 보여주는 회로도이다. 도 6을 참조하면, 제 1 읽기 및 쓰기 유닛(131)은 전원 공급 회로(PSC), 접지 공급 회로(GSC), 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4), 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4), 제 5 내지 제 7 트랜지스터들(T5~T7), 제 1 및 제 2 전류 소스들(CS1, CS2), 그리고 증폭기(SA)를 포함한다.
제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)은 메모리 셀 어레이(110)의 제 1 액세스 유닛(111)의 제 1 내지 제 4 비트 라인들(BL1~BL4)에 연결된다. 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)은 제 5 및 제 7 트랜지스터(T5, T7)에 연결된다. 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)은 전원 공급 회로(PSC) 및 접지 공급 회로(GSC)에 연결된다. 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)은 제 1 내지 제 4 하부 제어 신호들(WRB1~WRB4)에 응답하여 동작한다.
제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)은 기준 셀 어레이(120)의 제 1 액세스 유닛(121)의 제 1 내지 제 4 기준 비트 라인들(RBL1~RBL4)에 각각 연결된다. 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)은 제 5 및 제 6 트랜지스터들(T5, T6)에 연결된다. 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)은 전원 공급 회로(PSC) 및 접지 공급 회로(GSC)에 연결된다. 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)은 제 1 내지 제 4 상부 제어 신호들(WRT1~WRT4)에 응답하여 동작한다.
전원 공급 회로(PSC)는 제 5 트랜지스터(T5), 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4), 그리고 소스 라인(SL) 및 기준 소스 라인(RSL)에 연결된다. 전원 공급 회로(PSC)는 저저항 쓰기 반전 신호(/WRL) 및 고저항 쓰기 반전 신호(/WRH)에 응답하여 전원 전압(Vcc)을 공급하도록 구성된다. 전원 공급 회로(PSC)는 저저항 쓰기 반전 신호(/WRL)에 응답하여 동작하며 전원 전압(Vcc)에 연결된 제 1 트랜지스터(T1), 그리고 고저항 쓰기 반전 신호(/WRH)에 응답하여 동작하며 전원 전압(Vcc)에 연결된 제 2 트랜지스터(T2)를 포함한다.
접지 공급 회로(GSC)는 제 5 트랜지스터(T5), 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4), 그리고 소스 라인(SL) 및 기준 소스 라인(RSL)에 연결된다. 접지 공급 회로(GSC)는 저저항 쓰기 신호(WRL), 고저항 쓰기 신호(WRH), 그리고 읽기 신호(RD)에 응답하여 접지 전압(Vss)을 공급하도록 구성된다. 접지 공급 회로(GSC)는 저저항 쓰기 신호(WRL) 및 읽기 신호(RD)에 응답하여 동작하며 접지 전압(Vss)에 연결된 제 3 트랜지스터(T3), 그리고 고저항 쓰기 신호(WRH)에 응답하여 동작하며 접지 전압(Vss)에 연결된 제 4 트랜지스터(T4)를 포함한다.
제 1 기준 소스 라인(RSL1) 및 제 1 소스 라인(SL1)은 서로 연결되며, 제 2 기준 소스 라인(RSL2) 및 제 2 소스 라인(SL2)는 서로 연결된다. 즉, 메모리 셀 어레이(110) 및 기준 셀 어레이(120)에서 소스 라인들(SL 또는 RSL)은 공유된다. 제 5 트랜지스터는 기준 쓰기 신호(WRR)에 응답하여, 전원 공급 회로(PSC), 접지 공급 회로(GSC), 그리고 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)을 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)에 전기적으로 연결한다.
제 6 트랜지스터(T6)는 읽기 신호(RD)에 응답하여 증폭기(SA)의 기준 노드(RN) 및 제 1 전류 소스(CS1)를 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4) 및 제 5 트랜지스터(T5)에 전기적으로 연결한다.
제 7 트랜지스터(T7)는 읽기 신호(RD)에 응답하여 증폭기(SA)의 셀 노드(CN) 및 제 2 전류 소스(CS2)를 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4) 및 제 5 트랜지스터(T5)에 전기적으로 연결한다.
제 1 전류 소스(CS1)의 한 단은 제 6 트랜지스터(T6) 및 증폭기(SA)의 기준 노드(RN)에 연결된다. 제 1 전류 소스(CS1)의 다른 한 단은 전원 전압(Vcc)에 연결된다. 제 1 전류 소스(CS1)는 제 6 트랜지스터(T6) 및 증폭기(SA)의 기준 노드(RN)에 제 1 전류(2I)를 공급하도록 구성된다.
제 2 전류 소스(CS2)의 한 단은 제 7 트랜지스터(T7) 및 증폭기(SA)의 셀 노드(CN)에 연결된다. 제 2 전류 소스(CS2)의 다른 한 단은 전원 전압(Vcc)에 연결된다. 제 2 전류 소스(CS2)는 제 7 트랜지스터(T7) 및 증폭기(SA)의 셀 노드(CN)에 제 2 전류(I)를 공급하도록 구성된다. 예시적으로, 제 1 전류의 양은 제 2 전류의 양보다 크다. 예를 들면, 제 1 전류(2I)의 양은 제 2 전류(I)의 양의 두 배일 것이다.
증폭기(SA)는 기준 노드(RN)의 전압 및 셀 노드(CN)의 전압을 비교하도록 구성된다. 비교 결과를 증폭기(SA)는 읽어진 데이터(DOUT)로 출력하도록 구성된다.
도 7은 선택된 메모리 셀(MC)이 저저항 상태로 기입될 때, 제 1 액세스 유닛(111) 및 제 1 읽기 및 쓰기 유닛(131)의 전류 경로를 보여주는 회로도이다.
예시적으로, 제 1 비트 라인(BL1)에 연결된 메모리 셀(MC)이 선택된 것으로 가정되었다. 선택된 메모리 셀(MC)의 선택 트랜지스터(ST)는 워드 라인(WL)의 제어에 따라 턴-온 될 것이다.
표 1은 선택된 메모리 셀(MC)이 저저항 상태로 기입될 때의 제어 신호들의 바이어스 조건을 보여준다.
표 1
WRT1 WRT2 WRT3 WRT4 WRB1 WRB2 WRB3 WRB4
low low low low high low low low
WRL /WRL WRH /WRH RD WRR
high low low high low low
도 7 및 도 8, 그리고 표 1을 참조하면, 쓰기 동작 시에, 제 1 내지 제 4 상부 제어 신호들(WRT1~WRT4)은 로직 로우로 제어된다. 즉, 제 1 내지 제 4 상부 트랜지스터들(TT1~TT4)은 턴-오프 된다.
제 1 내지 제 4 하부 제어 신호들(WRB1~WRB4) 중 선택된 메모리 셀(MC)에 대응하는 제어 신호(WRB1)는 로직 하이로 제어되고, 나머지 제어 신호들(WRB2~WRB4)은 로직 로우로 제어된다. 즉, 선택된 메모리 셀(MC)에 대응하는 비트 라인(BL1)에 연결된 하부 트랜지스터(TB1)는 턴-온 되고, 나머지 하부 트랜지스터들(TB2~TB4)은 턴-오프 된다. 예시적으로, 제 1 비트 라인(BL1)에 연결된 메모리 셀(MC)이 기입되는 경우, 제 1 하부 제어 신호(WRB1)가 로직 하이로 제어될 것이다. 즉, 제 1 비트 라인(BL1)에 연결된 제 1 하부 트랜지스터(TB1)가 턴-온 될 것이다.
저저항 쓰기 동작 시에, 저저항 쓰기 신호(WRL)는 로직 하이로 제어되고, 고저항 쓰기 신호(WRH)는 로직 로우로 제어된다. 따라서, 저저항 쓰기 반전 신호(/WRL)는 로직 로우로 제어되고, 고저항 쓰기 반전 신호(/WRH)는 로직 하이로 제어된다. 즉, 전원 공급 회로(PSC)의 제 1 트랜지스터(T1)는 턴-온 되고, 제 2 트랜지스터(T2)는 턴-오프 된다. 접지 공급 회로(GSC)의 제 3 트랜지스터(T3)는 턴-온 되고, 제 4 트랜지스터(T4)는 턴-오프 된다.
쓰기 동작 시에, 읽기 신호(RD) 및 기준 쓰기 신호(WRR)는 로직 로우로 제어된다.
표 1에 기재된 바이어스 조건에 응답하여, 제 1 읽기 및 쓰기 유닛(131)은 선택 메모리 셀(MC)과 연결되는 전류 경로를 형성한다. 제 1 읽기 및 쓰기 유닛(131)에 의해 형성되는 전류 경로가 도 7에 도시되어 있다.
도 7에 도시된 바와 같이, 전원 공급 회로(PSC)는 제 1 하부 트랜지스터(TB1), 제 1 비트 라인(BL1), 가변 저항 소자(VR), 선택 트랜지스터(ST), 그리고 제 1 소스 라인(SL1)을 통해 접지 공급 회로(GSC)에 전달된다. 즉, 전원 공급 회로(PSC)는 제 1 비트 라인(BL1)에 전원 전압(Vcc)을 공급하며, 접지 공급 회로(GSC)는 제 1 소스 라인(SL1)에 접지 전압(Vss)을 공급하는 것으로 이해될 수 있다. 제 1 비트 라인(BL1)으로부터 가변 저항 소자(VR)를 통해 제 1 소스 라인(SL1)으로 전류가 흐르므로, 선택된 메모리 셀(MC)의 가변 저항 소자(VR)는 저저항 상태로 기입될 것이다.
예시적으로, 제 1 비트 라인(BL1)이 선택되는 것으로 설명되었다. 그러나, 제 2 내지 제 4 비트 라인들(BL2~BL4) 중 하나가 선택될 때에도, 도 6 및 도 7을 참조하여 설명된 바와 같이 선택된 메모리 셀(MC)이 저저항 상태로 기입될 것이다.
예를 들면, 제 2 비트 라인(BL2)이 선택될 때, 전원 공급 회로(PSC)는 제 2 비트 라인(BL2)에 전원 전압(Vcc)을 공급하고 접지 공급 회로(GSC)는 제 1 소스 라인(SL1)에 접지 전압(Vss)을 공급할 것이다. 즉, 전류는 제 2 비트 라인(BL2)으로 부터 선택된 메모리 셀(MC)을 통해 제 1 소스 라인(SL1)으로 흐를 것이다.
도 8은 선택된 메모리 셀(MC)이 고저항 상태로 기입될 때, 제 1 액세스 유닛(111) 및 제 1 읽기 및 쓰기 유닛(131)의 전류 경로를 보여주는 회로도이다.
예시적으로, 제 1 비트 라인(BL1)에 연결된 메모리 셀(MC)이 선택된 것으로 가정되었다. 선택된 메모리 셀(MC)의 선택 트랜지스터(ST)는 워드 라인의 제어에 따라 턴-온 될 것이다.
표 2는 선택된 메모리 셀(MC)이 고저항 상태로 기입될 때의 제어 신호들의 바이어스 조건을 보여준다.
표 2
WRT1 WRT2 WRT3 WRT4 WRB1 WRB2 WRB3 WRB4
low low low low high low low low
WRL /WRL WRH /WRH RD WRR
low high high low low low
이하에서, 도 6, 도 8, 그리고 표 2를 참조하여, 선택된 메모리 셀(MC)이 고저항 상태로 기입되는 동작이 설명된다.
표 1의 바이어스 조건과 비교하면, 표 2에서 고저항 쓰기 신호(WRH), 고저항 쓰기 반전 신호(/WRH), 저저항 쓰기 신호(WRL), 그리고 저저항 쓰기 반전 신호(/WRL)의 바이어스 조건이 상이하게 기재되어 있다. 고저항 쓰기 신호(WRH), 고저항 쓰기 반전 신호(/WRH), 저저항 쓰기 신호(WRL), 그리고 저저항 쓰기 반전 신호(/WRL)는 전원 공급 회로(PSC) 및 접지 공급 회로(GSC)에 제공되는 신호들이다. 따라서, 저저항 쓰기 동작과 비교할 때, 고저항 쓰기 동작 시에 전원 공급 회로(PSC) 및 접지 공급 회로(GSC)의 동작이 변경될 것이다.
고저항 쓰기 동작 시에, 저저항 쓰기 신호(WRL)는 로직 로우로 제어되고, 고저항 쓰기 신호(WRH)는 로직 하이로 제어된다. 따라서, 저저항 쓰기 반전 신호(/WRL)는 로직 하이로 제어되고, 고저항 쓰기 반전 신호(/WRH)는 로직 로우로 제어된다.
표 2에 기재된 바이어스 조건에 응답하여, 제 1 읽기 및 쓰기 유닛(131)은 선택 메모리 셀(MC)과 연결되는 전류 경로를 형성한다. 제 1 읽기 및 쓰기 유닛(131)에 의해 형성되는 전류 경로가 도 8에 도시되어 있다.
전원 공급 회로(PSC)는 제 1 소스 라인(SL1)에 전원 전압(Vcc)을 공급하고, 접지 공급 회로(GSC)는 제 1 비트 라인(BL1)에 접지 전압(Vss)을 공급하는 것으로 이해될 수 있다. 전류가 제 1 소스 라인(SL1)으로부터 가변 저항 소자(VR)를 통해 제 1 비트 라인(BL1)으로 흐르므로, 가변 저항 소자(VR)는 고저항 상태로 기입된다.
저저항 쓰기 동작을 참조하여 설명된 바와 같이, 제 1 비트 라인(BL1)이 선택되는 것으로 한정되지 않는다. 예를 들면, 제 2 비트 라인(BL2)이 선택될 때, 전원 공급 회로(PSC)는 제 1 소스 라인(SL1)에 전원 전압(Vcc)을 공급하고 접지 공급 회로(GSC)는 제 2 비트 라인(BL2)에 접지 전압(Vss)을 공급할 것이다. 즉, 전류는 제 1 소스 라인(SL1)으로부터 선택된 메모리 셀(MC)을 통해 제 2 비트 라인(BL2)으로 흐를 것이다.
도 9 및 도 10은 선택된 메모리 셀(MC)이 읽어질 때, 제 1 액세스 유닛(111), 제 1 기준 액세스 유닛(121), 그리고 제 1 읽기 및 쓰기 유닛(131)의 전류 경로를 보여주는 회로도이다. 예시적으로, 제 1 비트 라인(BL1)의 메모리 셀(MC)이 선택된 것으로 가정된다. 선택된 메모리 셀(MC)의 선택 트랜지스터(ST)는 턴-온 될 것이다. 읽기 동작 시에, 기준 워드 라인(RWL)에 응답하여, 기준 메모리 셀들(RMC)의 선택 트랜지스터들(ST)은 턴-온될 것이다.
표 3은 선택된 메모리 셀(MC)이 읽어질 때의 제어 신호들의 바이어스 조건을 보여준다.
표 3
WRT1 WRT2 WRT3 WRT4 WRB1 WRB2 WRB3 WRB4
high high low low high low low low
WRL /WRL WRH /WRH RD WRR
low high low high high low
이하에서, 도 6, 도 9, 도 10, 그리고 표 3을 참조하여, 선택된 메모리 셀(MC)이 읽어지는 동작이 설명된다.
읽기 동작 시에, 제 1 액세스 유닛(111)의 선택된 소스 라인(SL1)에 대응하는 제 1 기준 액세스 유닛(121)의 기준 비트 라인들(RBL1, RBL2)에 연결된 상부 트랜지스터들(TT1, TT2)이 턴-온 된다. 즉, 제 1 및 제 2 상부 제어 신호들(WRT1, WRT2)이 로직 하이로 제어된다.
읽기 동작 시에, 읽기 신호(RD)는 로직 하이로 제어된다.
표 3에 기재된 바이어스 조건에 응답하여, 제 1 읽기 및 쓰기 유닛(131)은 선택 메모리 셀(MC)과 연결되는 전류 경로를 형성한다. 선택된 메모리 셀(MC)에 대응하는 하부 트랜지스터(TB1) 및 상부 트랜지스터들(TT1, TT2)이 턴-온 되므로, 제 1 액세스 유닛(111) 및 제 1 기준 액세스 유닛(121)이 제 1 읽기 및 쓰기 유닛(131)에 함께 연결된다.
제 1 기준 액세스 유닛(121) 및 제 1 읽기 및 쓰기 유닛(131) 사이의 전류 경로가 도 9에 도시되어 있다.
읽기 신호(RD)에 응답하여, 제 6 트랜지스터(T6)는 턴-온 된다. 즉, 제 1 전류 소스(CS1)는 제 1 및 제 2 상부 트랜지스터들(TT1, TT2)에 제 1 전류(2I)를 공급한다. 제 1 전류(2I)는 고저항 상태의 가변 저항 소자(RH)를 갖는 기준 메모리 셀(RMC) 및 저저항 상태의 가변 저항 소자(RL)를 갖는 기준 메모리 셀(RMC)에 공급된다.
읽기 신호(RD)에 응답하여, 접지 공급 회로(GSC)의 제 3 트랜지스터(T3)는 선택된 기준 소스 라인(RSL1)에 접지 전압(Vss)을 공급한다. 즉, 접지 공급 회로(GSC)에 의해 제공되는 접지 노드에 병렬 연결된 저저항 및 고저항 상태의 가변 저항 소자들(RL, RH)에 제 1 전류(2I)가 공급된다.
제 1 액세스 유닛(111) 및 제 1 읽기 및 쓰기 유닛(131) 사이의 전류 경로가 도 10에 도시되어 있다.
읽기 신호(RD)에 응답하여, 제 7 트랜지스터(T7)은 턴-온 된다. 즉, 제 2 전류 소스(CS2)는 제 1 하부 트랜지스터(TB1)에 제 2 전류(I)를 공급한다. 제 2 전류(I)는 선택된 메모리 셀(MC)의 가변 저항 소자(VR)에 공급된다.
읽기 신호(RD)에 응답하여, 접지 공급 회로(GSC)의 제 3 트랜지스터(T3)는 선택된 소스 라인(SL1)에 접지 전압(Vss)을 공급한다. 즉, 접지 공급 회로(GSC)에 의해 제공되는 접지 노드에 선택된 메모리 셀(MC)의 가변 저항 소자(VR)가 연결된다. 도 9 및 도 10에 도시된 제 1 액세스 유닛(111), 제 1 기준 액세스 유닛(121), 그리고 제 1 읽기 및 쓰기 유닛(131)은 도 11에 도시된 회로로 등가적으로 표현될 수 있다.
증폭기(SA)의 기준 노드(RN)의 전압은 수학식 1과 같이 유도된다.
수학식 1
Figure PCTKR2011004298-appb-M000001
증폭기(SA)의 셀 노드(CN)의 전압은 수학식 2와 같이 유도된다.
수학식 2
Figure PCTKR2011004298-appb-M000002
증폭기(SA)는 셀 노드(CN)의 전압을 기준 노드(RN)의 전압과 비교하도록 구성된다. 비교 결과는 읽어진 데이터(DOUT)로서 출력된다.
수학식 2에 기재된 셀 노드(CN)의 전압에서 수학식 1에 기재된 기준 노드(RN)의 전압을 빼면 수학식 3과 같이 유도된다.
수학식 3
Figure PCTKR2011004298-appb-M000003
가변 저항 소자(VR)는 고저항(RH) 값 또는 저저항(RL) 값을 갖는다. 가변 저항 소자(VR)가 고저항(RH) 값을 가질 때, 수학식 3은 수학식 4와 같이 유도된다.
수학식 4
Figure PCTKR2011004298-appb-M000004
수학식 4는 양의 값을 갖는다. 즉, 가변 저항 소자(VR)가 고저항(RH) 값을 가질 때, 셀 노드(CN)의 전압 레벨이 기준 노드(RN)의 전압 레벨보다 높다.
가변 저항 소자(VR)가 저저항(RL) 값을 가질 때, 수학식 3은 수학식 5와 같
이 유도된다.
수학식 5
Figure PCTKR2011004298-appb-M000005
수학식 5는 음의 값을 갖는다. 즉, 가변 저항 소자(VR)가 저저항(RL) 값을 가질 때, 셀 노드(CN)의 전압 레벨은 기준 노드(RN)의 전압 레벨보다 낮다.
따라서, 가변 저항 소자(VR)가 고저항(RH) 값을 가질 때, 증폭기(SA)는 읽어진 데이터로서 로직 하이를 출력한다. 가변 저항 소자(VR)가 저저항(RL) 값을 가질 때, 증폭기(SA)는 읽어진 데이터로서 로직 로우를 출력한다.
도 12는 고저항 및 저저항 상태의 기준 메모리 셀들(RMC)이 기입될 때, 제 1 기준 액세스 유닛(121) 및 제 1 읽기 및 쓰기 유닛(131)의 전류 경로를 보여주는 회로도이다. 예시적으로, 제 1 기준 소스 라인(RSL1)에 연결된 기준 메모리 셀들(RMC)이 선택된 것으로 가정되었다. 선택된 기준 메모리 셀들(RMC)의 선택 트랜지스터(ST)는 기준 워드 라인(RWL)의 제어에 따라 턴-온 될 것이다.
표 4는 선택된 기준 메모리 셀(RMC)이 기입될 때의 제어 신호들의 바이어스
조건을 보여준다.
표 4
WRT1 WRT2 WRT3 WRT4 WRB1 WRB2 WRB3 WRB4
low/high high/low low low low low low low
WRL /WRL WRH /WRH RD WRR
high/low low/high low/high high/low low high
도 12 및 표 4를 참조하면, 쓰기 동작 시에, 제 1 내지 제 4 하부 제어 신호들(WRB1~WRB4)은 로직 로우로 제어된다. 즉, 제 1 내지 제 4 하부 트랜지스터들(TB1~TB4)은 턴-오프 된다.
선택된 제 1 기준 소스 라인(SL1)에 대응하는 제 1 및 제 2 상부 제어 신호들(WRT1, WRT2) 중 선택된 제어 신호가 로직 하이로 제어되고, 비선택된 제어 신호가 로직 로우로 제어될 것이다.
선택된 기준 메모리 셀(RMC)이 저저항 상태(RL)로 기입될 때, 저저항 쓰기 신호(WRL)는 로직 하이로, 저저항 쓰기 반전 신호(/WRL)는 로직 로우로, 고저항 쓰기 신호(WRH)는 로직 로우로, 저저항 쓰기 반전 신호(/WRH)는 로직 하이로 제어될 것이다.
선택된 기준 메모리 셀(RMC)이 고저항 상태(RH)로 기입될 때, 저저항 쓰기 신호(WRL)는 로직 로우로, 저저항 쓰기 반전 신호(/WRL)는 로직 하이로, 고저항 쓰기 신호(WRH)는 로직 하이로, 저저항 쓰기 반전 신호(/WRH)는 로직 로우로 제어될 것이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 읽기 방법을 보여주는 순서도이다. 도 9, 도 10, 그리고 도 13을 참조하면, S110 단계에서 소스 라인(SL)이 접지된다. 예를 들면, 접지 공급 회로(GSC)가 선택된 소스 라인(SL)에 접지 전압(VSS)을 공급할 것이다.
S120 단계에서, 두 개의 기준 비트 라인들(RBL) 및 두 개의 기준 메모리 셀
들(RMC)을 통해 기준 소스 라인(RSL)에 연결되는 경로에 제 1 전류(2I)가 공급된다. 예를 들면, 제 1 전류 소스(CS1)가 제 1 전류(2I)를 공급할 것이다.
S130 단계에서, 비트 라인(BL) 및 선택 메모리 셀(MC)을 통해 소스 라인(SL)에 연결되는 경로에 제 2 전류(I)가 공급된다. 예를 들면, 제 2 전류 소스(CS2)가제 2 전류(I)를 공급할 것이다.
S140 단계에서, 제 1 및 제 2 전류들(2I, I)에 의해 각각 유도되는 제 1 및 제 2 전압들이 비교된다. 예를 들면, 증폭기(SA)는 제 1 전류(2I)에 의해 유도되는기준 노드(RN)의 전압을 제 2 전류(I)에 의해 유도되는 셀 노드(CN)의 전압과 비교할 것이다.
S150 단계에서, 제 1 전압(예를 들면, 기준 노드(RN)의 전압)과 제 2 전압(예를 들면, 셀 노드(CN)의 전압)이 비교된다. 제 2 전압(예를 들면, 셀 노드(CN)의 전압)이 제 1 전압(예를 들면, 기준 노드(RN)의 전압)보다 크면, S160 단계에서 선택 메모리 셀(MC)이 고저항 상태(RH)로 판별된다. 예를 들면, 증폭기(SA)는 읽어진 데이터로서 로직 하이를 출력할 것이다.
제 2 전압(예를 들면, 셀 노드(CN)의 전압)이 제 1 전압(예를 들면, 기준 노드(RN)의 전압)보다 작으면, S170 단계에서 선택 메모리 셀이 저저항 상태로 판별된다. 예를 들면, 증폭기(SA)는 읽어진 데이터로서 로직 로우를 출력할 것이다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는두 개의 비트 라인들(BL) 및 두 개의 기준 비트 라인들(RBL)이 각각 하나의 소스 라인(SL) 및 기준 소스 라인(RSL)을 공유하도록 구성된다. 또한, 기준 메모리 셀들(RMC)은 하나의 기준 워드 라인(RWL)에 공통으로 연결되며, 기준 메모리 셀들(RMC)의 수가 감소된다. 따라서, 감소된 면적을 갖는 불휘발성 메모리 장치(100) 및 그것의 읽기 방법이 제공된다.
상술된 실시 예에서, 각 액세스 유닛은 네 개의 비트 라인들(BL) 및 두 개의 소스 라인들(SL)에 연결되는 것으로 설명되었다. 그러나, 각 액세스 유닛의 비트 라인들(BL) 및 소스 라인들의 수는 한정되지 않는다. 마찬가지로, 각 기준 액세스 유닛의 기준 비트 라인들(RBL) 및 기준 소스 라인들(RSL)의 수는 한정되지 않는다.
상술된 실시 예에서, 행 및 열에 기반하여 액세스 유닛 및 기준 액세스 유닛이 설명되었다. 그러나, 행 및 열은 액세스 유닛 및 기준 액세스 유닛의 상대적인 위치에 따른 용어이며, 한정되지 않는다.
도 14는 도 1의 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 호스트(Host) 및 불휘발성 메모리 장치(100)에 연결된다. 호스트(Host)의 요청에 응답하여, 컨트롤러(200)는 불휘발성 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 호스트(Host)의 요청에 응답하여 불휘발성 메모리 장치(100)의 읽기, 쓰기, 그리고 소거 동작을 제어하도록 구성된다. 컨트롤러(200)는 불휘발성 메모리 장치(100)의 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 불휘발성 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 불휘발성 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(200)는 불휘발성 메모리 장치(100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고, 컨트롤러(200)는 불휘발성 메모리 장치(100)와 데이터(DATA)를 교환하도록 구성된다.
예시적으로, 컨트롤러(200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, Firewire 프로토콜, PCMCIA (Personal Computer Memory Card International Association) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(100)의 구성 요소로서 제공될 수 있다.
컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC) 등과 같은 메모리 카드를 구성한다.
컨트롤러(300) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연
결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 타블렛 컴퓨터(tablet computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장
된다.
도 15는 도 14의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 15를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(300) 및 컨트롤러(400)를 포함한다. 불휘발성 메모리 장치(300)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(400)와 통신하도록 구성된다. 도 15에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(400)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1 내지 도 13을 참조하여 설명된 바와 같이 구성된다.
그리고, 컨트롤러(400)는 도 14를 참조하여 설명된 바와 같이 구성된다.
도 16은 도 15를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다. 메모리 시스템(2000)은 컨트롤러(400) 및 불휘발성 메모리 장치(300)를 포함한다.
도 16에서, 불휘발성 메모리 장치(300)는 컨트롤러(400)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(300)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 16에서, 도 15를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 14를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(300)은 도 14 및 도 15를 참조하여 설명된 메모
리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
<부호의 설명>
100 ; 불휘발성 메모리 장치
MC ; 메모리 셀
RMC ; 기준 메모리 셀
BL ; 비트 라인
RBL ; 기준 비트 라인
SL ; 소스 라인
RSL ; 기준 소스 라인
WL ; 워드 라인
RWL ; 기준 워드 라인
SA ; 증폭기
PSC ; 전원 공급 회로
GSC ; 접지 공급 회로
CS1 ; 제 1 전류 소스
CS2 ; 제 2 전류 소스

Claims (20)

  1. 제 1 및 제 2 비트 라인들과 소스 라인 사이에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이;
    제 1 및 제 2 기준 비트 라인들과 기준 소스 라인 사이에 연결된 기준 메모리 셀들을 포함하는 기준 셀 어레이; 그리고
    상기 메모리 셀 어레이의 제1 및 제2 비트라인과 상기 기준 셀 어레이의 제1 및 제2 기준 비트라인 사이에 연결되고, 상기 메모리 셀 어레이의 소스라인과 상기 기준 셀 어레이의 기준 소스라인 사이에 연결된 읽기 및 쓰기 회로를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 기준 셀 어레이는
    상기 제 1 기준 비트 라인 및 상기 기준 소스 라인 사이에 연결된 제 1 기준 메모리 셀; 그리고
    상기 제 2 기준 비트 라인 및 상기 기준 소스 라인 사이에 연결된 제 2 기준 메모리 셀을 포함하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 기준 메모리 셀은 상기 기준 소스 라인에 연결된 제 1 선택 트랜지스터를 포함하고,
    상기 제 2 기준 메모리 셀은 상기 기준 소스 라인에 연결된 제 2 선택 트랜지스터를 포함하고, 그리고
    상기 제 1 및 제 2 선택 트랜지스터들은 공통의 기준 워드 라인에 응답하여 제어되는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 기준 메모리 셀은 상기 제 1 선택 트랜지스터 및 상기 제 1 기준 비트 라인에 연결된 제 1 저항을 더 포함하고, 그리고
    상기 제 2 기준 메모리 셀은 상기 제 2 선택 트랜지스터 및 상기 제 2 기준 비트 라인에 연결된 제 2 저항을 더 포함하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 저항과 상기 제 2 저항은 서로 다른 저항값을 갖는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 1 및 제 2 비트 라인들 중 선택된 비트 라인에 제 2 전류를 제공하고 그리고 상기 제 1 및 제 2 기준 비트 라인들에 제 1 전류를 제공하도록 구성되는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 전류의 양은 상기 제 2 전류의 양보다 큰 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 1 전류에 의해 유도되는 제 1 전압 및 상기 제 2 전류에 의해 유도되는 제 2 전압에 기반하여, 상기 선택된 비트 라인에 연결된 선택된 메모리 셀의 저항 상태를 판별하도록 구성되는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 2 전압이 상기 제 1 전압보다 높은 레벨을 가질 때, 상기 선택된 메모리 셀을 고저항 상태로 판별하도록 구성되는 불휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    읽기 동작 시에, 상기 읽기 및 쓰기 회로는 상기 제 2 전압이 상기 제 1 전압보다 낮은 레벨을 가질 때, 상기 선택된 메모리 셀을 저저항 상태로 판별하도록 구성되는 불휘발성 메모리 장치.
  11. 제 1 항에 있어서,
    선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 읽기 및 쓰기 회로는 상기 제 1 및 제 2 비트 라인들 중 상기 선택된 비트 라인에 쓰기 전류를 제공하도록 구성되는 불휘발성 메모리 장치.
  12. 제 1 항에 있어서,
    선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 읽기 및 쓰기 회로는 상기 소스 라인에 쓰기 전류를 제공하도록 구성되고,상기 제 1 및 제 2 비트 라인들 중 비선택된 비트 라인이 플로팅되는 불휘발성 메모리 장치.
  13. 제 1 항에 있어서,
    상기 읽기 및 쓰기 회로는
    상기 제 1 및 제 2 기준 비트 라인들에 연결된 제 1 및 제 2 상부 트랜지스터들; 그리고
    상기 제 1 및 제 2 비트 라인들에 연결된 제 1 및 제 2 하부 트랜지스터들을 포함하는 불휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 읽기 및 쓰기 회로는
    선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 제 1 및 제 2 하부 트랜지스터들에 전원 전압을 공급하도록 구성되는 전원 공급 회로; 그리고
    상기 선택된 메모리 셀이 저저항 상태로 기입될 때, 상기 소스 라인에 접지 전압을 공급하도록 구성되는 접지 공급 회로를 더 포함하는 불휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 전원 공급 회로는 상기 소스 라인에 전원 전압을 공급하도록 구성되고, 그리고
    상기 선택된 메모리 셀이 고저항 상태로 기입될 때, 상기 접지 공급 회로는상기 제 1 및 제 2 하부 트랜지스터들에 접지 전압을 공급하도록 구성되는 불휘발성 메모리 장치.
  16. 제 13 항에 있어서,
    상기 읽기 및 쓰기 회로는
    읽기 동작 시에, 상기 제 1 및 제 2 상부 트랜지스터들에 제 1 전류를 공급하는 제 1 전류 소스;
    읽기 동작 시에, 상기 제 1 및 제 2 하부 트랜지스터들에 제 2 전류를 공급하도록 구성되는 제 2 전류 소스; 그리고
    상기 제 1 전류에 의해 유도된 제 1 전압 및 상기 제 2 전류에 의해 유도된 제 2 전압의 차이를 감지하도록 구성되는 증폭기를 더 포함하는 불휘발성 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제 1 및 제 2 상부 트랜지스터들은 읽기 동작 시에 함께 턴-온 되고, 메모리 셀 쓰기 동작 시에 함께 턴-오프 되는 불휘발성 메모리 장치.
  18. 제 13 항에 있어서,
    상기 제 1 및 제 2 기준 메모리 셀들 중 선택된 기준 메모리 셀이 기입될 때, 상기 제 1 및 제 2 상부 트랜지스터들 중 선택된 상부 트랜지스터는 턴-온 되고, 다른 하나의 상부 트랜지스터는 턴-오프 되는 불휘발성 메모리 장치.
  19. 제 1 항에 있어서, 상기 제 1 및 제 2 기준 메모리 셀들, 그리고 상기 제 1 및 제 2 메모리 셀들은 각각 스핀 토크 트랜스퍼(STT, Spin Torque Transfer) 자기 저항 소자를 포함하는 불휘발성 메모리 장치.
  20. 소스 라인을 접지하는 단계;
    두 개의 기준 비트 라인들 및 상기 두 개의 기준 비트 라인들에 각각 대응하는 두 개의 기준 메모리 셀들을 통해 상기 소스 라인에 연결되는 전기적 경로에 제 1 전류를 공급하는 단계;
    비트 라인 및 선택 메모리 셀을 통해 상기 소스 라인에 연결되는 전기적 경로에 제 2 전류를 공급하는 단계; 그리고
    상기 제 1 및 제 2 전류들에 의해 각각 유도된 전압들에 기반하여 상기 선택 메모리 셀의 논리 상태를 판별하는 단계를 포함하는 불휘발성 메모리 장치의 읽기 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108022613A (zh) * 2016-11-01 2018-05-11 三星电子株式会社 非易失性存储器器件及其操作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106856101B (zh) * 2015-12-08 2019-03-19 华邦电子股份有限公司 电阻式内存及其记忆胞
US10727275B2 (en) 2018-05-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Memory layout for reduced line loading

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020012166A (ko) * 1999-03-30 2002-02-15 추후제출 자기저항 메모리 내 셀 저항을 평가하기 위한 장치
KR20030025881A (ko) * 2001-09-21 2003-03-29 미쓰비시덴키 가부시키가이샤 액세스 소자를 복수개의 메모리 셀간에서 공유하는 박막자성체 기억 장치
JP2005108341A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 半導体記憶装置
US20080239795A1 (en) * 2005-10-19 2008-10-02 Renesas Technology Corp Nonvolatile memory device with write error suppressed in reading data
KR20090119920A (ko) * 2007-03-06 2009-11-20 콸콤 인코포레이티드 스핀 전달 토크 자기저항 랜덤 액세스 메모리에 대한 판독 장애 감소 회로
US20100067283A1 (en) * 2006-05-30 2010-03-18 Yoshihiro Ueda Sense amplifier

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020012166A (ko) * 1999-03-30 2002-02-15 추후제출 자기저항 메모리 내 셀 저항을 평가하기 위한 장치
KR20030025881A (ko) * 2001-09-21 2003-03-29 미쓰비시덴키 가부시키가이샤 액세스 소자를 복수개의 메모리 셀간에서 공유하는 박막자성체 기억 장치
JP2005108341A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 半導体記憶装置
US20080239795A1 (en) * 2005-10-19 2008-10-02 Renesas Technology Corp Nonvolatile memory device with write error suppressed in reading data
US20100067283A1 (en) * 2006-05-30 2010-03-18 Yoshihiro Ueda Sense amplifier
KR20090119920A (ko) * 2007-03-06 2009-11-20 콸콤 인코포레이티드 스핀 전달 토크 자기저항 랜덤 액세스 메모리에 대한 판독 장애 감소 회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108022613A (zh) * 2016-11-01 2018-05-11 三星电子株式会社 非易失性存储器器件及其操作方法
CN108022613B (zh) * 2016-11-01 2023-03-31 三星电子株式会社 非易失性存储器器件及其操作方法

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