KR20210072819A - 타겟 전압 레벨로의 nand 스트링의 인접 워드 라인의 구동 - Google Patents

타겟 전압 레벨로의 nand 스트링의 인접 워드 라인의 구동 Download PDF

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KR20210072819A
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미켈레 피카르디
샤오장 궈
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마이크론 테크놀로지, 인크.
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Abstract

집적 회로 장치 동작 방법 및 이와 같이 구성된 장치는 제2 컨덕터에 제2 전압 레벨을 인가는 동안 제1 컨덕터에 제1 전압 레벨을 인가하는 단계, 제2 컨덕터에 제4 전압 레벨은 인가하는 동안 제1 컨덕터에 제3 전압 레벨을 인가하는 단계, 및 제2 컨덕터에 제2 전압 레벨을 인가하는 동안 제1 컨덕터에 제5 전압 레벨을 인가하는 단계를 포함할 수 있다. 제2 전압 레벨은 제2 컨덕터의 타겟 전압 레벨에 대응할 수 있다. 제3 전압 레벨과 제1 전압 레벨 간 차이는 제4 전압 레벨과 제2 전압 레벨 간 차이의 극성과 반대인 극성 및 제5 전압 레벨과 제1 전압 레벨 간 차이와 동일한 극성을 가질 수 있다. 제5 전압 레벨은 제1 컨덕터의 타겟 전압 레벨에 대응할 수 있다.

Description

타겟 전압 레벨로의 NAND 스트링의 인접 워드 라인의 구동
본 개시는 일반적으로 집적 회로 동작에 관한 것으로, 특히, 하나 이상의 실시예들에서, 본 개시는 타겟 전력 레벨들로 컨덕터들을 구동하는 것에 관한 것이다.
집적 회로 장치들은 광범위한 전자 장치들을 트래버스한다. 한 가지 특정 유형은 메모리 장치들을 포함하며, 종종 단순히 메모리라고도 한다. 메모리 장치들은 일반적으로 컴퓨터들 또는 다른 전자 장치들의 내부 반도체 집적 회로 장치들로 제공된다. 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM) 및 플래시 메모리를 포함하여 다양한 유형의 메모리가 있다.
플래시 메모리는 광범위한 전자 어플리케이션들을 위해 널리 사용되는 비휘발성 메모리 소스로 개발되었다. 플래시 메모리는 일반적으로 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 허용하는 단일 트랜지스터 메모리 셀을 사용한다. 전하 저장 구조들(예를 들어, 플로팅 게이트들 또는 전하 트랩들)의 프로그래밍(종종 기입이라 함) 또는 다른 물리적 현상(예를 들어, 위상 변화 또는 분극)을 통한 메모리 셀들의 임계 전압(Vt)의 변화들은 각 메모리 셀의 데이터 상태(예를 들어, 데이터 값)를 결정한다. 플래시 메모리 및 다른 비휘발성 메모리에 대한 일반적인 용도로는 개인용 컴퓨터, 개인용 정보 단말기(Personal Digital Assistant; PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 장치, 휴대 전화 및 이동식 메모리 모듈이 있으며, 비휘발성 메모리의 사용은 계속 확대되고 있다.
NAND 플래시 메모리는 소위 기본 메모리 셀 구성이 배열되는 로직 형태로 불리는 일반적인 유형의 플래시 메모리 장치이다. 일반적으로, NAND 플래시 메모리의 메모리 셀 어레이는 어레이의 열의 각 메모리 셀의 제어 게이트가 워드 라인과 같은 액세스 라인을 함께 형성하기 위해 연결되도록 배열된다. 어레이의 열(column)들은 선택 게이트 쌍, 예를 들어, 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬로 함께 연결된 메모리 셀들의 스트링들(흔히 NAND 스트링들이라고 함)을 포함한다. 각 소스 선택 트랜지스터는 소스에 연결될 수 있는 반면, 각 드레인 선택 트랜지스터는 열 비트 라인과 같은 데이터 라인에 연결될 수 있다. 메모리 셀 스트링과 소스 사이 및/또는 메모리 셀 스트링과 데이터 라인 사이에 하나 이상의 선택 게이트를 사용하는 변형이 알려져 있다.
집적 회로 장치들은 일반적으로 여러 개의 컨덕터들을 포함하며, 종종 근접해 있다. 컨덕터들의 치수들은 일반적으로 작으며, 특정 치수들은 25nm 이하 정도일 수 있다. 그리고 컨덕터는 둘 이상의 인접 컨덕터들로부터 25 nm 이하 정도로 위치될 수도 있다. 이러한 특성들은 상당한 저항성 및 용량성 결합 문제로 이어질 수 있으며, 이는 컨덕터를 타겟 전압 레벨로 구동하는 능력에 해로운 영향을 미칠 수 있다.
도 1은 일 실시예에 따른, 전자 시스템의 일부로서 프로세서와 통신하는 메모리의 단순화된 블록도이다.
도 2a 내지 2b는 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀 어레이의 일부들의 개략도들이다.
도 2c는 도 1을 참조하여 설명된 유형의 메모리 장치에 사용될 수 있는 메모리 셀 어레이의 일부의 요소들의 사시도이다.
도 3a는 실시예들에 사용하기 위한 저항성 및 용량성 특성들을 보여주는 컨덕터의 개념적 도면이다.
도 3b는 도 3a에 도시된 유형의 컨덕터의 과구동의 이점들을 나타내는 이상적인 파형들의 그래프이다.
도 3c는 도 3a에 도시된 유형의 인접 컨덕터들의 개념도이다.
도 4a는 도 1을 참조하여 설명된 유형의 메모리 장치에 사용될 수 있는 메모리 셀 어레이의 일부의 개략도이다.
도 4b는 도 4a의 메모리 셀 어레이의 일부에 사용될 수 있는 글로벌 액세스 라인들에 대한 드라이버 구성의 개략도이다.
도 5a 내지 5b는 관련 기술의 다양한 과구동 조건들을 사용한 인접 컨덕터들 및 그 드라이버들의 파형들을 도시한다.
도 6은 실시예들에 사용하기 위한 프로그래밍 동작에 따른 복수의 메모리 셀들의 임계 전압 분포의 개념도이다.
도 7은 관련 기술의 과구동 조건들에 비해 일 실시예에 따른 조건들을 사용한 인접 컨덕터들 및 그 드라이버들의 파형들을 도시한다.
도 8a 내지 8b는 관련 기술의 과구동 조건에 비해 일 실시예에 따른 조건들을 사용한 감지 동작 동안 인접 컨덕터들 및 그 드라이버들의 파형들을 도시한다.
도 9는 일 실시예에 따른 과구동 조건들을 사용한 인접 컨덕터들에 대한 의도된 인가 전압 레벨들을 개념적으로 도시한다.
도 10은 일 실시예에 따른 컨덕터 구동 방법의 흐름도이다.
도 11은 다른 실시예에 따른 컨덕터 구동 방법의 흐름도이다.
도 12는 일 실시예에 따른 메모리 동작 방법의 흐름도이다.
도 13은 추가 실시예에 따른 컨덕터 구동 방법의 흐름도이다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하고 특정 실시예를 예시적으로 도시한 첨부 도면들에 대한 참조가 이루어진다. 도면들에서, 유사한 참조 번호는 여러 도면들에 걸쳐 실질적으로 유사한 구성 요소들을 기술한다. 다른 실시예들이 이용될 수 있으며, 본 개시의 범위를 벗어나지 않고 구조적, 논리적 및 전기적 변경들이 이루어질 수 있다. 따라서, 하기의 상세한 설명은 제한적인 의미로 받아들여져서는 안된다.
본원에 사용된 "반도체"라는 용어는 예를 들어 물질층, 웨이퍼 또는 기판을 지칭할 수 있으며, 임의의 베이스 반도체 구조를 포함한다. "반도체"는 당업자에게 잘 알려진 다른 반도체 구조들 외에, 실리콘 온 사파이어(SOS) 기술, 실리콘 온 절연체(SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 도핑되지 않은 반도체, 베이스 반도체 구조에 의해 지지되는 실리콘 에피택셜 층을 포함하는 것으로 이해되어야 한다. 또한, 이하의 설명에서 반도체를 참조할 때, 이전 프로세스 단계들은 베이스 반도체 구조에서 영역들/접합부들을 형성하는데 이용되었을 수 있으며, 반도체라는 용어는 이러한 영역들/접합부들을 포함하는 하부층들을 포함할 수 있다.
본원에 사용된 "전도성(conductive)"이라는 용어뿐만 아니라, 예를 들어 전도하다(conduct), 전도적으로(conductively), 전도하는(conducting), 전도성(conductivity) 등과 같은 다양한 관련 형태들은 문맥에서 달리 명시하지 않는 한 전기 전도성을 지칭한다. 마찬가지로, 본원에 사용된 "연결(connecting)"이라는 용어뿐만 아니라, 예를 들어, 연결하다(connect), 연결된(connected), 연결(connection) 등과 같은 다양한 관련 형태들은 문맥에서 달리 명시하지 않는 한 전기 연결을 지칭한다.
값들이 동일하도록 의도될 수 있는 경우에도 산업 처리 및 동작의 가변성과 정확성이 의도된 값들과 차이가 발생할 수 있음이 본원에서 인식된다. 이러한 가변성과 정확성은 일반적으로 집적 회로 장치의 제작 및 동작에 사용되는 기술에 따라 달라질 것이다. 이와 같이, 값들이 같도록 의도된 경우, 이러한 값들은 그 결과 값들에 관계없이 동일한 것으로 간주된다.
컨덕터를 타겟 전압 레벨로 가져오는 타이밍은 집적 회로 장치의 동작 속도에 중요한 인가일 수 있다. 언급된 바와 같이, 집적 회로 장치의 컨덕터들은 작은 치수들을 가질 수 있으며 인접한 컨덕터들에 매우 가깝게 배치될 수 있다. 이러한 특성들은 컨덕터가 타겟(예를 들어, 원하는) 전압 레벨로 얼마나 빨리 구동될 수 있는지에 해로운 영향을 미칠 수 있다. 다양한 실시예들은 컨덕터를 타겟 전압 레벨로 가져오는 타이밍의 개선을 촉진하고자 한다. 다양한 실시들이 메모리의 워드 라인들을 구체적으로 참조하여 논의될 것이지만, 그 개념은 다른 유형의 인접 컨덕터들에 적용될 수 있다.
도 1은 일 실시예에 따른, 전자 시스템 형태의 제3 장치의 일부로서, 프로세서(130) 형태의 제2 장치와 통신하는 메모리(예를 들어, 메모리 장치)(100) 형태의 제1 장치의 단순화된 블록도이다. 전자 시스템들의 일부 예들로는 개인용 컴퓨터, 개인 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전제품, 차량, 무선 장치, 모바일 폰 등을 포함한다. 프로세서(130), 즉 예를 들어, 메모리 장치(100) 외부의 컨트롤러는 메모리 컨트롤러 또는 다른 외부 호스트 장치일 수 있다.
메모리 장치(100)는 행과 열로 배열로 논리상으로 배열된 메모리 셀 어레이(104)를 포함한다. 논리 행의 메모리 셀들은 일반적으로 동일한 액세스 라인(일반적으로 워드 라인이라 함)에 연결되는 반면, 논리 열의 메모리 셀들은 일반적으로 동일한 데이터 라인(일반적으로 비트 라인이라 함)에 선택적으로 연결된다. 단일 액세스 라인은 하나 이상의 노리 메모리 셀 행과 연관될 수 있으며, 단일 데이터 라인은 하나 이상의 논리 메모리 셀 열과 연관될 수 있다. 메모리 셀 어레이(104) 중 적어도 일부의 메모리 셀들(도 1에는 도시되지 않음)은 적어도 두 개의 타겟 데이터 상태들 중 하나로 프로그래밍될 수 있다.
어드레스 신호들을 디코딩하기 위해 행 디코드 회로부(108) 및 열 디코드 회로부(110)가 제공된다. 어드레스 신호들이 수신되고 디코딩되어 메모리 셀 어레이(104)에 액세스한다. 메모리 장치(100)는 또한 메모리 장치(100)로부터의 데이터 및 상태 정보의 출력뿐만 아니라 메모리 장치(100)에 대한 커맨드들, 어드레스들 및 데이터의 입력을 관리하기 위한 입/출력(I/O) 제어 회로부(112)를 포함한다. 어드레스 레지스터(114)는 디코딩 전에 어드레스 신호들을 래치(latch)하기 위해 I/O 제어 회로부(112) 및 행 디코드 회로부(108) 및 열 디코드 회로부(110)와 통신한다. 커맨드 레지스터(124)는 인입(incoming) 커맨드들을 래치하기 위해 I/O 제어 회로부(112) 및 제어 로직(116)과 통신한다.
컨트롤러(예를 들어, 메모리 장치(100) 내부의 제어 로직(116))은 커맨드들에 응답하여 메모리 셀 어레이(104)에 대한 액세스를 제어하고 외부 프로세스(130)에 대한 상태 정보를 생성한다. 즉, 제어 로직(116)은 메모리 셀 어레이(104) 상에서 액세스 동작들(예를 들어, [판독 동작들 및 검증 동작들을 포함할 수 있는] 감지 동작들, 프로그래밍 동작들 및/또는 소거 동작들)을 수행하도록 구성되며, 실시예들에 따른 방법들을 수행하도록 구성될 수 있다. 제어 로직(116)은 어드레스들에 응답하여 행 디코드 회로부(108) 및 열 디코드 회로부(110)를 제어하기 위해 행 디코드 회로부(108) 및 열 디코드 회로부(110)와 통신한다.
제어 로직(116)은 또한 캐시 등록기(118)와 통신한다. 캐시 레지스터(118)는 메모리 셀 어레이(104)가 다른 데이터를 각각 기입 또는 판독하는 동안 데이터를 일시적으로 저장하기 위해 제어 로직(116)에 의해 지시된 바와 같이, 인입되거나 아웃고잉되는 데이터를 래치한다. 프로그래밍 동작 동안(예를 들어, 기입 동작), 데이터는 메모리 셀 어레이(104)로의 전송을 위해 캐시 레지스터(118)로부터 데이터 레지스터(120)로 전달될 수 있으며; 그런 다음 새로운 데이터가 I/O 제어 회로(112)로부터 캐시 레지스터(118)에 래치될 수 있다. 판독 동작 동안, 데이터는 외부 프로세서(130)로의 출력을 위해 캐시 레지스터(118)로부터 I/O 제어 회로부(112)로 전달되고; 그런 다음 새로운 데이터가 데이터 레지스터(120)로부터 캐시 레지스터(118)로 전달될 수 있다. 캐시 레지스터(118) 및/또는 데이터 레지스터(120)는 메모리 장치(100)의 페이지 버퍼를 형성(예를 들어, 일부를 형성할 수 있음)할 수 있다. 페이지 버퍼는 예를 들어, 해당 메모리 셀에 연결된 데이터 라인의 상태를 감지함으로써 메모리 셀 어레이 (104)의 메모리 셀의 데이터 상태를 감지하기 위한 감지 장치들(도 1에 도시되지 않음)을 더 포함할 수 있다. 상태 레지스터(122)는 프로세서(130)로 출력하기 위한 상태 정보를 래치하기 위해 I/O 제어 회로부(112) 및 제어 로직(116)과 통신될 수 있다.
메모리 장치(100)는 제어 링크(132)를 통해 프로세서(130)로부터 제어 로직(116)에서의 제어 신호들을 수신한다. 제어 신호들은 칩 인에이블(CE#), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 기입 인에이블(WE#), 판독 인에이블(RE#) 및 기입 방지(WP#)를 포함할 수 있다. 메모리 장치(100)의 특성에 따라 제어 링크(132)를 통해 추가 또는 대안적인 제어 신호들(도시되지 않음)이 더 수신될 수 있다. 메모리 장치(100)는 멀티플렉싱된 입/출력(I/O) 버스(134)를 통해 프로세서(130)로부터 커맨드 신호들(커맨드들을 나타냄), 어드레스 신호들(어드레스들을 나타냄) 및 데이터 신호들(데이터를 나타냄)을 수신하고 I/O 버스(134)를 통해 프로세서(130)로 데이터를 출력한다.
예를 들어, 커맨드들은 I/O 제어 회로부(112)에서 I/O 버스(134)의 입/출력(I/O) 핀들 [7:0]을 통해 수신될 수 있으며, 그런 다음 커맨드 레지스터(124)에 기입될 수 있다. 어드레스들은 I/O 제어 회로부(112)에서 I/O 버스(134)의 입/출력(I/O) 핀들 [7:0]을 통해 수신될 수 있으며, 그런 다음 어드레스 레지스터(114)에 기입될 수 있다. 데이터는 I/O 제어 회로부(112)에서 8비트 장치의 입/출력(I/O) 핀들 [7:0] 또는 16비트 장치의 입/출력(I/O) 핀들 [15:0]을 통해 수신될 수 있으며, 그런 다음 캐시 레지스터(118)에 기입될 수 있다. 데이터는 그 후 메모리 셀 어레이(104)를 프로그래밍하기 위해 데이터 레지스터(120)에 기입될 수 있다. 다른 실시예의 경우, 캐시 레지스터(118)는 생략될 수 있으며, 데이터는 데이터 레지스터(120)에 직접 기입될 수 있다. 데이터는 또한 8비트 장치의 입/출력(I/O) 핀들 [7:0] 또는 16비트 장치의 입/출력(I/O) 핀들 [15:0]을 통해 출력될 수 있다. I/O 핀들에 대한 참조가 이루어질 수 있지만, 이들은 일반적으로 사용되는 전도성 패드들 또는 전도성 범프들과 같이, 외부 장치(예를 들어, 프로세서(130))에 의해 메모리 장치(100)에 전기적 연결을 제공하는 어떠한 전도성 노드도 포함할 수 있다.
당업자는 추가적인 회로부 및 신호들이 제공될 수 있고, 도 1의 메모리 장치(100)가 단순화되었음이 이해될 것이다. 도 1을 참조하여 설명된 다양한 블록 컴포넌트들의 기능이 집적 회로 장치의 개별 컴포넌트들 또는 컴포넌트 부분들로 분리될 필요는 없다는 것을 알아야 한다. 예를 들어, 집적 회로 장치의 단일 컴포넌트 또는 컴포넌트 부분은 도 1의 하나 이상의 블록 컴포넌트의 기능을 수행하도록 적응될 수 있다. 대안으로, 집적 회로 장치의 하나 이상의 컴포넌트들 또는 컴포넌트 부분들은 도 1의 단일 블록 컴포넌트의 기능을 수행하기 위해 결합될 수 있다.
추가로, 특정 I/O 핀들이 다양한 신호들의 수신 및 출력을 위한 대중적인 규칙에 따라 설명되어 있지만, 다른 조합들 또는 다수의 I/O 핀들(또는 기타 I/O 노드 구조들)이 다양한 실시예들에서 사용될 수 있음에 유의한다.
도 2a는 예를 들어, 메모리 셀 어레이(104)의 일부로서 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는, NAND 메모리 어레이와 같은, 메모리 셀 어레이(200A)의 일부의 개략도이다. 메모리 어레이(200A)는 워드 라인들(2020 내지 202N)과 같은 액세스 라인들 및 비트 라인(2040 내지 204M)과 같은 데이터 라인들을 포함한다. 워드 라인들(202)은 다 대 일(many-to-one) 관계에서, 도 2a에 도시되지 않은, 글로벌 액세스 라인들(예를 들어, 글로벌 워드 라인들)에 연결될 수 있다. 일부 실시예들의 경우, 메모리 어레이(200A)는 예를 들어 p-웰을 형성하기 위한 p형 전도성 또는 예를 들어 n-웰을 형성하기 위한 n형 전도성을 갖도록 전도성으로 도핑될 수 있는 반도체 위에 형성될 수 있다.
메모리 어레이(200A)는 행들(워드 라인(202)에 각각 대응) 및 열들(비트 라인(204)에 각각 대응)로 배열될 수 있다. 각 열은 NAND 스트링들(2060 내지 206M) 중 하나와 같은 직렬 연결된 메모리 셀들(예를 들어, 비휘발성 메모리 셀들)의 스프링을 포함할 수 있다. 각 NAND 스트링(206)은 공통 소스(SRC)(216)에 연결(예를 들어, 선택적으로 연결)될 수 있으며, 메모리 셀들(2080 내지 208N)을 포함할 수 있다. 메모리 셀들(208)은 데이터 저장을 위한 비휘발성 메모리 셀들을 나타낼 수 있다. 각 NAND 스트링(206)의 메모리 셀들(208)은 선택 게이트들(2100 내지 210M)(예를 들어, 통상 선택 게이트 소스라고 하는 소스 선택 트랜지스터들일 수 있음) 중 하나와 같은 선택 게이트(210)(예를 들어, 전계 효과 트랜지스터)와 선택 게이트들(2120 내지 212M)(예를 들어, 통상 선택 게이트 드레인이라고 하는 드레인 선택 트랜지스터들일 수 있음) 중 하나와 같은 선택 게이트(212)(예를 들어, 전계 효과 트랜지스터) 사이에 직렬로 연결될 수 있다. 선택 게이트들(2100 내지 210M)은 소스 선택 라인(SGS)과 같은 선택 라인(214)에 공통으로 연결될 수 있으며, 선택 게이트(2120 내지 212M)는 드레인 선택 라인(SGD)과 같은 선택 라인(215)에 공통으로 연결될 수 있다. 종래의 전계 효과 트랜지스터들로 도시되어 있지만, 선택 게이트들(210 및 212)은 메모리 셀들(208)과 유사한(예를 들어, 동일한) 구조를 이용할 수 있다. 선택 게이트들(210 및 212)은 동일하거나 독립적인 제어 신호를 수신하도록 직렬로 구성된 각 선택 게이트와 직렬로 연결된 복수의 선택 게이트들을 나타낼 수 있다.
각 선택 게이트(210)의 소스는 공통 소스(216)에 연결될 수 있다. 각 선택 게이트(210)의 드레인은 해당 NAND 스트링(206)의 메모리 셀(2080)에 연결될 수 있다. 예를 들어, 선택 게이트(2100)의 드레인은 해당 NAND 스트링(2060)의 메모리 셀(2080)에 연결될 수 있다. 따라서, 각 선택 게이트(210)는 대응되는 NAND 스트링(206)을 공통 소스(216)에 선택적으로 연결하도록 구성될 수 있다. 각 선택 게이트(210)의 제어 게이트는 선택 라인(214)에 연결될 수 있다.
각 선택 게이트(212)의 드레인은 대응되는 NAND 스트링(206)을 위해 비트 라인(204)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 드레인은 대응되는 NAND 스트링(2060)을 위해 비트 라인(2040)에 연결될 수 있다. 각 선택 게이트(212)의 소스는 대응되는 NAND 스트링(206)의 메모리 셀(208N)에 연결될 수 있다. 예를 들어, 각 선택 게이트(2120)의 소스는 대응되는 NAND 스트링(2060)의 메모리 셀(208N)에 연결될 수 있다. 따라서, 각 선택 게이트(212)는 대응되는 NAND 스트링(206)을 대응되는 비트 라인(204)에 선택적으로 연결하도록 구성될 수 있다. 각 선택 게이트(212)의 제어 게이트는 선택 라인(215)에 연결될 수 있다.
도 2a의 메모리 어레이는 준 2차원(quasi-two-dimensional) 메모리 어레이일 수 있으며, 일반적으로 예를 들어, 공통 소스(216), NAND 스트링들(206) 및 비트 라인들(204)이 실질적으로 평행한 평면들에서 연장되는 평면 구조를 가질 수 있다. 대안으로, 도 2a의 메모리 어레이는 예를 들어, NAND 스트링들(206)이 공통 소스(216)를 포함하는 평면 및 실질적으로 공통 소스(216)를 포함하는 평면에 평행할 수 있는 비트 라인들(204)을 포함하는 평면에 실질적으로 수직으로 연장될 수 있는 3차원 메모리 어레이일 수 있다.
메모리 셀들(208)의 전형적인 구성은 도 2a에 도시된 바와 같이, 메모리 셀의 데이터 상태(예를 들어, 임계 전압의 변화를 통해)를 결정할 수 있는 데이터 저장 구조(234)(예를 들어, 플로팅 게이트, 전하 트랩 또는 전하를 저장하도록 구성된 다른 구조) 및 제어 게이트(236)를 포함한다. 데이터 저장 구조(234)는 전도성 및 유전체 구조들 모두를 포함할 수 있는 반면, 제어 게이트(236)는 일반적으로 하나 이상의 전도성 물질들로 형성된다. 일부 경우에, 메모리 셀들(208)은 정의된 소스/드레인(예를 들어, 소스)(230) 및 정의된 소스/드레인(예를 들어, 드레인)(232)을 더 가질 수 있다. 메모리 셀들(208)은 워드 라인(202)(및 이를 형성하는 일부 경우)에 연결된 그들의 제어 게이트들(236)을 갖는다.
메모리 셀들(208)의 열은 주어진 비트 라인(204)에 선택적으로 연결된 NAND 스트링(206) 또는 복수의 NAND 스트링들(206)일 수 있다. 메모리 셀들(208)의 행은 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀들(208)일 수 있다. 메모리 셀들(208)의 행은, 반드시 필요한 것은 아니나, 주어진 워드 라인(202)에 공통으로 연결된 모든 메모리 셀들(208)을 포함할 수 있다. 메모리 셀들(208)의 행들은 종종 메모리 셀들(208)의 물리적 페이지들의 하나 이상의 그룹들로 분할될 수 있으며, 메모리 셀들(208)의 물리적 페이지들은 종종 주어진 워드 라인(202)에 공통으로 연결된 모든 다른 메모리 셀들(208)을 포함할 수 있다. 예를 들어, 워드 라인(202N)에 공통으로 연결되고 짝수 비트 라인들(204)(예를 들어, 비트 라인들(2040, 2042, 2044 등))에 선택적으로 연결된 메모리 셀들(208)은 메모리 셀들(208)(예를 들어, 짝수 메모리 셀들)의 하나의 물리적 페이지일 수 있는 반면, 워드 라인(202N)에 공통으로 연결되고 홀수 비트 라인들(204)(예를 들어, 비트 라인들(2041, 2043, 2045 등))에 선택적으로 연결된 메모리 셀들(208)은 메모리 셀들(208)(예를 들어, 홀수 메모리 셀들)의 다른 물리적 페이지일 수 있다. 비트 라인들(2043, 2045)이 도 2a에 명시적으로 도시되지 않았지만, 도면으로부터 메모리 셀 어레이(200A)의 비트 라인들(204)이 비트 라인(2040)으로부터 비트 라인(204M)까지 연속적으로 번호가 매겨질 수 있다는 것이 명백하다. 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀들(208)의 다른 그룹화들은 또한 메모리 셀들(208)의 물리적 페이지를 정의할 수 있다. 특정 메모리 장치들의 경우, 주어진 워드 라인에 공통으로 연결된 모든 메모리 셀들은 메모리 셀들의 물리적 페이지로 간주될 수 있다. 단일 판독 동작 동안 판독되거나 단일 프로그래밍 동작 동안 프로그래밍되는 메모리 셀들(일부 실시예들에서는 또한 전체 행일 수도 있음)의 물리적 페이지(예를 들어, 메모리 셀들의 상부 또는 하부 페이지)의 일부는 메모리 셀들의 논리 페이지로 간주될 수 있다. 메모리 셀들의 블록은 워드 라인들(2020-202N)에 연결된 모든 메모리 셀들(예를 들어, 공통 워드 라인들(202)을 공유하는 모든 NAND 스트링들(206))과 같이, 함께 소거되도록 구성되는 이러한 메모리 셀들을 포함할 수 있다. 명백하게 구별되지 않는 한, 본원의 메모리 셀들의 페이지에 대한 참조는 논리 메모리 셀들 중 논리 페이지의 메모리 셀들을 지칭한다.
도 2a의 예가 NAND 플래시와 관련하여 논의되었지만, 본원에 설명된 실시예들 및 개념들은 특정 어레이 아키텍처 또는 구조로 제한되지 않으며, 다른 구조들(예를 들어, SONOS 또는 전하를 저장하도록 구성된 다른 데이터 저장 구조) 및 다른 아키텍처들(예를 들어, AND 어레이, NOR 어레이 등)을 포함할 수 있다.
도 2b는 예를 들어, 메모리 셀 어레이(104)의 일부로서 도 1a를 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀 어레이(200B)의 일부의 또 다른 개략도이다. 도 2b에서 유사한 번호가 매겨진 요소들은 도 2a와 관련하여 제공된 설명에 대응된다. 도 2b는 3차원 NAND 메모리 어레이 구조의 일 예의 추가 세부 사항을 제공한다. 3차원 NAND 메모리 어레이(200B)는 필라(pillar)의 일부가 NAND 스트링들(206)의 메모리 셀들의 채널 영역 역할을 할 수 있는 반도체 필라들을 포함할 수 있는 수직 구조들을 통합할 수 있다. NAND 스트링들(206)은 선택 트랜지스터(212)(예를 들어, 일반적으로 선택 게이트 드레인이라고 하는 드레인 선택 트랜지스터들일 수 있음)에 의해 비트 라인(2040-204M)에 그리고 선택 트랜지스터(210)(예를 들어, 일반적으로 선택 게이트 소스라고 하는 소스 선택 트랜지스터들일 수 있음)에 의해 공통 소스(216)에 각각 선택적으로 연결될 수 있다. 다수의 NAND 스트링들(206)은 동일한 비트 라인(204)에 선택적으로 연결될 수 있다. NAND 스트링들(206)의 서브셋들은 NAND 스트링(206)과 비트 라인(204) 사이에서 각각 특정 선택 트랜지스터들(212)을 선택적으로 활성화하기 위해 선택 라인들(2150-215K)을 바이어싱함으로써 그들 각각의 비트 라인들(204)에 연결될 수 있다. 선택 트랜지스터들(210)은 선택 라인(214)을 바이어싱함으로써 활성화될 수 있다. 각 워드 라인(202)은 메모리 어레이(200B)의 다수의 행들의 메모리 셀들에 연결될 수 있다. 특정 워드 라인(202)에 의해 서로 공통으로 연결된 메모리 셀들의 행들은 집합적으로 타이어(tier)들로 지칭될 수 있다.
도 2c는 도 1을 참조하여 설명된 유형의 메모리 장치에 사용될 수 있는 메모리 셀 어레이(200C)의 일부의 요소들의 사시도이다. 도 2c에서 유사한 번호가 매겨진 요소들은 도 2a와 관련하여 제공된 설명에 대응된다. 도 2c는 3차원 NAND 메모리 어레이 구조의 일 예의 대안적인 세부 사항을 제공한다. 3차원 NAND 메모리 어레이(200C)는 필라(218)의 일부가 NAND 스트링들의 메모리 셀들의 채널 영역 역할을 할 수 있는 반도체 필라들(218)을 포함할 수 있는 수직 구조들을 통합할 수 있다. 필라들(218)은 다대일 관계로 비트 라인(204) 및 소스(216)에 각각 연결될 수 있다. 선택 트랜지스터(예를 들어, 드레인 선택 트랜지스터)(212)(도 2c에 도시되지 않음)는 필라(218)와 선택 라인(예를 들어, 드레인 선택 라인)(215)의 각 교차점에 형성될 수 있다. 선택 트랜지스터(예를 들어, 소스 선택 트랜지스터)(210)(도 2c에 도시되지 않음)는 필라(218)와 선택 라인(예를 들어, 소스 선택 라인)(214)의 각 교차점에 형성될 수 있다. 메모리 셀(208)(도 2c에 도시되지 않음)은 필라와 액세스 라인(예를 들어, 워드 라인)(202)의 각 교차점에 형성될 수 있다. 3 차원 NAND 메모리 어레이(200C)는 워드 라인(202)이 전도성 플레이트들(예를 들어, 평행 전도성 플레이트들)로서 형성될 수 있으며, 각 워드 라인(202)은 적어도 하나의 다른 워드 라인(202)에 인접(예를 들어, 바로 인접)될 수 있음을 도시한다.
도 3a는 실시예들에 사용하기 위한 저항성 및 용량성 특성들을 보여주는 컨덕터(302)의 개념적 도면이다. 컨덕터(302)는 분산 RC(저항성-용량성) 회로일 수 있으며, 워드 라인(202)에 대응할 수 있다. 컨덕터(302)의 각 부분(304)은 그 구성의 재료(들) 및 그 치수들로 인해 발생할 수 있는 대응하는 레지스턴스(306) 및 이웃하는 컨덕터들로부터의 분리로 인해 발생할 수 있는 대응하는 커패시턴스(308)를 가질 수 있다. 컨덕터(302)의 일부(304)의 대응하는 레지스턴스(306) 및 커패시턴스(308)는 컨덕터(302)의 다른 부분들의 대응하는 레지스턴스들 또는 커패시턴스들과 동일하거나 상이할 수 있다. 즉, 컨덕터(302)는 균일한 구성 재료들과 치수들 및 이웃 컨덕터와의 균일한 관계를 가질 수 있거나, 산업 제조에서와 같이 컨덕터(302)는 구성 재료들, 치수 및/또는 이웃 컨덕터들과의 관계가 변할 수 있다. 그럼에도 불구하고, 전압 레벨이 컨덕터(302)의 일단에 인가된다면, 컨덕터(302)의 RC 특성은 일반적으로 컨덕터(302)의 타단이 그 전압 레벨에 도달하기 전에 지연을 초래한다.
도 3b는 도 3a에 도시된 유형의 컨덕터의 과구동의 이점들을 나타내는 이상적인 파형들의 그래프이다. 라인(310)은 컨덕터(302)의 타겟 전압 레벨(Vtarget)을 나타낼 수 있다. 타겟 전압 레벨(Vtarget)이 컨덕터(302)의 근위 단부에 인가되면, 라인(312)은 시간에 따른 컨덕터(302)의 원위 단부의 전압 레벨을 나타낼 수 있다. 컨덕터(302)의 원위 단부에서 타겟 전압 레벨(Vtarget)에 도달하는 데 필요한 시간 길이를 줄이기 위해, 컨덕터(302)의 근위 단부에 인가되는 전압 레벨이 일정 시간 기간 동안 과도하게 구동될 수 있다. 예를 들어, 컨덕터(302)의 근위 단부에 인가된 전압 레벨은 일정 시간 기간(Tod) 동안 Vtarget의 일부 부분(Kod)(예를 들어, Kod*Vtarget)만큼 증가될 수 있다. 곱(Kod*Vtarget)은 과구동 전압 차이(Vod)로 지칭될 수 있으며, 시간 기간(Tod)은 과구동 시간(Tod)으로 지칭될 수 있다.
과구동 전압 차이(Vod)가 과구동 시간(Tod) 동안 컨덕터(302)의 근위 단부에 인가된 다음, 타겟 전압 레벨(Vtarget)로 감소되면, 라인(316)은 시간에 따른 컨덕터(302)의 원위 단부의 전압 레벨을 나타낼 수 있다. 과구동 시간(Tod) 동안 과구동 전압 차이(Vod)의 이러한 사용은 컨덕터(302)의 원위 단부를 타겟 전압 레벨(Vtarget)에 달성하는 데 필요한 시간의 길이를 줄이는 데 사용될 수 있음을 알 수 있다. 과구동 전압 차이(Vod)가 너무 오랫동안 인가된다면, 컨덕터(302)는 타겟 전압 레벨(Vtarget)을 초과할 것임이 명백해질 것이다.
도 3c는 도 3a에 도시된 유형의 인접 컨덕터들(302)의 개념도이다. 도 3c는 컨덕터(302x)가 컨덕터(302x+1) 및 컨덕터(302x-1)에 인접(예를 들어, 바로 인접)할 수 있음을 도시한다. 컨덕터(302x)는 컨덕터(302x+1) 및 컨덕터(302x-1)에 평행할 수 있다. 컨덕터(302x)는 그와 컨덕터(302x+1) 사이에 용량성 컴포넌트(308x+1)를 가질 수 있다. 컨덕터(302x)는 또한 그와 컨덕터(302x-1) 사이에 용량성 컴포넌트(308x-1)를 가질 수 있다. 도 3c에 도시되지 않았지만, 컨덕터(302x)는 일반적으로 더 적은 정도이지만, 더 인접한 컨덕터들 사이에 용량성 컴포넌트들을 가질 수 있다. 예를 들어, 컨덕터(302x)가 도 2a의 워드 라인(202x)에 대응하는 경우, 워드 라인(202x)은 바로 인접한 워드 라인(202x+1)과 함께 값(C1)을 갖는 제1 용량성 컴포넌트를 가질 수 있고, 제2 인접 워드 라인(202x+2)과 함께 값(C2)를 갖는 제2 용량성 컴포넌트를 가질 수 있으며, 제3 인접 워드 라인(202x+3)과 함께 값(C3)를 갖는 제3 용량성 컴포넌트 등을 가질 수 있으며, 여기서 C1> C2> C3>... 이다. 워드 라인(202x)은 그 다른 측에 대응하는 용량성 컴포넌트들, 예를 들어 소스(216) 측에 있는 다른 워드 라인들(202)을 가질 수 있다. 이러한 용량성 성분들은 컨덕터(302x)의 전압 레벨의 안정화 시간을 방해할 수 있다.
컨덕터에 전압 레벨들을 인가하는 것은 전압 드라이버를 활용할 수 있다. 메모리 장치들의 경우, 액세스 라인에 인가되는 전압 레벨들은 글로벌 액세스 라인들을 추가 사용하여 메모리 셀 어레이의 다양한 부분들에 분산될 수 있다. 도 4a는 도 1을 참조하여 설명된 유형의 메모리 장치에 사용될 수 있는 메모리 셀 어레이의 일부의 개략도이며, 로컬 액세스 라인들(예를 들어, 워드 라인들(202))과 글로벌 액세스 라인들(예를 들어, 글로벌 워드 라인들(402)) 간 다대일 관계를 도시한다.
도 4a에 도시된 바와 같이, 복수의 메모리 블록들(432)은 복수의 글로벌 액세스 라인들(예를 들어, 글로벌 워드 라인들(402))에 공통적으로 선택적으로 연결된 그들의 로컬 액세스 라인들(예를 들어, 워드 라인들(202))을 가질 수 있다. 메모리 블록(432)은 특정 세트의 워드 라인들(202)에 공통적으로 결합되는 복수의 메모리 스트링들(206)을 포함할 수 있다. 예를 들어, 도 2a의 메모리 스트링들(2060-206M) 또는 그 일부는 메모리 블록(432)을 나타낼 수 있다. 도 4a는 메모리 블록들(4320 및 4321)(블록 0 및 블록 1)만을 도시하지만, 추가 메모리 블록들(432)은 유사한 방식으로 글로벌 워드 라인들(402)에 일반적으로 연결된 워드 라인들(202)을 가질 수 있다. 마찬가지로, 도 4a는 4개의 워드 라인들(202)만을 도시하지만, 메모리 블록들(432)은 더 적거나 많은 워드 라인들(202)을 포함할 수 있다.
주어진 글로벌 워드 라인(402) 세트에 일반적으로 결합된 특정 메모리 블록들(432)에 대한 메모리 액세스 동작들을 용이하게 하기 위해, 각 메모리 블록(432)은 워드 라인들(202)과 일대일 관계로 대응되는 블록 선택 트랜지스터(430) 세트를 가질 수 있다. 주어진 메모리 블록(432)에 대한 블록 선택 트랜지스터(430) 세트의 제어 게이트들은 대응되는 블록 선택 라인(456)에 공통적으로 연결된 그들의 제어 게이트들을 가질 수 있다. 예를 들어, 메모리 블록(4320)의 경우, 워드 라인(20200)은 블록 선택 트랜지스터(43000)를 통해 글로벌 워드 라인(4020)에 선택적으로 연결될 수 있고, 워드 라인(20201)은 블록 선택 트랜지스터(43001)를 통해 글로벌 워드 라인(4021)에 선택적으로 연결될 수 있고, 워드 라인(20202)은 블록 선택 트랜지스터(43002)를 통해 글로벌 워드 라인(4022)에 선택적으로 연결될 수 있고, 워드 라인(20203)은 블록 선택 트랜지스터(43003)를 통해 글로벌 워드 라인(4023)에 선택적으로 연결될 수 있는 반면, 블록 선택 트랜지스터들(43000-43003)은 블록 선택 라인(4560)에서 수신된 제어 신호에 응답한다.
글로벌 액세스 라인들은 일반적으로 드라이버 회로부(예를 들어, 전압 드라이버들)에 연결되어 다양한 액세스 동작들을 위해 글로벌 액세스 라인들에 다양한 전압 레벨들을 인가한다. 도 4b는 도 4a의 메모리 셀 어레이의 일부에 사용될 수 있는 글로벌 액세스 라인들에 대한 드라이버 구성의 개략도이다. 도 4b는 글로벌 액세스 라인들(예를 들어, 글로벌 워드 라인들(4020-4023))이 각각 드라이버 선택 트랜지스터들(4360-4363)을 통해 글로벌 액세스 라인 드라이버들(예를 들어, 글로벌 워드 라인 드라이버들(4340-4343))에 선택적으로 연결될 수 있음을 보여준다. 드라이버 선택 트랜지스터들(4360-4363)은 단일 드라이버 선택 라인(438)에 공통적으로 연결되는 것으로 도시되어 있지만, 모든 글로벌 워드 라인들(4020-4023)은 그들 각각의 글로벌 워드 라인 드라이버(4340-4343)에 공통적으로 연결되거나 또는 그들로부터 공통적으로 분리되며, 각 드라이버 선택 트랜지스터(436)는 개별 연결 또는 분리를 허용하도록 그 자체 제어 신호를 수신할 수 있다.
도 5a 내지 5b는 관련 기술의 다양한 과구동 조건들을 사용한 인접 컨덕터들 및 그 드라이버들의 파형들을 도시한다. 도 5a 및 5b의 예들은 각각 도면들의 좌측에 과구동 시간(Tod) 동안 과구동 전압 차이(Vod)를 인가하는 상황을 도시한다. 그림 5a의 우측은 과구동 전압 차이(Vod)가 ΔVod만큼 증가되는 변화를 도시하고, 도 5b의 우측은 과구동 시간(Tod)가 ΔTod만큼 증가되는 변화를 도시한다. 도 5a 및 5b에서, 라인(540)은 과구동 시간(Tod) 동안 과구동 전압 차이(Vod)를 이용한 감지 동작(예를 들어, 판독 동작 또는 검증 동작)을 위해 선택된 워드 라인(SelWL)의 제1 단부(예를 들어, 근위 단부)에 연결된 전압 드라이버에 의해 인가되는 전압 레벨(예를 들어, 판독 전압(Vwlrv))을 나타낼 수 있다. 라인(542)은 선택된 워드 라인(SelWL)의 제2 단부(예를 들어, 원위 단부)의 전압 레벨을 나타낼 수 있다. 라인(544)은 감지 동작을 위해 선택되지 않은 그리고 선택된 워드 라인(SelWL)에 인접한(예를 들어, 바로 인접한) 워드 라인들(WL±1)의 제1 단부(예를 들어, 근위 단부)에 인가된 전압 레벨(예를 들어, 패스 전압(Vpass1))을 나타낼 수 있다. 라인(546)은 선택되지 않은 워드 라인들(WL±1)의 제2 단부(예를 들어, 원위 단부)의 전압 레벨을 나타낼 수 있다. 라인(547)은 선택된 워드 라인(SelWL)의 타겟 전압 레벨(Vtarget)을 나타낼 수 있고, 라인(549)은 패스 전압(Vpass1)의 타겟 전압 레벨을 나타낼 수 있다.
라인(544)은 전압 레벨 변동을 나타내지만, 이는 구동중인 선택되지 않은 워드 라인들(WL±1)에 대한 영향, 예를 들어 용량성 결합 효과로 인한 것이며, 선택되지 않은 워드들(WL±1)에 적용된 전압 레벨을 변경하려는 의도를 나타내지 않는다. 따라서, 본원에 사용된 바와 같이, 컨덕터에 특정 전압 레벨을 인가한다는 것은 인가된 전압의 의도된 전압 레벨이 특정 전압 레벨을 갖는다는 것을 의미한다. 예를 들어, 집적 회로 장치들의 동작에 사용되는 전압들을 생성하기 위해 차지 펌프들(도면들에 표시되지 않음)를 사용하는 것이 일반적이며, 드라이버 회로부에 전압 레벨들을 공급하는 데 차지 펌프가 사용될 수 있다. 차지 펌프는 종종 피드백 제어를 사용하여 일부 타겟 전압 레벨에서 출력 전압 레벨을 유지한다. 차지 펌프의 부하, 예를 들어, 출력 전압 레벨을 수신하는 컨덕터가 전압 레벨의 변화를 경험하는 경우, 차지 펌프의 출력 전압 레벨은 피드백 제어가 출력 전압 레벨을 타겟 전압 레벨로 리턴하는 방식으로 응답할 수 있을 때까지 전압 레벨의 변화를 따르는 경향이 있을 수 있다. 따라서, 본원에 사용된 바와 같이, 이러한 변동은 인가된 전압 레벨의 변화를 나타내지 않는다.
도 5a에서, 라인(540a)은 과구동 시간(Tod) 동안 과구동 전압 차이(Vod+ΔVod)를 이용한 감지 동작을 위해 선택된 워드 라인(SelWL)의 제1 단부(예를 들어, 근위 단부)에 연결된 전압 드라이버에 의해 인가되는 전압 레벨(예를 들어, 판독 전압(Vwlrv))을 나타낼 수 있다. 라인(542a)은 선택된 워드 라인(SelWL)의 제2 단부(예를 들어, 원위 단부)의 전압 레벨을 나타낼 수 있다. 라인(544a)은 감지 동작을 위해 선택되지 않은 그리고 선택된 워드 라인(SelWL)에 인접한(예를 들어, 바로 인접한) 워드 라인들(WL±1)의 제1 단부(예를 들어, 근위 단부)에 인가된 전압 레벨(예를 들어, 패스 전압(Vpass1))을 나타낼 수 있다. 라인(546a)은 선택되지 않은 워드 라인들(WL±1)의 제2 단부(예를 들어, 원위 단부)의 전압 레벨을 나타낼 수 있다.
도 5b에서, 라인(540b)은 과구동 시간(Tod+ΔTod) 동안 과구동 전압 차이(Vod)를 이용한 감지 동작을 위해 선택된 워드 라인(SelWL)의 제1 단부(예를 들어, 근위 단부)에 연결된 전압 드라이버에 의해 인가되는 전압 레벨(예를 들어, 판독 전압(Vwlrv))을 나타낼 수 있다. 라인(542b)은 선택된 워드 라인(SelWL)의 제2 단부(예를 들어, 원위 단부)의 전압 레벨을 나타낼 수 있다. 라인(544b)은 감지 동작을 위해 선택되지 않은 그리고 선택된 워드 라인(SelWL)에 인접한(예를 들어, 바로 인접한) 워드 라인들(WL±1)의 제1 단부(예를 들어, 근위 단부)에 인가된 전압 레벨(예를 들어, 패스 전압(Vpass1))을 나타낼 수 있다. 라인(546b)은 선택되지 않은 워드 라인들(WL±1)의 제2 단부(예를 들어, 원위 단부)의 전압 레벨을 나타낼 수 있다.
도 5a 및 5b에서 과구동 시간(Tod)에 대해 과구동 전압 차이(Vod)를 사용하는 예는 선택된 워드 라인(SelWL)과 선택되지 않은 워드 라인(WL±1) 사이의 용량성 결합으로 인해, 선택된 워드 라인(SelWL)을 과구동하면 과구동 시간(Tod) 동안 라인(546)의 전압 레벨에서 증가할 수 있음을 보여준다. 과구동 시간(Tod)의 지속시간 동안 선택되지 않은 워드 라인들(WL±1)에 패스 전압(Vpass1)을 인가하도록 의도될 수 있지만, 커플링 효과는 전압 레벨을 유지하는 전압 드라이버의 능력을 방해할 수 있음이 인식된다. 라인(540)의 전압 레벨을 감소시킬 때, 선택된 워드 라인(SelWL)과 선택되지 않은 워드 라인(WL±1) 사이의 용량성 결합은 라인(542)이 그 타겟 전압 레벨(547)로 리턴하기 전에 라인(542)의 전압 레벨을 감소시킬 수 있으며, 따라서 선택된 워드 라인(SelWL)의 안정화 시간을 증가시킬 수 있다. 이러한 영향을 완화하기 위해 과구동 전압 및/또는 과구동 시간의 증가를 사용하는 것으로 알려져 있다.
과구동 시간(Tod) 동안 과구동 전압 차이(Vod+ΔVod)를 사용하는, 도 5a의 우측의 예는 선택된 워드 라인(SelWL)과 선택되지 않은 워드 라인(WL±1) 사이에 유사한 용량성 결합 효과를 나타낸다. 그러나, 라인(542a)의 전압 레벨은 과구동 시간(Tod) 동안 과구동 전압 차이(Vod+ΔVod)를 사용함으로써 타겟 전압 레벨(Vtarget) 이상으로 강제될 수 있다. 이 방식으로, 라인(540a)의 전압 레벨을 감소시킬 때, 선택된 워드 라인(SelWL)과 선택되지 않은 워드 라인(WL±1) 사이의 용량성 결합은 라인(542a)의 전압 레벨을 감소시킬 수 있지만, 이는 도 5a의 좌측에 있는 시나리오보다 더 빨리 그 타겟 전압 레벨(547)로 리턴할 수 있다.
과구동 시간(Tod+ΔTod) 동안 과구동 전압 차이(Vod)를 사용하는 도 5b의 우측의 예는 선택된 워드 라인(SelWL)과 선택되지 않은 워드 라인(WL±1) 사이에 유사한 용량성 결합 효과를 다시 나타낸다. 그러나, 라인(542b)의 전압 레벨은 과구동 시간(Tod+ΔTod) 동안 과구동 전압 차이(Vod)를 사용함으로써 타겟 전압 레벨(Vtarget) 이상으로 강제될 수 있다. 이 방식으로, 라인(540b)의 전압 레벨을 감소시킬 때, 선택된 워드 라인(SelWL)과 선택되지 않은 워드 라인(WL±1) 사이의 용량성 결합은 라인(542b)의 전압 레벨을 감소시킬 수 있지만, 이는 도 5b의 좌측에 있는 시나리오보다 더 빨리 그 타겟 전압 레벨(547)로 리턴할 수 있다.
과구동 전압 차이를 늘리거나 과구동 시간을 늘리면 컨덕터의 안정화 시간을 늘리는 데 사용될 수 있지만, 결과적으로 타겟 전압 레벨을 초과하는 컨덕터의 전압 레벨의 오버슈트는 집적 회로 장치의 동작에 해로운 영향을 미칠 수 있다. 예를 들어, 메모리 장치에서, 메모리 셀의 데이터 상태를 감지(예를 들어, 판독 또는 검증)하는 것은 종종 메모리 셀에 연결된 데이터 라인이 메모리 셀을 통한 전류 흐름으로 인한 전압 레벨의 변화를 경험하는지 여부를 감지하는 것과 같이, 제어 게이트에 인가된 특정 전압에 응답하여 메모리 셀이 활성화되는지 여부를 감지하는 것을 포함한다. 감지 동작을 위해 선택된 워드 라인의 전압 레벨을 증가시키면 타겟 전압 레벨이 인가되는 경우 활성화되지 않는 메모리 셀들이 활성화될 수 있다. 이로 인해 의도되지 않은 전류 흐름이 발생하며, 이는 유효한 감지가 수행되기 전에 데이터 라인들의 추가 안정화 시간을 필요로 할 수 있다.
도 6은 실시예들에 사용하기 위한 프로그래밍 동작에 따른 복수의 메모리 셀들의 임계 전압 분포의 개념도이다. 도 6의 임계 전압 분포(618d-618d+2)는 각각의 데이터 상태들을 나타내는 데 사용되는 분포들의 일부를 나타낼 수 있다. 일반적으로, 프로그래밍 동작의 완료 시, 임계 전압 분포들(618d-618d+2)은 약간의 마진 또는 데드 스페이스에 의해 분리될 것이다. 그러나, 이러한 임계 전압 분포들(618d-618d+2)이 시간이 지남에 따라 넓어지는 것은 드문 일이 아니므로, 도 6에 도시된 바와 같이 중첩이 발생할 수 있다.
NAND 메모리의 감지 동작 동안, 다양한 증가 전압 레벨들이 감지 동작을 위해 선택된 메모리 셀의 제어 게이트들에 인가될 수 있는 반면, 직렬 연결된 메모리 셀들의 스트링에 남아있는 메모리 셀들은 (예를 들어, 데이터 상태들에 관계없이 이러한 메모리 셀들을 활성화하기 위해 의도된) 패스 전압을 수신할 수 있다. 예를 들어, 판독 전압(620d)은 임계 전압 분포들(618d-618d+2)의 메모리 셀들의 제어 게이트들에 인가될 수 있고, 판독 전압(620d)에 응답하여 처음 활성화되는 메모리 셀들은 임계 전압 분포(618d)에 대응하는 데이터 상태를 갖는 것으로 간주될 수 있다. 판독 전압(620d+1)은 이어서 임계 전압 분포들(618d-618d+2)의 메모리 셀들의 제어 게이트들에 인가될 수 있고, 판독 전압(620d+1)에 응답하여 처음 활성화되는 메모리 셀들은 임계 전압 분포(618d+1)에 대응하는 데이터 상태를 갖는 것으로 간주될 수 있다. 그러나, 도 5a 및 5b를 참조하여 언급된 바와 같이, 의도된 판독 전압은 예를 들어 판독 전압(620d)이지만, 메모리 셀들의 제어 게이트들에 인가된 판독 전압은 이 타겟 전압 레벨 이상으로 상승하고(예를 들어, 도 6에서 우측으로 시프트), 임계 전압 분포(618d+1)의 메모리 셀들(예를 들어, 더 많은 메모리 셀들)이 활성화될 수 있으며, 이에 의해 의도하지 않은 전류 흐름으로 이어질 수 있다. 다양한 실시예들은 컨덕터의 과구동으로 인한 이 오버슈트를 완화하는 동시에 또한 안정화 시간을 증가시키는 인접한 컨덕터들의 용량성 결합의 해로운 영향을 완화하려고 한다.
도 7은 관련 기술의 과구동 조건들에 비해 일 실시예에 따른 조건들을 사용한 인접 컨덕터들 및 그 드라이버들의 파형들을 도시한다. 도 7의 예는 과구동 시간(Tod) 동안 컨덕터에 과구동 전압 차이(Vod)를 인가하는 상황을 도시한다. 과구동 전압 차이(Vod) 및 과구동 시간(Tod)에 대한 값들은 일부 사전 정의된 허용 오차 이상으로 그 타겟 전압 레벨을 초과하지 않고 컨덕터의 전압 레벨을 그 타겟 전압 레벨로 가져오도록 선택될 수 있다. 이러한 값의 선택은 잘 이해되고 있으며, 예를 들어 실험적으로, 경험적으로 또는 시뮬레이션을 통해 결정될 수 있다. 도 5a 및 5b의 예들과 달리, 인전합 컨덕터들은 과구동 시간(Tod) 동안 교차 구동될 수 있다. 즉, 과구동 전압 차이(Vod)가 양의 전압 차이를 나타내는 경우, 인접한 컨덕터들은 과구동 시간(Tod) 동안 인가된 감소된 전압 레벨을 가질 수 있다.
도 7에서, 라인들(540, 542, 544, 546, 547 및 549)은 도 5a 및 5b의 좌측에 대한 논의에 해당할 수 있으며, 관련 기술의 과구동 시간(Tod) 동안 과구동 전압 차이(Vod)를 사용하는 감지 동작을 도시할 수 있다. 라인(740)은 일 실시예에 따른 과구동 시간(Tod) 동안 과구동 전압 차이(Vod)를 이용한 감지 동작을 위해 선택된 워드 라인(SelWL)의 제1 단부(예를 들어, 근위 단부)에 연결된 전압 드라이버에 의해 인가되는 전압 레벨(예를 들어, 판독 전압(Vwlrv))을 나타낼 수 있다. 라인(742)은 일 실시예에 따른 선택된 워드 라인(SelWL)의 제2 단부(예를 들어, 원위 단부)의 전압 레벨을 나타낼 수 있다. 라인(744)은 감지 동작을 위해 선택되지 않은 그리고 일 실시예에 따른 선택된 워드 라인(SelWL)에 인접한(예를 들어, 바로 인접한) 워드 라인들(WL±1)의 제1 단부(예를 들어, 근위 단부)에 인가된 전압 레벨(예를 들어, 패스 전압(Vpass1))을 나타낼 수 있다. 라인(746)은 일 실시예에 따른 선택되지 않은 워드 라인들(WL±1)의 제2 단부(예를 들어, 원위 단부)의 전압 레벨을 나타낼 수 있다. 도 7에는 도시되지 않았지만, 더 높은 인접 레벨의 워드 라인들, 예를 들어, WL±2, WL±3 등은 워드 라인들(WL±1)과 동일한 타겟 전압 레벨(549)을 가질 수 있거나, 또는 상이한 타겟 전압 레벨(또는 각각의 상이한 타겟 전압 레벨들), 예를 들어 타겟 전압 레벨(549)보다 낮거나 더 높은 전압 레벨을 가질 수 있다. 예를 들어, 감지 동작 시, 판독 방해를 완화하기 위한 다양한 전략들은 더 높은 인접 레벨의 워드 라인들보다 더 높은 타겟 전압 레벨 또는 더 낮은 타겟 전압 레벨을 갖는 워드 라인들(WL±1)을 볼 수 있다.
라인(744)에 의해 표현된 바와 같이 과구동 시간(Tod) 동안 감소된 전압 레벨로 선택되지 않은 워드 라인들(WL±1)을 교차 구동함으로써, 라인(746)에 의해 표현된 선택되지 않은 워드 라인들(WL±1)의 전압 레벨은 관련 기술의 예만큼 상승하지 않을 수 있으며, 여기서 선택되지 않은 워드 라인들(WL±1)은 라인(544)에 의해 표현된 바와 같이 과구동 시간(Tod) 동안 그들의 타겟 전압 레벨(549)에서 구동된다. 그 결과, 라인(742)에 의해 표현된 선택된 워드 라인(SelWL)의 전압 레벨은 라인(542)에 의해 표현된 선택된 워드 라인(SelWL)의 전압 레벨만큼 빠르게 상승하지 않을 수 있다. 그러나, 라인(742)에 의해 표현된 선택된 워드 라인(SelWL)의 전압 레벨은 또한 라인(542)에 의해 표현된 선택된 워드 라인(SelWL)의 전압 레벨만큼 과구동 시간(Tod)의 끝에서 더 낮아지지 않을 수 있다. 이와 같이, 실시예들에 따른 교차 구동의 사용은 선택된 워드 라인(SelWL)의 안정화 시간을 감소시킬 수 있다.
교차 구동 전압 차이(Vcd)는 과구동 전압 차이(Vod)의 크기보다 작은 크기를 가질 수 있다. 예를 들어, 교차 구동 전압 차이(Vcd)의 크기는 |X*Vod│와 같을 수 있으며, 여기서 0 <X <1이다. 일 예로서, X = 0.25의 값은 동일한 Vod 값을 사용하는 관련 기술에 비해, 안정화 시간, 예를 들어 타겟 전압 레벨의 ±10 mV 이내로 도달하고 안정화하는 시간의 감소를 촉진할 수 있다. 마찬가지로, X = 0.25의 값은 관련 기술과 비교하여 유사한(예를 들어, 동일하거나 더 낮은) 안정화 시간을 생성하는 Vod 값의 감소를 촉진할 수 있다. X의 다른 값은 과구동에만 의존하는 관련 기술에 비해 개선을 촉진할 것으로 예상될 수 있다. 일부 예들의 경우, 0.125 <= X <= 0.5이다. 안정화 시간을 희생하지 않고 과구동 전압 차이(Vod)의 감소를 촉진하는 것은 예를 들어 메모리에서의 감지 동작과 관련하여 언급된 바와 같이 산업적 이점을 제공할 수 있다.
교차 구동 전압 차이(Vcd)는 과구동 전압 차이(Vod)와 반대 극성을 추가로 가질 수 있다. 예를 들어, 과구동 시간(Tod) 동안 선택된 워드 라인(SelWL)에 인가된 전압 레벨과 그 타겟 전압 레벨(547) 간 차이가 제1 크기 및 제1 극성, 예를 들어, 양의 값을 갖는 경우, 과구동 시간(Tod) 동안 선택되지 않은 워드 라인들(WL±1 )에 인가된 전압 레벨과 그 타겟 전압 레벨(549) 간 차이는 제1 크기보다 큰 제2 크기 및 제1 극성에 반대되는, 예를 들어 음인, 제2 극성을 갖는다.
바로 인접한 컨덕터에 대한 교차 구동 전압 차이(Vcd)의 크기가 │X*Vod│이고 여기서 0 < X <1인 경우, 2차 인접 컨덕터에 대한 교차 구동 전압 차이(Vcd)의 크기는 |X*Vod|보다 작을 수 있다. 이 개념은 3차 인접 컨덕터에 대한 교차 구동 전압 차이(Vcd)의 크기가 2차 인접 컨덕터에 대한 교차 구동 전압 차이(Vcd)의 크기보다 작을 수 있도록 하는 등 확장될 수 있다. 예를 들어, N번째 레벨 인접 컨덕터에 대한 교차 구동 전압 차이(Vcd)의 크기는│X^N*Vod│와 같을 수 있다. 대안으로, N 번째 레벨 인접 컨덕터에 대한 교차 구동 전압 차이(Vcd)의 크기는 │X/N*Vod│와 같을 수 있다.
마찬가지로, N 번째 레벨 인접 컨덕터에 대한 교차 구동 전압 차이(Vcd)의 크기는 Vod의 곱과 X의 다른 함수의 절대 값과 같을 수 있으며, 여기서 인접성의 이 특정 레벨에 대한 교차 구동 전압 차이(Vcd)의 크기는 인접성의 낮은 레벨에 대한 교차 구동 전압 차이(Vcd)의 크기보다 작거나 같다. 예를 들어, X의 함수는 f(X,n) = {Y1, Y2,. . ., YN}, 여기서 n = 1 내지 N 인 경우 1> Y1> Y2>. . . > YN> 0이다. 더 높은 수준의 인접성이 본원에 기술된 개선을 촉진함에 있어 감소하는 리턴들을 나타낼 것으로 예상될 수 있음이 인식된다. 따라서, 인접성의 일부 레벨들의 경우, 교차 구동 전압 차이(Vcd)의 의도된 크기는 0과 같을 수 있다.
예들은 양의 과구동 전압 차이들(Vod)을 묘사했지만, 본원에 논의된 개념들은 음의 과구동 전압 차이들(Vod)에 인가될 수 있다. 따라서, 과구동 시간(Tod) 동안 선택된 워드 라인(SelWL)에 인가된 전압 레벨과 그 타겟 전압 레벨(547) 간 차이가 제1 크기 및 음의 극성을 갖는 경우, 과구동 시간(Tod) 동안 선택되지 않은 워드 라인들(WL±1 )에 인가된 전압 레벨과 그 타겟 전압 레벨(549) 간 차이는 제1 크기보다 작은 제2 크기 및 양의 극성을 가질 수 있다.
도 8a 내지 8b는 관련 기술의 과구동 조건에 비해 일 실시예에 따른 조건들을 사용한 감지 동작 동안 인접 컨덕터들 및 그 드라이버들의 파형들을 도시한다. 도 8a는 예를 들어 도 7과 비교하여 더 완전한 감지 동작의 추가 세부 정보를 제공한다. 도 8b는 일 실시예에 따라 관련 기술의 구동 워드 라인들과 구동 워드 라인들 사이에 예상될 수 있는 차이들의 추가 세부 사항들을 제공한다.
도 8에서, 라인들(540, 542, 544, 546, 547 및 549)은 도 5a 및 5b의 좌측에 대한 논의에 해당할 수 있으며, 관련 기술의 과구동 시간(Tod) 동안 과구동 전압 차이(Vod)를 사용하는 감지 동작을 도시할 수 있다. 라인(840)은 일 실시예에 따른 과구동 시간(Tod) 동안 과구동 전압 차이(Vod)를 이용한 감지 동작을 위해 선택된 워드 라인(SelWL)의 제1 단부(예를 들어, 근위 단부)에 연결된 전압 드라이버에 의해 인가되는 전압 레벨(예를 들어, 판독 전압(Vwlrv))을 나타낼 수 있다. 라인(842)은 일 실시예에 따른 선택된 워드 라인(SelWL)의 제2 단부(예를 들어, 원위 단부)의 전압 레벨을 나타낼 수 있다. 라인(844)은 감지 동작을 위해 선택되지 않은 그리고 일 실시예에 따른 선택된 워드 라인(SelWL)에 인접한(예를 들어, 바로 인접한) 워드 라인들(WL±1)의 제1 단부(예를 들어, 근위 단부)에 인가된 전압 레벨(예를 들어, 패스 전압(Vpass1))을 나타낼 수 있다. 라인(846)은 일 실시예에 따른 선택되지 않은 워드 라인들(WL±1)의 제2 단부(예를 들어, 원위 단부)의 전압 레벨을 나타낼 수 있다.
메모리의 감지 동작 동안, 감지 동작의 제1 부분 동안 모든 워드 라인들의 동일한 전압 레벨을 적용한 다음 선택되지 않은 워드 라인들이 패스 전압의 타겟 전압에 도달할 때까지 선택된 워드 라인에 적용되는 전압 레벨을 줄이는 것이 일반적이다. 도 8a에서, 모든 워드 라인들(예를 들어, 도 2a의 NAND 스트링(206)의 모든 워드 라인들(2020-202N))은 관련 기술에 대한 라인(544) 및 시간(t0)의 실시예에 따른 라인(844)에 의해 표시된 전압 레벨을 수신하도록 연결될 수 있다. 시간(t1)에서, 선택된 워드 라인(예를 들어, 도 2a의 워드 라인(202x+1))은 일 실시예에 따라 관련 기술에 대한 라인(540) 및 라인(840)에 의해 표현된 전압 레벨을 수신하도록 연결될 수 있다. 시간(t2)에서, 관련 기술에 대한 라인(540) 및 일 실시예에 따른 라인(840)에 의해 표현된 전압 레벨은 선택되지 않은 워드 라인들이 그들의 타겟 전압 레벨에 도달하기를 기다리는 동안 선택된 워드 라인을 유지하기 위한 제1 타겟 전압 레벨로 상승될 수 있다. 시간(t3)에서, 관련 기술에 대한 라인(540) 및 일 실시예에 따른 라인(840)에 의해 표현된 전압 레벨은 선택된 워드 라인의 타겟 전압 레벨(Vtarget)에 과구동 전압 차이(Vod)를 더한 것에 대응하는 전압 레벨로 상승될 수 있다. 또한 시간(t3)에서, 관련 기술에 대한 라인(540)으로 표현된 전압 레벨은 선택되지 않은 워드 라인들에 대한 타겟 전압으로 유지될 수 있는 반면, 일 실시예에 따른 라인(840)으로 표현된 전압 레벨은 교차 구동 전압 차이(Vcd)에 의해 낮아질 수 있다. 시간(t4)에서, 관련 기술에 대한 라인(540) 및 일 실시예에 따른 라인(840)으로 표현된 전압 레벨은 선택된 워드 라인의 타겟 전압 레벨(Vtarget)에 대응하는 전압 레벨로 낮아질 수 있다. 또한 시간(t4)에서, 관련 기술에 대한 라인(540)으로 표현된 전압 레벨은 선택되지 않은 워드 라인들에 대한 타겟 전압으로 유지될 수 있는 반면, 일 실시예에 따른 라인(840)으로 표현된 전압 레벨은 선택되지 않은 워드 라인들에 대한 타겟 전압으로 상승될 수 있다.
도 8a의 버블(848)은 도 8b에 더 상세히 묘사되어 있다. 특히, 도 8b는 일 실시예에 따른 과구동 시간(Tod) 동안 교차 구동 전압 차이(Vcd)의 사용과 관련 기술의 과구동 시간(Tod) 동안 선택되지 않은 워드 라인들에 인가된 전압 레벨을 유지하는 것 사이에서 예상될 수 있는 선택된 워드 라인의 전압 레벨의 응답의 차이를 도시한다. 일 실시예에 따른 라인(842)은 예를 들어, 시간(t4a)에서 특정 허용 오차 내에서 특정 전압 레벨에 도달하고 이를 유지하는 것과 같이 안정화된 것으로 간주될 수 있다. 반대로, 관련 기술의 라인(542)은 시간(t4b)까지 안정화된 것으로 간주되지 않을 수 있다. 더욱이, 타겟 전압 레벨(547)을 초과하는 라인(542)의 오버슈트는 관련 기술의 감지 동작 동안 의도하지 않은 전류 흐름을 야기할 수 있다.
도 9는 일 실시예에 따른 과구동 조건들을 사용한 인접 컨덕터들에 대한 의도된 인가 전압 레벨들을 개념적으로 도시한다. 도 9에서, 라인(940)은 다양한 시간에 제1 컨덕터에 적용될 전압 레벨(예를 들어, 의도된 전압 레벨)을 나타낼 수 있다. 라인(944)은 다양한 시간에 제2 컨덕터에 인가될 전압 레벨(예를 들어, 의도된 전압 레벨)을 나타낼 수 있다. 제2 컨덕터는 제1 컨덕터에 인접, 예를 들어 바로 인접할 수 있다. 대안으로, 제2 컨덕터는 2차 인접 컨덕터 또는 다른 후속 인접 컨덕터를 나타낼 수 있다.
시간(t0)에서, 라인(940)은 제1 컨덕터의 타겟 전압 레벨(947)과 다른(예를 들어, 더 낮은) 전압 레벨(예를 들어, 초기 전압 레벨)을 가질 수 있는 반면, 라인(944)은 제2 컨덕터의 타겟 전압 레벨(949)에 대응하는 전압 레벨(예를 들어, 초기 전압 레벨)을 가질 수 있다. 시간(t1)에서, 라인(940)은 과구동 전압 차이(Vod)와 동일한 값만큼 타겟 전압 레벨(947)과 다른(예를 들어, 더 높은) 전압 레벨을 가질 수 있는 반면, 라인(944)은 교차 구동 전압 차이(Vcd)와 동일한 값으로 타겟 전압 레벨(949)과 다른(예를 들어, 더 낮은) 전압 레벨을 가질 수 있다. 시간(t2)에서, 라인(940)은 타겟 전압 레벨(947)과 동일한 전압 레벨을 가질 수 있는 반면, 라인(944)은 타겟 전압 레벨(949)과 동일한 전압 레벨을 가질 수 있다.
도 10은 일 실시예에 따른 컨덕터 구동 방법의 흐름도이다. 1051에서, 제2 컨덕터에 제2 전압 레벨을 인가하는 동안 제1 컨덕터에 제1 전압 레벨이 인가될 수 있다. 제2 전압 레벨은 제2 컨덕터에 대한 타겟 전압 레벨에 대응할 수 있다. 1053에서, 예를 들어 1051에 이어, 제3 전압 레벨은 제2 컨덕터에 제4 전압 레벨을 인가하는 동안 제1 컨덕터에 인가될 수 있다. 제3 전압 레벨과 제1 전압 레벨 간 차이는 특정 극성을 가질 수 있으며, 제4 전압 레벨과 제2 전압 레벨 간 차이는 특정 극성과 반대의 극성을 가질 수 있다. 1055에서, 예를 들어 1053에 이어, 제2 전압 레벨을 제2 컨덕터에 인가하는 동안 제5 전압 레벨이 제1 컨덕터에 인가될 수 있다. 제5 전압 레벨과 제1 전압 레벨 간 차이는 특정 극성을 가질 수 있다. 제5 전압 레벨은 제1 컨덕터에 대한 타겟 전압 레벨에 대응할 수 있다. 제3 전압 레벨과 제1 전압 레벨 간 차이는 제5 전압 레벨과 제1 전압 레벨 간 차이보다 더 큰 크기를 가질 수 있다.
제1 컨덕터는 제2 컨덕터에 인접(예를 들어, 바로 인접)할 수 있다. 예를 들어, 제1 컨덕터는 워드 라인(202x)에 대응할 수 있는 반면, 제2 컨덕터는 바로 인접한 워드 라인(202x-1 또는 202x+1)에 대응할 수 있다. 일부 실시예들의 경우, 도 10의 방법은 서로 다른 레벨의 인접성에 대해 수행될 수 있다. 예를 들어, 제1 컨덕터는 워드 라인(202x)에 대응할 수 있는 반면, 제2 컨덕터는 2차 인접 워드 라인(202x-2 또는 202x+2)에 대응할 수 있다.
더욱이, 도 10의 방법은 여러 레벨의 인접성에 대해 동시에(예를 들어, 일제히) 수행될 수 있다. 예를 들어, 도 10의 방법은 워드 라인(202x)에 대응하는 제1 컨덕터 및 바로 인접한 워드 라인(202x-1 또는 202x+1)에 대응하는 제2 컨덕터와, 워드 라인(202x)에 대응하는 제1 컨덕터 및 2차 인접 워드 라인(202x-2 또는 202x+2)에 대응하는 제2 컨덕터와 각각 동시에 수행될 수 있다. 마찬가지로, 도 10의 방법은 워드 라인(202x)에 대응하는 제1 컨덕터 및 바로 인접한 워드 라인(202x-1)에 대응하는 제2 컨덕터와, 워드 라인(202x)에 대응하는 제1 컨덕터 및 바로 인접한 워드 라인(202x+1)에 대응하는 제2 컨덕터와 동시에 수행될 수 있다.
일부 실시예들의 경우, 도 10의 방법은 1053에서 제1 컨덕터에 인가되는 제3 전압 레벨 및 제2 컨덕터에 인가되는 제4 전압 레벨로 수행될 수 있으며, 여기서 제2 컨덕터는 바로 인접한 하나의 컨덕터고 제3 전압 레벨은 바로 인접한 다른 컨덕터인 제3 컨덕터에 인가된다. 즉, 두 개(또는 그 이상의) 인접한 컨덕터들이 과구동 전압 차이(Vod)를 수신할 수 있다.
도 11은 다른 실시예에 따른 컨덕터 구동 방법의 흐름도이다. 1161에서, 제2 컨덕터 및 제3 컨덕터에 제2 전압 레벨을 인가하는 동안 제1 컨덕터에 제1 전압 레벨이 인가될 수 있다. 제2 전압 레벨은 제2 컨덕터 및 제3 컨덕터에 대한 타겟 전압 레벨에 대응할 수 있다. 제2 컨덕터는 제1 컨덕터와 제3 컨덕터 사이에 있을 수 있다. 1163에서, 예를 들어 1161에 이어, 제2 컨덕터에 제4 전압 레벨을 인가하는 동안 그리고 제3 컨덕터에 제5 전압 레벨을 인가하는 동안 제1 컨덕터에 제3 전압 레벨이 인가될 수 있다. 제3 전압 레벨과 제1 전압 레벨 간 차이는 특정 극성을 가질 수 있고, 제4 전압 레벨과 제2 전압 레벨 간 차이는 특정 극성에 반대되는 극성 및 특정 크기를 가질 수 있으며, 제5 전압 레벨과 제2 전압 레벨 간 차이는 특정 극성에 반대되는 극성 및 특정 크기보다 작은 크기를 가질 수 있다. 1165에서, 예를 들어, 1163에 이어, 제2 전압 레벨을 제2 컨덕터 및 제3 컨덕터에 인가하는 동안 제6 전압 레벨이 제1 컨덕터에 인가될 수 있다. 제6 전압 레벨과 제1 전압 레벨 간 차이는 특정 극성을 가질 수 있다. 제6 전압 레벨은 제1 컨덕터에 대한 타겟 전압 레벨에 대응할 수 있다. 제3 전압 레벨과 제1 전압 레벨 간 차이는 제6 전압 레벨과 제1 전압 레벨 간 차이보다 더 큰 크기를 가질 수 있다. 도 11의 방법은 제1 컨덕터에 대해 서로 다른 레벨의 인접성의 다른 컨덕터들에 대해, 그리고 도 10을 참조하여 설명된 것과 유사한, 제1 컨덕터에 대해 동일한 레벨의 인접성의 다른 컨덕터들에 대해 동시에 수행될 수 있다.
도 12는 일 실시예에 따른 메모리 동작 방법의 흐름도이다. 도 8a의 시간(t0)에 대응할 수 있는 1271에서, 선택되지 않은 액세스 라인에 제1 전압 레벨을 인가하는 동안 선택된 액세스 라인에 제1 전압 레벨이 인가될 수 있다. 제1 전압 레벨은 선택되지 않은 액세스 라인에 대한 타겟 전압 레벨에 대응할 수 있다. 도 8a의 시간(t2)에 대응할 수 있는 1273에서, 제1 전압 레벨보다 낮은 제2 전압 레벨은 제1 전압 레벨을 선택되지 않은 액세스 라인에 인가하는 동안 선택된 액세스 라인에 인가될 수 있다. 도 8a의 시간(t3)에 대응할 수 있는 1275에서, 제1 전압 레벨보다 낮은 제4 전압 레벨을 선택되지 않은 액세스 라인에 인가하는 동안 제2 전압 레벨보다 높은 제3 전압 레벨이 선택된 액세스 라인에 인가될 수 있다. 도 8a의 시간(t4)에 대응할 수 있는 1277에서, 선택되지 않은 액세스 라인에 제1 전압 레벨을 인가하는 동안 선택된 액세스 라인에 제3 전압 레벨보다 더 낮은 제5 전압 레벨이 인가될 수 있다. 제3 전압 레벨과 제5 전압 레벨 간 차이는 제1 전압 레벨과 제4 전압 레벨 간 차이보다 더 클 수 있다. 제5 전압 레벨은 선택된 액세스 라인에 대한 타겟 전압 레벨에 대응할 수 있다. 도 12의 방법은 선택된 워드 라인에 대해 서로 다른 레벨의 인접성의 선택되지 않은 다른 것에 대해, 그리고 도 10을 참조하여 설명된 것과 유사한, 선택된 워드 라인에 대해 동일한 레벨의 인접성의 선택되지 않은 다른 워드 라인들에 대해 동시에 수행될 수 있다.
도 13은 다른 실시예에 따른 컨덕터 구동 방법의 흐름도이다. 1381에서, 제2 컨덕터에 제2 전압 레벨을 인가하는 동안 그리고 제3 컨덕터에 제3 전압 레벨을 인가하는 동안 제1 컨덕터에 제1 전압 레벨이 인가될 수 있다. 제2 전압 레벨은 제2 컨덕터에 대한 타겟 전압 레벨에 대응할 수 있다. 제3 전압 레벨은 제3 컨덕터에 대한 타겟 전압 레벨에 대응할 수 있다. 제2 전압 레벨은 제2 전압 레벨보다 낮거나 높을 수 있다. 제2 컨덕터는 제1 컨덕터와 제3 컨덕터 사이에 있을 수 있다. 1383에서, 예를 들어 1381에 이어, 제2 컨덕터에 제5 전압 레벨을 인가하는 동안 그리고 제3 컨덕터에 제6 전압 레벨을 인가하는 동안 제1 컨덕터에 제4 전압 레벨이 인가될 수 있다. 제4 전압 레벨과 제1 전압 레벨 간 차이는 특정 극성을 가질 수 있고, 제5 전압 레벨과 제2 전압 레벨 간 차이는 특정 극성에 반대되는 극성 및 특정 크기를 가질 수 있으며, 제6 전압 레벨과 제3 전압 레벨 간 차이는 특정 극성에 반대되는 극성 및 특정 크기보다 작은 크기를 가질 수 있다. 1385에서, 예를 들어 1383에 이어, 제2 컨덕터에 제2 전압 레벨을 인가하는 동안 그리고 제3 컨덕터에 제3 전압 레벨을 인가하는 동안 제1 컨덕터에 제7 전압 레벨이 인가될 수 있다. 제7 전압 레벨과 제1 전압 레벨 간 차이는 특정 극성을 가질 수 있다. 제7 전압 레벨은 제1 컨덕터에 대한 타겟 전압 레벨에 대응할 수 있다. 제4 전압 레벨과 제1 전압 레벨 간 차이는 제7 전압 레벨과 제1 전압 레벨 간 차이보다 더 큰 크기를 가질 수 있다. 도 13의 방법은 제1 컨덕터에 대해 서로 다른 레벨의 인접성의 다른 컨덕터들에 대해, 그리고 도 10을 참조하여 설명된 것과 유사한, 제1 컨덕터에 대해 동일한 레벨의 인접성의 다른 컨덕터들에 대해 동시에 수행될 수 있다.
결론
특정 실시예들이 본원에 도시되고 설명되었지만, 동일한 목적을 달성하기 위해 계산된 임의의 배열이 도시된 특정 실시예들로 대체될 수 있다는 것이 당업자에게 이해될 것이다. 실시예들의 많은 개조들은 당업자에게 명백해질 것이다. 따라서, 본 출원은 실시예들의 임의의 개조 또는 변형을 포함하도록 의도된다.

Claims (41)

  1. 집적 회로 장치 동작 방법에 있어서,
    제2 컨덕터에 제2 전압 레벨을 인가하는 동안 제1 컨덕터에 제1 전압 레벨을 인가하는 단계로서, 상기 제2 전압 레벨은 상기 제2 컨덕터에 대한 타겟 전압에 대응하는, 상기 제1 전압 레벨을 인가하는 단계;
    상기 제2 컨덕터에 제4 전압 레벨을 인가하는 동안 상기 제1 컨덕터에 제3 전압 레벨을 인가하는 단계로서, 상기 제3 전압 레벨과 상기 제1 전압 레벨 간 차이는 특정 극성을 가지며, 상기 제4 전압 레벨과 상기 제2 전압 레벨 간 차이는 상기 특정 극성에 반대되는 극성을 갖는, 상기 제3 전압 레벨을 인가하는 단계; 및
    상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제1 컨덕터에 제5 전압 레벨을 인가하는 단계로서, 상기 제5 전압 레벨과 상기 제1 전압 레벨 간 차이는 상기 특정 극성을 가지며, 상기 제5 전압 레벨은 상기 제1 컨덕터에 대한 타겟 전압 레벨에 대응하는, 상기 제5 전압 레벨을 인가하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 단계는 상기 제1 컨덕터에 바로 인접한 컨덕터에 상기 제2 전압 레벨을 인가하는 단계를 포함하는, 방법.
  3. 제2항에 있어서,
    상기 제1 컨덕터에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 제3 컨덕터에 상기 제2 전압 레벨을 인가하는 단계로서, 상기 제2 전압 레벨은 상기 제3 컨덕터에 대한 타겟 전압 레벨에 더 대응하는, 상기 제3 컨덕터에 상기 제2 전압 레벨을 인가하는 단계;
    상기 제1 컨덕터에 상기 제3 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제4 전압 레벨을 인가하는 동안 상기 제3 컨덕터에 상기 제4 전압 레벨을 인가하는 단계; 및
    상기 제1 컨덕터에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제3 컨덕터에 상기 제2 전압 레벨을 인가하는 단계를 더 포함하며,
    상기 제1 컨덕터는 상기 제2 컨덕터와 상기 제3 컨덕터 사이에 있는, 방법.
  4. 제2항에 있어서,
    상기 제1 컨덕터에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 제3 컨덕터에 상기 제2 전압 레벨을 인가하는 단계로서, 상기 제2 전압 레벨은 상기 제3 컨덕터에 대한 타겟 전압 레벨에 더 대응하는, 상기 제3 컨덕터에 상기 제2 전압 레벨을 인가하는 단계;
    상기 제1 컨덕터에 상기 제3 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제4 전압 레벨을 인가하는 동안 상기 제3 컨덕터에 제6 전압 레벨을 인가하는 단계로서, 상기 제6 전압 레벨과 상기 제2 전압 레벨 간 차이는 상기 특정 극성에 반대되는 극성을 갖는, 상기 제6 전압 레벨을 인가하는 단계; 및
    상기 제1 컨덕터에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제3 컨덕터에 상기 제2 전압 레벨을 인가하는 단계를 더 포함하며,
    상기 제2 컨덕터는 상기 제1 컨덕터와 상기 제3 컨덕터 사이에 있고;
    상기 제6 전압 레벨과 상기 제2 전압 레벨 간 차이는 상기 제4 전압 레벨과 상기 제2 전압 레벨 간 차이의 크기보다 작은 크기를 갖는, 방법.
  5. 제2항에 있어서,
    상기 제1 컨덕터에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 제3 컨덕터에 제6 전압 레벨을 인가하는 단계로서, 상기 제6 전압 레벨은 상기 제3 컨덕터에 대한 타겟 전압 레벨에 대응하는, 상기 제6 전압 레벨을 인가하는 단계;
    상기 제1 컨덕터에 상기 제3 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제4 전압 레벨을 인가하는 동안 상기 제3 컨덕터에 제7 전압 레벨을 인가하는 단계로서, 상기 제7 전압 레벨과 상기 제6 전압 레벨 간 차이는 상기 특정 극성에 반대되는 극성을 갖는, 상기 제7 전압 레벨을 인가하는 단계; 및
    상기 제1 컨덕터에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제3 컨덕터에 상기 제6 전압 레벨을 인가하는 단계를 더 포함하며,
    상기 제2 컨덕터는 상기 제1 컨덕터와 상기 제3 컨덕터 사이에 있고;
    상기 제7 전압 레벨과 상기 제6 전압 레벨 간 차이는 상기 제4 전압 레벨과 상기 제2 전압 레벨 간 차이의 크기보다 작은 크기를 갖는, 방법.
  6. 제2항에 있어서,
    상기 제1 컨덕터에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 제3 컨덕터에 상기 제1 전압 레벨을 인가하는 단계;
    상기 제1 컨덕터에 상기 제3 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제4 전압 레벨을 인가하는 동안 상기 제3 컨덕터에 상기 제3 전압 레벨을 인가하는 단계; 및
    상기 제1 컨덕터에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제3 컨덕터에 상기 제5 전압 레벨을 인가하는 단계를 더 포함하며,
    상기 제1 컨덕터는 상기 제2 컨덕터에 바로 인접하고 상기 제3 컨덕터에 바로 인접하는, 방법.
  7. 제6항에 있어서,
    상기 제1 컨덕터 및 상기 제3 컨덕터에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 제4 컨덕터에 상기 제2 전압 레벨을 인가하는 단계로서, 상기 제2 전압 레벨은 상기 제4 컨덕터에 대한 타겟 전압 레벨에 더 대응하는, 상기 제4 컨덕터에 상기 제2 전압 레벨을 인가하는 단계;
    상기 제1 컨덕터 및 상기 제3 컨덕터에 상기 제3 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제4 전압 레벨을 인가하는 동안 상기 제4 컨덕터에 상기 제4 전압 레벨을 인가하는 단계; 및
    상기 제1 컨덕터 및 상기 제3 컨덕터에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제4 컨덕터에 상기 제2 전압 레벨을 인가하는 단계를 더 포함하며,
    상기 제1 컨덕터는 상기 제3 컨덕터와 상기 제2 컨덕터 사이에 있고;
    상기 제3 컨덕터는 상기 제4 컨덕터와 상기 제1 컨덕터 사이에 있는, 방법.
  8. 제1항에 있어서, 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제1 컨덕터에 상기 제1 전압 레벨을 인가하는 단계는 제2 전도성 판에 상기 제2 전압 레벨을 인가하는 동안 제1 전도성 판에 상기 제1 전압 레벨을 인가하는 단계를 포함하는, 방법.
  9. 제1항에 있어서, 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제1 컨덕터에 상기 제1 전압 레벨을 인가하는 단계는 제1 전도성 판에 평행하고 그에 바로 인접한 제2 전도성 판에 상기 제2 전압 레벨을 인가하는 동안 상기 제1 전도성 판에 상기 제1 전압 레벨을 인가하는 단계를 포함하는, 방법.
  10. 집적 회로 장치 동작 방법에 있어서,
    제2 컨덕터 및 제3 컨덕터에 제2 전압 레벨을 인가하는 동안 제1 컨덕터에 제1 전압 레벨을 인가하는 단계로서, 상기 제2 전압 레벨은 상기 제2 컨덕터에 대한 그리고 상기 제3 컨덕터에 대한 타겟 전압 레벨에 대응하고, 상기 제2 컨덕터는 상기 제1 컨덕터와 상기 제3 컨덕터 사이에 있는, 상기 제1 전압 레벨을 인가하는 단계;
    상기 제2 컨덕터에 제4 전압 레벨을 인가하는 동안 그리고 상기 제3 컨덕터에 제5 전압 레벨을 인가하는 동안 상기 제1 컨덕터에 제3 전압 레벨을 인가하는 단계로서, 상기 제3 전압 레벨과 상기 제1 전압 레벨 간 차이는 특정 극성을 가지며, 상기 제4 전압 레벨과 상기 제2 전압 레벨 간 차이는 상기 특정 극성에 반대되는 극성 및 특정 크기를 가지며, 상기 제5 전압 레벨과 상기 제2 전압 레벨 간 차이는 상기 특정 극성에 반대되는 상기 극성 및 상기 특정 크기보다 작은 크기를 갖는, 상기 제3 전압 레벨을 인가하는 단계; 및
    상기 제2 컨덕터 및 상기 제3 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제1 컨덕터에 제6 전압 레벨을 인가하는 단계로서, 상기 제6 전압 레벨과 상기 제1 전압 레벨 간 차이는 상기 특정 극성을 가지며, 상기 제6 전압 레벨은 상기 제1 컨덕터에 대한 타겟 전압 레벨에 대응하는, 상기 제6 전압 레벨을 인가하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 제2 컨덕터 및 상기 제3 컨덕터에 상기 제2 전압 레벨을 인가하는 단계는 제1 방향으로 상기 제1 컨덕터에 바로 인접한 컨덕터에 상기 제2 전압 레벨을 인가하는 단계, 및 상기 제1 방향과 다른 제2 방향으로 상기 제1 컨덕터에 바로 인접한 다른 컨덕터에 상기 제2 전압 레벨을 인가하는 단계를 포함하는, 방법.
  12. 제10항에 있어서,
    상기 제1 컨덕터에 상기 제3 전압 레벨을 인가하는 동안, 상기 제2 컨덕터에 상기 제4 전압 레벨을 인가하는 동안 그리고 상기 제3 컨덕터에 상기 제5 전압 레벨을 인가하는 동안 제4 컨덕터에 상기 제4 전압 레벨을 인가하는 단계를 더 포함하며,
    상기 제4 컨덕터는 상기 제1 컨덕터에 대해 상기 제2 컨덕터와 동일한 레벨의 인접성을 갖는, 방법.
  13. 제12항에 있어서,
    상기 제1 컨덕터에 상기 제3 전압 레벨을 인가하는 동안, 상기 제2 컨덕터 및 상기 제4 컨덕터에 상기 제4 전압 레벨을 인가하는 동안, 그리고 상기 제3 컨덕터에 상기 제5 전압 레벨을 인가하는 동안 제5 컨덕터에 상기 제5 전압 레벨을 인가하는 단계를 더 포함하며,
    상기 제5 컨덕터는 상기 제1 컨덕터에 대해 상기 제3 컨덕터와 동일한 레벨의 인접성을 갖는, 방법.
  14. 제10항에 있어서, 상기 제2 전압 레벨과 상기 제4 전압 레벨 간 차이는 0 < X < 1인 상기 제3 전압 레벨과 상기 제6 전압 레벨 간 차이의 X배와 같고, 상기 제2 전압 레벨과 상기 제5 전압 레벨 간 차이는 상기 제3 전압 레벨과 상기 제6 전압 레벨 간 상기 차이의 특정 계수의 배수와 같고, 상기 특정 계수는 X보다 작은, 방법.
  15. 제14항에 있어서, 상기 특정 계수는 X^2 및 X/2로 구성된 그룹으로부터 선택되는, 방법.
  16. 제10항에 있어서,
    상기 제1 컨덕터에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터 및 상기 제3 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 제4 컨덕터에 상기 제2 전압 레벨을 인가하는 단계로서, 상기 제2 전압 레벨은 상기 제4 컨덕터에 대한 타겟 전압 레벨에 대응하고, 상기 제1 컨덕터는 상기 4 컨덕터와 상기 제2 컨덕터 사이에 있는, 제4 컨덕터에 상기 제2 전압 레벨을 인가하는 단계;
    상기 제1 컨덕터에 상기 제3 전압 레벨을 인가하는 동안, 상기 제2 컨덕터에 상기 제4 전압 레벨을 인가하는 동안 그리고 제3 컨덕터에 상기 제5 전압 레벨을 인가하는 동안 상기 제4 컨덕터에 상기 제4 전압 레벨을 인가하는 단계; 및
    상기 제1 컨덕터에 상기 제6 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터 및 상기 제3 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제4 컨덕터에 상기 제2 전압 레벨을 인가하는 단계를 더 포함하는, 방법.
  17. 제16항에 있어서,
    상기 제1 컨덕터에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터, 상기 제3 컨덕터 및 상기 제4 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 제5 컨덕터에 상기 제2 전압 레벨을 인가하는 단계로서, 상기 제2 전압 레벨은 상기 제5 컨덕터에 대한 타겟 전압 레벨에 대응하고, 상기 제4 컨덕터는 상기 제5 컨덕터와 상기 제1 컨덕터 사이에 있는, 상기 제5 컨덕터에 상기 제2 전압 레벨을 인가하는 단계;
    상기 제1 컨덕터에 상기 제3 전압 레벨을 인가하는 동안, 상기 제2 컨덕터 및 상기 제4 컨덕터에 상기 제4 전압 레벨을 인가하는 동안, 그리고 상기 제3 컨덕터에 상기 제5 전압 레벨을 인가하는 동안 상기 제5 컨덕터에 상기 제5 전압 레벨을 인가하는 단계; 및
    상기 제1 컨덕터에 상기 제6 전압 레벨을 인가하는 동안 그리고 상기 제2 컨덕터, 상기 제3 컨덕터 및 상기 제4 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 상기 제5 컨덕터에 상기 제2 전압 레벨을 인가하는 단계를 더 포함하는, 방법.
  18. 집적 회로 장치 동작 방법에 있어서,
    제2 컨덕터에 제2 전압 레벨을 인가하는 동안 그리고 제3 컨덕터에 제3 전압 레벨을 인가하는 동안 제1 컨덕터에 제1 전압 레벨을 인가하는 단계로서, 상기 제2 전압 레벨은 상기 제2 컨덕터에 대한 타겟 전압 레벨에 대응하고, 상기 제3 전압 레벨은 상기 제3 컨덕터에 대한 타겟 전압 레벨에 대응하고, 상기 제2 컨덕터는 상기 제1 컨덕터와 상기 제3 컨덕터 사이에 있는, 상기 제1 전압 레벨을 인가하는 단계;
    상기 제2 컨덕터에 제5 전압 레벨을 인가하는 동안 그리고 상기 제3 컨덕터에 제6 전압 레벨을 인가하는 동안 상기 제1 컨덕터에 제4 전압 레벨을 인가하는 단계로서, 상기 제4 전압 레벨과 상기 제1 전압 레벨 간 차이는 특정 극성을 가지며, 상기 제5 전압 레벨과 상기 제2 전압 레벨 간 차이는 상기 특정 극성에 반대되는 극성 및 특정 크기를 가지며, 상기 제6 전압 레벨과 상기 제3 전압 레벨 간 차이는 상기 특정 극성에 반대되는 극성 및 상기 특정 크기보다 작은 크기를 갖는, 상기 제4 전압 레벨을 인가하는 단계; 및
    상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 그리고 상기 제3 컨덕터에 상기 제3 전압 레벨을 인가하는 동안 상기 제1 컨덕터에 제7 전압 레벨을 인가하는 단계로서, 상기 제7 전압 레벨과 상기 제1 전압 레벨 간 차이는 상기 특정 극성을 가지며, 상기 제7 전압 레벨은 상기 제1 컨덕터에 대한 타겟 전압 레벨에 대응하는, 상기 제7 전압 레벨을 인가하는 단계를 포함하는, 방법.
  19. 제18항에 있어서, 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 단계는 제1 방향으로 상기 제1 컨덕터에 바로 인접한 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 단계, 및 상기 제1 방향과 다른 제2 방향으로 상기 제1 컨덕터에 바로 인접한 제4 컨덕터에 상기 제2 전압 레벨을 인가하는 단계를 포함하며, 상기 제3 컨덕터에 상기 제3 전압 레벨을 인가하는 단계는 상기 제1 방향으로 상기 제2 컨덕터에 바로 인접한 상기 제3 컨덕터에 상기 제3 전압 레벨을 인가하는 단계 및 상기 제2 방향으로 상기 제4 컨덕터에 바로 인접한 제5 컨덕터에 상기 제3 전압 레벨을 인가하는 단계를 포함하는, 방법.
  20. 제18항에 있어서, 상기 제2 전압 레벨과 상기 제5 전압 레벨 간 차이는 0 < X < 1인 상기 제4 전압 레벨과 상기 제7 전압 레벨 간 차이의 X배와 같고, 상기 제3 전압 레벨과 상기 제6 전압 레벨 간 차이는 상기 제4 전압 레벨과 상기 제7 전압 레벨 간 상기 차이의 특정 계수의 배수와 같고, 상기 특정 계수는 X보다 작은, 방법.
  21. 제18항에 있어서, 상기 제3 컨덕터에 상기 제3 전압 레벨을 인가하는 동안 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 단계는 상기 제3 전압 레벨보다 높은 상기 제2 전압 레벨을 포함하는, 방법.
  22. 제18항에 있어서,
    상기 제1 컨덕터에 상기 제1 전압 레벨을 인가하는 동안, 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 그리고 상기 제3 컨덕터에 상기 제3 전압 레벨을 인가하는 동안 제4 컨덕터에 제8 전압 레벨을 인가하는 단계로서, 상기 제8 전압 레벨은 상기 제4 컨덕터에 대한 타겟 전압 레벨에 대응하고, 상기 제3 컨덕터는 상기 제2 컨덕터와 상기 제4 컨덕터 사이에 있는, 상기 제8 전압 레벨을 인가하는 단계;
    상기 제1 컨덕터에 상기 제4 전압 레벨을 인가하는 동안, 상기 제2 컨덕터에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제3 컨덕터에 상기 제6 전압 레벨을 인가하는 동안 상기 제4 컨덕터에 제9 전압 레벨을 인가하는 단계로서, 상기 제9 전압 레벨과 상기 제8 전압 레벨 간 차이는 상기 특정 극성에 반대되는 극성 및 상기 제6 전압 레벨과 상기 제3 전압 레벨 간 상기 차이보다 작은 크기를 갖는, 상기 제9 전압 레벨을 인가하는 단계; 및
    상기 제1 컨덕터에 상기 제7 전압 레벨을 인가하는 동안, 상기 제2 컨덕터에 상기 제2 전압 레벨을 인가하는 동안 그리고 제3 컨덕터에 상기 제3 전압 레벨을 인가하는 동안 상기 제4 컨덕터에 상기 제8 전압 레벨을 인가하는 단계를 더 포함하는, 방법.
  23. 집적 회로 장치에 있어서,
    복수의 컨덕터들; 및
    컨트롤러로서, 상기 컨트롤러는 제1항 내지 제22항 중 어느 한 항의 방법을 수행하도록 구성되는, 상기 컨트롤러를 포함하는, 집적 회로 장치.
  24. 장치에 있어서,
    복수의 메모리 셀 그룹들을 포함하는 메모리 셀 어레이;
    복수의 액세스 라인들로서, 상기 복수의 액세스 라인들의 각 액세스 라인은 상기 복수의 메모리 셀 그룹들의 각각의 메모리 셀 그룹의 제어 게이트들에 연결되는, 상기 복수의 액세스 라인들; 및
    상기 메모리 셀 어레이에 액세스하기 위한 컨트롤러로서, 상기 컨트롤러는,
    액세스 동작의 선택되지 않은 액세스 라인에 제1 전압 레벨을 인가하는 동안 상기 액세스 동작의 선택된 액세스 라인에 상기 제1 전압 레벨을 인가하되, 상기 제1 전압 레벨은 상기 액세스 동작을 위한 상기 선택되지 않은 액세스 라인에 대한 타겟 전압 레벨에 대응하고;
    상기 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 선택된 액세스 라인에 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 인가하고;
    상기 선택되지 않은 액세스 라인에 상기 제1 전압 레벨보다 낮은 제4 전압 레벨을 인가하는 동안 상기 선택된 액세스 라인에 상기 제2 전압 레벨보다 높은 제3 전압 레벨을 인가하고;
    상기 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 선택된 액세스 라인에 상기 제3 전압 레벨보다 낮은 제5 전압 레벨을 인가하도록 구성된, 상기 컨트롤러를 포함하며,
    상기 제3 전압 레벨과 상기 제5 전압 레벨 간 차이는 상기 제1 전압 레벨과 상기 제4 전압 레벨 간 차이보다 크고;
    상기 제5 전압 레벨은 상기 액세스 동작을 위한 상기 선택된 액세스 라인에 대한 타겟 전압 레벨에 대응하는, 장치.
  25. 제24항에 있어서, 상기 컨트롤러는 상기 선택되지 않은 액세스 라인을 상기 제1 전압 레벨로부터 상기 제4 전압 레벨로 천이하는 것과 동시에, 상기 선택된 액세스 라인을 상기 제2 전압 레벨로부터 상기 제3 전압 레벨로 천이하도록 더 구성되는, 장치.
  26. 제25항에 있어서, 상기 컨트롤러는 상기 선택되지 않은 액세스 라인을 상기 제4 전압 레벨로부터 상기 제1 전압 레벨로 천이하는 것과 동시에, 상기 선택된 액세스 라인을 상기 제3 전압 레벨로부터 상기 제5 전압 레벨로 천이하도록 더 구성되는, 장치.
  27. 제24항에 있어서, 상기 선택된 액세스 라인은 제1 전도성 판이고 상기 선택되지 않은 액세스 라인은 제2 전도성 판인, 장치.
  28. 제27항에 있어서, 상기 제1 전도성 판은 상기 제2 전도성 판과 평행한, 장치.
  29. 제24항에 있어서, 상기 선택되지 않은 액세스 라인은 상기 액세스 동작의 복수의 선택되지 않은 액세스 라인들 중 특정한 선택되지 않은 액세스 라인이고, 상기 컨트롤러는,
    상기 복수의 선택되지 않은 액세스 라인들의 각 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 액세스 동작의 상기 선택된 액세스 라인에 상기 제1 전압 레벨을 인가하되, 상기 제1 전압 레벨은 상기 복수의 선택되지 않은 액세스 라인들의 각 선택되지 않은 액세스 라인에 대한 타겟 전압 레벨에 대응하고;
    상기 복수의 선택되지 않은 액세스 라인들의 각 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 선택된 액세스 라인에 상기 제2 전압 레벨을 인가하고;
    상기 복수의 선택되지 않은 액세스 라인들의 각 선택되지 않은 액세스 라인에 상기 제4 전압 레벨을 인가하는 동안 상기 선택된 액세스 라인에 상기 제3 전압 레벨을 인가하고;
    상기 복수의 선택되지 않은 액세스 라인들의 각 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 선택된 액세스 라인에 상기 제5 전압 레벨을 인가하도록 더 구성되는, 장치.
  30. 제24항에 있어서, 상기 선택된 액세스 라인은 직렬 연결된 메모리 셀들의 스트링의 메모리 셀의 제어 게이트에 연결되고, 상기 복수의 선택되지 않은 액세스 라인들의 각 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 액세스 동작의 상기 선택된 액세스 라인에 상기 제1 전압 레벨을 인가하는 것은 상기 직렬 연결된 메모리 셀들의 스트링의 각 메모리 셀의 각각의 제어 게이트에 상기 제1 전압 레벨을 인가하는 것을 포함하는, 장치.
  31. 제24항에 있어서, 상기 선택되지 않은 액세스 라인은 상기 액세스 동작의 복수의 선택되지 않은 액세스 라인들 중 특정한 선택되지 않은 액세스 라인이고, 상기 컨트롤러는,
    상기 특정한 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 복수의 선택되지 않은 액세스 라인들 중 선택되지 않은 다른 액세스 라인에 제6 전압 레벨을 인가하는 동안 상기 액세스 동작의 상기 선택된 액세스 라인에 상기 제1 전압 레벨을 인가하되, 상기 제6 전압 레벨은 상기 선택되지 않은 다른 액세스 라인에 대한 타겟 전압 레벨에 대응하고, 상기 특정한 선택되지 않은 액세스 라인은 상기 선택된 액세스 라인과 상기 선택되지 않은 다른 액세스 라인 사이에 있고;
    상기 특정한 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 선택되지 않은 다른 액세스 라인에 상기 제6 전압 레벨을 인가하는 동안 상기 선택된 액세스 라인에 상기 제2 전압 레벨을 인가하고;
    상기 특정한 선택되지 않은 액세스 라인에 상기 제4 전압 레벨을 인가하는 동안 그리고 상기 선택되지 않은 다른 액세스 라인에 제7 전압 레벨을 인가하는 동안 상기 선택된 액세스 라인에 상기 제3 전압 레벨을 인가하고;
    상기 특정한 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 선택되지 않은 다른 액세스 라인에 제6 전압 레벨을 인가하는 동안 상기 선택된 액세스 라인에 상기 제5 전압 레벨을 인가하도록 더 구성되며,
    상기 제6 전압 레벨과 상기 제7 전압 레벨 간 차이는 상기 제1 전압 레벨과 상기 제4 전압 레벨 간 차이보다 작은, 장치.
  32. 제31항에 있어서, 상기 특정한 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하도록 구성되는 상기 컨트롤러는 제1 방향으로 상기 선택된 액세스 라인에 바로 인접한 상기 특정한 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하고, 상기 제1 방향과 다른 제2 방향으로 상기 선택된 액세스 라인에 바로 인접한 상기 복수의 액세스 라인들 중 추가적인 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하도록 구성되는 상기 컨트롤러를 포함하며, 상기 선택되지 않은 다른 액세스 라인에 상기 제6 전압 레벨을 인가하도록 구성되는 상기 컨트롤러는 상기 제1 방향으로 상기 특정한 선택되지 않은 액세스 라인에 바로 인접한 상기 선택되지 않은 다른 액세스 라인에 상기 제6 전압 레벨을 인가하고, 상기 제2 방향으로 상기 추가적인 선택되지 않은 액세스 라인에 바로 인접한 상기 복수의 액세스 라인들 중 추가적인 선택되지 않은 액세스 라인에 상기 제6 전압 레벨을 인가하도록 구성되는 상기 컨트롤러를 포함하는, 장치.
  33. 제31항에 있어서, 상기 제1 전압 레벨과 상기 제4 전압 레벨 간 차이는 0 < X < 1인 상기 제3 전압 레벨과 상기 제5 전압 레벨 간 차이의 X배와 같고, 상기 제6 전압 레벨과 상기 제7 전압 레벨 간 차이는 상기 제3 전압 레벨과 상기 제5 전압 레벨 간 상기 차이의 특정 계수의 배수와 같고, 상기 특정 계수는 X보다 작은, 장치.
  34. 제31항에 있어서, 상기 선택되지 않은 다른 액세스 라인에 상기 제6 전압 레벨을 인가하는 동안 상기 특정한 선택되지 않은 액세스 라인에 상기 제5 전압 레벨을 인가하도록 구성되는 상기 컨트롤러는 상기 제6 전압 레벨보다 높은 상기 제1 전압 레벨을 포함하는, 장치.
  35. 제31항에 있어서, 상기 컨트롤러는,
    상기 선택된 액세스 라인에 상기 제2 전압 레벨을 인가하는 동안, 상기 특정한 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안, 그리고 상기 선택되지 않은 다른 액세스 라인에 상기 제6 전압 레벨을 인가하는 동안 상기 복수의 액세스 라인들 중 추가적인 선택되지 않은 액세스 라인에 제8 전압 레벨을 인가하되, 상기 제8 전압 레벨은 상기 추가적인 선택되지 않은 액세스 라인에 대한 타겟 전압 레벨에 대응하고, 상기 선택되지 않은 다른 액세스 라인은 상기 특정한 선택되지 않은 액세스 라인과 상기 추가적인 선택되지 않은 액세스 라인 사이에 있고;
    상기 선택된 액세스 라인에 상기 제3 전압 레벨에 인가하는 동안, 상기 특정한 선택되지 않은 액세스 라인에 상기 제4 전압 레벨을 인가하는 동안 그리고 상기 선택되지 않은 다른 액세스 라인에 상기 제7 전압 레벨을 인가하는 동안 상기 추가적인 선택되지 않은 액세스 라인에 제9 전압 레벨을 인가하되, 상기 제8 전압 레벨과 상기 제9 전압 레벨 간 차이는 상기 제6 전압 레벨과 상기 제7 전압 레벨 사이의 상기 차이보다 작고;
    상기 선택된 액세스 라인에 상기 제5 전압 레벨을 인가하는 동안, 상기 특정한 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 선택되지 않은 다른 액세스 라인에 상기 제6 전압 레벨을 인가하는 동안 상기 추가적인 선택되지 않은 액세스 라인에 상기 제8 전압 레벨을 인가하도록 더 구성되는, 장치.
  36. 제24항에 있어서, 상기 선택되지 않은 액세스 라인은 상기 액세스 동작의 제1 선택되지 않은 액세스 라인이고, 상기 컨트롤러는,
    상기 선택된 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 액세스 동작의 제2 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하되, 상기 제1 전압 레벨은 상기 액세스 동작을 위한 상기 제2 선택되지 않은 액세스 라인에 대한 타겟 전압 레벨에 대응하고;
    상기 선택된 액세스 라인에 상기 제3 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인에 제4 전압 레벨을 인가하는 동안 상기 제2 선택되지 않은 액세스 라인에 상기 제4 전압 레벨을 인가하고;
    상기 선택된 액세스 라인에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 제2 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하도록 더 구성되며,
    상기 선택된 액세스 라인은 상기 제1 선택되지 않은 액세스 라인에 바로 인접하고 상기 제2 선택되지 않은 액세스 라인에 바로 인접하는, 장치.
  37. 제36항에 있어서, 상기 컨트롤러는,
    상기 선택된 액세스 라인, 상기 제1 선택되지 않은 액세스 라인 및 상기 제2 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 액세스 동작의 제3 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하되, 상기 제1 전압 레벨은 상기 액세스 동작을 위한 상기 제3 선택되지 않은 액세스 라인에 대한 타겟 전압 레벨에 대응하고;
    상기 선택된 액세스 라인에 상기 제3 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인 및 상기 제2 선택되지 않은 액세스 라인에 상기 제4 전압 레벨을 인가하는 동안 상기 제3 선택되지 않은 액세스 라인에 상기 제1 전압 레벨보다 작은 제6 전압 레벨을 인가하고;
    상기 선택된 액세스 라인에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인 및 상기 제2 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 제3 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하도록 더 구성되며,
    상기 제6 전압 레벨과 상기 제1 전압 레벨 간 차이의 크기는 상기 제4 전압 레벨과 상기 제1 전압 레벨 간 차이의 크기보다 작고;
    상기 제3 선택되지 않은 액세스 라인은 상기 제1 선택되지 않은 액세스 라인에 바로 인접하고;
    상기 제1 선택되지 않은 액세스 라인은 상기 선택된 액세스 라인과 상기 제3 선택되지 않은 액세스 라인 사이에 있는, 장치.
  38. 제37항에 있어서, 상기 컨트롤러는,
    상기 선택된 액세스 라인, 상기 제1 선택되지 않은 액세스 라인, 상기 제2 선택되지 않은 액세스 라인 및 상기 제3 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 액세스 동작의 제4 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하되, 상기 제1 전압 레벨은 상기 액세스 동작을 위한 상기 제4 선택되지 않은 액세스 라인에 대한 타겟 전압 레벨에 대응하고;
    상기 선택된 액세스 라인에 상기 제3 전압 레벨을 인가하는 동안, 상기 제1 선택되지 않은 액세스 라인 및 상기 제2 선택되지 않은 액세스 라인에 상기 제4 전압 레벨을 인가하는 동안, 그리고 상기 제3 선택되지 않은 액세스 라인에 상기 제6 전압 레벨을 인가하는 동안 상기 제4 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하고;
    상기 선택된 액세스 라인에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인, 상기 제2 선택되지 않은 액세스 라인 및 상기 제3 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 제4 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하도록 더 구성되며,
    상기 제4 선택되지 않은 액세스 라인은 상기 제3 선택되지 않은 액세스 라인에 바로 인접하고;
    상기 제3 선택되지 않은 액세스 라인은 상기 제1 선택되지 않은 액세스 라인과 상기 제4 선택되지 않은 액세스 라인 사이에 있는, 장치.
  39. 제24항에 있어서, 상기 선택되지 않은 액세스 라인은 상기 액세스 동작의 제1 선택되지 않은 액세스 라인이고, 상기 컨트롤러는,
    상기 선택된 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 액세스 동작의 제2 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하되, 상기 제1 전압 레벨은 상기 액세스 동작을 위한 상기 제2 선택되지 않은 액세스 라인에 대한 타겟 전압 레벨에 대응하고;
    상기 선택된 액세스 라인에 상기 제3 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인에 제4 전압 레벨을 인가하는 동안 상기 제2 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하고;
    상기 선택된 액세스 라인에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인에 제1 전압 레벨을 인가하는 동안 상기 제2 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하도록 더 구성되며,
    상기 제1 선택되지 않은 라인은 제1 거리만큼 상기 선택된 액세스 라인으로부터 분리되고;
    상기 제2 선택되지 않은 액세스 라인은 상기 제1 거리보다 큰 제2 거리만큼 상기 선택된 액세스 라인으로부터 분리되는, 장치.
  40. 제24항에 있어서, 상기 선택되지 않은 액세스 라인은 상기 액세스 동작의 제1 선택되지 않은 액세스 라인이고, 상기 컨트롤러는,
    상기 선택된 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 액세스 동작의 제2 선택되지 않은 액세스 라인에 상기 제1 전압 레벨과 다른 제6 전압 레벨을 인가하되, 상기 제6 전압 레벨은 상기 액세스 동작을 위한 상기 제2 선택되지 않은 액세스 라인에 대한 타겟 전압 레벨에 대응하고;
    상기 선택된 액세스 라인에 상기 제3 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인에 상기 제4 전압 레벨을 인가하는 동안 상기 제2 선택되지 않은 액세스 라인에 상기 제6 전압 레벨을 인가하고;
    상기 선택된 액세스 라인에 상기 제5 전압 레벨을 인가하는 동안 그리고 상기 제1 선택되지 않은 액세스 라인에 상기 제1 전압 레벨을 인가하는 동안 상기 제2 선택되지 않은 액세스 라인에 상기 제6 전압 레벨을 인가하도록 더 구성되며,
    상기 제1 선택되지 않은 라인은 제1 거리만큼 상기 선택된 액세스 라인으로부터 분리되고;
    상기 제2 선택되지 않은 액세스 라인은 상기 제1 거리보다 큰 제2 거리만큼 상기 선택된 액세스 라인으로부터 분리되는, 장치.
  41. 제40항에 있어서, 상기 제6 전압 레벨은 상기 제1 전압 레벨보다 낮은, 장치.
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