JP2018163709A - メモリシステム - Google Patents

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政信 白川
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司 徳冨
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Abstract

【課題】動作信頼性を向上出来るメモリシステムを提供する。
【解決手段】一実施形態のメモリシステムは、半導体メモリと、コントローラとを含む。半導体メモリは、第１読み出し動作と、第２読み出し動作と、第３読み出し動作とを含む。第１読み出し動作において、選択ワード線には第１電圧が印加される。第２読み出し動作において、選択ワード線には第１電圧と異なる第２電圧及び第３電圧が順次印加される。第３読み出し動作において、選択ワード線には第１乃至第３電圧と異なる第４電圧及び第５電圧が順次印加される。第２電圧と第４電圧との差の絶対値は、第３電圧と第５電圧との差の絶対値と異なる。
【選択図】図１２

Description

実施形態は、メモリシステムに関する。
メモリセルが三次元に配列された半導体メモリが知られている。
米国特許第８，２５０，４３７号明細書
動作信頼性を向上出来るメモリシステムを提供する。
本実施形態のメモリシステムは、メモリセルからページ単位でデータを読み出し可能な半導体メモリと、半導体メモリを制御するコントローラとを具備する。半導体メモリは、第１読み出し動作と、第１読み出し動作に失敗した際に行われる第２読み出し動作と、第２読み出し動作に失敗した際に行われる第３読み出し動作とを含む。第１読み出し動作において、選択ワード線には第１電圧が印加される。第２読み出し動作において、選択ワード線には第１電圧と異なる第２電圧及び第３電圧が順次印加される。第３読み出し動作において、選択ワード線には第１乃至第３電圧と異なる第４電圧及び第５電圧が順次印加される。第２電圧と第４電圧との差の絶対値は、第３電圧と第５電圧との差の絶対値と異なる。
図１は、第１実施形態に係るメモリシステムのブロック図。 図２は、第１実施形態に係るブロックの回路図。 図３は、第１実施形態に係るブロックの断面図。 図４は、第１実施形態に係るメモリセルの閾値分布を示すグラフ。 図５は、第１実施形態に係るシフトテーブルの概念図。 図６は、第１実施形態に係る書き込み方法の概念図。 図７は、第１実施形態に係る読み出し方法を示すフローチャート。 図８は、第１実施形態に係る通常リード時における各種信号のタイミングチャート。 図９は、第１実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図１０は、第１実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図１１は、第１実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図１２は、第１実施形態に係るワード線電圧の時間変化を示すタイミングチャート。 図１３は、第１実施形態に係るワード線電圧と経過時間との関係を示すグラフ。 図１４は、ストリングユニットの断面図と閾値電圧との関係を示す概念図。 図１５は、ストリングユニットの断面図と閾値電圧との関係を示す概念図。 図１６は、第２実施形態に係るグルーピングの概念図。 図１７は、第２実施形態に係るグルーピングの概念図。 図１８は、第２実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図１９は、第２実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図２０は、第２実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図２１は、第３実施形態に係るグルーピングの概念図。 図２２は、第３実施形態に係るグルーピングの概念図。 図２３は、第３実施形態に係るグルーピングの概念図。 図２４は、第３実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図２５は、第３実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図２６は、第３実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図２７は、第３実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図２８は、第３実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図２９は、第４実施形態に係る書き込み方法の概念図。 図３０は、第４実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図３１は、第４実施形態に係る第２セル間干渉効果の影響を考慮した際の各種信号のタイミングチャート。 図３２は、第４実施形態に係る第２セル間干渉効果の影響を考慮した際の各種信号のタイミングチャート。 図３３は、第４実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図３４は、第５実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図３５は、第５実施形態に係る第２セル間干渉効果の影響を考慮した際の各種信号のタイミングチャート。 図３６は、第５実施形態に係る第２セル間干渉効果の影響を考慮した際の各種信号のタイミングチャート。 図３７は、第５実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図３８は、第６実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図３９は、第６実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図４０は、第６実施形態に係る第２セル間干渉効果の影響を考慮した際の各種信号のタイミングチャート。 図４１は、第６実施形態に係る第２セル間干渉効果の影響を考慮した際の各種信号のタイミングチャート。 図４２は、第６実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図４３は、第６実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図４４は、第７実施形態に係るメモリセルの閾値分布を示すグラフ。 図４５は、第７実施形態に係る通常リード時における各種信号のタイミングチャート。 図４６は、第７実施形態に係るグルーピングの概念図。 図４７は、第７実施形態に係るグルーピングの概念図。 図４８は、第７実施形態に係るグルーピングの概念図。 図４９は、第７実施形態に係るグルーピングの概念図。 図５０は、第７実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図５１は、第７実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図５２は、第７実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図５３は、第７実施形態に係るグルーピングの概念図。 図５４は、第７実施形態に係るグルーピングの概念図。 図５５は、第７実施形態に係るグルーピングの概念図。 図５６は、第７実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図５７は、第７実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図５８は、第８実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図５９は、第８実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図６０は、第８実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図６１は、第９実施形態に係るメモリセルの閾値分布を示すグラフ。 図６２は、第９実施形態に係る通常リード時における各種信号のタイミングチャート。 図６３は、第９実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図６４は、第９実施形態に係る第１補正リード時における各種信号のタイミングチャート。 図６５は、第９実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図６６は、第９実施形態に係る第２セル間干渉効果の影響を考慮した際の各種信号のタイミングチャート。 図６７は、第９実施形態に係る第２セル間干渉効果の影響を考慮した際の各種信号のタイミングチャート。 図６８は、第９実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図６９は、第９実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図７０は、第９実施形態に係る第２セル間干渉効果の影響を考慮した際の各種信号のタイミングチャート。 図７１は、第９実施形態に係る第２セル間干渉効果の影響を考慮した際の各種信号のタイミングチャート。 図７２は、第９実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図７３は、第９実施形態に係る第２補正リード時における各種信号のタイミングチャート。 図７４は、第１０実施形態に係るコマンドシーケンス。 図７５は、第１０実施形態に係るコマンドシーケンス。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
１．１．２ コントローラ２００の構成について
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。
ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そしてＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１００へ送信し、またＮＡＮＤ型フラッシュメモリ１００から受信する。
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
内蔵メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、ＮＡＮＤ型フラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
１．１．３ ＮＡＮＤ型フラッシュメモリ１００の構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、ブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。
ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
次に、上記ブロックＢＬＫの構成について図２を用いて説明する。図示するように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１０を含む。
ＮＡＮＤストリング１０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
また、メモリセルアレイ１１０内において同一列にあるＮＡＮＤストリング１０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１０を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング１０を複数含む。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。そしてメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを複数含む。
図３は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域２０上に、複数のＮＡＮＤストリング１０が形成されている。すなわち、ウェル領域２０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層２７、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層２３、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層２５が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
そして、これらの配線層２５、２３、２７を貫通してウェル領域２０に達するピラー状の導電体３１が形成されている。導電体３１の側面には、ゲート絶縁膜３０、電荷蓄積層（絶縁膜）２９、及びブロック絶縁膜２８が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体３１は、ＮＡＮＤストリング１０の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体３１の上端は、ビット線ＢＬとして機能する金属配線層３２に接続される。
ウェル領域２０の表面領域内には、ｎ＋型不純物拡散層３３が形成されている。拡散層３３上にはコンタクトプラグ３５が形成され、コンタクトプラグ３５は、ソース線ＳＬとして機能する金属配線層３６に接続される。更に、ウェル領域２０の表面領域内には、ｐ＋型不純物拡散層３４が形成されている。拡散層３４上にはコンタクトプラグ３７が形成され、コンタクトプラグ３７は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層３８に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域２０を介して導電体３１に電位を印加するための配線である。
以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１０の集合によってストリングユニットＳＵが形成される。
本例では、１つのメモリセルトランジスタＭＴが例えば２ビットデータを保持可能である。この２ビットデータを、下位ビットからそれぞれlowerビット及びupperビットと呼ぶことにする。そして、同一のストリングユニットＳＵにおいて同一のワード線ＷＬに接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、upperビットの集合をupperページと呼ぶ。つまり、１本のワード線ＷＬには２ページが割り当てられ、８本のワード線ＷＬを含むブロックＢＬＫは１６ページ分の容量を有することになる。あるいは言い換えるならば、「ページ」とは、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部、と定義することも出来る。データの書き込み及び読み出しは、このページ毎に行われる。
図４は、メモリセルトランジスタＭＴの取り得る閾値分布、及び読み出し時に用いる電圧について示したグラフである。
前述のように、メモリセルトランジスタＭＴは閾値電圧に応じて２ビットのデータを保持出来る。この２ビットで表現されるデータを、閾値電圧の低いものから順に“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルと呼ぶ。
“Ｅｒ”レベルを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ未満であり、データの消去状態に相当する。“Ａ”レベルを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり且つＶＢ（＞ＶＡ）未満である。“Ｂ”レベルを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり且つＶＣ（＞ＶＢ）未満である。“Ｃ”レベルを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり且つＶＲＥＡＤ未満である。そして、２ビットデータのうちで“Ｃ”レベルが、閾値電圧の最も高いデータに相当する。
前述のlowerページは、読み出し電圧として例えば電圧ＶＡ及びＶＣを用いて読み出される。電圧ＶＡ及びＶＣが印加されてデータが読み出される動作を、それぞれを読み出し動作ＡＲ及びＣＲと呼ぶ。すなわち、読み出し動作ＡＲにより、保持データが“Ｅｒ”レベルであるか、または“Ａ”〜“Ｃ”レベルのいずれであるか、が特定される。更に読み出し動作ＣＲにより、保持データが“Ｃ”レベルであるか、または“Ｅｒ”〜“Ｂ”レベルのいずれであるか、が特定される。またupperページは、電圧ＶＢを用いて読み出される。これを読み出し動作ＢＲと呼ぶ。読み出し動作ＢＲにより、保持データが“Ｅｒ”〜“Ａ”レベルと、“Ｂ”〜“Ｃ”レベルのいずれであるか、が特定される。
なおデータの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という2011年9月18日に出願された米国特許出願13/235,389号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という2010年1月27日に出願された米国特許出願12/694,690号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という2012年5月30日に出願された米国特許出願13/483,610号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
更に、メモリセルアレイ１１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１０の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．４ シフトテーブルについて
コントローラ２００は、シフトテーブルを保持する。シフトテーブルの概念につき、図５を用いて説明する。図示するようにシフトテーブルは、１ヶ月経過テーブル、２ヶ月経過テーブル、…及びｍヶ月経過テーブルを含む。但しｍは２以上の自然数である。
各テーブルは、読み出し動作ＡＲ、ＣＲ、及び／またはＢＲを複数回繰り返す際に、選択ワード線に印加されるデフォルトの電圧からのシフト量を保持している。例えば図５の例であると、読み出し動作ＡＲ１でデータを正しく読み出せなかった場合には読み出し動作ＡＲ２が実行され、以下同様である。このことは読み出し動作ＢＲ及びＣＲについても同様である。
そして１ヶ月経過テーブルでは、読み出し動作ＡＲ１において選択ワード線に印加される電圧は、デフォルトの読み出し電圧（例えばＶＡ１）から電圧Ｓ１＿Ａ１だけシフトされた値とされる旨の情報が保持されている。読み出し電圧ＡＲ２における、デフォルトからのシフト量は電圧Ｓ１＿Ａ２である。また読み出し動作ＣＲ及びＢＲについても同様の情報を保持する。このシフト量は、１ヶ月前にメモリセルトランジスタＭＴに書き込まれたデータを読み出す際に適していると思われる電圧を示すための情報である。
従って、２ヶ月経過テーブルでは、２ヶ月前にメモリセルトランジスタＭＴに書き込まれたデータを読み出す際に適していると思われる電圧を示すための情報を保持し、ｍヶ月経過テーブルでは、ｍヶ月前にメモリセルトランジスタＭＴに書き込まれたデータを読み出す際に適していると思われる電圧を示すための情報を保持する。但し、ｍは２以上の自然数である。
なお、シフトテーブルに保持されるシフト量は、正の値であっても良いし負の値であっても良い。その状況に応じて最適なシフト量が保持される。また、シフトテーブルの保持する情報は、選択ワード線に印加すべき電圧を示す情報であれば良く、必ずしもノーマルリード時に使用されるデフォルト値からのシフト量に限らず、例えば後述する第１補正リード時に使用される電圧値からのシフト量が含まれていても良いし、または各読み出し動作時における選択ワード線への印加電圧の値そのものを示す情報であっても良い。
シフトテーブルは、例えばＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１０内部に保持される。そして、読み出し動作時に、必要に応じてメモリセルアレイ１１０から読み出され、コントローラ２００に転送される。コントローラ２００では、受信したシフトテーブルを例えば内蔵メモリ２２０に保持し、ＮＡＮＤ型フラッシュメモリ１００への読み出しアクセスの際にはシフトテーブルを参照して命令を発行する。また、ホスト機器３００からの命令により、あるいはコントローラ２００が自発的にシフトテーブルの情報を更新する場合があっても良い。
１．２ 書き込み動作について
次に、本実施形態に係るデータの書き込み動作につき、図６を用いて簡単に説明する。図６は、本実施形態に係るデータの書き込み時における閾値電圧の変動の様子を示している。データの書き込みは、選択ワード線に電圧ＶＰＧＭを用いて閾値を変動させるプログラム動作と、その結果、閾値が目的のレベルにまで上昇したかを確認するプログラムベリファイ動作とを含む。
本例の場合、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルを書き込む際に使用されるプログラムベリファイレベルは、それぞれ、終始ＶfyＡ、ＶfyＢ、及びＶfyＣである。この点、データを書き込む際には、書き込みデータ毎に例えば２つのプログラムベリファイレベルを用いる方法も考えられる。つまり、第１の書き込み動作として、目標となるレベルよりも低いレベルを初めに使用し、閾値電圧がこのレベルに達した後、目標となるレベルを使用するような方法である。
しかし、本例では書き込みデータ毎に複数のプログラムベリファイレベルは使用せず、１つのプログラムベリファイレベルを用いてデータが書き込まれる。本方法を、一括書き込み方式、または第１書き込み方式と呼ぶことにする。これに対して、２つのプログラムベリファイレベルを用いる方法を二段階書き込み方式、または第２書き込み方式と呼ぶ。第２書き込み方式については、第４実施形態で詳述する。
１．３ 読み出し動作について
次に、本実施形態に係るデータの読み出し動作について説明する。図７は読み出し動作のフローチャートである。なお図７において、ＮＡＮＤ型フラッシュメモリ１００の動作は例えばシーケンサ１７０の制御によって実行され、コントローラ２００の動作は例えばプロセッサ２３０の制御によって実行される。
＜第１ステップ＞
まず、コントローラ２００のプロセッサ２３０は、ホスト機器３００からの命令に応答してリードコマンドを発行し、これをＮＡＮＤ型フラッシュメモリ１００に送信する（ステップＳ１０）。
リードコマンドは、ＮＡＮＤ型フラッシュメモリ１００の例えばアドレスレジスタ１５０に格納される。これに応答してシーケンサ１７０は、ノーマルリードを実行する（ステップＳ１１）。すなわちシーケンサ１７０は、ドライバ回路１３０、ロウデコーダ１２０、及びセンスアンプ１４０等を制御して、図８に示す電圧を選択ワード線及び非選択ワード線に印加する。図８では選択ワード線ＷＬｉ（ｉは自然数）に印加される電圧、及び非選択ワード線としてソース側で隣り合うワード線ＷＬ（ｉ−１）及びドレイン側で隣り合うワード線ＷＬ（ｉ＋１）に印加される電圧、並びにセンスアンプ１４０に印加される信号ＳＴＢの時間変化を示している。信号ＳＴＢは、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータを、センスアンプ１４０に対してストローブさせるための信号である。
図示するように、lowerページ読み出し時には、選択ワード線ＷＬｉの電圧はステップアップされ、読み出し動作ＡＲでは電圧ＶＡ１が与えられ、読み出し動作ＣＲでは電圧ＶＣ１が与えられる。電圧ＶＡ１及びＶＣ１は、読み出し動作ＡＲ及びＣＲにおける読み出し電圧のデフォルト値である。非選択ワード線には、電圧ＶＲＥＡＤが印加される。電圧ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオン状態とさせる電圧である。
またupperページ読み出し時には、選択ワード線ＷＬｉには電圧ＶＢ１が印加される。電圧ＶＢ１は、読み出し動作ＢＲにおける読み出し電圧のデフォルト値である。非選択ワード線には、電圧ＶＲＥＡＤが印加される。
ステップＳ１１で読み出されたデータは、ＮＡＮＤインターフェースを介してコントローラ２００の例えばバッファメモリ２４０に保持される。そしてＥＣＣ回路２６０が、読み出されたデータにおけるエラーの有無をチェックし、エラーがあった場合には訂正を試みる（ステップＳ１２）。エラー訂正可能な場合には（ステップＳ１２、Pass）、当該ページからのデータの読み出し動作は完了する。
他方で、エラー数が多く訂正出来ない場合には（ステップＳ１２、Fail）、コントローラ２００のプロセッサ２３０は、第１補正リードコマンドを発行する（ステップＳ１３）。第１補正リードコマンドは、ＮＡＮＤ型フラッシュメモリ１００の例えばアドレスレジスタ１５０に格納される。これに応答してシーケンサ１７０は、第１補正リードを実行する（ステップＳ１４）。この第１補正リードが、読み出し動作の第２ステップである。
＜第２ステップ＞
第１補正リードについて簡単に説明する。第１補正リードは、第１セル間干渉効果の影響を考慮し、これを相殺することを狙った読み出し方法である。第１セル間干渉効果とは、あるメモリセルトランジスタＭＴｉがプログラムベリファイにパスした後に、隣接する別のメモリセルトランジスタＭＴ（ｉ−１）及び／またはＭＴ（ｉ＋１）の閾値変動量によって受ける効果であり、その結果として、メモリセルトランジスタＭＴｉの閾値電圧は高電圧方向にシフトする。
より具体的には、例えば“Ｅｒ”レベルが書き込まれたメモリセルトランジスタＭＴｉの閾値電圧は、プログラムベリファイにパスする前後においてほぼ変わらない。そのため、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方の閾値変動の影響を受ける。つまり、ワード線ＷＬ（ｉ−１）への書き込みの結果、メモリセルトランジスタＭＴ（ｉ−１）の閾値電圧が変動することにより、メモリセルトランジスタＭＴｉの閾値電圧が上昇する。これに加えて、ワード線ＷＬ（ｉ＋１）への書き込みの結果、メモリセルトランジスタＭＴ（ｉ＋１）の閾値電圧が変動することにより、メモリセルトランジスタＭＴｉの閾値電圧が更に上昇する。
これに対して、図６を用いて説明した第１書き込み方式であると、“Ａ”レベル以上のプログラムベリファイにパスしたメモリセルトランジスタＭＴｉに対する、ワード線ＷＬ（ｉ−１）からの効果は無視して良い。なぜなら、これらのメモリセルトランジスタＭＴｉは、ワード線ＷＬ（ｉ−１）の影響によって閾値電圧が上昇した状態においてプログラムが行われ、“Ａ”レベル以上の閾値電圧までプログラムされるからである。但し、ワード線ＷＬ（ｉ＋１）からは影響を受ける。
上記のような閾値変動の影響を補正する読み出し動作が、第１補正リードである。なお、データを読み出そうとするメモリセルトランジスタＭＴｉの閾値変動量は、当該メモリセルトランジスタＭＴｉの保持データと、ソース側及びドレイン側で隣接するメモリセルトランジスタ（ＭＴ（ｉ−１）及びＭＴ（ｉ＋１）の保持データとの関係によって異なる。例えば、読み出し対象のメモリセルトランジスタＭＴｉの閾値電圧が低い程（“Ｅｒ”レベル）、また、隣接するメモリセルトランジスタＭＴ（ｉ−１）及び／またはＭＴ（ｉ＋１）の閾値電圧が高いほど、メモリセルトランジスタＭＴｉの閾値電圧の変動量は大きくなる傾向にある。
そこで第１補正リードでは、選択ワード線ＷＬｉに隣り合う２本の非選択ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）からデータを読み出す。これを事前読み出し、または先読み、と呼ぶ。そして、非選択ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴ及びＭＴ（ｉ＋１）の保持データに応じて、選択ワード線ＷＬｉに印加する読み出し電圧として適切な電圧を使用する。これを本読み出しと呼ぶ。
図９は、第１補正リードの本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図９はlowerページ読み出しの様子を示しており、参考までにノーマルリード時に使用される電圧ＶＡ１及びＶＣ１を一点鎖線で示してある。
まず読み出し動作ＡＲについて説明する。図示するように読み出し動作ＡＲでは、選択ワード線ＷＬｉに印加される電圧は１６段階にステップアップされる。１６段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＡＲ１〜ＡＲ１６と呼ぶ。
最初に実行される読み出し動作ＡＲ１では、選択ワード線ＷＬｉには電圧ＶＡｅｅが印加される。読み出し動作ＡＲ１では、先読みによって、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴの両方が“Ｅｒ”レベルの閾値を有するビット線につき、データがストローブされる。
次に実行される読み出し動作ＡＲ２では、選択ワード線ＷＬｉには電圧ＶＡｅａが印加される。読み出し動作ＡＲ２では、先読みによって、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴがそれぞれ“Ｅｒ”レベル及び“Ａ”レベルの閾値を有するビット線につき、データがストローブされる。
このように、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴの保持データにより、１６種類の組み合わせが存在する。従って第１補正リードでは、それぞれにつき適切な電圧が選択ワード線ＷＬｉに印加された状態でデータがストローブされる。以下、各動作において選択ワード線ＷＬｉに印加される電圧と、その際にストローブされるメモリセルトランジスタの条件は下記の通りである。
・ＡＲ３＝電圧ＶＡｅｂ：ＷＬ（ｉ−１）＝“Ｅｒ”、ＷＬ（ｉ＋１）＝“Ｂ”
・ＡＲ４＝電圧ＶＡｅｃ：ＷＬ（ｉ−１）＝“Ｅｒ”、ＷＬ（ｉ＋１）＝“Ｃ”
・ＡＲ５＝電圧ＶＡａｅ：ＷＬ（ｉ−１）＝“Ａ”、ＷＬ（ｉ＋１）＝“Ｅｒ”
・ＡＲ６＝電圧ＶＡａａ：ＷＬ（ｉ−１）＝“Ａ”、ＷＬ（ｉ＋１）＝“Ａ”
・ＡＲ７＝電圧ＶＡａｂ：ＷＬ（ｉ−１）＝“Ａ”、ＷＬ（ｉ＋１）＝“Ｂ”
・ＡＲ８＝電圧ＶＡａｃ：ＷＬ（ｉ−１）＝“Ａ”、ＷＬ（ｉ＋１）＝“Ｃ”
・ＡＲ９＝電圧ＶＡｂｅ：ＷＬ（ｉ−１）＝“Ｂ”、ＷＬ（ｉ＋１）＝“Ｅｒ”
・ＡＲ１０＝電圧ＶＡｂａ：ＷＬ（ｉ−１）＝“Ｂ”、ＷＬ（ｉ＋１）＝“Ａ”
・ＡＲ１１＝電圧ＶＡｂｂ：ＷＬ（ｉ−１）＝“Ｂ”、ＷＬ（ｉ＋１）＝“Ｂ”
・ＡＲ１２＝電圧ＶＡｂｃ：ＷＬ（ｉ−１）＝“Ｂ”、ＷＬ（ｉ＋１）＝“Ｃ”
・ＡＲ１３＝電圧ＶＡｃｅ：ＷＬ（ｉ−１）＝“Ｃ”、ＷＬ（ｉ＋１）＝“Ｅｒ”
・ＡＲ１４＝電圧ＶＡｃａ：ＷＬ（ｉ−１）＝“Ｃ”、ＷＬ（ｉ＋１）＝“Ａ”
・ＡＲ１５＝電圧ＶＡｃｂ：ＷＬ（ｉ−１）＝“Ｃ”、ＷＬ（ｉ＋１）＝“Ｂ”
・ＡＲ１６＝電圧ＶＡｃｃ：ＷＬ（ｉ−１）＝“Ｃ”、ＷＬ（ｉ＋１）＝“Ｃ”
図９の例では、ＶＡｅｅ＜ＶＡｅａ＜ＶＡｅｂ＜ＶＡｅｃ＜ＶＡａｅ＜ＶＡａａ＜ＶＡａｂ＜ＶＡａｃ＜ＶＡｂｅ＜ＶＡｂａ＜ＶＡｂｂ＜ＶＡｂｃ＜ＶＡｃｅ＜ＶＡｃａ＜ＶＡｃｂ＜ＶＡｃｃである。そして、ＶＡｅｅが最小で、ＶＡｃｃが最大である。これは、隣り合うメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）の両方が“Ｅｒ”レベルを有していれば、メモリセルトランジスタＭＴｉは第１セル間干渉効果の影響をほとんど受けず、閾値変動もほぼ生じないからである。従って、ＶＡｅｅはＶＡ１と同じであっても良い。他方で、隣り合うメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）の両方が“Ｃ”レベルを有していれば、第１セル間干渉効果の影響は非常に大きく、閾値電圧は高電圧側に大きく変動すると考えられるからである。
なお、ＶＡｅｅ及びＶＡｃｃ以外の電圧の大小は上記の例に限られず、適宜選択出来る。例えば電圧ＶＡａｃが電圧Ａｂｅよりも大きい場合であったり、電圧ＶＡｂｃが電圧Ａｃｅよりも大きい場合であったりしても良い。
次に読み出し動作ＣＲについて説明する。図示するように読み出し動作ＣＲでは、選択ワード線ＷＬｉに印加される電圧は４段階にステップアップされる。４段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＣＲ１〜ＣＲ４と呼ぶ。先に説明したように、ワード線ＷＬ（ｉ−１）からの第１セル間干渉効果を考慮するのはメモリセルトランジスタＭＴｉが“Ｅｒ”レベルを保持する場合だけで良い。従って、読み出し動作ＣＲでは、ドレイン側のワード線ＷＬ（ｉ＋１）の影響を考慮すれば十分である。従って、電圧の変動ステップ数も４回で良い。
各動作において選択ワード線ＷＬｉに印加される電圧と、その際にストローブされるメモリセルトランジスタの条件は下記の通りである。
・ＣＲ１＝電圧ＶＣ１：ＷＬ（ｉ−１）＝“＊”、ＷＬ（ｉ＋１）＝“Ｅｒ”
・ＣＲ２＝電圧ＶＣ２：ＷＬ（ｉ−１）＝“＊”、ＷＬ（ｉ＋１）＝“Ａ”
・ＣＲ３＝電圧ＶＣ３：ＷＬ（ｉ−１）＝“＊”、ＷＬ（ｉ＋１）＝“Ｂ”
・ＣＲ４＝電圧ＶＣ４：ＷＬ（ｉ−１）＝“＊”、ＷＬ（ｉ＋１）＝“Ｃ”
そしてＶＣ１＜ＶＣ２＜ＶＣ３＜ＶＣ４である。読み出し動作ＣＲ１で、デフォルトの電圧ＶＣ１が使用されるのは、ドレイン側で隣り合うメモリセルトランジスタＭＴ（ｉ＋１）が“Ｅｒ”レベルを保持しているので、メモリセルトランジスタＭＴｉは第１セル間干渉効果の影響をほとんど受けないと考えられるからである。また上記の“＊”は、ソース側で隣り合うメモリセルトランジスタＭＴ（ｉ−１）の閾値が“Ｅｒ”、“Ａ”、“Ｂ”、及び“Ｃ”レベルのいずれであっても良いことを意味している。
以上のように第１補正リードで読み出されたデータは、コントローラ２００に送信され、エラー訂正が試みられる（ステップＳ１５）。第１補正リードでもエラーを訂正出来ない場合には（ステップＳ１５、Fail）、コントローラ２００のプロセッサ２３０は、シフトテーブルを用いたリトライリードを実行する。これが第３ステップである。
＜第３ステップ＞
第３ステップでは、コントローラ２００のプロセッサ２３０は、図５で説明したシフトテーブルをＮＡＮＤ型フラッシュメモリ１００から読み出す（ステップＳ１６）。まず初めに読み出されるのは１ヶ月経過テーブルである。そしてプロセッサ２３０は、１ヶ月経過テーブルのシフト量に従って読み出し電圧をシフトしてデータを読み出すリトライリードコマンドを発行する（ステップＳ１７）。リトライリードコマンドは、ＮＡＮＤ型フラッシュメモリ１００の例えばアドレスレジスタ１５０に格納される。これに応答してシーケンサ１７０は、リトライリードを実行する（ステップＳ１８）。このリトライリードが第３ステップである。
本実施形態に係るリトライリードについて簡単に説明する。本例に係るリトライリードは、第２ステップで説明した第１セル間干渉効果と共に、第２セル間干渉効果を考慮した読み出し方法であり、第２補正リードと呼ぶことがある。
電荷蓄積層に絶縁膜を用いたＮＡＮＤ型フラッシュメモリでは、隣り合うメモリセルトランジスタＭＴと電荷蓄積層が接続されている場合がある（図３参照）。すると、データを書き込んでから長時間が経過するほど、電荷蓄積層に注入された電子が拡散し、あるいは電子がチャネルに抜け、その結果、第１セル間干渉効果とは逆に閾値電圧が低下する場合がある。これを第２セル間干渉効果と呼ぶ。影響の程度は保持データによって異なるが、閾値電圧の高いメモリセルトランジスタＭＴほど大きく、すなわち“Ｃ”レベルのメモリセルトランジスタの閾値電圧は大きく負電圧側にシフトし易い。そこで第２補正リード（本読み出し）では、第１セル間干渉効果に加えて更に第２セル間干渉効果の影響を考慮した電圧を読み出し電圧として用いる。
図１０は、第２補正リードの本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図１０はlowerページ読み出しの様子を示しており、参考までに第１補正リード時に使用される電圧ＶＡ１及びＶＣ１〜Ｖ４を一点鎖線で示してある。
まず読み出し動作ＡＲについて説明する。図示するように読み出し動作ＡＲは、第１補正リードと同様である。これは、読み出し動作ＡＲは最低レベル、すなわち“Ｅｒ”レベルのメモリセルトランジスタＭＴを特定するので、このようなメモリセルトランジスタＭＴには第２セル間干渉効果の影響はほとんど無いと考えられるからである。
次に読み出し動作ＣＲについて説明する。図示するように、第１補正リードにおける読み出し電圧ＶＣ１〜ＶＣ４のそれぞれが４段階にステップダウンされる。従って、読み出し動作ＣＲ全体では、読み出し電圧は１６段階にステップアップされる。そして１６段階の読み出し電圧においてデータがそれぞれストローブされる。以下では、第１補正リードにおける読み出し動作ＣＲ１において４段階の電圧が印加される動作を、それぞれ読み出し動作ＣＲ１−１〜ＣＲ１−４と呼ぶ。また、第１補正リードにおける読み出し動作ＣＲ２において４段階の電圧が印加される動作を、それぞれ読み出し動作ＣＲ２−１〜ＣＲ２−４と呼ぶ。以下同様であり、読み出し動作ＣＲ３はＣＲ３−１〜ＣＲ３−４を含み、読み出し動作ＣＲ４はＣＲ４−１〜ＣＲ４−４を含む。
最初に実行される読み出し動作ＣＲ１−１では、選択ワード線ＷＬｉには電圧ＶＣｅｅが印加される。電圧ＶＣｅｅは、例えばデフォルトの電圧ＶＣ１から、図５における１ヶ月テーブルで指定されたシフト量Ｓ１＿Ｃ１だけシフトされた値である。そして読み出し動作ＣＲ１−１では、先読みによって、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）の両方が“Ｅｒ”レベルの閾値を有するビット線につき、データがストローブされる。
次に実行される読み出し動作ＣＲ１−２では、選択ワード線ＷＬｉには電圧ＶＣｅａが印加される。読み出し動作ＣＲ１−２では、先読みによって、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）がそれぞれ“Ａ”レベル及び“Ｅｒ”レベルの閾値を有するビット線につき、データがストローブされる。
このように、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）の保持データにより、１６種類の組み合わせが存在する。従って第２補正リードでは、それぞれにつき適切な電圧が選択ワード線ＷＬｉに印加された状態でデータがストローブされる。以下、各動作において選択ワード線ＷＬｉに印加される電圧と、その際にストローブされるメモリセルトランジスタの条件は下記の通りである。
・ＣＲ１−３＝電圧ＶＣｅｂ：ＷＬ（ｉ−１）＝“Ｂ”、ＷＬ（ｉ＋１）＝“Ｅｒ”
・ＣＲ１−４＝電圧ＶＣｅｃ：ＷＬ（ｉ−１）＝“Ｃ”、ＷＬ（ｉ＋１）＝“Ｅｒ”
・ＣＲ２−１＝電圧ＶＣａｅ：ＷＬ（ｉ−１）＝“Ｅｒ”、ＷＬ（ｉ＋１）＝“Ａ”
・ＣＲ２−２＝電圧ＶＣａａ：ＷＬ（ｉ−１）＝“Ａ”、ＷＬ（ｉ＋１）＝“Ａ”
・ＣＲ２−３＝電圧ＶＣａｂ：ＷＬ（ｉ−１）＝“Ｂ”、ＷＬ（ｉ＋１）＝“Ａ”
・ＣＲ２−４＝電圧ＶＣａｃ：ＷＬ（ｉ−１）＝“Ｃ”、ＷＬ（ｉ＋１）＝“Ａ”
・ＣＲ３−１＝電圧ＶＣｂｅ：ＷＬ（ｉ−１）＝“Ｅｒ”、ＷＬ（ｉ＋１）＝“Ｂ”
・ＣＲ３−２＝電圧ＶＣｂａ：ＷＬ（ｉ−１）＝“Ａ”、ＷＬ（ｉ＋１）＝“Ｂ”
・ＣＲ３−３＝電圧ＶＣｂｂ：ＷＬ（ｉ−１）＝“Ｂ”、ＷＬ（ｉ＋１）＝“Ｂ”
・ＣＲ３−４＝電圧ＶＣｂｃ：ＷＬ（ｉ−１）＝“Ｃ”、ＷＬ（ｉ＋１）＝“Ｂ”
・ＣＲ４−１＝電圧ＶＣｃｅ：ＷＬ（ｉ−１）＝“Ｅｒ”、ＷＬ（ｉ＋１）＝“Ｃ”
・ＣＲ４−２＝電圧ＶＣｃａ：ＷＬ（ｉ−１）＝“Ａ”、ＷＬ（ｉ＋１）＝“Ｃ”
・ＣＲ４−３＝電圧ＶＣｃｂ：ＷＬ（ｉ−１）＝“Ｂ”、ＷＬ（ｉ＋１）＝“Ｃ”
・ＣＲ４−４＝電圧ＶＣｃｃ：ＷＬ（ｉ−１）＝“Ｃ”、ＷＬ（ｉ＋１）＝“Ｃ”
図１０の例では、ＶＣｅｅ＜ＶＣｅａ＜ＶＣｅｂ＜ＶＣｅｃ＜ＶＣａｅ＜ＶＣａａ＜ＶＣａｂ＜ＶＣａｃ＜ＶＣｂｅ＜ＶＣｂａ＜ＶＣｂｂ＜ＶＣｂｃ＜ＶＣｃｅ＜ＶＣｃａ＜ＶＣｃｂ＜ＶＣｃｃである。
なお、読み出し動作ＣＲ２で印加される電圧ＶＣａｅ、ＶＣａａ、ＶＣａｂ、及びＶＣａｃの値に関する情報は、シフトテーブルによって電圧ＶＣ１からのシフト量として与えられても良いし、または電圧ＶＣ２からのシフト量として与えられても良いし、または電圧の値そのものを示す情報として与えられても良い。このことは他の電圧でも同様である。
前述の通り、第２セル間干渉効果は、閾値電圧を下げる方向に影響する。従って、読み出し動作ＣＲ１〜ＣＲ４の電圧は、第２補正リードではステップダウンされる。但し、一例としてドレイン側で隣り合うメモリセルトランジスタＭＴ（ｉ＋１）の閾値が高いレベル（例えば“Ｃ”レベル）であれば、第２セル間干渉効果の影響も小さく、図１０の例では第２セル間干渉効果を無視している。従って、読み出し動作ＣＲ１−４ではＶＣｅｃ＝ＶＣ１であり、読み出し動作ＣＲ２−４ではＶＣａｃ＝ＶＣ２であり、読み出し動作ＣＲ３−４ではＶＣｂｃ＝ＶＣ３であり、読み出し動作ＣＲ４−４ではＶＣｃｃ＝ＶＣ４である。
また、第２セル間干渉効果の影響は、隣り合うメモリセルトランジスタの閾値電圧が低い程大きい。従って、例えば下記のような関係が成り立つ。
・（ＶＣ４−ＶＣｃｅ）≦（ＶＣ１−ＶＣｅｅ）
・（ＶＣ４−ＶＣｃａ）≦（ＶＣ１−ＶＣｅａ）
・（ＶＣ４−ＶＣｃｂ）≦（ＶＣ１−ＶＣｅｂ）
・（ＶＣ４−ＶＣｃｃ）≦（ＶＣ１−ＶＣｅｃ）
上記では読み出し動作ＣＲ１とＣＲ４との関係のみ記載したが、ＣＲ２及びＣＲ３も同様の関係を有していても良い。しかし、ＣＲ２及びＣＲ３は、ドレイン側で隣り合うメモリセルトランジスタＭＴが中間レベルの閾値レベル（“Ａ”レベル及び“Ｂ”レベル）を対象にしているので、必ずしもシフト幅に違いを設ける必要は無い。
図１１は、図１０とは異なる例として、読み出し動作ＡＲにおいても第２セル間干渉効果を考慮した例を示す。閾値電圧が“Ｅｒ”レベルであっても、ソース側及び／またはドレイン側で隣り合うメモリセルトランジスタＭＴの閾値電圧が低ければ、第２セル間干渉効果を無視出来ない場合も考えられる。図１１の例では、第２セル間干渉効果の影響により、読み出し動作ＡＲ１〜ＡＲ５における電圧ＶＡｅｅ、ＶＡｅａ、ＶＡａｅ、ＶＡｅｂ、及びＶＡｂｅが、電圧ＶＡ１よりも低くされる。そしてＶＡｅｃがＶＡ１と等しくされる。つまり図１１の例では、読み出し動作ＡＲにおいて、ソース側で隣り合うメモリセルトランジスタＭＴ（ｉ−１）が“Ｅｒ”レベルを保持し、ドレイン側で隣り合うメモリセルトランジスタＭＴ（ｉ＋１）が“Ｃ”レベルを保持する場合に、第１セル間干渉効果と第２セル間干渉効果（１ヶ月）とが相殺され、デフォルトの電圧ＶＡ１が適切な値とされる。
ステップＳ１８で読み出されたデータは、コントローラ２００へ転送され、エラー訂正が試みられる（ステップＳ１９）。そしてエラー訂正出来ない場合には（ステップＳ１９、fail）、コントローラ２００は、次に２ヶ月経過テーブルを読み出す（ステップＳ２０）。そしてプロセッサ２３０は、２ヶ月経過テーブルのシフト量に従って読み出し電圧をシフトしてデータを読み出すリトライリードコマンドを発行する（ステップＳ２１）。これに応答してシーケンサ１７０は、２回目のリトライリードを実行する（ステップＳ２２）。
２回目のリトライリード（２回目の第２補正リード）では、第２セル間干渉効果の補正の程度がより大きくなる。すなわち、読み出し動作ＡＲ及びＣＲにおいて、ほぼ全体を通して、選択ワード線ＷＬｉに印加される電圧は、１回目のリトライリードよりも低くされる。この様子を図１２に示す。
図１２は、読み出し動作ＣＲ１（ＣＲ１−１〜ＣＲ１−４）において選択ワード線ＷＬｉに印加される電圧の変化を示している。図示するように、デフォルトの読み出し電圧ＶＣ１と、電圧ＶＣｅｅ、ＶＣｅａ、ＶＣｅｂ、及びＶＣｅｃとの差分をそれぞれΔＶＣ１〜ΔＶＣ４とする。すると、２ヶ月経過テーブルを用いた際のΔＶＣ１〜ΔＶＣ４は、１ヶ月経過テーブルを用いた際のΔＶＣ１〜ΔＶＣ４よりも大きくされる。また、その増加の程度は、ΔＶＣ１ほど大きく、ΔＶＣ４ほど小さい。この様子を図１３に示す。図１３は、経過時間に対するΔＶＣ１〜ΔＶＣ４の大きさを示している。図示するように、隣り合うメモリセルトランジスタＭＴの閾値電圧が低いほど、第２セル間干渉効果の影響も大きくなるので、シフト量も大きくされる。読み出し動作ＣＲにおいては、ソース側とドレイン側の両方のメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）が“Ｅｒ”レベルを保持する読み出し動作ＣＲ１−１のシフト量ΔＶＣ１が最大とされる。なお図１３におけるΔＶは、読み出し動作ＣＲ４−４におけるシフト量の変化を示している。読み出し動作ＣＲ４−４においてデータストローブの対象とされるメモリセルトランジスタと隣り合うメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）は、いずれも“Ｃ”レベルを保持している。従って、最も第２セル間干渉効果の影響を受けにくい。従って、読み出し動作ＣＲにおいてシフト量も最小とされる。
以降は、エラー訂正が可能になるまでリトライリードを繰り返し、ｍ回目のリトライリードでもデータを正しく読み出せなければ、読み出し動作は失敗となる。
１．４ 本実施形態に係る効果
上記のように、本実施形態に係るメモリシステムによれば、誤読み出しの発生を抑制し、メモリシステムの動作信頼性を向上出来る。本効果につき、以下説明する。
本実施形態によれば、ノーマルリードでデータを読み出せなかった場合には、まずデータの先読みにより、選択ワード線にソース側とドレイン側とで隣り合う非選択ワード線に接続されたメモリセルトランジスタＭＴからデータを読み出す。そして、この先読み結果に基づいて、第１セル間干渉効果を考慮した第１補正リードを実行する。
第１補正リードでもデータを正しく読み出せなかった場合には、第２補正リードを複数回繰り返す。第２補正リードでは、第１セル間干渉効果に加えて、第２セル間干渉効果も考慮して読み出し電圧がシフトされる。第２セル間干渉効果につき、図１４及び図１５を用いて説明する。
図１４は、ＮＡＮＤストリングの一部領域の断面構造と閾値分布について示しており、特にデータの書き込み直後の様子を示している。図示するように、図１４の例では、選択ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉの電荷蓄積層に電子が注入され、閾値電圧が正方向にシフトされている。他方で、非選択ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）の電荷蓄積層にはホールが注入され、閾値電圧が負の値とされている（消去状態）。書き込み直後では、電荷蓄積層に注入された電子は、メモリセルトランジスタＭＴｉ内部に留まっている。従って、ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉの閾値電圧は、予め定められた範囲内にあり、隣接するメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）の閾値電圧との間には、十分な読み出しマージンがある。そのため、誤読み出しは生じにくい。
図１５は、図１４の状態から、ある一定の時間が経過した際の様子を示している。図示するように、電荷蓄積層は隣り合うメモリセルトランジスタ間で共通に接続されている場合、各メモリセルトランジスタ内の電子とホールは、ＮＡＮＤストリング内である程度自由に移動出来る。その結果、図１５のように、ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉの電子が、メモリセルトランジスタＭＴ（ｉ−１）及び／またはＭＴ（ｉ＋１）のホールと再結合するおそれがある。更に、時間経過と共に、メモリセルトランジスタＭＴｉの電荷蓄積層に注入された電子が、チャネル層に抜ける場合もあり得る。これらが第２セル間干渉効果である。
そして第２セル間干渉効果の影響は、メモリセルトランジスタＭＴｉの閾値電圧を低下させ、隣接するメモリセルトランジスタの閾値電圧との間のマージンが小さくなり、誤読み出しが生じやすくなる。
そこで本実施形態では、第２補正リードにおいて、図５で説明したシフトテーブルを利用する。シフトテーブルは、第１セル間干渉効果だけでなく第２セル間干渉効果まで考慮した適正電圧情報が格納されている。但し、第２セル間干渉効果による閾値変動は、時間経過と共に大きくなるので、シフトテーブルは経過時間毎に複数設けられ、各経過時間に応じた適正電圧情報を格納する。
より具体的には、第１セル間干渉効果は閾値電圧を上昇させる働きがあり、第２セル間干渉効果は閾値電圧を低下させる働きがある。従って、第１セル間干渉効果が支配的な領域では、読み出し電圧は正電圧方向にシフトされる。他方で、第２セル間干渉効果が支配的な領域では、読み出し電圧は負電圧方向にシフトされる。また図１２を用いて説明したように、第２セル間干渉効果の影響は、隣り合うメモリセルトランジスタＭＴの閾値電圧が低いほど強くなる。よって図１３のグラフに示すように、経過時間とシフト量との関係は、隣り合うメモリセルトランジスタＭＴの閾値電圧によって異なる。言い換えれば、図１２の例で説明すれば、読み出し動作Ｃ１における２ヶ月経過テーブルに基づく読み出し電圧は、１ヶ月経過テーブルに基づく読み出し電圧を低電圧側に並行シフトしたものではなく、読み出し動作ＣＲ１−１では大幅に低下する一方で、読み出し動作ＣＲ１−４ではほぼ変動しない。
また第２セル間干渉効果の影響は、高い閾値電圧ほど強い影響を受ける。そのため、第２セル間干渉効果を補正するためのシフト量も、高い閾値レベルを判定する読み出し動作ほど大きくされる。このことは、図１２及び図１３とは逆であり、例えば読み出し動作ＢＲについて第２補正リードを行う場合のシフト量は、読み出し動作ＣＲについて第２補正リードを行う場合のシフト量よりも小さくなる。
以上のように、第１セル間干渉効果だけでなく第２セル間干渉効果を考慮して読み出し電圧を設定することで、誤読み出しの発生を抑制出来る。なお、上記説明ではupperリードの説明は省略したが、第１セル間干渉効果は読み出し動作ＣＲと同様にＷＬ（ｉ＋１）からは影響を受けるが、ＷＬ（ｎ−１）からの影響は無い。よって、第２セル間干渉効果を考慮すれば、読み出し電圧の波形は、図１０に示す読み出し動作ＣＲと同様となり得る。
２．第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１実施形態において、ワード線ＷＬ（ｉ−１）とＷＬ（ｉ＋１）とを、閾値レベルに応じてグルーピングするものである。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ グルーピングについて
上記第１実施形態では、ワード線ＷＬ（ｉ−１）とＷＬ（ｉ＋１）の閾値レベルの組み合わせの全てを網羅する場合について説明した。従って、図１０及び図１１で説明したように、各読み出し動作ＡＲ及びＣＲ（ＢＲも同様）の各々において、読み出し電圧は１６段階にステップアップされる。
しかし、組み合わせによっては、第１セル間干渉効果による影響の程度が同じか、ほぼ同じ組み合わせや、第２セル間干渉効果による影響の程度が同じか、ほぼ同じ組み合わせがあり得る。そのような組み合わせをグループ化する。
図１６は、“Ｅｒ”レベルに対する第１セル間干渉効果と、第２セル間干渉効果についてのグルーピングを示している。以下説明する。
・グループＮ１
グループＮ１は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｅｒ”レベルである組み合わせである。グループＮ１に対応するワード線ＷＬｉは、第１セル間干渉効果による影響はほぼ無いが、第２セル間干渉効果による影響を最も受けやすいグループであると言える。
・グループＮ２
グループＮ２は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方が“Ｅｒ”レベルであり、他方が“Ａ”レベルである組み合わせである。図中の“Ｅｒ／Ａ”なる表記は、ＷＬ（ｉ−１）が“Ｅｒ”レベルでＷＬ（ｉ＋１）が“Ａ”レベルであることを意味し、“Ａ／Ｅｒ”なる表記は、ＷＬ（ｉ−１）が“Ａ”レベルでＷＬ（ｉ＋１）が“Ｅｒ”レベルであることを意味する。以下同様である。
・グループＮ３
グループＮ２は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方が“Ｅｒ”レベルであり、他方が“Ｂ”レベルである組み合わせ、及び両方が“Ａ”レベルである組み合わせである。
・グループＮ４
グループＮ４は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方が“Ｅｒ”レベルであり、他方が“Ｃ”レベルである組み合わせ、及びＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方が“Ａ”レベルであり、他方が“Ｂ”レベルである組み合わせである。
・グループＮ５
グループＮ５は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方が“Ａ”レベルであり、他方が“Ｃ”レベルである組み合わせ、及び両方が“Ｂ”レベルである組み合わせである。
・グループＮ６
グループＮ６は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方が“Ｂ”レベルであり、他方が“Ｃ”レベルである組み合わせである。
・グループＮ７
グループＮ７は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｃ”レベルである組み合わせである。グループＮ７に対応するワード線ＷＬｉは、第２セル間干渉効果による影響はほぼ無いが、第１セル間干渉効果による影響を最も受けやすいグループであると言える。
図１７は、“Ｅｒ”レベル以外に対する第１セル間干渉効果についてのグルーピングを示している。“Ｅｒ”レベル以外のレベルを有するメモリセルトランジスタは、ワード線ＷＬ（ｉ−１）の影響を受けない。従って、ＷＬ（ｉ＋１）の閾値レベルにより、以下の２つのグループに分けられる。
・グループＮｆ１：ＷＬ（ｉ＋１）が“Ｅｒ”、“Ａ”、及び“Ｂ”
・グループＮｆ２：ＷＬ（ｉ＋１）が“Ｃ”
この２つのグループのうちで、グループＮｆ１はグループＮｆ２よりも第１セル間干渉効果の影響が小さい。
２．２ 第１補正リードについて
次に、本実施形態に係る第１補正リード（ステップＳ１４）について説明する。ノーマルリード（ステップＳ１１）は第１実施形態で説明した通りである。
図１８は、第１補正リードの先読み時において選択ワード線ＷＬｉ並びに非選択ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に印加される電圧と、信号ＳＴＢのタイミングチャートである。本先読み動作は、第１実施形態の第１補正リードでも同様である。
図示するように、ワード線ＷＬ（ｉ−１）からデータを読み出す際には、ワード線ＷＬｉ及びＷＬ（ｉ＋１）に電圧ＶＲＥＡＤが印加され、ワード線ＷＬ（ｉ−１）に電圧ＶＡ１、ＶＢ１、及びＶＣ１が順次印加される。この結果、ワード線ＷＬ（ｉ−１）につき、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルを保持するメモリセルトランジスタＭＴ（ｉ−１）が特定される。
引き続き、ワード線ＷＬ（ｉ＋１）からデータが読み出される。すなわち、ワード線ＷＬｉ及びＷＬ（ｉ−１）に電圧ＶＲＥＡＤが印加され、ワード線ＷＬ（ｉ＋１）に電圧ＶＡ１、ＶＢ１、及びＶＣ１が順次印加される。この結果、ワード線ＷＬ（ｉ＋１）につき、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルを保持するメモリセルトランジスタＭＴ（ｉ＋１）が特定される。
これらの先読み結果は、例えばセンスアンプ１４０に保持される。
次に、本読み出し動作につき説明する。図１９は、第１補正リードの本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図１９はlowerページ読み出しの様子を示しており、参考までにノーマルリード時に使用される電圧ＶＡ１及びＶＣ１を一点鎖線で示してある。
まず読み出し動作ＡＲについて説明する。図示するように読み出し動作ＡＲでは、選択ワード線ＷＬｉに印加される電圧は７段階にステップアップされる。７段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＡＲ１〜ＡＲ７と呼ぶ。
最初に実行される読み出し動作ＡＲ１では、選択ワード線ＷＬｉには電圧ＶＮ１が印加される。読み出し動作ＡＲ１では、先読みによって、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）の両方が“Ｅｒ”レベルの閾値を有するビット線（以下、“Ｅｒ／Ｅｒ”と表記）につき、データがストローブされる。
以下、各動作において選択ワード線ＷＬｉに印加される電圧と、その際にストローブされるメモリセルトランジスタの条件は下記の通りである。
・ＡＲ２＝電圧ＶＮ２：“Ｅｒ／Ａ”、“Ａ／Ｅｒ”
・ＡＲ３＝電圧ＶＮ３：“Ｅｒ／Ｂ”、“Ｂ／Ｅｒ”、“Ａ／Ａ”
・ＡＲ４＝電圧ＶＮ４：“Ｅｒ／Ｂ”、“Ｂ／Ｅｒ”、“Ａ／Ａ”
・ＡＲ５＝電圧ＶＮ５：“Ａ／Ｃ”、“Ｃ／Ａ”、“Ｂ／Ｂ”
・ＡＲ６＝電圧ＶＮ６：“Ｂ／Ｃ”、“Ｃ／Ｂ”
・ＡＲ７＝電圧ＶＮ７：“Ｃ／Ｃ”
つまり、ＡＲ１〜ＡＲ７の各々において、グループＮ１〜Ｎ７の各々に属するメモリセルトランジスタＭＴｉから読み出されたデータがストローブされる。また図１９の例では、ＶＮ１＜ＶＮ２＜ＶＮ３＜ＶＮ４＜ＶＮ５＜ＶＮ６＜ＶＮ７である。そしてＶＮ１はＶＡ１と同じであっても良い。
次に読み出し動作ＣＲについて説明する。図示するように読み出し動作ＣＲでは、選択ワード線ＷＬｉに印加される電圧は２段階にステップアップされる。２段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＣＲ１〜ＣＲ２と呼ぶ。
各動作において選択ワード線ＷＬｉに印加される電圧と、その際にストローブされるメモリセルトランジスタの条件は下記の通りである。ワード線ＷＬ（ｉ−１）については、第１実施形態と同様に不問である。
・ＣＲ１＝電圧ＶＣ１：ＷＬ（ｉ＋１）＝“Ｅｒ”、“Ａ”、または“Ｂ”
・ＣＲ２＝電圧ＶＣ５：ＷＬ（ｉ＋１）＝“Ｃ”
そしてＶＣ１＜ＶＣ５である。
２．３ 第２補正リードについて
次に、本実施形態に係る第２補正リード（ステップＳ１８、Ｓ２２、Ｓ２６、リトライリード）について説明する。
図２０は、第２補正リードの本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図２０はlowerページ読み出しの様子を示しており、参考までに第１補正リード時に使用される電圧ＶＡ１並びにＶＣ１及びＶＣ５を一点鎖線で示してある。
読み出し動作ＡＲは、第１補正リードで説明した図１９と同じである。これは第１実施形態で説明したように、読み出し動作ＡＲでは第２セル間干渉効果の影響はほとんど無いと考えられるからである。
次に読み出し動作ＣＲについて説明する。図示するように、第１補正リードにおける読み出し電圧ＶＣ１及びＶＣ５のそれぞれが電圧ＶＣ１及びＶＣ５から６段階及び４段階にそれぞれステップダウンされる。従って、読み出し動作ＣＲ全体では読み出し電圧は１０段階にステップアップされる。そして１０段階の電圧においてデータがそれぞれストローブされる。以下では、第１補正リードにおける読み出し動作ＣＲ１において６段階の電圧が印加される動作を、それぞれ読み出し動作ＣＲ１−１〜ＣＲ１−６と呼ぶ。また、第１補正リードにおける読み出し動作ＣＲ２において４段階の電圧が印加される動作を、それぞれ読み出し動作ＣＲ２−１〜ＣＲ２−４と呼ぶ。
最初に実行される読み出し動作ＣＲ１−１では、選択ワード線ＷＬｉには電圧ＶＣＮ１が印加される。電圧ＶＣＮ１は、例えばデフォルトの電圧ＶＣ１から、図５における１ヶ月テーブルで指定されたシフト量Ｓ１＿Ｃ１だけシフトされた値である。そして読み出し動作ＣＲ１−１では、先読みによって、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｅｒ”レベルであるビット線につき、データがストローブされる。つまりグループＮ１がストローブ対象となる。
次に実行される読み出し動作ＣＲ１−２では、選択ワード線ＷＬｉには電圧ＶＣＮ２が印加される。読み出し動作ＣＲ１−２では、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ａ／Ｅｒ”または“Ｅｒ／Ａ”レベルであるビット線につき、データがストローブされる。つまりグループＮ２がストローブ対象となる。
次に実行される読み出し動作ＣＲ１−３では、選択ワード線ＷＬｉには電圧ＶＣＮ３が印加される。読み出し動作ＣＲ１−３では、グループＮ３がストローブ対象となる。
次に実行される読み出し動作ＣＲ１−４では、選択ワード線ＷＬｉには電圧ＶＣＮ４が印加される。読み出し動作ＣＲ１−４では、グループＮ４の一部がストローブ対象となる。すなわち、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｃ／Ｅｒ”、“Ａ／Ｂ”、または“Ｂ／Ａ”レベルであるビット線につき、データがストローブされる。
次に実行される読み出し動作ＣＲ１−５では、選択ワード線ＷＬｉには電圧ＶＣＮ５が印加される。読み出し動作ＣＲ１−５では、グループＮ５の一部がストローブ対象となる。すなわち、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｃ／Ａ”または“Ｂ／Ｂ”レベルであるビット線につき、データがストローブされる。
次に実行される読み出し動作ＣＲ１−６では、選択ワード線ＷＬｉには電圧ＶＣＮ６が印加される。読み出し動作ＣＲ１−６では、グループＮ６の一部がストローブ対象となる。すなわち、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｃ／Ｂ”レベルであるビット線につき、データがストローブされる。
次に実行される読み出し動作ＣＲ２−１では、選択ワード線ＷＬｉには電圧ＶＣＣＮ４が印加される。読み出し動作ＣＲ２−１では、グループＮ４のうち、読み出し動作ＣＲ１−４で対象とされなかった組み合わせがストローブ対象となる。すなわち、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ｃ”レベルであるビット線につき、データがストローブされる。
次に実行される読み出し動作ＣＲ２−２では、選択ワード線ＷＬｉには電圧ＶＣＣＮ５が印加される。読み出し動作ＣＲ２−２では、グループＮ５のうち、読み出し動作ＣＲ１−５で対象とされなかった組み合わせがストローブ対象となる。すなわち、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ａ／Ｃ”レベルであるビット線につき、データがストローブされる。
次に実行される読み出し動作ＣＲ２−３では、選択ワード線ＷＬｉには電圧ＶＣＣＮ６が印加される。読み出し動作ＣＲ２−３では、グループＮ６のうち、読み出し動作ＣＲ１−６で対象とされなかった組み合わせがストローブ対象となる。すなわち、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｂ／Ｃ”レベルであるビット線につき、データがストローブされる。
最後に実行される読み出し動作ＣＲ２−４では、選択ワード線ＷＬｉには電圧ＶＣＣＮ７が印加される。読み出し動作ＣＲ２−４では、グループＮ７がストローブ対象となる。すなわち、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｃ／Ｃ”レベルであるビット線につき、データがストローブされる。
第１実施形態で説明したように、第２セル間干渉効果は、閾値電圧を下げる方向に影響する。従って、読み出し動作ＣＲ１及びＣＲ２の電圧は、第２補正リードではステップダウンされる。但し、ソース側で隣り合うメモリセルトランジスタＭＴの閾値が高いレベル（例えば“Ｃ”レベル）であれば、第２セル間干渉効果の影響も小さく、図２０の例では第２セル間干渉効果を無視している。従って、読み出し動作ＣＲ１−６ではＶＣＮ６＝ＶＣ１であり、読み出し動作ＣＲ２−４ではＶＣＣＮ７＝ＶＣ５である。
また、第２セル間干渉効果の影響は、隣り合うメモリセルトランジスタの閾値電圧が低い程、大きい。従って、例えば下記のような関係が成り立つ。
・（ＶＣ５−ＶＣＣＮ７）≦（ＶＣ１−ＶＣＮ６）
・（ＶＣ５−ＶＣＣＮ６）≦（ＶＣ１−ＶＣＮ５）
・（ＶＣ５−ＶＣＣＮ５）≦（ＶＣ１−ＶＣＮ４）
・（ＶＣ５−ＶＣＣＮ４）≦（ＶＣ１−ＶＣＮ３）
上記では読み出し動作ＣＲ１−３〜ＣＲ１−６とＣＲ２−１〜ＣＲ２−４との関係のみ記載したが、ＣＲ１−１やＣＲ１−２も、ＣＲ２のいずれかと同様の関係を有していても良い。
なお、読み出し動作ＡＲについても、第１実施形態で説明した図１１のように、第２セル間干渉効果を考慮しても良い。
以降は第１実施形態と同様であり、エラー訂正出来ない場合には（ステップＳ１９、fail）、コントローラ２００は、次に２ヶ月経過テーブルを読み出す（ステップＳ２０）。そしてＮＡＮＤ型フラッシュメモリ１００は、２ヶ月経過テーブルのシフト量に従って、２回目のリトライリードを実行する（ステップＳ２２）。そして、２回目のリトライリード（２回目の第２補正リード）では、第２セル間干渉効果の補正の程度がより大きくなる。すなわち、読み出し動作ＡＲ及びＣＲにおいて、ほぼ全体を通して、選択ワード線ＷＬｉに印加される電圧は、１回目のリトライリードよりも低くされる。また、隣り合うメモリセルトランジスタＭＴの閾値電圧が低いほど、第２セル間干渉効果の影響も大きくなるので、シフト量も大きくされる。このことは、図１２及び図１３で説明した通りである。つまり、例えば（ＶＣ５−ＶＣＣＮ４）と（ＶＣ１−ＶＣＮ１）との差の絶対値は、時間が経過するほど大きくなる。
２．４ 本実施形態に係る効果
本実施形態によれば、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の組み合わせをグルーピングすることで、読み出し動作回数を削減し、データの高速な読み出しが可能となる。
３．第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。本実施形態は、上記第２実施形態とは別のグルーピングに関するものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ グルーピングについて
本実施形態は、上記第２実施形態よりも更にシンプルにグルーピングするものである。
図２１は、“Ｅｒ”レベルに対する第１セル間干渉効果についてのグルーピングを示している。以下説明する。
・グループＳｆａ１
グループＳｆａ１は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｃ”レベルである組み合わせである。つまりグループＳｆａ１に対応するワード線ＷＬｉは、第１セル間干渉効果による影響を最も受けやすいグループである。
・グループＳｆａ２
グループＳｆａ２は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方のみが“Ｃ”レベルである組み合わせである。すなわち、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ｃ”、“Ａ／Ｃ”、“Ｂ／Ｃ”、“Ｃ／Ｅｒ”、“Ｃ／Ａ”、及び“Ｃ／Ｂ”の組み合わせである。このグループＳｆａ２は、グループＳｆａ１ほどではないが、一定程度の第１セル間干渉効果による影響を受けるグループである。
・グループＳｆａ３について
グループＳｆａ３は、それ以外の組み合わせである。グループＳｆａ３は、第１セル間干渉効果による影響がその他のグループよりも小さい。
図２２は、“Ｃ”レベルに対する第１セル間干渉効果についてのグルーピングを示している。以下説明する。
・グループＳｆｃ１
グループＳｆｃ１は、ＷＬ（ｉ＋１）が“Ｃ”レベルである組み合わせである。つまりグループＳｆｃ１に対応するワード線ＷＬｉは、第１セル間干渉効果による影響を最も受けやすいグループである。
・グループＳｆｃ２
グループＳｆｃ２は、それ以外の組み合わせである。つまり、ワード線ＷＬ（ｉ＋１）が“Ｅｒ”、“Ａ”、または“Ｂ”レベルの組み合わせである。ワード線ＷＬ（ｉ−１）のレベルは不問である。グループＳｆｃ２は、第１セル間干渉効果による影響がグループＳｆｃ１よりも小さい。なお、このグルーピングは、表記の仕方は異なるが、第２実施形態で説明した図１７と同様である。
図２３は、第２セル間干渉効果についてのグルーピングを示している。以下説明する。
・グループＳｒ１
グループＳｒ１は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｅｒ”レベルである組み合わせである。つまりグループＳｒ１に対応するワード線ＷＬｉは、第２セル間干渉効果による影響を最も受けやすいグループである。
・グループＳｒ２
グループＳｒ２は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方のみが“Ｅｒ”レベルである組み合わせである。すなわち、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ａ”、“Ｅｒ／Ｂ”、“Ｅｒ／Ｃ”、“Ａ／Ｅｒ”、“Ｂ／Ｅｒ” 及び“Ｃ／Ｅｒ”の組み合わせである。このグループＳｒ２は、グループＳｒ１ほどではないが、一定程度の第２セル間干渉効果による影響を受けるグループである。
・グループＳｒ３について
グループＳｒ３は、それ以外の組み合わせである。グループＳｒ３は、他のグループよりも第２セル間干渉効果による影響が小さい。
３．２ 第１補正リードについて
次に、本実施形態に係る第１補正リード（ステップＳ１４）について説明する。ノーマルリード（ステップＳ１１）は第１実施形態で説明した通りである。
図２４は、第１補正リードの先読み時において選択ワード線ＷＬｉ並びに非選択ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に印加される電圧と、信号ＳＴＢのタイミングチャートである。
図示するように、ワード線ＷＬ（ｉ−１）からデータを読み出す際には、ワード線ＷＬｉ及びＷＬ（ｉ＋１）に電圧ＶＲＥＡＤが印加され、ワード線ＷＬ（ｉ−１）に電圧ＶＣ１が印加される。この結果、ワード線ＷＬ（ｉ−１）につき、“Ｃ”レベルを保持するメモリセルトランジスタＭＴ（ｉ−１）が特定される。引き続き、ワード線ＷＬ（ｉ＋１）からデータが読み出される。すなわち、ワード線ＷＬｉ及びＷＬ（ｉ−１）に電圧ＶＲＥＡＤが印加され、ワード線ＷＬ（ｉ＋１）に電圧ＶＣ１が印加される。この結果、ワード線ＷＬ（ｉ＋１）につき、“Ｃ”レベルを保持するメモリセルトランジスタＭＴ（ｉ＋１）が特定される。これらの先読み結果は、例えばセンスアンプ１４０に保持される。
読み出し電圧としてＶＣ１のみが使用され、ＶＡ１及びＶＢ１が使用されない理由は、図２１及び図２２で説明したように、本実施形態に係る第１補正リードでは、“Ｃ”レベルのメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）さえ特定出来れば十分だからである。
次に、本読み出し動作につき説明する。図２５は、第１補正リードの本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図２５はlowerページ読み出しの様子を示しており、参考までにノーマルリード時に使用される電圧ＶＡ１及びＶＣ１を一点鎖線で示してある。
まず読み出し動作ＡＲについて説明する。図示するように読み出し動作ＡＲでは、選択ワード線ＷＬｉに印加される電圧は３段階にステップアップされる。３段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＡＲ１〜ＡＲ３と呼ぶ。
最初に実行される読み出し動作ＡＲ１では、選択ワード線ＷＬｉに電圧ＶＳｆａ３が印加される。読み出し動作ＡＲ１では、図２１で説明したグループＳｆａ３がデータストローブ対象とされる。
次に実行される読み出し動作ＡＲ２では、選択ワード線ＷＬｉに電圧ＶＳｆａ２が印加される。読み出し動作ＡＲ２では、図２１で説明したグループＳｆａ２がデータストローブ対象とされる。
最後に実行される読み出し動作ＡＲ３では、選択ワード線ＷＬｉに電圧ＶＳｆａ１が印加される。読み出し動作ＡＲ３では、図２１で説明したグループＳｆａ１がデータストローブ対象とされる。
そして図２１の例では、ＶＳｆａ３＜ＶＳｆａ２＜ＶＳｆａ１である。そしてＶＳｆａ３はＶＡ１と同じであっても良い。
次に読み出し動作ＣＲについて説明する。図示するように読み出し動作ＣＲでは、選択ワード線ＷＬｉに印加される電圧は２段階にステップアップされる。２段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＣＲ１〜ＣＲ２と呼ぶ。
最初に実行される読み出し動作ＣＲ１では、選択ワード線ＷＬｉに電圧ＶＣ１が印加される。読み出し動作ＣＲ１では、図２２で説明したグループＳｆｃ２がデータストローブ対象とされる。
次に実行される読み出し動作ＣＲ２では、選択ワード線ＷＬｉに電圧ＶＣ６が印加される。読み出し動作ＣＲ２では、図２１で説明したグループＳｆｃ１がデータストローブ対象とされる。
そして、ＶＣ１＜ＶＣ６である。
３．３ 第２補正リードについて
次に、本実施形態に係る第２補正リード（ステップＳ１８、Ｓ２２、Ｓ２６、リトライリード）について説明する。
図２６は、第２補正リードの先読み時において選択ワード線ＷＬｉ並びに非選択ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に印加される電圧と、信号ＳＴＢのタイミングチャートである。
図示するように、ワード線ＷＬ（ｉ−１）からデータを読み出す際には、ワード線ＷＬｉ及びＷＬ（ｉ＋１）に電圧ＶＲＥＡＤが印加され、ワード線ＷＬ（ｉ−１）に電圧ＶＡ１及びＶＣ１が順次印加される。この結果、ワード線ＷＬ（ｉ−１）につき、“Ｅｒ”レベル及び“Ｃ”レベルを保持するメモリセルトランジスタＭＴ（ｉ−１）が特定される。引き続き、ワード線ＷＬ（ｉ＋１）からデータが読み出される。すなわち、ワード線ＷＬｉ及びＷＬ（ｉ−１）に電圧ＶＲＥＡＤが印加され、ワード線ＷＬ（ｉ＋１）に電圧ＶＡ１及びＶＣ１が印加される。この結果、ワード線ＷＬ（ｉ＋１）につき、“Ｅｒ”レベル及び“Ｃ”レベルを保持するメモリセルトランジスタＭＴ（ｉ＋１）が特定される。これらの先読み結果は、例えばセンスアンプ１４０に保持される。
読み出し電圧としてＶＣ１のみが使用され、ＶＡ１及びＶＢ１が使用されない理由は、“Ｅｒ”レベル及び“Ｃ”レベルのメモリセルトランジスタＭＴさえ特定出来れば十分だからである。
図２７は、第２補正リードの本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図２７はlowerページ読み出しの様子を示しており、参考までに第１補正リード時に使用される電圧ＶＡ１並びにＶＣ１及びＶＣ６を一点鎖線で示してある。
まず読み出し動作ＡＲについて説明する。図示するように、第１補正リードにおける読み出し電圧ＶＡ１及びＶＡ２のそれぞれが３段階及び２段階にそれぞれステップダウンされる。従って、読み出し動作ＡＲ全体では読み出し電圧は６段階にステップアップされる。そして６段階の電圧においてデータがそれぞれストローブされる。以下では、第１補正リードにおける読み出し動作ＡＲ１において３段階の電圧が印加される動作を、それぞれ読み出し動作ＡＲ１−１〜ＡＲ１−３と呼ぶ。また、第１補正リードにおける読み出し動作ＡＲ２において２段階の電圧が印加される動作を、それぞれ読み出し動作ＡＲ２−１〜ＡＲ２−２と呼ぶ。
最初に実行される読み出し動作ＡＲ１−１では、選択ワード線ＷＬｉに電圧ＶＡＳ３１が印加される。電圧ＶＡＳ３１は、例えばデフォルトの電圧ＶＡ１から、図５における１ヶ月テーブルで指定されたシフト量Ｓ１＿Ａ１だけシフトされた値である。そして読み出し動作ＡＲ１−１では、グループＳｒ１、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ｅｒ”である組み合わせがデータストローブ対象とされる。
次に実行される読み出し動作ＡＲ１−２では、選択ワード線ＷＬｉに電圧ＶＡＳ３２が印加される。そして読み出し動作ＡＲ１−２では、グループＳｒ２の一部、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ａ”、“Ｅｒ／Ｂ”、“Ａ／Ｅｒ”、及び“Ｂ／Ｅｒ”である組み合わせがデータストローブ対象とされる。
次に実行される読み出し動作ＡＲ１−３では、選択ワード線ＷＬｉに電圧ＶＡＳ３３が印加される。そして読み出し動作ＡＲ１−３では、グループＳｒ３の一部、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ａ／Ａ”、“Ａ／Ｂ”、“Ｂ／Ａ”、及び“Ｂ／Ｂ”である組み合わせがデータストローブ対象とされる。
引き続き、実行される読み出し動作ＡＲ２−１では、選択ワード線ＷＬｉに電圧ＶＡＳ２２が印加される。そして読み出し動作ＡＲ２−１では、グループＳｒ２の一部、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ｃ”及び“Ｃ／Ｅｒ”である組み合わせがデータストローブ対象とされる。
次に実行される読み出し動作ＡＲ２−２では、選択ワード線ＷＬｉに電圧ＶＡＳ２３が印加される。そして読み出し動作ＡＲ２−２では、グループＳｒ３の一部、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｃ／Ａ”、“Ｃ／Ｂ”、“Ａ／Ｃ”、及び“Ｂ／Ｃ”である組み合わせがデータストローブ対象とされる。
最後に実行される読み出し動作ＡＲ３では、選択ワード線ＷＬｉに電圧ＶＡＳ１３が印加される。そして読み出し動作ＡＲ３では、グループＳｒ３の一部、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｃ／Ｃ”である組み合わせがデータストローブ対象とされる。
次に読み出し動作ＣＲについて説明する。図示するように、第１補正リードにおける読み出し電圧ＶＣ１及びＶＣ６のそれぞれが３段階及び２段階にそれぞれステップダウンされる。従って、読み出し動作ＣＲ全体では読み出し電圧は５段階にステップアップされる。そして５段階の電圧においてデータがそれぞれストローブされる。以下では、第１補正リードにおける読み出し動作ＣＲ１において３段階の電圧が印加される動作を、それぞれ読み出し動作ＣＲ１−１〜ＣＲ１−３と呼ぶ。また、第１補正リードにおける読み出し動作ＣＲ２において２段階の電圧が印加される動作を、それぞれ読み出し動作ＣＲ２−１〜ＣＲ２−２と呼ぶ。
最初に実行される読み出し動作ＣＲ１−１では、選択ワード線ＷＬｉに電圧ＶＣＳ１１が印加される。電圧ＶＣＳ３１は、例えばデフォルトの電圧ＶＡ１から、図５における１ヶ月テーブルで指定されたシフト量Ｓ１＿Ｃ１だけシフトされた値である。そして読み出し動作ＣＲ１−１では、グループＳｒ１、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ｅｒ”である組み合わせがデータストローブ対象とされる。
次に実行される読み出し動作ＣＲ１−２では、選択ワード線ＷＬｉに電圧ＶＣＳ１２が印加される。そして読み出し動作ＣＲ１−２では、グループＳｒ２の一部、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ａ”、“Ｅｒ／Ｂ”、“Ａ／Ｅｒ”、“Ｂ／Ｅｒ”、及び“Ｃ／Ｅｒ”である組み合わせがデータストローブ対象とされる。
次に実行される読み出し動作ＣＲ１−３では、選択ワード線ＷＬｉに電圧ＶＣＳ１３が印加される。そして読み出し動作ＣＲ１−３では、グループＳｒ３の一部、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ａ／Ａ”、“Ａ／Ｂ”、“Ｂ／Ａ”、“Ｃ／Ａ”、及び“Ｃ／Ｂ”である組み合わせがデータストローブ対象とされる。
引き続き、実行される読み出し動作ＣＲ２−１では、選択ワード線ＷＬｉに電圧ＶＣＳ２２が印加される。そして読み出し動作ＣＲ２−１では、グループＳｒ２の一部、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ｃ”である組み合わせがデータストローブ対象とされる。
最後に実行される読み出し動作ＣＲ２−２では、選択ワード線ＷＬｉに電圧ＶＣＳ２３が印加される。そして読み出し動作ＣＲ２−２では、グループＳｒ３の一部、すなわちワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ａ／Ｃ”、“Ｂ／Ｃ”、及び“Ｃ／Ｃ”である組み合わせがデータストローブ対象とされる。
第１実施形態で説明したように、第２セル間干渉効果は、閾値電圧を下げる方向に影響する。従って、読み出し動作ＡＲ及びＣＲの電圧は、第２補正リードではステップダウンされる。そして、例えばＶＡＳ３１＜ＶＡＳ３２＜ＶＡＳ３３＜ＶＡＳ２２＜ＶＡＳ２３＜ＶＡＳ１３＜ＶＣＳ１１＜ＶＣＳ１２＜ＶＣＳ１３＜ＶＣＳ２２＜ＶＣＳ２３である。但し、ＶＡＳ３３＝ＶＡ１（＝ＶＳｆａ３）であっても良いし、ＶＡＳ２３＝ＶＳｆａ２であっても良いし、ＶＡＳ１３＝ＶＳｆａ３であっても良い。更に、ＶＣＳ１３＝ＶＣ１であっても良いし、ＶＣＳ２３＝ＶＣ６であっても良い。これらのタイミングでデータがストローブされるグループは、第２セル間干渉効果の影響が小さいからである。
また、第２セル間干渉効果の影響は、閾値電圧の高いメモリセルトランジスタほど大きく影響を受ける。従って、例えば下記のような関係が成り立つ。
・（ＶＣ６−ＶＣＳ２３）≦（ＶＳｆａ２−ＶＡＳ２３）
・（ＶＣ６−ＶＣＳ２２）≦（ＶＳｆａ２−ＶＡＳ２２）
・（ＶＣ１−ＶＣＳ１３）≦（ＶＡ１−ＶＡＳ３３）
・（ＶＣ１−ＶＣＳ１２）≦（ＶＡ１−ＶＡＳ３２）
・（ＶＣ１−ＶＣＳ１１）≦（ＶＡ１−ＶＡＳ３１）
更に、第１及び第２実施形態で説明したように、第２セル間干渉効果の影響は、隣り合うメモリセルトランジスタの閾値電圧が低い程大きい。従って、例えば下記のような関係が成り立つ。
・（ＶＣ６−ＶＣＳ２３）≦（ＶＣ１−ＶＣＳ１３）
・（ＶＣ６−ＶＣＳ２２）≦（ＶＣ１−ＶＣＳ１２）
・（ＶＳｆａ１−ＶＡＳ１３）≦（ＶＳｆａ２−ＶＡＳ２３）≦（ＶＳｆａ３−ＶＡＳ３３）
・（ＶＳｆａ２−ＶＡＳ２２）≦（ＶＳｆａ３−ＶＡＳ３２）。
なお、読み出し動作ＡＲについては、第２セル間干渉効果の影響を無視しても良い。このような例を図２８に示す。図２８であると、読み出し動作ＡＲは、図２５で説明した第１補正リードの読み出し動作ＡＲ１〜ＡＲ３に等しく、読み出し動作ＣＲは、図２７で説明した第２補正リードの読み出し動作ＣＲ１〜ＣＲ２に等しい。
３．４ 本実施形態に係る効果
本実施形態によれば、データの読み出し回数をより削減し、読み出し動作を更に高速化出来る。
４．第４実施形態
次に、第４実施形態に係るメモリシステムについて説明する。本実施形態は、第２書き込み方式（二段階書き込み方式）に上記第１実施形態を適用したものである。以下では、第１実施形態と異なる点についてのみ説明する。
４．１ 書き込み動作について
まず、本実施形態に係る書き込み動作につき、図２９を用いて説明する。図２９は、ワード線ＷＬｉ及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴの閾値分布を示すグラフであり、ワード線ＷＬｉ及びＷＬ（ｉ＋１）にデータを書き込む際に実行される処理ステップを順次示している。
図示するように、まず第１ステップでは、ワード線ＷＬｉ及びＷＬ（ｉ＋１）も“Ｅｒ”レベルである。この状態で、ワード線ＷＬｉが選択されて、データが書き込まれる。この際に使用されるベリファイレベルは、最終的な目標となるベリファイレベルＶｆｙＡ、ＶｆｙＢ、及びＶｆｙＣよりも低い、ＶｆｙＡ’、ＶｆｙＢ’、及びＶｆｙＣ’である。この結果、第２ステップに示すように、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルがワード線ＷＬｉに大まかに書き込まれる。これをfoggy書き込み、と呼ぶ。
次に第３ステップに示すように、ワード線ＷＬｉにドレイン側で隣接するワード線ＷＬ（ｉ＋１）が選択されて、同じくfoggy書き込みが実行される。このワード線ＷＬ（ｉ＋１）に対するfoggy書き込みにより、ワード線ＷＬｉは第１セル間干渉効果を強く受けて、閾値分布は正電圧側にシフトする。
その後、第４ステップに示すように、ワード線ＷＬｉが選択されて、データが書き込まれる。この際に使用されるベリファイレベルは、最終的な目標となるベリファイレベルＶｆｙＡ、ＶｆｙＢ、及びＶｆｙＣである。この時点で、既に“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルは大まかに書き込まれているので、第４ステップでの閾値電圧のシフト量は僅かである。これをfine書き込み、と呼ぶ。
次に第５ステップに示すように、ワード線ＷＬ（ｉ＋１）が選択されて、同じくfine書き込みが実行される。しかし、fine書き込みでの閾値電圧のシフト量は僅かであるので、ワード線ＷＬｉは第１セル間干渉効果の影響を殆ど受けない。
その結果、第６ステップに示すように、第１セル間干渉効果をほぼ無視出来る書き込みが実行出来る。但し、書き込みデータが“Ｅｒ”レベルである場合には、第１書き込み方式と同様に、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）による第１セル間干渉効果の影響を受ける。
４．２ 読み出し動作について
次に、読み出し動作について説明する。読み出し動作の全体の流れは、第１実施形態で説明した図７の通りであり、第２補正リードで使用される電圧がシフトテーブルから決定されることも同様である。また、ノーマルリードも第１実施形態で説明した通りである。
４．２．１ 第１補正リードについて
まず、本実施形態に係る第１補正リードについて説明する。本実施形態に係る第１補正リードの先読み動作は、第２実施形態で説明した図１８の通りである。
図３０は、本実施形態に係る第１補正リードの本読み出し時のワード線ＷＬｉ及び信号ＳＴＢのタイミングチャートであり、lowerページ読み出しの様子を示している。また図３０では参考までに、ノーマルリード時に使用される電圧ＶＡ１及びＶＣ１を一点鎖線で示してある。
図示するように、本実施形態に係る本読み出しの読み出し動作ＡＲは、第１実施形態において図９を用いて説明した読み出し動作ＡＲ（ＡＲ１〜ＡＲ１６）と同様である。また本実施形態に係る読み出し動作ＣＲは、ノーマルリードと同様である。
４．２．２ 第２補正リードについて
次に、第２補正リードについて説明する。第２補正リードは、第２セル間干渉効果の影響を補正するものである。まず初めに、第２書き込み方式を採用した際における第２セル間干渉効果の影響につき、図３１を用いて説明する。図３１は、lowerページ読み出し時において、第２セル間干渉効果のみに着目した場合の読み出し電圧の波形である。
図示するように、読み出し動作ＡＲ及びＣＲの読み出し電圧は、それぞれ１６段階にステップダウンされる。図３１の例であると、読み出し動作ＡＲでは、ワード線ＷＬｉに電圧ＶＡＲ１〜ＶＡＲ１６が印加され、ＶＡＲ１＜ＶＡＲ２＜ＶＡＲ３＜…＜ＶＡＲ１６である。そして電圧ＶＡＲ１６は、デフォルトの電圧ＶＡ１に等しい。
電圧ＶＡＲ１でデータストローブの対象となるのは、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が両方“Ｅｒ”レベルのメモリセルトランジスタである。なぜなら、最も第２セル間干渉効果の影響を受けやすいからである。そして、以後、第２セル間干渉効果の影響を受けやすいメモリセルトランジスタから順にデータがストローブされる。このことは、第１実施形態と同様である。
読み出し動作ＣＲも同様である。読み出し動作ＣＲでは、ワード線ＷＬｉに電圧ＶＣＲ１〜ＶＣＲ１６が印加され、ＶＣＲ１＜ＶＣＲ２＜ＶＣＲ３＜…＜ＶＣＲ１６である。そして電圧ＶＣＲ１６は、デフォルトの電圧ＶＣ１に等しい。
電圧ＶＣＲ１でデータストローブの対象となるのは、やはりＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が両方“Ｅｒ”レベルのメモリセルトランジスタである。以後、第２セル間干渉効果の影響を受けやすいメモリセルトランジスタから順にデータがストローブされる。
図３２は、図３１とは別の考え方を適用したものである。すなわち、第２セル間干渉効果は、閾値電圧の高いメモリセルトランジスタＭＴｉほど影響が大きく、例えば“Ｅｒ”レベルのメモリセルトランジスタＭＴｉではほとんど無視して良いと考えることも出来る。このような考えのもと、第２セル間干渉効果の影響を補正するための読み出し電圧を示しているのが図３２である。
図３２に示すように、読み出し動作ＡＲはノーマルリードと同様である。なぜなら、第２セル間干渉効果は無いものとみなすからである。そして読み出し動作ＣＲは、図３１で説明した通りである。
上記の第１セル間干渉効果及び第２セル間干渉効果の補正を考慮した第２補正リードで使用される読み出し電圧の波形を図３３に示す。図３３では、第２セル間干渉効果に関しては図３２の考えを採用したものである。
図示するように、読み出し動作ＡＲは、第１補正リードの読み出し動作ＡＲに等しく、読み出し動作ＣＲは、図３１及び図３２に示した読み出し動作ＣＲに等しい。つまり、読み出し動作ＡＲでは第１セル間干渉効果を考慮して第２セル間干渉効果を無視し、読み出し動作ＣＲでは第２セル間干渉効果を考慮して第１セル間干渉効果を無視している。
そして、本例においても、第１実施形態で説明したように、隣り合うメモリセルトランジスタＭＴの閾値電圧が低い程、読み出し電圧の時間経過に伴う低下度合いも大きくされる。すなわち、例えばＶＣＲ１〜ＶＣＲ１６とＶＣ１との差の絶対値をそれぞれΔＶＣＲ１〜ΔＶＣＲ１６とすれば、下記の関係が成り立つ。すなわち、
ΔＶＣＲ１＞ΔＶＣＲ２＞ΔＶＣＲ３＞ΔＶＣＲ４＞…＞ΔＶＣＲ１６
もちろん、読み出し動作ＡＲにおいても第１セル間干渉効果の影響を考慮しても良い。この場合には、読み出し動作ＡＲの波形は、例えば図１１における読み出し動作ＡＲのようなものになり得る。
４．３ 本実施形態に係る効果
上記のように、第１実施形態に係る読み出し動作は、二段階書き込み方式を採用した場合にも適用出来る。そして二段階書き込み方式では、メモリセルトランジスタＭＴｉが“Ｅｒ”レベルを保持する場合のみ第１セル間干渉効果の影響を考慮すれば良く、その他のレベルを保持する場合には第１セル間干渉効果は無視でき、第２セル間干渉効果の影響のみを考慮すれば足りる。
５．第５実施形態
次に、第５実施形態に係るメモリシステムについて説明する。本実施形態は、第２書き込み方式（二段階書き込み方式）に上記第２実施形態を適用したものである。以下では、第２実施形態及び第４実施形態と異なる点についてのみ説明する。
５．１ 第１補正リードについて
まず本実施形態に係る第１補正リードについて説明する。なお、ノーマルリードは第１実施形態と同様である。
図３４は、本実施形態に係る第１補正リードの本読み出し時のワード線ＷＬｉ及び信号ＳＴＢのタイミングチャートであり、lowerページ読み出しの様子を示している。また図３０では参考までに、ノーマルリード時に使用される電圧ＶＡ１及びＶＣ１を一点鎖線で示してある。
図示するように、本実施形態に係る本読み出しの読み出し動作ＡＲは、第２実施形態において図１９を用いて説明した読み出し動作ＡＲ（ＡＲ１〜ＡＲ７）と同様である。また本実施形態に係る読み出し動作ＣＲは、ノーマルリードと同様である。なお、先読み動作も第２実施形態で説明した図１８と同様である。
５．２ 第２補正リードについて
次に、第２補正リードについて説明する。第２補正リードは、第２セル間干渉効果の影響を補正するものである。まず初めに、第２書き込み方式を採用した際における第２セル間干渉効果の影響につき、図３５を用いて説明する。図３５は、lowerページ読み出し時において、第２セル間干渉効果のみに着目した場合の読み出し電圧の波形である。
図示するように、読み出し動作ＡＲ及びＣＲの読み出し電圧は、それぞれ７段階にステップダウンされる。図３５の例であると、読み出し動作ＡＲは読み出し動作ＡＲ１〜ＡＲ７を含み、それぞれにおいてワード線ＷＬｉに電圧ＶＲＮ１〜ＶＲＮ７が印加され、ＶＲＮ１＜ＶＲＮ２＜ＶＲＮ３＜…＜ＶＲＮ７である。そして電圧ＶＲＮ７は、デフォルトの電圧ＶＡ１に等しい。読み出し動作ＡＲ１〜ＡＲ７においてデータストローブ対象となるのは、それぞれグループＮ１〜Ｎ７に属するメモリセルトランジスタＭＴである。
同様に、読み出し動作ＣＲは読み出し動作ＣＲ１〜ＣＲ７を含み、それぞれにおいてワード線ＷＬｉに電圧ＶＣＮ１〜ＶＣＮ７が印加され、ＶＣＮ１＜ＶＣＮ２＜ＶＣＮ３＜…＜ＶＣＮ７である。そして電圧ＶＣＮ７は、デフォルトの電圧ＶＣ１に等しい。読み出し動作ＣＲ１〜ＣＲ７においてデータストローブ対象となるのは、それぞれグループＮ１〜Ｎ７に属するメモリセルトランジスタＭＴである。
図３６は、図３５とは別の考え方を適用したものである。すなわち、第４実施形態の図３２と同様に、第２セル間干渉効果については例えば“Ｅｒ”レベルではほとんど無視するものである。従って図３６に示すように、読み出し動作ＡＲはノーマルリードと同様である。そして読み出し動作ＣＲは、図３５で説明した通りである。
上記の第１セル間干渉効果及び第２セル間干渉効果の補正を考慮した第２補正リードで使用される読み出し電圧の波形を図３７に示す。図３３では、第２セル間干渉効果に関しては図３６の考えを採用したものである。
図示するように、読み出し動作ＡＲは、第１補正リードの読み出し動作ＡＲに等しく（図３４参照）、読み出し動作ＣＲは、図３５及び図３６に示した読み出し動作ＣＲに等しい。つまり、読み出し動作ＡＲでは第１セル間干渉効果を考慮して第２セル間干渉効果を無視し、読み出し動作ＣＲでは第２セル間干渉効果を考慮して第１セル間干渉効果を無視している。もちろん、読み出し動作ＡＲにおいても第１セル間干渉効果の影響を考慮しても良い。この場合には、読み出し動作ＡＲの波形は、例えば図１１における読み出し動作ＡＲのようなものになり得る。
５．３ 本実施形態に係る効果
上記のように、第２実施形態で説明したグルーピングは二段階書き込み方式を採用した場合にも適用出来る。
６．第６実施形態
次に、第６実施形態に係るメモリシステムについて説明する。本実施形態は、第２書き込み方式（二段階書き込み方式）に上記第３実施形態を適用したものである。以下では、第３実施形態及び第４実施形態と異なる点についてのみ説明する。
６．１ 第１補正リードについて
まず本実施形態に係る第１補正リードについて説明する。なお、ノーマルリードは第１実施形態と同様である。
図３８は、本実施形態に係る第１補正リードの本読み出し時のワード線ＷＬｉ及び信号ＳＴＢのタイミングチャートであり、lowerページ読み出しの様子を示している。また図３８では参考までに、ノーマルリード時に使用される電圧ＶＡ１及びＶＣ１を一点鎖線で示してある。
図示するように、本実施形態に係る本読み出しの読み出し動作ＡＲは、第３実施形態において図２５を用いて説明した読み出し動作ＡＲ（ＡＲ１〜ＡＲ３）と同様である。また本実施形態に係る読み出し動作ＣＲは、ノーマルリードと同様である。なお、先読み動作も第３実施形態で説明した図２４と同様である。
６．２ 第２補正リードについて
次に、第２補正リードについて説明する。初めに、第２書き込み方式を採用した際における第２セル間干渉効果の影響につき、図３９及び図４０を用いて説明する。図３９は先読み動作時におけるワード線ＷＬｉ、ＷＬ（ｉ−１）、及びＷＬ（ｉ＋１）並びに信号ＳＴＢの波形を示し、図４０は本読み出し時のlowerページ読み出し時におけるワード線ＷＬｉ及び信号ＳＴＢの波形を示している。
第２セル間干渉効果のみを考慮する場合には、図２３で説明したグルーピングから明らかなように、“Ｅｒ”レベルのメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）が特定出来れば十分である。従って図３９に示すように、先読み動作では、読み出し動作ＡＲのみが行われ、読み出し動作ＢＲ及びＣＲは必要ない。
本読み出し時には、図４０に示すように読み出し動作ＡＲ及びＣＲの読み出し電圧は、それぞれ３段階にステップダウンされる。図４０の例であると、読み出し動作ＡＲは読み出し動作ＡＲ１〜ＡＲ３を含み、それぞれにおいてワード線ＷＬｉに電圧ＶＡＳｒ１〜ＶＡＳｒ３が印加され、ＶＡＳｒ１＜ＶＡＳｒ２＜ＶＡＳｒ３である。そして電圧ＶＡＳｒ３は、デフォルトの電圧ＶＡ１に等しい。読み出し動作ＡＲ１〜ＡＲ３においてデータストローブ対象となるのは、それぞれグループＳｒ１〜Ｓｒ３に属するメモリセルトランジスタＭＴである。
同様に、読み出し動作ＣＲは読み出し動作ＣＲ１〜ＣＲ３を含み、それぞれにおいてワード線ＷＬｉに電圧ＶＳｒ１〜ＶＳｒ３が印加され、ＶＳｒ１＜ＶＳｒ２＜ＶＳｒ３である。そして電圧ＶＳｒ３は、デフォルトの電圧ＶＣ１に等しい。読み出し動作ＣＲ１〜ＣＲ３においてデータストローブ対象となるのは、それぞれグループＳｒ１〜Ｓｒ３に属するメモリセルトランジスタＭＴである。
図４１は、図４０とは別の考え方を適用したものである。すなわち、第２セル間干渉効果については例えば“Ｅｒ”レベルではほとんど無視するものである。従って図４１に示すように、読み出し動作ＡＲはノーマルリードと同様である。そして読み出し動作ＣＲは、図４０で説明した通りである。
上記の第１セル間干渉効果及び第２セル間干渉効果の補正を考慮した第２補正リードの本読み出しで使用される読み出し電圧の波形を図４２に示す。図４２では、第２セル間干渉効果に関しては図４１の考えを採用したものである。
図示するように、読み出し動作ＡＲは、第１補正リードの読み出し動作ＡＲに等しく（図３８参照）、読み出し動作ＣＲは、図４０及び図４１に示した読み出し動作ＣＲに等しい。つまり、読み出し動作ＡＲでは第１セル間干渉効果を考慮して第２セル間干渉効果を無視し、読み出し動作ＣＲでは第２セル間干渉効果を考慮して第１セル間干渉効果を無視している。先読み動作は図２６で説明した通りである。
図４３は、第２セル間干渉効果に関して図４２の考えを考慮した際の第２補正リードの本読み出しで使用される読み出し電圧の波形を示している。図示するように、読み出し動作ＡＲは、第３実施形態で説明した図２７の読み出し動作ＡＲに等しく、読み出し動作ＣＲは図４２の読み出し動作ＣＲに等しい。なお、先読み動作は図２６で説明した通りである。
６．３ 本実施形態に係る効果
上記のように、第３実施形態で説明したグルーピングは二段階書き込み方式を採用した場合にも適用出来る。
７．第７実施形態
次に、第７実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１乃至第３実施形態を、各メモリセルトランジスタが３ビットのデータを保持可能な場合に適用したものである。つまり、書き込み方式として、第１書き込み方式を採用する場合である。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
７．１ 閾値分布について
図４４は、本実施形態に係るメモリセルトランジスタＭＴの取り得るデータ、閾値分布、及び読み出し時に用いる電圧について示したダイアグラムである。
前述のように、メモリセルトランジスタＭＴは閾値電圧に応じて３ビットのデータを保持出来る。この３ビットで表現されるデータを、閾値電圧の低いものから順に、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、…“Ｇ”レベルと呼ぶ。
“Ｅｒ”レベルのメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ未満であり、データの消去状態に相当する。“Ａ”レベルのメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり且つＶＢ（＞ＶＡ）未満である。“Ｂ”レベルのメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり且つＶＣ（＞ＶＢ）未満である。“Ｃ”レベルのメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり且つＶＤ（＞ＶＣ）未満である。“Ｄ”レベルのメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＤ以上であり且つＶＥ（＞ＶＤ）未満である。“Ｅ”レベルのメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＥ以上であり且つＶＦ（＞ＶＥ）未満である。“Ｆ”レベルのメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＦ以上であり且つＶＧ（＞ＶＦ）未満である。“Ｇ”レベルのメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＧ以上であり且つＶＲＥＡＤ未満である。そして、３ビットデータのうちで“Ｇ”レベルが、閾値電圧の最も高いデータに相当する。
また上記閾値分布は、前述の３ビットデータ（各ビットをlowerビット、middleビット、及びupperビットと呼ぶ）を書き込むことで実現される。すなわち、上記“Ｅｒ”レベルから“Ｇ”レベルまでと、lowerビット、middleビット、及びupperビットとの関係は、次の通りである。
“Ｅｒ”レベル：“１１１”（“upper/middle/lower”の順で表記）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”
このように、閾値分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。
従って、lowerビットを読み出す際には、lowerビットの値（“０” or “１”）が変化する境界に相当する電圧を用いれば良く、このことはmiddleビット及びupperビットでも同様である。
すなわち、図４４に示すように、lowerページ読み出しは、“Ｅｒ”レベルと“Ａ”レベルとを区別する電圧ＶＡ、及び“Ｄ”レベルと“Ｅ”レベルとを区別する電圧ＶＥを読み出しレベルとして用いる。電圧ＶＡ及びＶＥを用いた読み出し動作を、それぞれ読み出し動作ＡＲ及びＥＲと呼ぶ。
読み出し動作ＡＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＡ未満か否かを判定する。つまり、読み出し動作ＡＲにより、消去状態のメモリセルトランジスタＭＴが特定される。読み出し動作ＥＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＥ未満か否かを判定する。
middleページ読み出しは、“Ａ”レベルと“Ｂ”レベルとを区別する電圧ＶＢ、“Ｃ”レベルと“Ｄ”レベルとを区別する電圧ＶＤ、及び“Ｅ”レベルと“Ｆ”レベルとの間の電圧ＶＦを読み出しレベルとして用いる。電圧ＶＢ、ＶＤ、及びＶＦを用いた読み出し動作を、それぞれ読み出し動作ＢＲ、ＤＲ、及びＦＲと呼ぶ。
読み出し動作ＢＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＢ未満か否かを判定する。読み出し動作ＤＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＤ未満か否かを判定する。読み出し動作ＦＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＦ未満か否かを判定する。
そしてupperページ読み出しは、“Ｂ”レベルと“Ｃ”レベルとを区別する電圧ＶＣ、及び“Ｆ”レベルと“Ｇ”レベルとを区別する電圧ＶＧを読み出しレベルとして用いる。電圧ＶＣ及びＶＧを用いた読み出し動作を、それぞれ読み出し動作ＣＲ及びＧＲと呼ぶ。
読み出し動作ＣＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＣ未満か否かを判定する。読み出し動作ＧＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＧ未満か否かを判定する。つまり、読み出し動作ＧＲにより、“Ｇ”レベルのメモリセルトランジスタＭＴが特定される。
７．２ ノーマルリードについて
まず、本実施形態に係るノーマルリード（ステップＳ１１）につき、lowerページ読み出し及びupperページ読み出しを例に、図４５を用いて説明する。図４５は、ワード線ＷＬｉ、ＷＬ（ｉ−１）、及びＷＬ（ｉ＋１）、並びに信号ＳＴＢのタイミングチャートである。
図示するように、lowerページ読み出し時には、選択ワード線ＷＬｉの電圧はステップアップされ、読み出し動作ＡＲでは電圧ＶＡ１が与えられ、読み出し動作ＥＲでは電圧ＶＥ１が与えられる。電圧ＶＡ１及びＶＥ１は、読み出し動作ＡＲ及びＥＲにおける読み出し電圧のデフォルト値である。非選択ワード線には、電圧ＶＲＥＡＤが印加される。
またupperページ読み出し時には、選択ワード線ＷＬｉの電圧はステップアップされ、読み出し動作ＣＲでは電圧ＶＣ１が与えられ、読み出し動作ＧＲでは電圧ＶＧ１が与えられる。電圧ＶＣ１及びＶＧ１は、読み出し動作ＣＲ及びＧＲにおける読み出し電圧のデフォルト値である。非選択ワード線には、電圧ＶＲＥＡＤが印加される。
７．３ lowerページ読み出し時のグルーピングについて
次に、lowerページ読み出し時に適用されるグルーピングの例について説明する。グルーピングの方法は本例に限られるものでは無く、また第１実施形態や第４実施形態のようにグルーピングしない場合であっても良い。このことは、後述するupperページ読み出しの場合も同様である。
図４６は、第１補正リードにおける読み出し動作ＡＲに適用されるグルーピングの例である。以下説明する。
・グループＳｆａ１
グループＳｆａ１は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が、“Ｆ”レベルまたは“Ｇ”レベルである組み合わせである。すなわち、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｆ／Ｆ”、“Ｆ／Ｇ”、“Ｇ／Ｆ”、及び“Ｇ／Ｇ”の組み合わせである。グループＳｆａ１は、第１セル間干渉効果の影響を強く受けるグループである。
・グループＳｆａ２
グループＳｆａ２は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方のみが“Ｆ”または“Ｇ”レベルである組み合わせである。すなわち、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｆ／Ｅｒ”、“Ｆ／Ａ”、“Ｆ／Ｂ”、“Ｆ／Ｃ”、“Ｆ／Ｄ”、“Ｆ／Ｅ”、“Ｇ／Ｅｒ”、“Ｇ／Ａ”、“Ｇ／Ｂ”、“Ｇ／Ｃ”、“Ｇ／Ｄ”、“Ｇ／Ｅ”、“Ｅｒ／Ｆ”、“Ａ／Ｆ”、“Ｂ／Ｆ”、“Ｃ／Ｆ”、“Ｄ／Ｆ”、“Ｅ／Ｆ”、“Ｅｒ／Ｇ”、“Ａ／Ｇ”、“Ｂ／Ｇ”、“Ｃ／Ｇ”、“Ｄ／Ｇ”、及び“Ｅ／Ｇ”の組み合わせである。このグループＳｆａ２は、グループＳｆａ１ほどではないが、一定程度の第１セル間干渉効果による影響を受けるグループである。
・グループＳｆａ３について
グループＳｆａ３は、それ以外の組み合わせである。グループＳｆａ３は、第１セル間干渉効果による影響を無視出来るグループである。
次に図４７は、第１補正リードにおける読み出し動作ＥＲに適用されるグルーピングの例である。以下説明する。
・グループＳｆｅ１
グループＳｆｅ１はワード線ＷＬ（ｉ＋１）が、“Ｆ”レベルまたは“Ｇ”レベルである組み合わせである。ＷＬ（ｉ−１）のレベルは問わない。グループＳｆｅ１は、第１セル間干渉効果の影響を受けるグループである。
・グループＳｆｅ２
グループＳｆｅ２は、それ以外の組み合わせである。すなわち、ワード線ＷＬ（ｉ＋１）が“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、または“Ｅ”レベルである組み合わせである。グループＳｆｅ２は、第１セル間干渉効果の影響がグループＳｆｅ１よりも小さい。
次に図４８は、第２補正リードにおいて、グループＳｆｅ２に対する読み出し動作ＥＲに適用されるグルーピングの例である。以下説明する。
・グループＳｒｅｌ１
グループＳｒｅｌ１は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｅｒ”レベルである組み合わせである。グループＳｒｅｌ１は、第２セル間干渉効果の影響を強く受けるグループである。
・グループＳｒｅｌ２
グループＳｒｅｌ２は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方のみが“Ｅｒ”レベルである組み合わせである。すなわち、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ａ”、“Ｅｒ／Ｂ”、“Ｅｒ／Ｃ”、“Ｅｒ／Ｄ”、“Ｅｒ／Ｅ”、“Ａ／Ｅｒ”、“Ｂ／Ｅｒ”、“Ｃ／Ｅｒ”、“Ｄ／Ｅｒ”、“Ｅ／Ｅｒ”、“Ｆ／Ｅｒ”、及び“Ｇ／Ｅｒ”の組み合わせである。このグループＳｒｅｌ２は、グループＳｒｅｌ１ほどではないが、一定程度の第２セル間干渉効果による影響を受けるグループである。
・グループＳｒｅｌ３について
グループＳｒｅｌ３は、それ以外の組み合わせである。グループＳｒｅｌ３は、第２セル間干渉効果による影響が他のグループよりも小さい。
次に図４９は、第２補正リードにおいて、グループＳｆｅ１に対する読み出し動作ＥＲに適用されるグルーピングの例である。以下説明する。
・グループＳｒｅｈ１
グループＳｒｅｈ１は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ｆ”及び“Ｅｒ／Ｇ”レベルである組み合わせである。グループＳｒｅｈ１は、第２セル間干渉効果の影響を受けるグループである。
・グループＳｒｅｈ２
グループＳｒｅｈ２は、それ以外の組み合わせである。グループＳｒｅｈ２は、第２セル間干渉効果による影響が他のグループよりも小さい。
７．４ lowerページに対する第１補正リードについて
次に、lowerページに対する第１補正リード（ステップＳ１４）について説明する。先読み動作時には、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に対して読み出し動作ＦＲが実行される。これにより、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）における“Ｆ”レベル以上のメモリセルトランジスタＭＴが特定される。
次に、本読み出しにつき、図５０を用いて説明する。図５０は、本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図５０では、参考までにノーマルリード時に使用される電圧ＶＡ１及びＶＥ１を一点鎖線で示してある。
まず読み出し動作ＡＲについて説明する。図示するように読み出し動作ＡＲでは、選択ワード線ＷＬｉに印加される電圧は３段階にステップアップされる。３段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＡＲ１〜ＡＲ３と呼ぶ。
最初に実行される読み出し動作ＡＲ１では、選択ワード線ＷＬｉに電圧ＶＡ１が印加される。読み出し動作ＡＲ１では、図４６で説明したグループＳｆａ３がデータストローブ対象とされる。
次に実行される読み出し動作ＡＲ２では、選択ワード線ＷＬｉに電圧ＶＡ２が印加される。読み出し動作ＡＲ２では、図４６で説明したグループＳｆａ２がデータストローブ対象とされる。
最後に実行される読み出し動作ＡＲ３では、選択ワード線ＷＬｉに電圧ＶＡ３が印加される。読み出し動作ＡＲ３では、図４６で説明したグループＳｆａ１がデータストローブ対象とされる。
そして図５０の例では、ＶＡ１＜ＶＡ２＜ＶＡ３である。
次に読み出し動作ＥＲについて説明する。図示するように読み出し動作ＥＲでは、選択ワード線ＷＬｉに印加される電圧は２段階にステップアップされる。２段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＥＲ１〜ＥＲ２と呼ぶ。
最初に実行される読み出し動作ＥＲ１では、選択ワード線ＷＬｉに電圧ＶＥ１が印加される。読み出し動作ＥＲ１では、図４７で説明したグループＳｆｅ２がデータストローブ対象とされる。
次に実行される読み出し動作ＥＲ２では、選択ワード線ＷＬｉに電圧ＶＥ２が印加される。読み出し動作ＥＲ２では、図４７で説明したグループＳｆｅ１がデータストローブ対象とされる。
そして、ＶＥ１＜ＶＥ２である。
７．５ lowerページに対する第２補正リードについて
次に、lowerページに対する第２補正リード（ステップＳ１８、Ｓ２２、Ｓ２６、リトライリード）について説明する。メモリセルトランジスタＭＴが３ビットデータを保持する場合であっても、第２補正リードで使用される読み出し電圧に関する情報はシフトテーブルに保持される。つまり、図５のシフトテーブルにおいて、読み出し動作ＤＲ〜ＧＲにおける第２補正リード時の情報が追加されている。
図５１は、第２補正リードの先読み時において選択ワード線ＷＬｉ並びに非選択ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に印加される電圧と、信号ＳＴＢのタイミングチャートである。
図示するように、ワード線ＷＬ（ｉ−１）からデータを読み出す際には、ワード線ＷＬｉ及びＷＬ（ｉ＋１）に電圧ＶＲＥＡＤが印加され、ワード線ＷＬ（ｉ−１）に電圧ＶＡ１及びＶＦ１が順次印加される。この結果、ワード線ＷＬ（ｉ−１）につき、“Ｅｒ”レベル及び“Ｆ”レベル以上を保持するメモリセルトランジスタＭＴ（ｉ−１）が特定される。引き続き、ワード線ＷＬ（ｉ＋１）からデータが読み出される。すなわち、ワード線ＷＬｉ及びＷＬ（ｉ−１）に電圧ＶＲＥＡＤが印加され、ワード線ＷＬ（ｉ＋１）に電圧ＶＡ１及びＶＦ１が印加される。この結果、ワード線ＷＬ（ｉ＋１）につき、“Ｅｒ”レベル及び“Ｆ”レベル以上を保持するメモリセルトランジスタＭＴ（ｉ＋１）が特定される。これらの先読み結果は、例えばセンスアンプ１４０に保持される。
図５２は、lowerページに対する第２補正リードの本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図５２では、参考までに第１補正リード時に使用される電圧ＶＡ１並びにＶＥ１及びＶＥ２を一点鎖線で示してある。
まず読み出し動作ＡＲについて説明する。本例では、“Ｅｒ”レベルに対する第２セル間干渉効果を無視している。従って、読み出し動作ＡＲは、図５０を用いて説明した第１補正リードと同様である。
次に読み出し動作ＣＲについて説明する。図示するように、第１補正リードにおける読み出し電圧ＶＥ１及びＶＥ２のそれぞれが３段階及び２段階にそれぞれステップダウンされる。従って、読み出し動作ＥＲ全体では読み出し電圧は５段階にステップアップされる。そして５段階の電圧においてデータがそれぞれストローブされる。以下では、第１補正リードにおける読み出し動作ＥＲ１において３段階の電圧が印加される動作を、それぞれ読み出し動作ＥＲ１−１〜ＥＲ１−３と呼ぶ。また、第１補正リードにおける読み出し動作ＥＲ２において２段階の電圧が印加される動作を、それぞれ読み出し動作ＥＲ２−１〜ＥＲ２−２と呼ぶ。
最初に実行される読み出し動作ＥＲ１−１では、選択ワード線ＷＬｉに電圧ＶＥ４が印加される。電圧ＶＥ４は、例えばデフォルトの電圧ＶＥ１から、１ヶ月テーブルで指定されたシフト量Ｓ１＿Ｅ１だけシフトされた値である。そして読み出し動作ＥＲ１−１では、図４８で説明したグループＳｒｅｌ１がデータストローブ対象とされる。
次に実行される読み出し動作ＥＲ１−２では、選択ワード線ＷＬｉに電圧ＶＥ３が印加される。そして読み出し動作ＥＲ１−２では、図４８で説明したグループＳｒｅｌ２がデータストローブ対象とされる。
次に実行される読み出し動作ＥＲ１−３では、選択ワード線ＷＬｉに電圧ＶＥ１が印加される。そして読み出し動作ＥＲ１−３では、図４８で説明したグループＳｒｅｌ３がデータストローブ対象とされる。なお、図５２では、１ヶ月テーブルを用いた読み出し動作ＥＲ１ではデフォルト値のＶＥ２が与えられているが、シフトテーブルには読み出し動作ＥＲ１で使用する読み出し電圧の情報も保持されている。本例では、一例として、デフォル値とのＶＥ２と等しい場合を示しているに過ぎない。従って、１ヶ月テーブルにシフト値としてある値ΔＶが設定されていれば、読み出し動作ＥＲ１−３で使用される読み出し電圧は例えば（ＶＥ１−ΔＶ）とされる。このことは、後述する読み出し動作ＥＲ２−２等でも同様である。
引き続き実行される読み出し動作ＥＲ２−１では、選択ワード線ＷＬｉに電圧ＶＥ５が印加される。そして読み出し動作ＥＲ２−１では、図４９で説明したグループＳｒｅｈ１がデータストローブ対象とされる。
最後に実行される読み出し動作ＥＲ２−２では、選択ワード線ＷＬｉに電圧ＶＥ２が印加される。そして読み出し動作ＥＲ２−２では、図４９で説明したグループＳｒｅｈ２がデータストローブ対象とされる。
第１実施形態で説明したように、第２セル間干渉効果は、閾値電圧を下げる方向に影響する。従って、読み出し動作ＡＲ及びＥＲの電圧は、第２補正リードではステップダウンされる。図５２の例であると、ＶＥ４＜ＶＥ３＜ＶＥ１＜ＶＥ５＜ＶＥ２である。
また、第２セル間干渉効果の影響は、隣り合うメモリセルトランジスタの閾値電圧が低い程大きい。従って、例えば下記のような関係が成り立つ。
・（ＶＥ２−ＶＥ５）≦（ＶＥ１−ＶＥ４）
７．６ upperページ読み出し時のグルーピングについて
次に、upperページ読み出し時に適用されるグルーピングの一例について説明する。
図５３は、第１補正リードに適用されるグルーピングの例であり、読み出し動作ＣＲ及びＧＲに共通である。以下説明する。
・グループＳｆｃｇ１
グループＳｆｃｇ１は、ＷＬ（ｉ＋１）が、“Ｆ”レベルまたは“Ｇ”レベルである組み合わせである。ＷＬ（ｉ−１）については不問である。従ってグループＳｆｃｇ１は、第１セル間干渉効果の影響を強く受けるグループである。
・グループＳｆｃｇ２
グループＳｆｃｇ２は、ＷＬ（ｉ＋１）が“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、または“Ｅ”レベルである組み合わせである。ＷＬ（ｉ−１）については不問である。グループＳｆｃｇ２は、第１セル間干渉効果による影響がＳｆｃｇ１よりも小さい。
次に図５４は、第２補正リードにおいて、グループＳｆｃｇ２に対する読み出し動作ＧＲに適用されるグルーピングの例である。以下説明する。
・グループＳｒｇｌ１
グループＳｒｅｌ１は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｅｒ”レベルである組み合わせである。グループＳｒｇｌ１は、第２セル間干渉効果の影響を強く受けるグループである。
・グループＳｒｇｌ２
グループＳｒｇｌ２は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方のみが“Ｅｒ”レベルである組み合わせである。すなわち、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ａ”、“Ｅｒ／Ｂ”、“Ｅｒ／Ｃ”、“Ｅｒ／Ｄ”、“Ｅｒ／Ｅ”、“Ａ／Ｅｒ”、“Ｂ／Ｅｒ”、“Ｃ／Ｅｒ”、“Ｄ／Ｅｒ”、“Ｅ／Ｅｒ”、“Ｆ／Ｅｒ”、及び“Ｇ／Ｅｒ”の組み合わせである。このグループＳｒｇｌ２は、グループＳｒｅｌ１ほどではないが、一定程度の第２セル間干渉効果による影響を受けるグループである。
・グループＳｒｇｌ３について
グループＳｒｇｌ３は、それ以外の組み合わせである。グループＳｒｇｌ３は、第２セル間干渉効果による影響が他のグループよりも小さい。
次に図５５は、第２補正リードにおいて、グループＳｆｃｇ１に対する読み出し動作ＧＲに適用されるグルーピングの例である。以下説明する。
・グループＳｒｇｈ１
グループＳｒｅｈ１は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）が“Ｅｒ／Ｆ”及び“Ｅｒ／Ｇ”レベルである組み合わせである。グループＳｒｇｈ１は、第２セル間干渉効果の影響を受けるグループである。
・グループＳｒｇｈ２
グループＳｒｇｈ２は、それ以外の組み合わせである。グループＳｒｇｈ２は、第２セル間干渉効果による影響がＳｒｇｈ１よりも小さい。
７．７ upperページに対する第１補正リードについて
次に、upperページに対する第１補正リード（ステップＳ１４）について説明する。先読み動作時には、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に対して読み出し動作ＦＲが実行される。これにより、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）における“Ｆ”レベル以上のメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）が特定される。
次に、本読み出しにつき、図５６を用いて説明する。図５６は、本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図５６では、参考までにノーマルリード時に使用される電圧ＶＣ１及びＶＧ１を一点鎖線で示してある。
まず読み出し動作ＣＲについて説明する。図示するように読み出し動作ＣＲでは、選択ワード線ＷＬｉに印加される電圧は２段階にステップアップされる。２段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＣＲ１〜ＣＲ２と呼ぶ。
最初に実行される読み出し動作ＣＲ１では、選択ワード線ＷＬｉに電圧ＶＣ１が印加される。読み出し動作ＣＲ１では、図５３で説明したグループＳｆｃｇ２がデータストローブ対象とされる。
次に実行される読み出し動作ＣＲ２では、選択ワード線ＷＬｉに電圧ＶＣ２が印加される。読み出し動作ＣＲ２では、図５３で説明したグループＳｆｃｇ１がデータストローブ対象とされる。
そして図５６の例では、ＶＣ１＜ＶＣ２である。
次に読み出し動作ＧＲについて説明する。図示するように読み出し動作ＧＲでも、選択ワード線ＷＬｉに印加される電圧は２段階にステップアップされる。２段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＧＲ１〜ＧＲ２と呼ぶ。
最初に実行される読み出し動作ＧＲ１では、選択ワード線ＷＬｉに電圧ＶＧ１が印加される。読み出し動作ＧＲ１では、図５３で説明したグループＳｆｃｇ２がデータストローブ対象とされる。
次に実行される読み出し動作ＧＲ２では、選択ワード線ＷＬｉに電圧ＶＧ２が印加される。読み出し動作ＧＲ２では、図５３で説明したグループＳｆｃｇ１がデータストローブ対象とされる。
そして、ＶＧ１＜ＶＧ２である。
７．８ upperページに対する第２補正リードについて
次に、upperページに対する第２補正リード（ステップＳ１８、Ｓ２２、Ｓ２６、リトライリード）について説明する。
第２補正リードの先読み時には、読み出し動作ＡＲ及びＦＲが実行され、図５１で説明した通りである。次に、本読み出し動作が行われる。図５７は、upperページに対する第２補正リードの本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図５７では、参考までに第１補正リード時に使用される電圧ＶＣ１並びにＶＧ１及びＶＧ２を一点鎖線で示してある。
まず読み出し動作ＣＲについて説明する。本例では、“Ｅｒ”〜“Ｂ”レベルに対する第２セル間干渉効果を無視している。従って、読み出し動作ＣＲは、図５６を用いて説明した第１補正リードと同様である。
次に読み出し動作ＧＲについて説明する。図示するように、第１補正リードにおける読み出し電圧ＶＧ１及びＶＧ２のそれぞれが３段階及び２段階にそれぞれステップダウンされる。従って、読み出し動作ＧＲ全体では読み出し電圧は５段階にステップアップされる。そして５段階の電圧においてデータがそれぞれストローブされる。以下では、第１補正リードにおける読み出し動作ＧＲ１において３段階の電圧が印加される動作を、それぞれ読み出し動作ＧＲ１−１〜ＧＲ１−３と呼ぶ。また、第１補正リードにおける読み出し動作ＧＲ２において２段階の電圧が印加される動作を、それぞれ読み出し動作ＧＲ２−１〜ＧＲ２−２と呼ぶ。
最初に実行される読み出し動作ＧＲ１−１では、選択ワード線ＷＬｉに電圧ＶＧ４が印加される。電圧ＶＧ４は、例えばデフォルトの電圧ＶＥ１から、１ヶ月テーブルで指定されたシフト量Ｓ１＿Ｇ１だけシフトされた値である。そして読み出し動作ＧＲ１−１では、図５４で説明したグループＳｒｇｌ１がデータストローブ対象とされる。
次に実行される読み出し動作ＧＲ１−２では、選択ワード線ＷＬｉに電圧ＶＧ３が印加される。そして読み出し動作ＧＲ１−２では、図５４で説明したグループＳｒｇｌ２がデータストローブ対象とされる。
次に実行される読み出し動作ＧＲ１−３では、選択ワード線ＷＬｉに電圧ＶＧ１が印加される。そして読み出し動作ＧＲ１−３では、図５４で説明したグループＳｒｇｌ３がデータストローブ対象とされる。
引き続き実行される読み出し動作ＧＲ２−１では、選択ワード線ＷＬｉに電圧ＶＧ５が印加される。そして読み出し動作ＧＲ２−１では、図５５で説明したグループＳｒｇｈ１がデータストローブ対象とされる。
最後に実行される読み出し動作ＧＲ２−２では、選択ワード線ＷＬｉに電圧ＶＧ２が印加される。そして読み出し動作ＧＲ２−２では、図５５で説明したグループＳｒｇｈ２がデータストローブ対象とされる。
本例でも、読み出し動作ＣＲ及びＧＲの電圧は、第２補正リードではステップダウンされる。図５７の例であると、ＶＧ４＜ＶＧ３＜ＶＧ１＜ＶＧ５＜ＶＧ２である。また、例えば下記のような関係が成り立つ。
・（ＶＧ２−ＶＧ５）≦（ＶＧ１−ＶＧ４）。
７．９ 本実施形態に係る効果
以上のように、第１乃至第３実施形態は、メモリセルトランジスタが３ビットデータを保持する場合にも適用出来る。
８．第８実施形態
次に、第８実施形態に係るメモリシステムについて説明する。本実施形態は、上記第４乃至第６実施形態を、各メモリセルトランジスタが３ビットのデータを保持可能な場合に適用したものである。つまり、書き込み方式として、第２書き込み方式を採用する場合である。以下では、第４乃至第６実施形態と異なる点についてのみ説明する。また、メモリセルトランジスタＭＴの閾値分布とノーマルリードについては、第７実施形態で説明した通りである。
８．１ lowerページに対する第１補正リードについて
まず、lowerページに対する第１補正リード（ステップＳ１４）について説明する。第１補正リードでは、第７実施形態で説明した図４６のグルーピングが適用される。よって、先読み動作時には、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に対して読み出し動作ＦＲが実行される。これにより、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）における“Ｆ”レベル以上のメモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）が特定される。
次に、本読み出しにつき、図５８を用いて説明する。図５８は、本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図５８では、参考までにノーマルリード時に使用される電圧ＶＡ１及びＶＥ１を一点鎖線で示してある。
まず読み出し動作ＡＲについて説明する。図示するように読み出し動作ＡＲでは、選択ワード線ＷＬｉに印加される電圧は３段階にステップアップされる。読み出し動作ＡＲは、第７実施形態で説明した図５０の読み出し動作ＡＲ１〜ＡＲ３と同様である。
読み出し動作ＥＲでは、読み出し電圧はシフトされない。これは、先に説明したように、第２書き込み方式によれば、“Ｅｒ”より高い閾値レベルを有するメモリセルトランジスタＭＴに対する第２セル間干渉効果は無視出来るからである。つまり、第１補正リードは、読み出し動作ＡＲに対してのみ実行すれば十分である。
８．２ lowerページに対する第２補正リードについて
次に、lowerページに対する第２補正リード（ステップＳ１８、Ｓ２２、Ｓ２６、リトライリード）について説明する。第２補正リードでは、第７実施形態で説明した図４６及び図４８のグルーピングが適用される。よって、先読み動作時には、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に対して読み出し動作ＡＲ及びＦＲが実行される。これにより、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）における“Ｅｒ”レベルのメモリセルトランジスタＭＴ、及び“Ｆ”レベル以上のメモリセルトランジスタＭＴが特定される。
図５９は、lowerページに対する第２補正リードの本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図５９では、参考までにノーマルリード時に使用される電圧ＶＡ１並びにＶＥ１及びＶＥ２を一点鎖線で示してある。
まず読み出し動作ＡＲについて説明する。本例では、“Ｅｒ”レベルに対する第２セル間干渉効果を無視している。従って、読み出し動作ＡＲは、図５８を用いて説明した第１補正リードと同様である。
次に読み出し動作ＥＲについて説明する。図示するように、ノーマルリードにおける読み出し電圧ＶＥ１が３段階にステップダウンされる。そして３段階の電圧においてデータがそれぞれストローブされる。以下では、読み出し動作ＥＲにおいて３段階の電圧が印加される動作を、それぞれ読み出し動作ＥＲ１−１〜ＥＲ１−３と呼ぶ。本例における読み出し動作ＥＲ１−１〜ＥＲ１−３は、第７実施形態で説明した図５２における読み出し動作ＥＲ１−１〜ＥＲ１−３と同様である。つまり、読み出し動作ＥＲ１−１では、図４８で説明したグループＳｒｅｌ１がデータストローブ対象とされ、読み出し動作ＥＲ１−２ではグループＳｒｅｌ２がデータストローブ対象とされ、読み出し動作ＥＲ１−３ではグループＳｒｅｌ３がデータストローブ対象とされる。
そして、第２セル間干渉効果は、閾値電圧を下げる方向に影響する。従って、読み出し動作ＥＲの電圧はステップダウンされる。図５９の例であると、ＶＥ４＜ＶＥ３＜ＶＥ１である。また、時間経過と共に読み出し電圧が低下する度合いは、ＶＥ４が最も大きく、ＶＥ１が最も小さい。
８．３ upperページに対する第２補正リードについて
次に、upperページに対する第２補正リード（ステップＳ１８、Ｓ２２、Ｓ２６、リトライリード）について説明する。
upperページ読み出しは読み出し動作ＡＲを含まないため、第２書き込み方式を用いた場合には第１補正リードは不要である。また第２補正リードでは、図５４で説明したグルーピングが採用される。よって先読み動作時には、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に対して読み出し動作ＡＲが実行される。これにより、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）における“Ｅｒ”レベルのメモリセルトランジスタＭＴが特定される。
図６０は、upperページに対する第２補正リードの本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図６０では、参考までにノーマルリード時に使用される電圧ＶＣ１及びＶＧ１を一点鎖線で示してある。
まず読み出し動作ＣＲについて説明する。本例では、“Ｅｒ”〜“Ｂ”レベルに対する第２セル間干渉効果を無視している。従って、読み出し動作ＡＲはノーマルリードと同様である。
次に読み出し動作ＧＲについて説明する。図示するように、ノーマルリードにおける読み出し電圧ＶＧ１が３段階にステップアップされる。そして３段階の電圧においてデータがそれぞれストローブされる。以下では、読み出し動作ＥＲにおいてステップアップされる３段階の電圧が印加される動作を、それぞれ読み出し動作ＧＲ１−１〜ＧＲ１−３と呼ぶ。本例における読み出し動作ＧＲ１−１〜ＧＲ１−３は、第７実施形態で説明した図５９における読み出し動作ＧＲ１−１〜ＧＲ１−３と同様である。つまり、読み出し動作ＧＲ１−１では、図５４で説明したグループＳｒｇｌ１がデータストローブ対象とされ、読み出し動作ＧＲ１−２ではグループＳｒｇｌ２がデータストローブ対象とされ、読み出し動作ＧＲ１−３ではグループＳｒｇｌ３がデータストローブ対象とされる。
そして、第２セル間干渉効果は、閾値電圧を下げる方向に影響する。従って、読み出し動作ＧＲの電圧はステップダウンされる。図６０の例であると、ＶＧ４＜ＶＧ３＜ＶＥ１である。また、時間経過と共に読み出し電圧が低下する度合いは、ＶＧ４が最も大きく、ＶＧ１が最も小さい。
８．４ 本実施形態に係る効果
以上のように、第４乃至第６実施形態は、メモリセルトランジスタが３ビットデータを保持する場合にも適用出来る。
９．第９実施形態
次に、第９実施形態に係るメモリシステムについて説明する。本実施形態は、上記第４乃至第６実施形態を、各メモリセルトランジスタが４ビットのデータを保持可能な場合に適用したものである。つまり、書き込み方式として、第２書き込み方式を採用する場合である。以下では、第４乃至第６実施形態と異なる点についてのみ説明する。
９．１ 閾値分布について
図６１は、各メモリセルトランジスタＭＴの取り得るデータ、閾値分布、及び読み出し時に用いる電圧について示したダイアグラムである。
前述のように、メモリセルトランジスタＭＴは閾値電圧に応じて４ビットのデータを保持出来る。この４ビットで表現されるデータを、閾値電圧の低いものから順に、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、…“Ｎ”、及び“Ｏ”レベルと呼ぶ。
“Ｅｒ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ未満であり、データの消去状態に相当する。“Ａ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり且つＶＢ（＞ＶＡ）未満である。“Ｂ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり且つＶＣ（＞ＶＢ）未満である。“Ｃ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり且つＶＤ（＞ＶＣ）未満である。“Ｄ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＤ以上であり且つＶＥ（＞ＶＤ）未満である。“Ｅ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＥ以上であり且つＶＦ（＞ＶＥ）未満である。“Ｆ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＦ以上であり且つＶＧ（＞ＶＦ）未満である。“Ｇ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＧ以上であり且つＶＨ（＞ＶＧ）未満である。“Ｈ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＨ以上であり且つＶＩ（＞ＶＨ）未満である。“Ｉ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＩ以上であり且つＶＪ（＞ＶＩ）未満である。“Ｊ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＪ以上であり且つＶＫ（＞ＶＪ）未満である。“Ｋ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＫ以上であり且つＶＬ（＞ＶＫ）未満である。“Ｌ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＬ以上であり且つＶＭ（＞ＶＬ）未満である。“Ｍ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＭ以上であり且つＶＮ（＞ＶＭ）未満である。“Ｎ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＮ以上であり且つＶＯ（＞ＶＮ）未満である。“Ｏ”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＯ以上であり且つＶＲＥＡＤ未満である。そして、４ビットデータのうちで“Ｏ”データが、閾値電圧の最も高いデータに相当する。
また上記閾値分布は、Lowerビット、Middleビット、Upperビット、及びTopビットからなる４ビット（４ページ）データを書き込むことで実現される。すなわち、上記各データと、Lowerビット、Middleビット、Upperビット、及びTopビットとの関係は、次の通りである。
“Ｅｒ”データ：“１１１１”（“Top/Upper/Middle/Lower”の順で表記）
“Ａ”データ：“１１１０”
“Ｂ”データ：“１０１０”
“Ｃ”データ：“１０００”
“Ｄ”データ：“１００１”
“Ｅ”データ：“０００１”
“Ｆ”データ：“００００”
“Ｇ”データ：“００１０”
“Ｈ”データ：“０１１０”
“Ｉ”データ：“０１００”
“Ｊ”データ：“１１００”
“Ｋ”データ：“１１０１”
“Ｌ”データ：“０１０１”
“Ｍ”データ：“０１１１”
“Ｎ”データ：“００１１”
“Ｏ”データ：“１０１１”
第７実施形態の図４４で説明したように、４ビットデータを保持する場合であっても、閾値分布において隣り合う２つの状態に対応するデータ間では、４ビットのうちの１ビットのみが変化する。
従って、Lowerページ読み出しは、“Ｅｒ”データと“Ａ”データとを区別する電圧ＶＡ、“Ｃ”データと“Ｄ”データとを区別する電圧ＶＤ、“Ｅ”データと“Ｆ”データとを区別する電圧ＶＦ、及び“Ｊ”データと“Ｋ”データとを区別する電圧ＶＫを読み出しレベルとして用いれば良い。電圧ＶＡ、ＶＤ、ＶＦ、及びＶＫを用いた読み出し動作を、それぞれ読み出し動作ＡＲ、ＤＲ、ＦＲ、及びＡＲと呼ぶ。
以下同様であり、Middleページは読み出し動作ＣＲ、ＧＲ、ＩＲ、及びＭＲによって読み出される。またUpperページは、読み出し動作ＢＲ、ＨＲ、及びＮＲによって読み出される。そしてTopページは、読み出し動作ＥＲ、ＪＲ、ＬＲ、及びＯＲによって読み出される。
以下では、最低閾値電圧である“Ｅｒ”レベルを特定する読み出し動作ＡＲを含むLowerページ読み出しと、最高閾値電圧である“Ｏ”レベルを特定する読み出し動作ＯＲを含むTopページ読み出しとについて説明する。
９．２ ノーマルリードについて
まず、本実施形態に係るノーマルリード（ステップＳ１１）につき、lowerページ読み出し及びtopページ読み出しを例に、図６２を用いて説明する。図６２は、ワード線ＷＬｉ、ＷＬ（ｉ−１）、及びＷＬ（ｉ＋１）、並びに信号ＳＴＢのタイミングチャートである。
図示するように、lowerページ読み出し時には、選択ワード線ＷＬｉの電圧はステップアップされ、読み出し動作ＡＲでは電圧ＶＡ１が与えられ、読み出し動作ＤＲでは電圧ＶＤ１が与えられ、読み出し動作ＦＲでは電圧ＶＦ１が与えられ、読み出し動作ＫＲでは電圧ＶＫ１が与えられる。電圧ＶＡ１、ＶＤ１、ＶＦ１、及びＶＫ１は、読み出し動作ＡＲ、ＤＲ、ＦＲ、及びＫＲにおける読み出し電圧のデフォルト値である。非選択ワード線には、電圧ＶＲＥＡＤが印加される。
またupperページ読み出し時には、選択ワード線ＷＬｉの電圧はステップアップされ、読み出し動作ＥＲでは電圧ＶＥ１が与えられ、読み出し動作ＪＲでは電圧ＶＪ１が与えられ、読み出し動作ＬＲでは電圧ＶＬ１が与えられ、読み出し動作ＯＲでは電圧ＶＯ１が与えられる。電圧ＶＥ１、ＶＪ１、ＶＬ１、及びＶＯ１は、読み出し動作ＥＲ、ＪＲ、ＬＲ、及びＯＲにおける読み出し電圧のデフォルト値である。非選択ワード線には、電圧ＶＲＥＡＤが印加される。
９．３ lowerページに対する第１補正リードについて
次に、lowerページに対する第１補正リード（ステップＳ１４）について説明する。先読み動作時には、図６３に示すように、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）に対して読み出し動作ＪＲが実行される。これにより、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）における“Ｊ”レベル以上のメモリセルトランジスタＭＴが特定される。
次に、本読み出しにつき、図６４を用いて説明する。図６４は、本読み出し時において選択ワード線ＷＬｉに印加される電圧と、信号ＳＴＢのタイミングチャートである。図６４では、参考までにノーマルリード時に使用される電圧ＶＡ１を一点鎖線で示してある。
まず読み出し動作ＡＲについて説明する。図示するように読み出し動作ＡＲでは、選択ワード線ＷＬｉに印加される電圧は３段階にステップアップされる。３段階の電圧においてそれぞれデータがストローブされ、それぞれを読み出し動作ＡＲ１〜ＡＲ３と呼ぶ。
最初に実行される読み出し動作ＡＲ１では、選択ワード線ＷＬｉに電圧ＶＡＦ１が印加される。読み出し動作ＡＲ１では、例えばワード線ＷＬ（ｉ−１）とＷＬ（ｉ＋１）の両方が、“Ｊ”レベル未満、すなわち“Ｅｒ”〜“Ｉ”レベルである組み合わせがデータストローブ対象とされる。
次に実行される読み出し動作ＡＲ２では、選択ワード線ＷＬｉに電圧ＶＡＦ２が印加される。読み出し動作ＡＲ２では、例えばワード線ＷＬ（ｉ−１）とＷＬ（ｉ＋１）のいずれか一方が“Ｊ”レベル以上、すなわち“Ｊ”〜“Ｏ”レベルであり、他方が“Ｊ”レベル未満、すなわち“Ｅｒ”〜“Ｉ”レベルである組み合わせがデータストローブ対象とされる。
次に実行される読み出し動作ＡＲ３では、選択ワード線ＷＬｉに電圧ＶＡＦ３が印加される。読み出し動作ＡＲ３では、例えばワード線ＷＬ（ｉ−１）とＷＬ（ｉ＋１）の両方が“Ｊ”レベル以上である組み合わせがデータストローブ対象とされる。
そして図６４の例ではＶＡＦ１＜ＶＡＦ２＜ＶＡＦ３であり、ＶＡＦ１＝ＶＡ１である。
読み出し動作ＤＲ、ＦＲ、及びＫＲについては、第１補正リードは行われない。この理由は、第２書き込み方式によりデータが書き込まれているからである。
９．４ lowerページに対する第２補正リードについて
次に、lowerページに対する第２補正リード（ステップＳ１８、Ｓ２２、Ｓ２６、リトライリード）について説明する。メモリセルトランジスタＭＴが４ビットデータを保持する場合であっても、第２補正リードで使用される読み出し電圧に関する情報はシフトテーブルに保持される。つまり、図５のシフトテーブルにおいて、読み出し動作ＤＲ〜ＯＲにおける第２補正リード時の情報が追加されている。
第２補正リードの先読み時には、図６５に示すように、読み出し動作ＡＲ及びＪＲが実行される。これにより、ワード線ＷＬ（ｉ−１）とＷＬ（ｉ＋１）につき、“Ｅｒ”レベルのメモリセルトランジスタと、“Ｊ”レベル以上のメモリセルトランジスタとが特定される。
次に本読み出しが行われる。ここで、本例における第２セル間干渉効果の補正方法につき、図６６及び図６７を用いて説明する。
図６６では、読み出し動作ＡＲ、ＤＲ、ＦＲ、及びＫＲがそれぞれ３ステップに分割される。すなわち、読み出し動作ＡＲはＡＲ１〜ＡＲ３を含み、読み出し動作ＤＲはＤＲ１〜ＤＲ３を含み、読み出し動作ＡＲはＦＲ１〜ＦＲ３を含み、読み出し動作ＫＲはＫＲ１〜ＫＲ３を含む。読み出し動作ＡＲ１、ＤＲ１、ＦＲ１、及びＫＲ１では、例えばワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｅｒ”レベルである組み合わせがデータストローブ対象とされる。また読み出し動作ＡＲ２、ＤＲ２、ＦＲ２、及びＫＲ２では、例えばワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ａ”〜“Ｉ”レベルのいずれかである組み合わせがデータストローブ対象とされる。そして読み出し動作ＡＲ３、ＤＲ３、ＦＲ３、及びＫＲ３では、例えばワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｊ”レベル以上である組み合わせがデータストローブ対象とされる。つまり図６６は、読み出し動作ＡＲ、ＤＲ、ＦＲ、及びＫＲの全てにおいても第２セル間干渉効果を考慮したものである。
これに対して図６７では、読み出し動作ＡＲ及びＤＲにおける第２セル間干渉効果を無視したものである。従って、読み出し動作ＡＲ及びＤＲでは、選択ワード線ＷＬｉにはデフォルトの電圧ＶＡ１及びＶＤ１がそれぞれ印加されるのみである。
以上の考え方の下、２つの本読み出し方法につき、図６８及び図６９を用いて説明する。まず図６８の場合について説明する。
図６８は、読み出し動作ＡＲにおいて第２セル間干渉効果を無視し、読み出し動作ＤＲ、ＦＲ、及びＫＲにおいて第２セル間干渉効果を考慮したものである。従って、読み出し動作ＡＲは図６４で説明した第１補正リードにおける読み出し動作ＡＲと同じであり、読み出し動作ＤＲ、ＦＲ、及びＫＲは図６６で説明した読み出し動作ＤＲ、ＦＲ、及びＫＲと同様である。
そして、例えばＶＡＦ１＜ＶＡＦ２＜ＶＡＦ３＜ＶＤＲ１＜ＶＤＲ２＜ＶＤＲ３＜ＶＦＲ１＜ＶＦＲ２＜ＶＦＲ３＜ＶＫＲ１＜ＶＫＲ２＜ＶＫＲ３である。更に、例えばＶＡＦ１＝ＶＡ１であり、ＶＤＲ３＝ＶＤ１であり、ＶＦＲ３＝ＶＦ１であり、ＶＫＲ３＝ＶＫ１である。そして、例えば下記の関係がある。
・（ＶＫ１−ＶＫＲ３）≧（ＶＦ１−ＶＦＲ３）≧（ＶＤ１−ＶＤＲ３）
・（ＶＫ１−ＶＫＲ２）＞（ＶＦ１−ＶＦＲ２）＞（ＶＤ１−ＶＤＲ２）
・（ＶＫ１−ＶＫＲ１）＞（ＶＦ１−ＶＦＲ１）＞（ＶＤ１−ＶＤＲ１）。
また、時間経過に伴う低下度合いも、下記の関係がある。
・（ＶＫ１−ＶＫＲ１）＞（ＶＫ１−ＶＫＲ２）＞（ＶＫ１−ＶＫＲ３）
・（ＶＦ１−ＶＦＲ１）＞（ＶＦ１−ＶＦＲ２）＞（ＶＦ１−ＶＦＲ３）
・（ＶＤ１−ＶＤＲ１）＞（ＶＤ１−ＶＤＲ２）＞（ＶＤ１−ＶＤＲ３）
・（ＶＫ１−ＶＫＲ１）＞（ＶＦ１−ＶＦＲ１）＞（ＶＤ１−ＶＤＲ１）
・（ＶＫ１−ＶＫＲ２）＞（ＶＦ１−ＶＦＲ２）＞（ＶＤ１−ＶＤＲ２）
・（ＶＫ１−ＶＫＲ３）＞（ＶＦ１−ＶＦＲ３）＞（ＶＤ１−ＶＤＲ３）
すなわち、電圧ＶＫＲ１が、時間経過と共に大きく低下されるのに対し、電圧ＶＤＲ３はほとんど変化しない。
他方で図６９は、読み出し動作ＡＲだけでなくＤＲにおいても第２セル間干渉効果を無視したものである。その結果、読み出し動作ＡＲは図６４で説明した第１補正リードにおける読み出し動作ＡＲと同じであり、読み出し動作ＤＲはノーマルリードの読み出し動作ＤＲと同じであり、読み出し動作ＦＲ及びＫＲは図６６で説明した読み出し動作ＦＲ及びＫＲと同様である。
９．５ topページに対する第２補正リードについて
次にtopページに対する第２補正リード（ステップＳ１８、Ｓ２２、Ｓ２６、リトライリード）について説明する。topページについては、読み出し動作ＡＲを含まないため、第１補正リード（ステップＳ１４）を省略する。以下、topページに対する第２補正リードとして、３つの例について説明する。
＜第１の例＞
まず第１の例につき図７０を用いて説明する。図７０は、第２補正リードの本読み出しを示している。先読み時には、例えば読み出し動作ＪＲが実行され、ワード線ＷＬ（ｉ−１）とＷＬ（ｉ＋１）につき、“Ｊ”レベル以上のメモリセルトランジスタが特定される。
本読み出しでは、図７０に示すように、読み出し動作ＥＲ、ＪＲ、ＬＲ、及びＯＲがそれぞれ３ステップに分割される。すなわち、読み出し動作ＥＲはＥＲ１〜ＥＲ３を含み、読み出し動作ＪＲはＪＲ１〜ＪＲ３を含み、読み出し動作ＬＲはＬＲ１〜ＬＲ３を含み、読み出し動作ＯＲはＯＲ１〜ＯＲ３を含む。読み出し動作ＥＲ１、ＪＲ１、ＬＲ１、及びＯＲ１では、例えばワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｊ”レベル未満である組み合わせがデータストローブ対象とされる。また読み出し動作ＥＲ２、ＪＲ２、ＬＲ２、及びＯＲ２では、例えばワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方が“Ｊ”レベル以上であり、他方が“Ｊ”レベル未満である組み合わせがデータストローブ対象とされる。そして読み出し動作ＥＲ３、ＪＲ３、ＬＲ３、及びＯＲ３では、例えばワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｊ”レベル以上である組み合わせがデータストローブ対象とされる。つまり図６６は、読み出し動作ＡＲ、ＤＲ、ＦＲ、及びＫＲの全てにおいても第２セル間干渉効果を考慮したものである。
そして、例えばＶＥＲ１＜ＶＥＲ２＜ＶＥＲ３＜ＶＪＲ１＜ＶＪＲ２＜ＶＪＲ３＜ＶＬＲ１＜ＶＬＲ２＜ＶＬＲ３＜ＶＯＲ１＜ＶＯＲ２＜ＶＯＲ３である。更に、例えばＶＥＲ３＝ＶＥ１であり、ＶＪＲ３＝ＶＪ１であり、ＶＬＲ３＝ＶＬ１であり、ＶＯＲ３＝ＶＯ１である。そして、例えば下記の関係がある。
・（ＶＯ１−ＶＯＲ３）≧（ＶＬ１−ＶＬＲ３）≧（ＶＪ１−ＶＪＲ３）≧（ＶＥ１−ＶＥＲ３）
・（ＶＯ１−ＶＯＲ２）＞（ＶＬ１−ＶＬＲ２）＞（ＶＪ１−ＶＪＲ２）＞（ＶＥ１−ＶＥＲ２）
・（ＶＯ１−ＶＯＲ１）＞（ＶＬ１−ＶＬＲ１）＞（ＶＪ１−ＶＪＲ１）＞（ＶＥ１−ＶＥＲ１）。
時間経過に対する電圧の低下率も、lowerページの例と同様である。
＜第２の例＞
次に第２の例につき図７１を用いて説明する。図７１は、第２補正リードの本読み出しを示している。第２の例は、上記第１の例において、読み出し動作ＥＲ及びＪＲにおける第２セル間干渉効果を無視したものである。
従って、図７１に示すように、読み出し動作ＥＲ及びＪＲはノーマルリードの読み出し動作ＥＲ及びＪＲとそれぞれ同じであり、読み出し動作ＬＲ及びＯＲは、第１の例で説明した図７０の読み出し動作ＬＲ及びＯＲとそれぞれ同じである。
＜第３の例＞
次に第３の例につき、図７２及び図７３を用いて説明する。図７２は先読み出しを示し、図７３は本読み出しを示している。
図７２に示すように、先読み動作では、例えば読み出し動作ＥＲ及びＬＲが行われる。これにより、ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）につき、“Ｄ”レベル未満のメモリセルトランジスタＭＴと、“Ｌ”レベル以上のメモリセルトランジスタＭＴとが特定される。
次に本読み出しが行われる。図示するように、読み出し動作ＥＲは、ＥＲ１及びＥＲ２の２ステップに分割され、読み出し動作ＪＲは、ＪＲ１及びＪＲ２の２ステップに分割され、読み出し動作ＬＲは、ＬＲ１、ＬＲ２、及びＬＲ３の３ステップに分割され、読み出し動作ＯＲは、ＯＲ１、ＯＲ２、ＯＲ３、ＯＲ４、及びＯＲ５の５ステップに分割される。そして、各読み出し動作における読み出し電圧とデータストローブ対象は次の通りである。すなわち、
・ＥＲ１：ＶＥＲ１。ストローブ対象は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｄ”未満の組み合わせ
・ＥＲ２：ＶＥＲ２。ストローブ対象は、ＥＲ１で対象外とされた組み合わせ
・ＪＲ１：ＶＪＲ１。ストローブ対象は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｄ”未満の組み合わせ
・ＪＲ２：ＶＪＲ２。ストローブ対象は、ＪＲ１で対象外とされた組み合わせ
・ＬＲ１：ＶＬＲ１。ストローブ対象は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｄ”未満の組み合わせ
・ＬＲ２：ＶＬＲ２。ストローブ対象は、ＬＲ１及びＬＲ２で対象外とされた組み合わせ
・ＬＲ３：ＶＬＲ３。ストローブ対象は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｌ”以上の組み合わせ
・ＯＲ１：ＶＯＲ１。ストローブ対象は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｄ”未満の組み合わせ
・ＯＲ２：ＶＯＲ２。ストローブ対象は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方が“Ｄ”未満であり、他方が“Ｅ”〜“Ｋ”レベルのいずれかである組み合わせ
・ＯＲ３：ＶＯＲ３。ストローブ対象は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｅ”〜“Ｋ”レベルのいずれかである組み合わせ
・ＯＲ４：ＶＯＲ４。ストローブ対象は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）のいずれか一方が“Ｌ”以上であり、他方が“Ｅ”〜“Ｋ”レベルのいずれかである組み合わせ
・ＯＲ５：ＶＯＲ５。ストローブ対象は、ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の両方が“Ｌ”以上の組み合わせ
そして、例えばＶＥＲ１＜ＶＥＲ２＜ＶＪＲ１＜ＶＪＲ２＜ＶＬＲ１＜ＶＬＲ２＜ＶＬＲ３＜ＶＯＲ１＜ＶＯＲ２＜ＶＯＲ３＜ＶＯＲ４＜ＶＯＲ５である。更に、例えばＶＥＲ２＝ＶＥ１であり、ＶＪＲ２＝ＶＪ１であり、ＶＬＲ３＝ＶＬ１であり、ＶＯＲ５＝ＶＯ１である。そして、例えば下記の関係がある。
・（ＶＯ１−ＶＯＲ１）＞（ＶＬ１−ＶＬＲ１）＞（ＶＪ１−ＶＪＲ１）＞（ＶＥ１−ＶＥＲ１）
・（ＶＯ１−ＶＯＲ２）＞（ＶＬ１−ＶＬＲ２）＞（ＶＪ１−ＶＪＲ２）＞（ＶＥ１−ＶＥＲ２）
・（ＶＯ１−ＶＯＲ３）＞（ＶＬ１−ＶＬＲ３）
・（ＶＯ１−ＶＯＲ４）＞（ＶＯ１−ＶＯＲ５）≧（ＶＬ１−ＶＬＲ３）≧（ＶＪ１−ＶＪＲ２）＞（ＶＥ１−ＶＥＲ２）。
時間経過に対する電圧の低下率も、lowerページの例と同様である。
９．６ 本実施形態に係る効果
上記のように、第４乃至第６実施形態は、メモリセルトランジスタが４ビットデータを保持する場合についても適用出来る。
特に、４ビットのような多ビットデータを保持するメモリセルトランジスタの閾値電圧は、２ビットデータを保持するような場合に比べて、かなり高い値となる。従って、第２セル間干渉効果の程度も大きく、また保持するデータによって第２セル間干渉効果程度の差も大きくなる。そのような場合には、上記第３の例で説明したように、保持データに応じて読み出し電圧のステップ数を変えることで、読み出し精度を飛躍的に向上出来る。
なお、本実施形態では第２書き込み方式が適用される場合について説明したが、第１書き込み方式が適用されても良い。
１０．第１０実施形態
次に、第１０実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１乃至第９実施形態において、第２補正リードで使用する読み出し電圧、または読み出し電圧のシフト値の設定方法に関するものである。
１０．１ ノーマルリードについて
まず、ノーマルリードについて説明する。ノーマルリード実行時、すなわち図７におけるステップＳ１１では、コントローラ２００は下記のコマンドシーケンスをＮＡＮＤ型フラッシュメモリ１００へ送信する。
＜第１読み出しコマンド＞＜アドレス＞＜第２読み出しコマンド＞
第１読み出しコマンドは、これからアドレスを入力する旨をＮＡＮＤ型フラッシュメモリ１００に宣言するコマンドである。アドレスは、例えば５サイクルでＮＡＮＤ型フラッシュメモリ１００へ送信され、５サイクルのうちの最初の２サイクルがカラムアドレスを指定し、残りの３サイクルがロウアドレスを指定する。第２読み出しコマンドは、ＮＡＮＤ型フラッシュメモリ１００に対して、メモリセルアレイ１００からのデータの読み出しを開始させるためのコマンドである。
１０．２ 第１補正リードについて
次に、第１補正リードについて説明する。第１補正リード実行時、すなわち図７におけるステップＳ１３では、コントローラ２００は下記のコマンドシーケンスをＮＡＮＤ型フラッシュメモリ１００へ送信する。
＜第１補正リードコマンド＞＜第１読み出しコマンド＞＜アドレス＞＜第２読み出しコマンド＞
第１補正リードコマンドは、これから第１補正リードを実行する旨をＮＡＮＤ型フラッシュメモリ１００に宣言するコマンドである。以降は、ノーマルリード時と同様である。第１補正リード時に使用される読み出し電圧のシフト値は、ＮＡＮＤ型フラッシュメモリ１００のいずれかのレジスタに保持されており、シーケンサ１７０がこのレジスタからシフト値を読み出すことによって、読み出し電圧を指定出来る。またシフト値は、例えばメモリセルアレイ１１０内のいずれかのブロックＢＬＫに記憶されており、例えばＮＡＮＤ型フラッシュメモリ１００への電源投入時に、ブロックＢＬＫからレジスタへ読み出される。従って、第１補正リードに関しては、コントローラ２００がシフト値を指定する必要は無い。
１０．３ 第２補正リードについて
次に第２補正リードについて説明する。第２補正リード実行時、まず図７のステップＳ１６、Ｓ２０、及びＳ２４においてシフトテーブルがＮＡＮＤ型フラッシュメモリ１００からコントローラ２００に読み出される。そしてステップＳ１７、Ｓ２１、及びＳ２５において、コントローラ２００は例えばSet featureコマンドを用いて読み出し電圧のシフト値をＮＡＮＤ型フラッシュメモリ１００へ通知する。Set featureコマンドは、ＮＡＮＤ型フラッシュメモリ１００における電圧やタイミング等、種々の設定を変更可能なコマンドである。本方法につき、３つの例を用いて説明する。
＜第１の例＞
まず第１の例について説明する。図７４は、第１の例に係るコマンドシーケンスである。図示するように、コントローラ２００は下記のコマンドシーケンスをＮＡＮＤ型フラッシュメモリ１００へ送信する。
＜Ｄ５ｈ＞＜ＸＸ＞＜ＹＹｈ＞＜Ｄ０＞＜Ｄ１＞＜Ｄ２＞＜Ｄ３＞
“Ｄ５ｈ”は、設定変更の旨をＮＡＮＤ型フラッシュメモリ１００に宣言するコマンドである。“ＸＸ”は論理ユニット番号である。論理ユニット番号は、例えばコマンド独立して実行可能であり、そしてステータスを独立して報告可能な最小ユニットである。つまり、異なる論理ユニット番号は、任意のコマンドシーケンスによって並列に動作可能である。言い換えれば、論理ユニット番号は、センスアンプ１４０内に含まれるデータレジスタを共通にする複数のブロックＢＬＫの集合と言うことも出来る。更に言い換えれば、メモリシステム１が複数のメモリチップを含む場合に、いずれかのメモリチップを指定するためのアドレス、と言うことも出来る。“ＹＹｈ”は、変更対象となる設定値を指定するアドレスである。本例では、いずれかの読み出し動作における読み出し電圧が指定される。“Ｄ０”〜“Ｄ３”は、読み出し電圧の値、または読み出し電圧のシフト値を示すデータである。
例えば図６８に示す第２補正リードを実行する場合、図７４に示すコマンドシーケンスが４回繰り返される。
最初のコマンドシーケンスでは、“ＸＸ”により読み出し動作ＡＲの読み出し電圧が指定される。そして、“Ｄ０”〜“Ｄ２”により、読み出し電圧としてＶＡＦ１〜ＶＡＦ３が指定される。この場合、“Ｄ３”のデータは無視される。
２回目のコマンドシーケンスでは、“ＸＸ”により読み出し動作ＤＲの読み出し電圧が指定される。そして、“Ｄ０”〜“Ｄ２”により、読み出し電圧としてＶＤＲ１〜ＶＤＲ３が指定される。この場合も、“Ｄ３”のデータは無視される。
３回目のコマンドシーケンスでは、“ＸＸ”により読み出し動作ＦＲの読み出し電圧が指定される。そして、“Ｄ０”〜“Ｄ２”により、読み出し電圧としてＶＦＲ１〜ＶＦＲ３が指定される。この場合も、“Ｄ３”のデータは無視される。
そして４回目のコマンドシーケンスでは、“ＸＸ”により読み出し動作ＫＲの読み出し電圧が指定される。そして、“Ｄ０”〜“Ｄ２”により、読み出し電圧としてＶＫＲ１〜ＶＫＲ３が指定される。この場合も、“Ｄ３”のデータは無視される。
その後、コントローラ２００はノーマルリードと同様のコマンドシーケンスをＮＡＮＤ型フラッシュメモリ１００へ発行する。これに応答して、ＮＡＮＤ型フラッシュメモリは、図７４のコマンドシーケンスで指定された電圧を用いて第２補正リードを実行する。
＜第２の例＞
次に第２の例について説明する。第２の例に係るコマンドシーケンスは図７４と同様である。第２の例が第１の例と異なる点は、“ＹＹｈ”では読み出し動作は指定されず、“Ｄ３”にも読み出し電圧の値が設定される点である。
例えば図６８に示す第２補正リードを実行する場合、図７４に示すコマンドシーケンスが３回繰り返される。いずれのコマンドシーケンスにおいても、“ＹＹｈ”で指定されるのは読み出し電圧ということだけであり、いずれの読み出し動作が対象であるかは指定されない。
そして最初のコマンドシーケンスでは、“Ｄ０”〜“Ｄ２”により読み出し動作ＡＲ１〜ＡＲ３の読み出し電圧ＶＡＦ１〜ＶＡＦ３が指定され、“Ｄ３”により読み出し動作ＤＲ１の読み出し電圧ＶＤＲ１が指定される。
２回目のコマンドシーケンスでは、“Ｄ０”及び“Ｄ１”により読み出し動作ＤＲ２及びＤＲ３の読み出し電圧ＶＤＲ２及びＶＤＲ３が指定され、“Ｄ２”及び“Ｄ３”により読み出し動作ＦＲ１及びＦＲ２の読み出し電圧ＶＦＲ１及びＶＦＲ２が指定される。
３回目のコマンドシーケンスでは、“Ｄ０”により読み出し動作ＦＲ３の読み出し電圧ＶＦＲ３が指定され、“Ｄ１”〜“Ｄ３”により読み出し動作ＫＲ１〜ＫＲ３の読み出し電圧ＶＫＲ１〜ＶＫＲ３が指定される。
その後、コントローラ２００はノーマルリードと同様のコマンドシーケンスをＮＡＮＤ型フラッシュメモリ１００へ発行する。
＜第３の例＞
次に第３の例について説明する。図７５は、第３の例に係るコマンドシーケンスである。図示するように、コントローラ２００は下記のコマンドシーケンスをＮＡＮＤ型フラッシュメモリ１００へ送信する。
＜ＥＦｈ＞＜ＹＹｈ＞＜Ｄ０＞＜Ｄ１＞＜Ｄ２＞＜Ｄ３＞
“ＥＦｈ”は、Ｄ５ｈと同様に設定変更の旨をＮＡＮＤ型フラッシュメモリ１００に宣言するコマンドである。本例が第１及び第２の例と異なる点は、論理ユニット番号を指定しない点である。その他は第１及び第２の例で説明した通りである。
１１．変形例等
以上のように、上記実施形態に係るメモリシステムは、メモリセルからページ単位でデータを読み出し可能な半導体メモリと、半導体メモリを制御するコントローラとを具備する。半導体メモリは、第１読み出し動作(normal read)と、第１読み出し動作に失敗した際に行われる第２読み出し動作(1回目の第2補正read)と、第２読み出し動作に失敗した際に行われる第３読み出し動作(2回目の第2補正read)とを含む。第１読み出し動作(normal read)において、選択ワード線には第１電圧(VC1 in 図12)が印加される。第２読み出し動作(1回目の第2補正read in 図12)において、選択ワード線には第１電圧と異なる第２電圧(VCee in 図12)及び第３電圧(VCea in 図12)が順次印加される。第３読み出し動作(2回目の第2補正read in 図12)において、選択ワード線には第１乃至第３電圧と異なる第４電圧(VCee in 図12)及び第５電圧(VCea in 図12)が順次印加される。そして、第２電圧と第４電圧との差の絶対値(ΔVC1の変化量 in 図12)は、第３電圧と第５電圧との差の絶対値(ΔVC2の変化量 in 図12)と異なる。
換言すれば、上記実施形態に係る半導体メモリは、第１読み出し動作(normal read)と、第１読み出し動作に失敗した際に行われる第２読み出し動作(1回目の第2補正read)と、第２読み出し動作に失敗した際に行われる第３読み出し動作(2回目の第2補正read)とを含む。第１読み出し動作(normal read)において、選択ワード線には第１電圧(VC1 in 図12)が印加される。第２読み出し動作(1回目の第2補正read in 図12)において、選択ワード線には第１電圧と異なる第２電圧(VCee in 図12)及び第３電圧(VCea in 図12)が順次印加される。第３読み出し動作(2回目の第2補正read in 図12)において、選択ワード線には第１乃至第３電圧と異なる第４電圧(VCee in 図12)及び第５電圧(VCea in 図12)が順次印加される。そして、第２電圧(1回目の第2補正readのVCee-VCeb in図12)は第１電圧(VC1 in 図12)より小さい。更に、第４電圧(2回目の第2補正readのVCee-VCeb in図12)は第２電圧(1回目の第2補正readのVCee-VCeb in図12)より小さい。更に第５電圧(2回目の第2補正readのVCec in図12)は第３電圧(1回目の第2補正readのVCec in図12)より小さい。
本構成により、データの読み出し精度を向上し、メモリシステムの動作信頼性を向上出来る。なお、上記で説明した実施形態は一例に過ぎず、種々の変形が可能である。
例えば、上記第２実施形態で説明した図１７では、隣り合うメモリセルトランジスタＭＴ（ｉ＋１）が“Ｃ”レベルを保持する場合に第１セル間干渉効果の影響を考慮する例を説明した。しかし、“Ｃ”レベルに限らず、例えば“Ｂ”レベル以上の場合に第１セル間干渉効果の影響を考慮する場合であっても良い。この場合、第１補正リードにおける先読みでは読み出し動作ＢＲが行われ、“Ｂ”レベル以上のデータを保持するメモリセルトランジスタＭＴ（ｉ＋１）が特定される。また、第３実施形態で説明した図２３では、メモリセルトランジスタＭＴ（ｉ−１）とＭＴ（ｉ＋１）の少なくとも一方が“Ｅｒ”レベルを保持する場合に第２セル間干渉効果の影響を考慮する例を説明した。しかし、これも“Ｅｒ”レベルに限らず、例えば“Ｅｒ”または“Ａ”レベルを保持する場合であっても良い。この場合も、第２補正リードでは読み出し動作ＢＲが行われる。
このように、第１セル間干渉効果及び第２セル間干渉効果の影響を考慮するか否かの境界となるレベル組み合わせ、または図１６、図２１、及び図３３で説明したような、組み合わせを３種類以上に場合分けして影響の程度を判断する場合、影響の程度が異なると判断されるレベルの組み合わせは、上記実施形態で説明したものに限らず、適宜設定出来る。
このことは、第７乃至第９実施形態でも同様である。例えば図４６及び図４７の例では、“Ｆ”レベル及び“Ｇ”レベルを第１セル間干渉効果の影響の判断レベルとして用い、“Ｅｒ”レベルを第２セル間干渉効果の影響の判断レベルとして用いているが、別のレベルを用いても良い。その場合には、前述の通り、先読みでは、用いる判断レベルに応じた読み出し動作が実行される。
また、第２セル間干渉効果について、上記実施形態では説明の簡単化のために、メモリセルトランジスタＭＴ（ｉ−１）及びＭＴ（ｉ＋１）の閾値電圧が高い場合には、１ヶ月経過テーブルでは考慮しない場合を例に挙げた（図１２参照）。しかし、隣り合うメモリセルトランジスタの閾値電圧が高い場合であっても、時間の経過と共に第２セル間干渉効果の影響が大きくなる。従って、図１２の例では２ヶ月経過テーブルにおいて読み出し動作ＣＲ１−４における読み出し電圧がΔＶＣ４だけ低下されているが、１ヶ月経過テーブルにおいてもΔＶＣが正の値として設定されていても良い。これは読み出し動作ＣＲ１−４に限らず、上記実施形態において第２セル間干渉効果の影響が弱いので閾値変動を考えない、とした読み出し動作についても同様である。すなわち、図９における読み出し動作ＣＲ１−４、ＣＲ２−４、ＣＲ３−４、及びＣＲ４−４、図２０におけるＣＲ１−６及びＣＲ２−４、図２８におけるＣＲ１−３及びＣＲ２−２、図３２及び図３３におけるＣＲ１６、図３７におけるＣＲ７、図４２におけるＣＲ３、図４３におけるＡＲ１−３、ＡＲ２−２、ＡＲ３及びＣＲ３、図５２におけるＥＲ１−３及びＥＲ２−２、図５７におけるＧＲ１−３及びＧＲ２−２、図５９におけるＥＲ１−３、図６０におけるＧＲ１−３、図６８及び図６９におけるＤＲ３、ＦＲ３、及びＫＲ３、図７１及び図７３におけるＪＲ２、ＬＲ３、及びＯＲ５についても同様である。
例えば、上記実施形態では、第２セル間干渉効果として、メモリセルトランジスタＭＴｉの閾値が下がる場合を例に説明した。しかし、隣り合うメモリセルトランジスタの閾値電圧によっては、閾値電圧が上がる場合があっても良い。例えば図４４において、“Ｅｒ”及び“Ａ”レベルの閾値は上昇し、“Ｆ”及び“Ｇ”レベルの閾値は低下し、“Ｂ”〜“Ｅ”レベルの閾値は、隣接セルに応じて低下または上昇する場合であっても良い。すなわち、第２セル間干渉効果により、電圧レベルの高い閾値は低下傾向にあり、電圧レベルの低い閾値は上昇傾向にあり、電圧レベルが中間である閾値は両方の傾向を有する場合であっても良い。このような場合であっても、第２補正リードにおいて適切な読み出し電圧に関する情報がシフトテーブルに保持される。
また、上記実施形態ではシフトテーブルが１ヶ月単位で設けられる場合を例に説明した。しかし１ヶ月単位に限らず、２ヶ月単位かそれ以上であっても良いし、あるいは１週間単位等であっても良いし、一定の間隔で設けられる必要も無く、適宜設定出来る。
更に、上記実施形態では、隣接ワード線ＷＬ（ｉ−１）及びＷＬ（ｉ＋１）の閾値の組み合わせのグルーピングの例をいくつか説明したが、グルーピングの方法は適宜選択出来る。また、第７乃至第９実施形態ではグルーピングする場合を例に説明したが、グルーピングしない場合であっても良い。
更に、上記実施形態では、読み出し電圧が時間と共にステップ状に上昇する場合を例に説明した。しかし、時間と共に連続的に上昇する場合であっても良い。なお「時間と共に連続的」とは、例えば細かくステップアップされる場合も含み、一例としては、信号ＳＴＢがアサートされている期間内に２回のステップアップを含むような場合も含む。
なお、本発明に関する各実施形態において、
（１）Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書き込み動作は、プログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０、１６０…レジスタ、１７０…シーケンサ、２００…コントローラ、２１０、２５０…インターフェース回路、２２０、２４０、２６２…メモリ、２３０…プロセッサ、２６０…ＥＣＣ回路、３００…ホスト機器

Claims (7)

  1. メモリセルからページ単位でデータを読み出し可能な半導体メモリと、
    前記半導体メモリを制御するコントローラと
    を具備し、前記半導体メモリは、第１読み出し動作と、前記第１読み出し動作に失敗した際に行われる第２読み出し動作と、前記第２読み出し動作に失敗した際に行われる第３読み出し動作とを含み、
    前記第１読み出し動作において、選択ワード線には第１電圧が印加され、
    前記第２読み出し動作において、前記選択ワード線には第１電圧と異なる第２電圧及び第３電圧が順次印加され、
    前記第３読み出し動作において、前記選択ワード線には前記第１乃至第３電圧と異なる第４電圧及び第５電圧が順次印加され、
    前記第２電圧と前記第４電圧との差の絶対値は、前記第３電圧と前記第５電圧との差の絶対値と異なる、メモリシステム。
  2. メモリセルからページ単位でデータを読み出し可能な半導体メモリと、
    前記半導体メモリを制御するコントローラと
    を具備し、前記半導体メモリは、第１読み出し動作と、前記第１読み出し動作に失敗した際に行われる第２読み出し動作と、前記第２読み出し動作に失敗した際に行われる第３読み出し動作とを含み、
    前記第１読み出し動作において、選択ワード線には第１電圧が印加され、
    前記第２読み出し動作において、前記選択ワード線には第１電圧と異なる第２電圧及び第３電圧が順次印加され、
    前記第３読み出し動作において、前記選択ワード線には第１乃至第３電圧と異なる第４電圧及び第５電圧が順次印加され、
    前記第２電圧は前記第１電圧より小さく、
    前記第４電圧は前記第２電圧より小さく、前記第５電圧は前記第３電圧より小さい、メモリシステム。
  3. 前記第２電圧及び前記第３電圧は前記第１電圧より小さく、前記第２電圧は前記第３電圧より小さく、
    前記第４電圧は前記第２電圧より小さく、前記第５電圧は前記第３電圧及び第４電圧より小さい、請求項１または２記載のメモリシステム。
  4. 前記半導体メモリは、前記第１読み出し動作に失敗した際に行われる第４読み出し動作を更に備え、
    前記第２読み出し動作は、前記第４読み出し動作に失敗した際に行われ、
    前記第４読み出し動作において、前記選択ワード線には、第６電圧及び第７電圧が順次印加され、
    前記第６電圧は前記第１電圧と同じかそれ以上であり、前記第７電圧は前記第１電圧及び前記第６電圧よりも大きい、請求項１乃至３いずれか１項記載のメモリシステム。
  5. 前記第４読み出し動作において、
    前記選択ワード線に前記第６電圧が印加された際には、前記選択ワード線に接続された複数のメモリセルのうちの第１グループがストローブ対象とされ、
    前記選択ワード線に前記第７電圧が印加された際には、前記選択ワード線に接続された複数のメモリセルのうちの、前記第１グループと異なる第２グループがストローブ対象とされる、
    請求項４記載のメモリシステム。
  6. 前記第２読み出しは、前記第１グループ及び前記第２グループの各々に対して行われる、請求項５記載のメモリシステム。
  7. 前記第１グループに対する前記第２読み出し動作では、前記第２電圧及び第３電圧は前記第６電圧よりも小さく、
    前記第２グループに対する前記第２読み出し動作では、前記第２電圧及び第３電圧は前記第７電圧よりも小さい、請求項６記載のメモリシステム。
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