JP2020135915A - 半導体記憶装置 - Google Patents

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Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１及び第２メモリセル(SU2,SU3)と、第１、第２メモリセルにそれぞれ接続された第１、第２ワード線(SU2,SU3,WLi)とを備える。読み出し動作は、第１動作(先読み)及び第２動作(本読み)を含む。第１メモリセルからデータを読み出す際には、第１動作においては第１ワード線(SU2,WLi)に第１電圧(Vcut1)が印加され、第２ワード線(SU3,WLi)に第２電圧(VB)が印加される。第２動作は第１動作後に行われ、第１ワード線(SU2,WLi)に、第１電圧より大きい第３電圧(VCGLA_A1)と、第３電圧と異なる第４電圧(VCGLA_A2)が印加され、第２ワード線(SU3,WLi)に前記第２乃至第４電圧より小さい第５電圧(Vcut1)が印加される。【選択図】図１１

Description

実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体メモリが知られている。
米国特許第８，２５０，４３７号明細書
動作信頼性を向上出来る半導体記憶装置を提供する。
本実施形態の半導体記憶装置は、データを保持可能な第１メモリセルと第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第１メモリセルと第２メモリセルの両方に電気的に接続可能な第１ビット線とを具備する。第１メモリセルと第２メモリセルは、互いに第１半導体層を共有し、且つ該第１半導体層を挟んで対向して設けられる。データの読み出し動作は、第１動作及び第２動作を含む。第１メモリセルからデータを読み出す際には、第１動作においては、第１ワード線に第１電圧が印加され、第２ワード線に第１電圧より大きい第２電圧が印加される。第２動作は第１動作後に行われ、第１ワード線に、第１電圧より大きい第３電圧と、第３電圧と異なる第４電圧が印加され、第２ワード線に第２乃至第４電圧より小さい第５電圧が印加される。第１電圧と第５電圧は、メモリセルをオフ状態とする電圧である。
図１は、第１実施形態に係るメモリシステムのブロック図。 図２は、第１実施形態に係るメモリセルアレイの回路図。 図３は、第１実施形態に係るセレクトゲート線の平面レイアウト。 図４は、第１実施形態に係るワード線の平面レイアウト。 図５は、第１実施形態に係るブロックの断面図。 図６は、第１実施形態に係るメモリセルトランジスタの断面図。 図７は、第１実施形態に係るメモリセルトランジスタの断面図。 図８は、第１実施形態に係るメモリピラーの等価回路図。 図９は、第１実施形態に係るメモリセルのデータと閾値分布を示す概念図。 図１０は、第１実施形態に係るデータの書き込み順序を示すダイアグラム。 図１１は、第１実施形態に係る読み出し動作時における各種配線の電圧変化を示すタイミングチャート。 図１２は、第１実施形態に係る読み出し動作時における各種配線の電圧変化を示すタイミングチャート。 図１３は、第１実施形態に係る書き込み動作時において先読み対象となるストリングユニットを示すダイアグラム。 図１４は、第２実施形態に係るデータの書き込み順序を示すダイアグラム。 図１５は、第２実施形態に係る書き込み動作時において先読み対象となるストリングユニットを示すダイアグラム。 図１６は、第２実施形態に係る読み出し動作時における各種配線の電圧変化を示すタイミングチャート。 図１７は、第２実施形態の変形例に係るデータの書き込み順序を示すダイアグラム。 図１８Ａは、第３実施形態に係る読み出し動作時における各種配線の電圧変化を示すタイミングチャート。 図１８Ｂは、第３実施形態に係る読み出し動作時における読み出し電圧を示すダイアグラム。 図１９は、第４実施形態に係るメモリセルのデータと閾値分布を示す概念図。 図２０は、第４実施形態に係るデータの書き込み動作時におけるメモリセルの閾値変動を示すダイアグラム。 図２１は、第４実施形態に係るデータの書き込み動作時におけるメモリセルの閾値変動を示すダイアグラム。 図２２は、第４実施形態に係るデータの書き込み順序を示すダイアグラム。 図２３は、第４実施形態に係る読み出し動作時における各種配線の電圧変化を示すタイミングチャート。 図２４は、第５実施形態に係るデータの書き込み順序の第１例を示すダイアグラム。 図２５は、第５実施形態に係るデータの書き込み順序の第２例を示すダイアグラム。 図２６は、第５実施形態に係るデータの書き込み順序の第３例を示すダイアグラム。 図２７は、第５実施形態に係るデータの書き込み順序の第４例を示すダイアグラム。 図２８は、第５実施形態に係るデータの書き込み順序の第５例を示すダイアグラム。 図２９は、第５実施形態に係るデータの書き込み順序の第６例を示すダイアグラム。 図３０は、第５実施形態に係るデータの書き込み順序の第７例を示すダイアグラム。 図３１は、第５実施形態に係るデータの書き込み順序の第８例を示すダイアグラム。 図３２は、第６実施形態に係るデータの書き込み順序を示すダイアグラム。 図３３は、第６実施形態の第１変形例に係るデータの書き込み順序を示すダイアグラム。 図３４は、第６実施形態の第１変形例に係るデータの書き込み順序を示すダイアグラム。 図３５は、第７実施形態の第１例に係るデータ書き込み方法による閾値の変動を示すグラフ。 図３６Ａは、第７実施形態の第１例に係るデータ書き込み方法において、背面セルと、ドレイン側で隣り合うメモリセルの保持データに応じて用いられる読み出し電圧の例を示すダイアグラム。 図３６Ｂは、第７実施形態の第１例に係るデータ書き込み方法において、背面セルと、ドレイン側で隣り合うメモリセルの保持データに応じて用いられる読み出し電圧の例を示すダイアグラム。 図３７は、第７実施形態の第１例に係る読み出し動作時における各種配線の電圧変化を示すタイミングチャート。 図３８は、第７実施形態の第２例に係るデータ書き込み方法による閾値の変動を示すグラフ。 図３９Ａは、第７実施形態の第２例に係るデータ書き込み方法において、背面セルと、ドレイン側で隣り合うメモリセルの保持データに応じて用いられる読み出し電圧の例を示すダイアグラム。 図３９Ｂは、第７実施形態の第２例に係るデータ書き込み方法において、背面セルと、ドレイン側で隣り合うメモリセルの保持データに応じて用いられる読み出し電圧の例を示すダイアグラム。 図４０は、第７実施形態の第２例に係る読み出し動作時における各種配線の電圧変化を示すタイミングチャート。 図４１は、第８実施形態に係るセンスアンプのブロック図。 図４２は、第１の例におけるセル間干渉効果を受ける前後におけるメモリセルの閾値分布を示すグラフ。 図４３は、第８実施形態に係るセンスアンプ内における動作を示すダイアグラム。 図４４は、第２の例におけるセル間干渉効果を受ける前後におけるメモリセルの閾値分布を示すグラフ。 図４５は、第８実施形態に係るセンスアンプ内における動作を示すダイアグラム。 図４６は、第８実施形態に係るセンスアンプ内における動作を示すダイアグラム。 図４７は、第８実施形態に係るセンスアンプ内における動作を示すダイアグラム。 図４８は、第１乃至第８実施形態の第１変形例に係るメモリセルトランジスタの平面レイアウト。 図４９は、第１乃至第８実施形態の第１変形例に係るメモリセルトランジスタの断面図。 図５０は、第１乃至第８実施形態の第２変形例に係るメモリセルトランジスタの平面レイアウト。 図５１は、第１乃至第８実施形態の第２変形例に係るメモリセルトランジスタの断面図。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１ 構成について
まず、本実施形態に係るメモリシステムの構成について説明する。
１．１．１ 全体構成について
はじめに、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、コントローラ２００は例えばＳｏＣ（system on chip）等であっても良い。
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
１．１．２ コントローラ２００の構成について
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２００の動作はプロセッサがソフトウェア（ファームウェア）を実行することによって実現されても良いし、またはハードウェアで実現されても良い。
ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そしてＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１００へ送信し、またＮＡＮＤ型フラッシュメモリ１００から受信する。
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
内蔵メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、ＮＡＮＤ型フラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
１．１．３ ＮＡＮＤ型フラッシュメモリ１００の構成について
１．１．３．１ ＮＡＮＤ型フラッシュメモリ１００の全体構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。
ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
センスアンプ１４０は、データの読み出し時やベリファイ時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、レジスタ１５０及び１６０に保持された種々の情報に基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
１．１．３．２ メモリセルアレイ１１０の構成について
次に、本実施形態に係るメモリセルアレイ１１０の構成について説明する。
＜回路構成について＞
まず、メモリセルアレイ１１０の回路構成について、図２を用いて説明する。図２は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング５０を含む。以下では、偶数番目のストリングユニットＳＵｅ（ＳＵ０、ＳＵ２、ＳＵ４、…）のＮＡＮＤストリングと奇数番目のストリングユニットＳＵｏ（ＳＵ１、ＳＵ３、ＳＵ５、…）のＮＡＮＤストリングとを区別する場合に、それぞれをＮＡＮＤストリング５０ｅ及び５０ｏと呼ぶ。
ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
ストリングユニットＳＵの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ１２０によって独立に制御される。また、偶数番目のストリングユニットＳＵｅ（ＳＵ０、ＳＵ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳｅに共通接続され、奇数番目のストリングユニットＳＵｏ（ＳＵ１、ＳＵ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳｏに共通接続される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、例えば共通に接続されても良いし、独立に制御可能であっても良い。
また、同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０〜ＷＬｅ７）に共通接続される。他方で、ストリングユニットＳＵｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０〜ＷＬｏ７）に共通接続される。ワード線ＷＬｅ及びＷＬｏは、ロウデコーダ１２０によって独立に制御される。
ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。しかし、データはストリングユニットＳＵ単位で消去されてもよいし、またはストリングユニットＳＵ未満の単位で消去されてもよい。
更に、メモリセルアレイ１１０内において同一列にあるＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング５０を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング５０を複数含む。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。更にメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。そしてメモリセルアレイ１１０内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板上方に順次積層されることで、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２が三次元に積層されている。
＜メモリセルアレイの平面レイアウトについて＞
次に、メモリセルアレイ１１０の平面構成について説明する。図３は、あるブロックＢＬＫの、半導体基板面内（これをＸＹ平面と呼ぶ）における、セレクトゲート線ＳＧＤの平面レイアウトを示している。本例では、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤが８本含まれる場合について説明する。
図示するように、Ｘ方向に延びる１７個の配線層（導電層）１０（１０−０ａ〜１０−７ａ、１０−０ｂ〜１０−７ｂ、及び１０−０ｃ）が、Ｘ方向に直交するＹ方向に沿って配列されている。各配線層１０は、セレクトゲート線ＳＧＤとして機能する。図３の例であると、配線層１０−０ａ、１０−１ａ、１０−２ａ、１０−１ｂ、１０−２ｂ、１０−３ａ、１０−４ａ、１０−３ｂ、１０−４ｂ、１０−５ａ、１０−６ａ、１０−５ｂ、１０−６ｂ、１０−７ａ、１０−０ｂ、１０−７ｂ、及び１０−０ｃがＹ方向に沿って順次配列されている。そして、ブロックＢＬＫ内においてＹ方向に沿った両端に位置する２つの配線層１０−０ａ及び１０−０ｃと、配線層１０−７ａと１０−７ｂに挟まれた配線層１０−０ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ０として機能する。また、配線層１０−１ａと１０−１ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ１として機能する。同様に、配線層１０−２ａと１０−２ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ２として機能し、配線層１０−３ａと１０−３ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ３として機能する。その他の配線層も同様であり、配線層１０−４ａと１０−４ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ４として機能し、配線層１０−５ａと１０−５ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ５として機能し、配線層１０−６ａと１０−６ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ６として機能し、配線層１０−７ａと１０−７ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ７として機能する。
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板面から、少なくとも配線層１０が設けられるレイヤまでの領域を絶縁膜が埋め込んでいる。また、メモリセルアレイ１１０内には、例えばＹ方向に、図３に示すブロックＢＬＫが複数配列されている。そして、Ｙ方向で隣り合うブロックＢＬＫ間も、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域をスリットＳＬＴ１と呼ぶ。
更に、Ｙ方向で隣り合う配線層１０間には、各々がＺ方向に沿った複数のメモリピラーＭＰ（ＭＰ０〜ＭＰ３１）が設けられる。Ｚ方向は、ＸＹ平面に直交する方向であり、すなわち半導体基板面に垂直な方向である。
具体的には、配線層１０−０ａと１０−１ａとの間にはメモリピラーＭＰ０及びＭＰ１６が設けられ、配線層１０−１ａと１０−２ａとの間にはメモリピラーＭＰ８及びＭＰ２４が設けられ、配線層１０−２ａと１０−１ｂとの間にはメモリピラーＭＰ１及びＭＰ１７が設けられ、配線層１０−１ｂと１０−２ｂとの間にはメモリピラーＭＰ９及びＭＰ２５が設けられる。また、配線層１０−２ｂと１０−３ａとの間にはメモリピラーＭＰ２及びＭＰ１８が設けられ、配線層１０−３ａと１０−４ａとの間にはメモリピラーＭＰ１０及びＭＰ２６が設けられ、配線層１０−４ａと１０−３ｂとの間にはメモリピラーＭＰ３及びＭＰ１９が設けられ、配線層１０−３ｂと１０−４ｂとの間にはメモリピラーＭＰ１１及びＭＰ２７が設けられる。更に、配線層１０−４ｂと１０−５ａとの間にはメモリピラーＭＰ４及びＭＰ２０が設けられ、配線層１０−５ａと１０−６ａとの間にはメモリピラーＭＰ１２及びＭＰ２８が設けられ、配線層１０−６ａと１０−５ｂとの間にはメモリピラーＭＰ５及びＭＰ２１が設けられ、配線層１０−５ｂと１０−６ｂとの間にはメモリピラーＭＰ１３及びＭＰ２９が設けられる。そして、配線層１０−６ｂと１０−７ａとの間にはメモリピラーＭＰ６及びＭＰ２２が設けられ、配線層１０−７ａと１０−０ｂとの間にはメモリピラーＭＰ１４及びＭＰ３０が設けられ、配線層１０−０ｂと１０−７ｂとの間にはメモリピラーＭＰ７及びＭＰ２３が設けられ、配線層１０−７ｂと１０−０ｃとの間にはメモリピラーＭＰ１５及びＭＰ３１が設けられる。メモリピラーＭＰは、選択トランジスタＳＴ１及びＳＴ２並びにメモリセルトランジスタＭＴを形成する構造体であり、その詳細は後述する。
メモリピラーＭＰ０〜ＭＰ７は、Ｙ方向に沿って配列されている。またメモリピラーＭＰ１６〜ＭＰ２３は、メモリピラーＭＰ０〜ＭＰ７にＸ方向で隣り合うようにして、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ０〜ＭＰ７の列と、メモリピラーＭＰ１６〜ＭＰ２３の列とは、互いに並行に配列されている。
更にメモリピラーＭＰ８〜ＭＰ１５はＹ方向に沿って配列され、メモリピラーＭＰ２４〜ＭＰ３１もまたＹ方向に沿って配列される。そして、メモリピラーＭＰ８〜ＭＰ１５の列は、Ｘ方向においてメモリピラーＭＰ０〜ＭＰ７の列とメモリピラーＭＰ１６〜ＭＰ２３の列との間に位置する。またメモリピラーＭＰ２４〜ＭＰ３１の列は、Ｘ方向においてメモリピラーＭＰ８〜ＭＰ１５の列と共にメモリピラーＭＰ１６〜ＭＰ２３の列を挟むようにして位置する。そして、メモリピラーＭＰ８〜ＭＰ１５の列と、メモリピラーＭＰ２４〜ＭＰ３１の列とが並行に配列されている。
なお、メモリピラーＭＰ０〜ＭＰ７の列及びメモリピラーＭＰ１６〜ＭＰ２３の列と、メモリピラーＭＰ８〜ＭＰ１５の列及びメモリピラーＭＰ２４〜ＭＰ３１の列とは、staggeredな配置とされる。より具体的には、両者は、Ｙ方向において１つのスリットＳＬＴ２分だけずれて配置される。言い換えれば、メモリピラーＭＰは、Ｙ方向では２つの配線層１０を跨ぎ、且ついずれかのスリットＳＬＴ２の一部に埋め込まれるようにして設けられ、且つＹ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が存在する。なお、スリットＳＬＴ１を挟んで隣り合う配線層１０−０ａと１０−０ｃとの間には、メモリピラーＭＰは設けられない。
そして、１つのメモリピラーＭＰの上方には、２本のビット線ＢＬが設けられる。但し、この２本のビット線ＢＬのうち、メモリピラーＭＰに接続されるのはいずれか一方のみである。
すなわち、メモリピラーＭＰ０〜ＭＰ７の上方には、２本のビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ０、ＭＰ２、ＭＰ４、及びＭＰ６に共通に接続され、ビット線ＢＬ１はメモリピラーＭＰ１、ＭＰ３、ＭＰ５、及びＭＰ７に共通に接続される。メモリピラーＭＰ８〜ＭＰ１５の上方には、２本のビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ８、ＭＰ１０、ＭＰ１２、及びＭＰ１４に共通に接続され、ビット線ＢＬ３はメモリピラーＭＰ９、ＭＰ１１、ＭＰ１３、及びＭＰ１５に共通に接続される。メモリピラーＭＰ１６〜ＭＰ２３の上方には、２本のビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ１６、ＭＰ１８、ＭＰ２０、及びＭＰ２２に共通に接続され、ビット線ＢＬ５はメモリピラーＭＰ１７、ＭＰ１９、ＭＰ２１、及びＭＰ２３に共通に接続される。そして、メモリピラーＭＰ２４〜ＭＰ３１の上方には、２本のビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ２４、ＭＰ２６、ＭＰ２８、及びＭＰ３０に共通に接続され、ビット線ＢＬ７はメモリピラーＭＰ２５、ＭＰ２７、ＭＰ２９、及びＭＰ３１に共通に接続される。
図４は、図３と同様に、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示している。図４は、図３に示した１ブロック分の領域に対応しており、図３で説明した配線層１０よりも下層に設けられる配線層（導電層）１１のレイアウトである。
図示するように、Ｘ方向に延びる１７個の配線層１１（１１−０〜１１−１６）が、Ｙ方向に沿って順次配列されている。各配線層１１−０〜１１−１６はそれぞれ、配線層１０−０ａ、１０−１ａ、１０−２ａ、１０−１ｂ、１０−２ｂ、１０−３ａ、１０−４ａ、１０−３ｂ、１０−４ｂ、１０−５ａ、１０−６ａ、１０−５ｂ、１０−６ｂ、１０−７ａ、１０−０ｂ、１０−７ｂ、及び１０−０ｃの直下に、絶縁膜を介在して設けられる。各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０〜ＷＬ６も同様の構成を有している。
図４の例であると、配線層１１−０、１１−２、１１−４、１１−６、１１−８、１１−１０、１１−１２、１１−１４、及び１１−１６が、Ｘ方向に沿った端部（これを第１接続部と呼ぶ）まで引き出される。そして、配線層１１−０、１１−１４、及び１１−１６が共通に接続され、配線層１１−２と１１−４とが共通に接続され、配線層１１−６と１１−８とが共通に接続され、配線層１１−１０と１１−１２とが共通に接続され、これらはワード線ＷＬｅ７として機能する。
また、配線層１１−１、１１−３、１１−５、１１−７、１１−９、１１−１１、１１−１３、及び１１−１５は、Ｘ方向において第１接続部とは反対側に位置する第２接続部まで引き出される。そして第２接続部において、配線層１１−１と１１−３とが共通に接続され、配線層１１−５と１１−７とが共通に接続され、配線層１１−９と１１−１１とが共通に接続され、配線層１１−１３と１１−１５とが共通に接続され、これらはワード線ＷＬｏ７として機能する。
そして、第１接続部と第２接続部の間にメモリセル部が設けられる。メモリセル部においては、Ｙ方向で隣り合う配線層１１は、図３で説明したスリットＳＬＴ２によって離隔されている。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１も、同様にスリットＳＬＴ１によって離隔されている。またメモリセル部においては、図３と同様にしてメモリピラーＭＰ０〜ＭＰ３１が設けられている。
上記構成は、その他のワード線ＷＬ及びセレクトゲート線ＳＧＳが形成されるレイヤにおいても同様である。
＜メモリセルアレイの断面構造について＞
次に、メモリセルアレイ１１０の断面構造について説明する。図５は、Ｙ方向に沿ったブロックＢＬＫの断面図であり、一例として図３におけるビット線ＢＬ０に沿った領域の断面構造を示している。
図示するように、半導体基板（例えばｐ型ウェル領域）１３の上方には、セレクトゲート線ＳＧＳとして機能する配線層１２が設けられる。配線層１２の上方には、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１１が、Ｚ方向に沿って積層される。これらの配線層１１及び１２の平面レイアウトが図４である。そして配線層１１の上方には、セレクトゲート線ＳＧＤとして機能する配線層１０が設けられる。配線層１０の平面レイアウトは図３で説明した通りである。
そして、配線層１０から半導体基板１３に達するようにして、スリットＳＬＴ２とメモリピラーＭＰとがＹ方向に沿って交互に設けられる。前述の通り、スリットＳＬＴ２の実体は絶縁膜である。しかし、半導体基板１３内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットＳＬＴ２内に設けられても良い。例えば、選択トランジスタＳＴ２のソースを図示せぬソース線に接続するためのコンタクトプラグが設けられても良い。
そして配線層１２は、スリットＳＬＴ２またはメモリピラーＭＰを挟んで、交互にセレクトゲート線ＳＧＳｏまたはＳＧＳｅとして機能する。同様に配線層１１は、スリットＳＬＴ２またはメモリピラーＭＰを挟んで交互に、ワード線ＷＬｏまたはＷＬｅとして機能する。
また、Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。前述の通り、スリットＳＬＴ１の実体も絶縁膜である。しかし、半導体基板１３内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットＳＬＴ１内に設けられても良い。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグが設けられても良い。なお、スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅よりも大きい。
メモリピラーＭＰ上にはコンタクトプラグ１６が設けられ、これらのコンタクトプラグ１６に共通に接続されるようにして、ビット線ＢＬとして機能する配線層１５がＹ方向に沿って設けられる。
＜メモリピラー及びメモリセルトランジスタの構造について＞
次に、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造について説明する。図６はメモリピラーＭＰのＸＹ平面における断面図であり、図７はＹＺ平面における断面図であり、特に２つのメモリセルトランジスタＭＴが設けられる領域について示している。
図示するようにメモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０、半導体層３１、及び絶縁層３２乃至３４を含む。絶縁層３０は、例えばシリコン酸化膜である。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば多結晶シリコン層である。絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を有している。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜である。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜である。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれている。絶縁層３７は、例えばシリコン酸化膜である。
そして、上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲に、例えばバリアメタル層（ＴｉＮ膜等）３６が形成される。バリアメタル層３６の周囲に、ワード線ＷＬとして機能する導電層１１が設けられる。導電層１１は例えばタングステンを材料に設けられる。
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も同様の構成を有している。
図８は、上記構成のメモリピラーＭＰの等価回路図である。図示するように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｏ及び５０ｅが形成されている。すなわち、同一のメモリピラーＭＰに２つずつ設けられた選択トランジスタＳＴ１は互いに異なるセレクトゲート線ＳＧＤに接続され、メモリセルトランジスタＭＴ０〜ＭＴ７は、互いに異なるワード線ＷＬｏ及びＷＬｅに接続され、選択トランジスタＳＴ２も、互いに異なるセレクトゲート線ＳＧＳｏ及びＳＧＳｅに接続されている。そして、同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｏ及び５０ｅは、同一のビット線ＢＬに接続され、また同一のソース線ＳＬに接続される。そして、同一のメモリピラーＭＰに設けられる２つのＮＡＮＤストリング５０ｏ及び５０ｅは、バックゲート（半導体層３１）を共通にする。
＜メモリセルトランジスタの閾値分布について＞
本例では、１つのメモリセルトランジスタＭＴは、例えば２ビットデータを保持可能である。この２ビットデータを、下位ビットからそれぞれlower及びupperビットと呼ぶことにする。そして、同一のワード線に接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、upperビットの集合をupperページと呼ぶ。つまり、１本のワード線ＷＬには２ページが割り当てられ、８本のワード線ＷＬを含むストリングユニットＳＵは１６ページ分の容量を有する。あるいは言い換えるならば、「ページ」とは、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部、と定義することも出来る。データの書き込み及び読み出しは、このページ毎に行っても良い。
図９は、各メモリセルトランジスタＭＴの取り得るデータ、閾値分布、及び読み出し時に用いる電圧について示したダイアグラムである。
図示するようにメモリセルトランジスタＭＴは、閾値電圧に応じて４個の状態を取ることが出来る。この４個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶことにする。
“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は電圧Ｖcut１（例えば負電圧）より大きく、且つ電圧ＶＡ未満であり、データの消去状態に相当する。電圧ＶＡは例えば０Ｖであり、“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値は負の値である。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり且つＶＢ（＞ＶＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり且つＶＲＥＡＤ未満である。このように分布する４個の状態のうちで、“Ｃ”状態が、閾値電圧の最も高い状態である。なお電圧ＶＲＥＡＤは、読み出し動作時において非選択ワード線に印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。
また上記閾値分布は、前述のlowerビット及びupperビットを含む２ビット（２ページ）データを書き込むことで実現される。すなわち、上記４つの状態と、lowerビット及びupperビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１”（“upper/lower”の順で表記）
“Ａ”状態：“０１”
“Ｂ”状態：“００”
“Ｃ”状態：“１０”
このように、閾値分布において隣り合う２つの状態に対応するデータ間では、２ビットのうちの１ビットのみが変化する。
データの読み出しは、例えばページ単位で行われる。すなわち、lowerページは、読み出し電圧として例えば電圧ＶＡ及びＶＣを用いて読み出される。電圧ＶＡ及びＶＣが印加されてデータが読み出される動作を、それぞれを読み出し動作ＡＲ及びＣＲと呼ぶ。すなわち、読み出し動作ＡＲにより、メモリセルトランジスタＭＴが“Ｅｒ”状態であるか、または“Ａ”〜“Ｃ”状態のいずれであるか、が特定される。更に読み出し動作ＣＲにより、メモリセルトランジスタＭＴが“Ｃ”状態であるか、または“Ｅｒ”〜“Ｂ”レベルのいずれであるか、が特定される。またupperページは、電圧ＶＢを用いて読み出される。これを読み出し動作ＢＲと呼ぶ。読み出し動作ＢＲにより、メモリセルトランジスタＭＴが“Ｅｒ”〜“Ａ”状態と、“Ｂ”〜“Ｃ”状態のいずれであるか、が特定される。
１．２ データの書き込み順序について
次に、上記構成のＮＡＮＤ型フラッシュメモリにおけるデータの書き込み順序について説明する。なお、本実施形態に係るデータのプログラム方法は、図９で説明した２ページ分のデータを受信し、このデータに基づいてプログラムを行うことにより、メモリセルトランジスタＭＴの閾値を“Ｅｒ”状態から目標とする閾値へ直接に変動させるものである。本方法を、以下ではFull sequence方式と呼ぶ。図１０は、あるブロックＢＬＫにデータを書き込む際の、ストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムであり、横軸のストリングユニットＳＵ０〜ＳＵ７と縦軸のワード線ＷＬ０〜ＷＬ７との交点に記載した“０”〜“６３”の数字が選択順序を示している。
図示するように本例では、ストリングユニットＳＵよりもワード線ＷＬが優先して選択される。すなわち、まずストリングユニットＳＵ０のワード線ＷＬ０が選択され、次にストリングユニットＳＵ１のワード線ＷＬ０が選択され、引き続き同様にしてストリングユニットＳＵ２〜ＳＵ７のワード線ＷＬ０が選択される。最終ストリングユニットＳＵ７のワード線ＷＬ０が選択された後は、次にワード線ＷＬ１が選択される。そして、ストリングユニットＳＵ０〜ＳＵ７のワード線ＷＬ１が順次選択される。以後、ワード線ＷＬ２〜ＷＬ７まで順次選択され、最後にストリングユニットＳＵ７のワード線ＷＬ７が選択される。
１．３ データの読み出し方法について
次に、本実施形態に係るデータの読み出し方法について説明する。図１１は一例として、ストリングユニットＳＵ０のメモリセルトランジスタＭＴｉ（ｉは０〜７の整数）からデータを読み出す際の各種配線の電圧変化を示している。
本例に係る読み出し方法は、大まかには「先読み出し動作」と「本読み出し動作」とを含む。先読み出し動作とは、例えばあるストリングユニットＳＵにおけるメモリセルトランジスタＭＴｉからデータを読み出す場合に、隣接するストリングユニットＳＵにおけるメモリセルトランジスタＭＴｉからデータを読み出す動作である。そして、先読み出し動作の後に本読み出し動作が行われる。本読み出し動作は、本来の読み出し対象であるストリングユニットＳＵにおけるメモリセルトランジスタＭＴｉからデータを読み出す動作である。なお、本読み出し動作において、選択ワード線ＷＬｉに印加される電圧は、先読み出し動作の結果に応じて変動する。
以下、図１１を用いて具体的に説明する。まず、時刻ｔ０〜ｔ２において先読み出し動作が行われる。本例ではストリングユニットＳＵ０が本来の読み出し対象であり、図３及び図４に示すようにストリングユニットＳＵ０には２つのストリングユニットＳＵ１及びＳＵ７が隣り合う。従って、まず時刻ｔ０〜ｔ１の期間において、ストリングユニットＳＵ１のメモリセルトランジスタＭＴｉからデータが読み出される。本例に係る先読み出し動作では、電圧ＶＢを用いて、メモリセルトランジスタＭＴが“Ｅｒ”〜“Ａ”状態であるか“Ｂ”〜“Ｃ”状態であるかを確認する。しかし、電圧ＶＡ、ＶＢ、及びＶＣを用いて、“Ｅｒ”、“Ａ”、“Ｂ”、及び“Ｃ”状態のいずれであるかを特定してもよい。
図１１に示すように、ロウデコーダ１２０は、ストリングユニットＳＵ１に対応するセレクトゲート線ＳＧＤ１(及びＳＧＳｏ)に電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１及びＳＴ２をオンさせる電圧である。更にロウデコーダ１２０は、ワード線ＷＬｉ（ここではストリングユニットＳＵ１が読み出し対象であるのでＷＬｏｉ）を選択し、ＷＬｏｉに読み出し電圧ＶＣＧ（本例では電圧ＶＢ）を印加する。またロウデコーダ１２０は、ワード線ＷＬｏｉに隣接するワード線ＷＬｏ（ｉ±１）に電圧ＶＲＥＡＤＫを印加し、その他の非選択ワード線ＷＬｏに電圧ＶＲＥＡＤを印加する。電圧ＶＲＥＡＤもＶＲＥＡＤＫも、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、例えばＶＲＥＡＤ≦ＶＲＥＡＤＫである。
またロウデコーダ１２０は、ストリングユニットＳＵ０に対応するセレクトゲート線ＳＧＤ０（及びＳＧＳｅ）に電圧ＶＳＳを印加する。電圧ＶＳＳは、選択トランジスタＳＴ１及びＳＴ２をオフ状態にする電圧であり、例えば０Ｖである。更にロウデコーダ１２０は、ワード線ＷＬｉを選択し（本例ではＷＬｅｉ）、ワード線ＷＬｅｉに電圧Ｖcut１を印加する。またロウデコーダ１２０は、ワード線ＷＬｅｉに隣接するワード線ＷＬｅ（ｉ±１）に電圧Ｖcut２を印加し、その他の非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧Ｖcut２は、例えば負電圧であり、｜Ｖcut１｜≧｜Ｖcut２｜である。そして、センスアンプ１４０はビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１））をプリチャージする。この結果、ストリングユニットＳＵ１のメモリセルトランジスタＭＴｉがオンすれば、ビット線ＢＬからソース線ＳＬにセル電流が流れる。セル電流は、センスアンプ１４０によって検知できる。そしてセル電流が流れるということは、ストリングユニットＳＵ１においてワード線ＷＬｉに接続されたメモリセルトランジスタＭＴが“Ｅｒ”〜“Ａ”状態であることを意味する。他方でセル電流が流れなければ、“Ｂ”〜“Ｃ”状態である。
引き続き、同様の動作が時刻ｔ１〜ｔ２の期間で行われ、ストリングユニットＳＵ７に対する先読み出し動作が行われる。すなわちロウデコーダ１２０は、セレクトゲート線ＳＧＤ１に電圧ＶＳＳを印加し、セレクトゲート線ＳＧＤ７に電圧ＶＳＧを印加する。その他のワード線ＷＬの電圧は、ストリングユニットＳＵ１の先読み動作時と同様である。
なお、図３に示すように、ストリングユニットＳＵ０において、ストリングユニットＳＵ１と隣接するメモリセルトランジスタＭＴはメモリピラーＭＰ０及びＭＰ１６に形成されており、ストリングユニットＳＵ７と隣接するメモリセルトランジスタＭＴはメモリピラーＭＰ７、ＭＰ１４、ＭＰ１５、ＭＰ２３、ＭＰ３０、及びＭＰ３１に形成されている。従ってセンスアンプ１４０は、ストリングユニットＳＵ１に対する先読み動作ではビット線ＢＬ（４ｊ）をセンスすればよく、ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）をセンスする必要はない。逆にストリングユニットＳＵ７に対する先読み動作ではビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）ＢＬ（４ｊ）をセンスし、ＢＬ（４ｊ）をセンスする必要はない。但しｊは０〜３の整数である。なお、センスアンプ１４０は、センスする必要のないビット線ＢＬについては、メモリセルトランジスタＭＴｉがオンしたものとして取り扱う。つまり図１１の場合、ストリングユニットＳＵ１に対する先読み動作においてセンスアンプ１４０は、ビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）に対応するメモリセルトランジスタＭＴｏ（ｉ）の閾値を、“Ｅｒ”〜“Ａ”状態と判断し、これに対応するデータをラッチ回路に保持する。他方で、ストリングユニットＳＵ７に対する先読み動作においてセンスアンプ１４０は、ビット線ＢＬ（４ｊ）に対応するメモリセルトランジスタＭＴｏ（ｉ）の閾値を、“Ｅｒ”〜“Ａ”状態と判断し、これに対応するデータをラッチ回路に保持する。
その後、時刻ｔ２〜ｔ４において本読み出し動作が行われる。時刻ｔ２〜ｔ４の期間のうち、時刻ｔ２〜ｔ３の期間で読み出し動作ＡＲが行われ、時刻ｔ３〜ｔ４の期間で読み出し動作ＣＲが行われる。
まず読み出し動作ＡＲについて説明する。まずロウデコーダ１２０は、ストリングユニットＳＵ０に対応するセレクトゲート線ＳＧＤ０(及びＳＧＳｅ)に電圧ＶＳＧを印加する。これにより、ストリングユニットＳＵ０において選択トランジスタＳＴ１及びＳＴ２がオン状態となる。更にロウデコーダ１２０は、ワード線ＷＬｅｉを選択し、ＷＬｅｉに読み出し電圧を印加する。本例では、読み出し電圧として、電圧ＶＣＧＬＡ＿Ａ１とＶＣＧＬＡ＿Ａ２とが順次用いられ、例えばＶＣＧＬＡ＿Ａ１＜ＶＣＧＬＡ＿Ａ２である。
そして、ロウデコーダ１２０は、非選択ワード線ＷＬｅ（ｉ±１）に電圧ＶＲＥＡＤＫを印加し、その他の非選択ワード線ＷＬｅに電圧ＶＲＥＡＤを印加する。
またロウデコーダ１２０は、ストリングユニットＳＵ１及びＳＵ７に対応するセレクトゲート線ＳＧＤ１及びＳＧＤ７（及びＳＧＳｏ）に電圧ＶＳＳを印加する。更にロウデコーダ１２０は、ワード線ＷＬｏｉを選択し、ワード線ＷＬｏｉに電圧Ｖcut１を印加する。またロウデコーダ１２０は、ワード線ＷＬｏ（ｉ±１）に電圧Ｖcut２を印加し、その他の非選択ワード線ＷＬｏに電圧ＶＲＥＡＤを印加する。
そして、センスアンプ１４０がビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１））をプリチャージし、ビット線ＢＬに流れるセル電流をセンスする。この際、先読み出し動作時において“Ｅｒ”〜“Ａ”状態と判断されたメモリセルトランジスタＭＴ（これを以下、単に背面セルと呼ぶことがある）とメモリピラーＭＰを共有する選択メモリセルトランジスタ（これを以下、単に選択セルと呼ぶことがある）については、選択ワード線ＷＬｅｉに電圧ＶＣＧＬＡ＿Ａ１が印加されている期間にセンスされ、データがストローブされる。他方で、先読み出し動作時において“Ｂ”〜“Ｃ”状態と判断された背面セルとメモリピラーＭＰを共有する選択セルについては、選択ワード線ＷＬｅｉに電圧ＶＣＧＬＡ＿Ａ２が印加されている期間にセンスされ、データがストローブされる。
次に読み出し動作ＣＲについて説明する。読み出し動作ＣＲでは、上記説明した読み出し動作ＡＲにおいてロウデコーダ１２０が、ワード線ＷＬｅｉに読み出し電圧ＶＣＧＬＡ＿Ｃ１及びＶＣＧＬＡ＿Ｃ２を順次印加する。なお、例えばＶＣＧＬＡ＿Ｃ１＜ＶＣＧＬＡ＿Ｃ２である。その他は読み出し動作ＡＲと同様である。
そしてセンスアンプ１４０は、先読み出し動作時において“Ｅｒ”〜“Ａ”状態と判断された背面セルとメモリピラーＭＰを共有する選択セルについては、選択ワード線ＷＬｅｉに電圧ＶＣＧＬＡ＿Ｃ１が印加されている期間にデータをセンスし、ストローブする。他方で、先読み出し動作時において“Ｂ”〜“Ｃ”状態と判断された背面セルとメモリピラーＭＰを共有する選択セルについては、選択ワード線ＷＬｅｉに電圧ＶＣＧＬＡ＿Ｃ２が印加されている期間にデータをセンスし、ストローブする。
本実施形態に係るデータの読み出し方法の別の例につき、図１２を用いて説明する。図１２は一例として、ストリングユニットＳＵ２のメモリセルトランジスタＭＴｉからデータを読み出す際の各種配線の電圧変化を示している。
図示するように、図１１と同様にまず時刻ｔ０〜ｔ１において先読み出し動作が行われる。本例ではストリングユニットＳＵ２が本来の読み出し対象であり、図３及び図４に示すようにストリングユニットＳＵ２には２つのストリングユニットＳＵ１及びＳＵ３が隣り合う。
しかし、図１０で説明したように、本実施形態による書き込み順序であると、ストリングユニットＳＵ２にデータを書き込む時点では、ストリングユニットＳＵ１に既にデータが書き込まれている。従って、ストリングユニットＳＵ１書き込み時の影響を受け難い（この点は後述する）。よって、ストリングユニットＳＵ１に対する先読み出し動作は実行されず、ストリングユニットＳＵ３に対する先読み出し動作が実行される。
そして、時刻ｔ１〜ｔ３において本読み出し動作ＡＲ及びＣＲが行われる。読み出し動作ＡＲでは、前述の通り電圧ＶＣＧＬＡ＿Ａ１とＶＣＧＬＡ＿Ａ２とが用いられる。本例の場合、先読み出し動作時において例えば“Ｅｒ”〜“Ａ”状態と判断された背面セル（これはストリングユニットＳＵ２のメモリセルトランジスタＭＴである）とメモリピラーＭＰを共有する選択セルについては、選択ワード線ＷＬｅｉに電圧ＶＣＧＬＡ＿Ａ１が印加されている期間にセンスされ、データがストローブされる。他方で、先読み出し動作時において“Ｂ”〜“Ｃ”状態と判断された背面セル（これもストリングユニットＳＵ２のメモリセルトランジスタＭＴである）とメモリピラーＭＰを共有する選択セルについては、選択ワード線ＷＬｅｉに電圧ＶＣＧＬＡ＿Ａ２が印加されている期間にセンスされ、データがストローブされる。読み出し動作ＣＲについても同様である。
以上のようにして、データの読み出し動作が行われる。なお、先に述べたように、先読み出し動作時において、先読み出し対象となるストリングユニットＳＵと、対象となったストリングユニットＳＵにおいてデータのセンス対象となるビット（ビット線ＢＬ）は、読み出し対象のストリングユニットＳＵに依存する。この様子を図１３に示す。図１３は、ストリングユニットＳＵ０〜ＳＵ７からデータを読み出す際の先読み出しストリングユニットＳＵと、対象ビット線とを示している。
図１１の例で説明したように、ストリングユニットＳＵ０からデータを読み出す際には、ストリングユニットＳＵ１及びＳＵ７が先読み出し動作の対象となる。そしてストリングユニットＳＵ１に関してはビット線ＢＬ（４ｊ）がセンス対象となり、ストリングユニットＳＵ７に関してはビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がセンス対象となる。
またストリングユニットＳＵ１からデータを読み出す際には、ストリングユニットＳＵ２が先読み出し動作の対象となる。ストリングユニットＳＵ１にはストリングユニットＳＵ２だけでなくＳＵ０も隣接しているが、ストリングユニットＳＵ１の書き込み時にはストリングユニットＳＵ０の書き込みは既に完了している。従って、ストリングユニットＳＵ０に対して先読み出し動作を行う必要はない。またセンス対象となるビット線ＢＬは、図３及び図４においてストリングユニットＳＵ１とＳＵ２とで共有するメモリピラーＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１７、ＭＰ２４、及びＭＰ２５に接続されたビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）である。
ストリングユニットＳＵ２からデータを読み出す際には、図１２で説明した通りストリングユニットＳＵ３が先読み出し動作の対象となり、ストリングユニットＳＵ１は対象とならない。そして、ビット線ＢＬ（４ｊ）がセンス対象となる。
以下、ストリングユニットＳＵ３〜ＳＵ６からデータを読み出す際も同様である。なお、ストリングユニットＳＵ７は、選択ワード線ＷＬｉにつき最後に書き込まれるストリングユニットＳＵである。従って、先読み出し動作は不要であり、読み出し電圧ＶＣＧとしても図９で説明した電圧ＶＡ、ＶＢ、及びＶＣが用いられる。
１．４ 本実施形態に係る効果
本実施形態に係る読み出し方法によれば、ＮＡＮＤ型フラッシュメモリの動作信頼性を
向上できる。本効果につき、以下説明する。
図６及び図７で説明した構成であると、１本のメモリピラーＭＰに２つのメモリセルトランジスタＭＴが対向するようにして設けられる。これらの２つのメモリセルトランジスタＭＴは互いに異なるストリングユニットＳＵに属し、偶数ワード線ＷＬｅ及び奇数ワード線ＷＬｏによって独立して制御される。つまり、対向する２つのメモリセルトランジスタＭＴは、異なるタイミングでデータが書き込まれる。従って、先にデータが書き込まれた一方のメモリセルトランジスタＭＴの閾値は、メモリピラーＭＰを共有する他方のメモリセルトランジスタＭＴの書き込みの影響を受ける（これをセル間干渉効果と呼ぶ）。その結果、例えば既に書き込み済みのメモリセルトランジスタＭＴの閾値が上昇したり、または低下したりする場合がある。セル間干渉効果の影響は、後に書き込まれるメモリセルトランジスタＭＴの閾値の変動幅が大きいほど顕著であり、また先に書き込まれたメモリセルトランジスタＭＴの閾値が低いほど顕著である。
そこで本実施形態によれば、コントローラ２００によって読み出し対象とされたストリングユニットＳＵに隣り合う非選択のストリングユニットＳＵからデータを読み出す（先読み出し動作）。より具体的には、選択ストリングユニットＳＵのメモリセルトランジスタＭＴ（これを選択セルと呼ぶ）とメモリピラーＭＰを共有し、且つ選択ストリングユニットＳＵより後にデータが書き込まれた非選択ストリングユニットＳＵのメモリセルトランジスタＭＴ（これを背面セルと呼ぶ）からデータを読み出す。その後、選択ストリングユニットＳＵからデータを読み出す（本読み出し動作）。この際、本読み出し動作では、背面セルのデータに基づいて読み出し電圧ＶＣＧを変化させる。すなわち、図９で説明した電圧ＶＡ、ＶＢ、及びＶＣそのものではなく、セル間干渉効果の影響を考慮した電圧を用いる。例えば背面セルが“Ｃ”状態であったとすれば、背面セルの書き込み時のセル間干渉効果により、選択セルの閾値が上昇している可能性がある。より具体的には、選択セルが“Ｅｒ”状態であったとすると、セル間干渉効果によりその閾値分布の上限値が電圧ＶＡを超えている可能性がある。このような場合には、本読み出し動作において、電圧ＶＣＧＬＡ＿Ａ１として、電圧ＶＡよりも大きい値を用いる。これにより、セル間干渉効果に起因した閾値変動による誤読み出しの発生を抑制し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上できる。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態と異なるデータ書き込み方法を用いることで、先読み動作が必要なストリングユニット数を削減するものである。以下では第１実施形態と異なる点についてのみ説明する。
２．１ 書き込み順序について
図１４は、あるブロックＢＬＫにデータを書き込む際の、ストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
図示するように本例は第１実施形態で説明した図１０と同様に、ストリングユニットＳＵよりもワード線ＷＬが優先して選択される。但し図１０と異なるのは、奇数ストリングユニットＳＵよりも偶数ストリングユニットが優先される点である。
すなわち、まずストリングユニットＳＵ０のワード線ＷＬ０が選択され、次にストリングユニットＳＵ２のワード線ＷＬ０が選択され、引き続き同様にしてストリングユニットＳＵ４及びＳＵ６のワード線ＷＬ０が選択される。次に奇数ストリングユニットＳＵが選択される。すなわち、ストリングユニットＳＵ１のワード線ＷＬ０が選択され、次にストリングユニットＳＵ３のワード線ＷＬ０が選択され、引き続き同様にしてストリングユニットＳＵ５及びＳＵ７のワード線ＷＬ０が選択される。次に、ワード線ＷＬ１が選択される。ワード線ＷＬ１についても、ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６、ＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７の順に選択され、最後にストリングユニットＳＵ７のワード線ＷＬ７が選択される。
２．２ データの読み出し方法について
図１５は、本実施形態に係る読み出し方法において、ストリングユニットＳＵ０〜ＳＵ７からデータを読み出す際の先読み出しストリングユニットＳＵと、対象ビット線とを示している。
図示するように、まず読み出し対象のストリングユニットＳＵが偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６であった場合に先読み出し動作が行われ、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７であった場合には行われない。そして、ストリングユニットＳＵ０が選択された際には図１３と同様であるが、ストリングユニットＳＵ２が選択された際には、ストリングユニットＳＵ１のＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がセンス対象となり、更にストリングユニットＳＵ３のＢＬ（４ｊ）がセンス対象となる。またストリングユニットＳＵ４が選択された際には、ストリングユニットＳＵ３のＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がセンス対象となり、更にストリングユニットＳＵ５のＢＬ（４ｊ）がセンス対象となる。そして、ストリングユニットＳＵ６が選択された際には、ストリングユニットＳＵ５のＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がセンス対象となり、更にストリングユニットＳＵ７のＢＬ（４ｊ）がセンス対象となる。
図１６は一例として、ストリングユニットＳＵ２のメモリセルトランジスタＭＴｉからデータを読み出す際の各種配線の電圧変化を示している。図示するように、本例の場合にはストリングユニットＳＵ１に対して先読み出し動作が行われ、更にストリングユニットＳＵ３にも先読み出し動作が行われる。他方で、奇数ストリングユニットＳＵからデータを読み出す際には、時刻ｔ０〜ｔ２の期間の動作は行われず、更に読み出し動作ＡＲでは読み出し電圧としてＶＡが用いられ、読み出し動作ＣＲではＶＣが用いられる。
２．３ 本実施形態に係る効果
本実施形態によれば、書き込み順序を変更することにより、先読み出し動作を、偶数ストリングユニットと奇数ストリングユニットのいずれか一方だけに行えばよい。従って、読み出し動作を高速化できる。
また、書き込み順序は図１４の場合に限定されず、例えば図１７のような書き込み順序であってもよい。図示するように、まず偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６につき、ワード線ＷＬ０〜ＷＬ７までデータを書き込み、その後、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７につき、ワード線ＷＬ０〜ＷＬ７までデータを書き込んでもよい。この場合であっても同様の効果が得られる。
３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１及び第２実施形態において、ワード線ＷＬ（ｉ＋１）からの影響を更に考慮したものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ データの読み出し方法について
図１８Ａは、本実施形態に係る読み出し方法について示しており、第１実施形態で説明した図１１に対応する。
本例が図１１と異なる点は、下記である。
（１）ストリングユニットＳＵ０につき、ワード線ＷＬ（ｉ＋１）に対して先読み出し動作が行われる。この様子を示しているのが、図１８Ａのｔ０’〜ｔ０の期間である。
図示するようにｔ０’〜ｔ０の期間において、ロウデコーダ１２０はセレクトゲート線ＳＧＤ０（及びＳＧＳｅ）に電圧ＶＳＧを印加し、ワード線ＷＬｅ（ｉ＋１）に読み出し電圧ＶＣＧ（本例では電圧ＶＢ）を印加し、ワード線ＷＬｅｉ及びＷＬ（ｉ＋２）に電圧ＶＲＥＡＤＫを印加し、その他の非選択ワード線ＷＬｅに電圧ＶＲＥＡＤを印加する。
またロウデコーダ１２０は、セレクトゲート線ＳＧＤ１〜ＳＧＤ７に電圧ＶＳＳを印加し、ワード線ＷＬｏ（ｉ＋１）に電圧Ｖcut１を印加し、ワード線ＷＬｏｉ及びＷＬｏ（ｉ＋２）に電圧Ｖcut２を印加し、その他の非選択ワード線ＷＬｏに電圧ＶＲＥＡＤを印加する。
そして、センスアンプ１４０が全ビット線ＢＬをプリチャージして、データをセンスし、ストローブする。これにより、ストリングユニットＳＵ０においてワード線ＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴ（ｉ＋１）が“Ｅｒ”〜“Ａ”状態であるか“Ｂ”〜“Ｃ”状態であるかが分かる。その後は、第１実施形態と同様に隣り合うストリングユニットＳＵ１及びＳＵ７に対する先読み出し動作が行われる。
（２）本読み出し動作時において、ワード線ＷＬ（ｉ＋１）についての先読み出し結果を考慮して読み出し電圧ＶＣＧが決定される。この様子を示しているのが、図１８Ａの時刻ｔ２〜ｔ４の期間である。
すなわち、読み出し動作ＡＲでは、ロウデコーダ１２０は選択ワード線ＷＬｉに対して読み出し電圧ＶＣＧＬＡ＿Ａ１、ＶＣＧＬＡ＿Ａ２、ＶＣＧＬＡ＿Ａ３、及びＶＣＧＬＡ＿Ａ４を順次印加する。また読み出し動作ＣＲでは、ロウデコーダ１２０は選択ワード線ＷＬｉに対して読み出し電圧ＶＣＧＬＡ＿Ｃ１、ＶＣＧＬＡ＿Ｃ２、ＶＣＧＬＡ＿Ｃ３、及びＶＣＧＬＡ＿Ｃ４を順次印加する。但し、本例ではＶＣＧＬＡ＿Ａ１＜ＶＣＧＬＡ＿Ａ２＜ＶＣＧＬＡ＿Ａ３＜ＶＣＧＬＡ＿Ａ４であり、ＶＣＧＬＡ＿Ｃ１＜ＶＣＧＬＡ＿Ｃ２＜ＶＣＧＬＡ＿Ｃ３＜ＶＣＧＬＡ＿Ｃ４である。
これらの読み出し電圧と、データがセンスされる選択セルとの関係を図１８Ｂに示す。図１８Ｂは、ワード線ＷＬ（ｉ＋１）についての先読み出し結果と、背面セルの先読み出し結果との組み合わせに対して用いられる読み出し電圧と、セル間干渉効果の大きさを示している。
図示するように、ワード線ＷＬ（ｉ＋１）に接続された隣接セルと背面セルの両方が“Ｅｒ”〜“Ａ”状態である場合に、選択セルＭＴｉが受けているセル間干渉効果の影響が最も小さい。従って、このような選択セルＭＴｉに対しては読み出し電圧として電圧ＶＣＧＬＡ＿Ａ１及びＶＣＧＬＡ＿Ｃ１が用いられ、これらの電圧が印加されている期間にデータがセンス・ストローブされる。なお電圧ＶＣＧＬＡ＿Ａ１及びＶＣＧＬＡ＿Ｃ１はそれぞれ電圧ＶＡ及びＶＣと同じであってもよい。
これに対して、ワード線ＷＬ（ｉ＋１）に接続された隣接セルと背面セルの両方が“Ｂ”〜“Ｃ”状態である場合に、選択セルＭＴｉが受けているセル間干渉効果の影響が最も大きい。従って、このような選択セルＭＴｉに対しては読み出し電圧として電圧ＶＣＧＬＡ＿Ａ４及びＶＣＧＬＡ＿Ｃ４が用いられ、これらの電圧が印加されている期間にデータがセンス・ストローブされる。
ワード線ＷＬ（ｉ＋１）に接続された隣接セルと背面セルの一方が“Ｅｒ”〜“Ａ”状態であり、他方が“Ｂ”〜“Ｃ”状態である場合、セル間干渉効果の影響は中程度である。従って、このような選択セルに対しては読み出し電圧として電圧ＶＣＧＬＡ＿Ａ２及びＶＣＧＬＡ＿Ｃ２の組み合わせ、または電圧ＶＣＧＬＡ＿Ａ３及びＶＣＧＬＡ＿Ｃ３の組み合わせが用いられる。いずれの組み合わせが用いられるかは、セル間干渉効果の影響の大きさに依存し、図１８Ａ及び図１８Ｂの例では、背面セルからの影響が大きい場合を例に示しているが、逆の場合であってもよい。
３．２ 本実施形態に係る効果
上記のように本実施形態によれば、ワード線ＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴ（ｉ＋１）に対しても先読み出し動作を行う。これにより、ＸＹ平面内で隣り合うストリングユニットＳＵからのセル間干渉効果だけでなく、Ｚ軸方向で隣り合うメモリセルトランジスタからのセル間干渉効果の影響を抑制できる。よって、データの読み出し動作信頼性を更に向上できる。
４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３実施形態を、２段階に分けてデータを書き込む方式に適用したものである。この書き込み方式を、以下では2-stage programと呼ぶ。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
４．１ メモリセルトランジスタの閾値分布について
本例では、１つのメモリセルトランジスタＭＴが例えば３ビットデータを保持可能である。この３ビットデータを、下位ビットからそれぞれlowerビット、middleビット、及びupperビットと呼ぶことにする。そして、同一のワード線に接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。つまり、１本のワード線ＷＬには３ページが割り当てられ、８本のワード線ＷＬを含むストリングユニットＳＵは２４ページ分の容量を有する。
図１９は、各メモリセルトランジスタＭＴの取り得るデータ、閾値分布、及び読み出し時に用いる電圧について示したダイアグラムである。
図示するようにメモリセルトランジスタＭＴは、閾値電圧に応じて８個の状態を取ることが出来る。この８個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、…及び“Ｇ”状態と呼ぶことにする。
“Ｅｒ”〜“Ｂ”状態については第１実施形態で説明した通りである。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり且つＶＤ（＞ＶＣ）未満である。“Ｄ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＤ以上であり且つＶＥ（＞ＶＤ）未満である。“Ｅ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＥ以上であり且つＶＦ（＞ＶＥ）未満である。“Ｆ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＦ以上であり且つＶＧ（＞ＶＦ）未満である。“Ｇ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＧ以上であり且つＶＲＥＡＤ未満である。このように分布する８個の状態のうちで、“Ｇ”状態が、閾値電圧の最も高い状態である。
また上記閾値分布は、前述のlowerビット、middleビット、及びupperビットを含む３ビット（３ページ）データを書き込むことで実現される。すなわち、上記８つの状態と、lowerビット、middleビット、及びupperビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１１”（“upper/middle/lower”の順で表記）
“Ａ”状態：“１１０”
“Ｂ”状態：“１００”
“Ｃ”状態：“０００”
“Ｄ”状態：“０１０”
“Ｅ”状態：“０１１”
“Ｆ”状態：“００１”
“Ｇ”状態：“１０１”
前述の通り、データの読み出しはページ単位で行われる。すなわち、lowerページは、読み出し電圧として例えば電圧ＶＡ及びＶＥを用いて読み出され、各動作をそれぞれ読み出し動作ＡＲ及びＥＲと呼ぶ。またmiddleページは、読み出し電圧として例えば電圧ＶＢ、ＶＤ、及びＶＦを用いて読み出され、各動作をそれぞれ読み出し動作ＢＲ、ＤＲ、及びＦＲと呼ぶ。そしてupperページは、読み出し電圧として例えば電圧ＶＣ及びＶＧを用いて読み出され、各動作をそれぞれ読み出し動作ＣＲ及びＧＲと呼ぶ。
４．２ 2-stage programについて
次に、本実施形態に係る2-stage programについて、２つの例を挙げて説明する。
＜第１の例＞
図２０は、第１の例に係る2-stage programにおけるワード線ＷＬｉ及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴの閾値分布を示すグラフであり、ワード線ＷＬｉ及びＷＬ（ｉ＋１）にデータを書き込む際に実行される処理ステップを順次示している。
図示するように、まず第１ステップでは、ワード線ＷＬｉ及びＷＬ（ｉ＋１）も“Ｅｒ”レベルである。この状態で、ワード線ＷＬｉが選択されて、“Ｄ”〜“Ｇ”状態に書き込まれるべきメモリセルトランジスタＭＴに対してプログラム動作が実行される。この際に使用されるベリファイレベルは、最終的な目標となる閾値よりも低い、中間レベルの値Ｖfy_LMである。この結果、第２ステップに示すように、ある中間レベルの分布が生成される。これを“ＬＭ”状態と呼ぶことにする。“ＬＭ”状態は、例えば“Ｂ”状態から“Ｅ”状態にかけて分布する。また、“ＬＭ”へのプログラム動作を1st stage programと呼ぶ。
次に第３ステップに示すように、ワード線ＷＬｉにドレイン側で隣接するワード線ＷＬ（ｉ＋１）が選択されて、同じく1st stage programが実行される。このワード線ＷＬ（ｉ＋１）に対する1st stage programにより、ワード線ＷＬｉはセル間干渉効果を強く受けて、閾値分布は正電圧側にシフトする。
その後、第４ステップに示すように、ワード線ＷＬｉが選択されて、データが書き込まれる。この際に使用されるベリファイレベルは、最終的な目標となるベリファイレベルである。すなわち、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態へは、“Ｅｒ”状態からプログラム動作が実行される。また“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、及び“Ｇ”状態へは、“ＬＭ”状態からプログラム動作が実行される。このプログラム動作を2nd stage programと呼ぶ。2nd stage programにおける、ワード線ＷＬｉに接続された書き込み対象メモリセルの閾値変動量は、Full sequenceの場合における書き込み対象メモリセルの閾値変動量に比べて、概ね小さくできる。このように、閾値のシフト量を小さくしつつ、ワード線ＷＬｉに接続された書き込み対象メモリセルの閾値を目標の範囲に設定することができる。
次に第５ステップに示すように、ワード線ＷＬ（ｉ＋１）が選択されて、同じく2nd stage programが実行される。なお、ワード線ＷＬ（ｉ＋１）に対する2nd stage program実行時には、ワード線ＷＬ（ｉ＋２）に対する1st stage programが既に完了している。
その結果、第６ステップに示すように、セル間干渉効果を削減出来る書き込みが実行出来る。
＜第２の例＞
次に、2-stage programの第２の例について説明する。図２１は、第２の例に係る2-stage programにおけるワード線ＷＬｉ及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴの閾値分布を示すグラフであり、ワード線ＷＬｉ及びＷＬ（ｉ＋１）にデータを書き込む際に実行される処理ステップを順次示している。
図示するように、まず第１ステップでは、ワード線ＷＬｉ及びＷＬ（ｉ＋１）も“Ｅｒ”レベルである。この状態で、ワード線ＷＬｉが選択されて、データが書き込まれる。この際に使用されるベリファイ電圧は、最終的な目標となるベリファイレベルＶｆｙＡ、ＶｆｙＢ、及びＶｆｙＣ、…よりも低い、ＶｆｙＡ’、ＶｆｙＢ’、及びＶｆｙＣ’、…である。この結果、第２ステップに示すように、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態がワード線ＷＬｉにつき大まかに書き込まれる。これを、第２の例の1st stage programと呼ぶ。
次に第３ステップに示すようにワード線ＷＬ（ｉ＋１）が選択されて、同じく1st stage programが実行される。このワード線ＷＬ（ｉ＋１）に対する1st stage programにより、ワード線ＷＬｉはセル間干渉効果を強く受けて、閾値分布は正電圧側にシフトする。
その後、第４ステップに示すように、ワード線ＷＬｉが選択されて、データが書き込まれる。この際に使用されるベリファイ電圧は、最終的な目標となるベリファイレベルＶｆｙＡ、ＶｆｙＢ、及びＶｆｙＣ、…である。この時点で、既に“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態、…は大まかに書き込まれているので、第４ステップで書き込み対象となるメモリセルの閾値電圧のシフト量は僅かである。これを、第２の例の2nd stage programと呼ぶ。
次に第５ステップに示すように、ワード線ＷＬ（ｉ＋１）が選択されて、同じく2nd stage programが実行される。第２の例であっても、ワード線ＷＬ（ｉ＋１）に対する2nd stage program実行時には、ワード線ＷＬ（ｉ＋２）に対する1st stage programが既に完了している。
その結果、第６ステップに示すように、セル間干渉効果を大幅に削減出来る書き込みが実行出来る。
４．３ 書き込み順序について
図２２は、あるブロックＢＬＫにデータを書き込む際の、ストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。図中の“１ｓｔ”及び“２ｎｄ”はそれぞれ1st stage program及び2nd stage programが行われる順番を示す。
図示するように本例は第１実施形態で説明した図１０と同様に、ストリングユニットＳＵよりもワード線ＷＬが優先して選択される。但し図１０と異なるのは、まず1st stage programがストリングユニットＳＵ０〜ＳＵ７のワード線ＷＬ０に対して実行された後、次に同じく1st stage programがストリングユニットＳＵ０〜ＳＵ７のワード線ＷＬ１に対して実行され、その後に2nd stage programがストリングユニットＳＵ０〜ＳＵ７のワード線ＷＬ０に行われるという点である。
すなわち、あるワード線ＷＬが選択され、その状態でストリングユニットＳＵ０〜ＳＵ７が順次選択される。但し、あるストリングユニットＳＵのワード線ＷＬｉについて2nd stage programが実行されるのは、当該ストリングユニットＳＵのワード線ＷＬ（ｉ＋１）についての1st stage programの完了後である。このことは、後述する種々の書き込み順序を含めて、2-stage programにつき共通である。
４．４ データの読み出し方法について
次に、本実施形態に係るデータの読み出し方法について説明する。図２３は一例として、ストリングユニットＳＵ０のメモリセルトランジスタＭＴｉ（ｉは０〜７の整数）からmiddleページデータを読み出す際の各種配線の電圧変化を示している。
図示するように、大まかには第１実施形態で説明した図１１と同様である。但し本例であると、時刻ｔ０〜ｔ２の期間に示すように、ワード線ＷＬｏｉには電圧ＶＤが印加される。つまり、先読み出し動作では、背面セルが“Ｅｒ”〜“Ｃ”状態と“Ｄ”〜“Ｇ”状態のいずれであるかが検出される。そして、この結果に基づいて、時刻ｔ２〜ｔ４の期間に本読み出し動作が行われる。
すなわち、時刻ｔ２〜ｔ３では読み出し動作ＢＲが行われる。ロウデコーダ１２０は、選択ワード線ＷＬｅｉには電圧ＶＣＧＬＡ＿Ｂ１及びＶＣＧＬＡ＿Ｂ２を印加し、それぞれの電圧を印加している期間に、背面セルが“Ｅｒ”〜“Ｃ”状態の選択セルと“Ｄ”〜“Ｇ”状態の選択セルからデータを読み出す。
引き続き、時刻ｔ３〜ｔ３’では読み出し動作ＤＲが行われる。すなわちロウデコーダ１２０は、選択ワード線ＷＬｅｉに電圧ＶＣＧＬＡ＿Ｄ１及びＶＣＧＬＡ＿Ｄ２を印加し、それぞれの電圧を印加している期間に、背面セルが“Ｅｒ”〜“Ｃ”状態の選択セルと“Ｄ”〜“Ｇ”状態の選択セルからデータを読み出す。
そして時刻ｔ３’〜ｔ４では読み出し動作ＦＲが行われる。すなわちロウデコーダ１２０は、選択ワード線ＷＬｅｉに電圧ＶＣＧＬＡ＿Ｆ１及びＶＣＧＬＡ＿Ｆ２を印加し、それぞれの電圧を印加している期間に、背面セルが“Ｅｒ”〜“Ｃ”状態の選択セルと“Ｄ”〜“Ｇ”状態の選択セルからデータを読み出す。
なお、本実施形態においても、先読み出し対象となるストリングユニットＳＵとビット線ＢＬは、第１実施形態で説明した図１３の通りである。
４．５ 本実施形態に係る効果
上記のように、第１実施形態で説明した書き込み方法は、2-stage programにも適用できる。もちろん、第２乃至第４実施形態を適用してもよい。
５．第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第４実施形態で説明した書き込み順序の変形例に関するものである。以下では、第４実施形態と異なる点についてのみ説明する。
５．１ 第１の例
図２４は、第１例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の順序であると、第４実施形態と同様にワード線ＷＬが優先して選択されるが、ストリングユニットＳＵは偶数ストリングユニットＳＵが奇数ストリングユニットＳＵよりも優先される。
すなわち、まずワード線ＷＬ０につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて1st stage programが実行され、次にストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７が選択されて1st stage programが実行される。次に、ワード線ＷＬ１につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて1st stage programが実行され、次にストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７が選択されて1st stage programが実行される。その後、ワード線ＷＬ０につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて2nd stage programが実行され、次にストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７が選択されて2nd stage programが実行される。以後、同様である。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第２実施形態で説明した図１５の通りである。
５．２ 第２の例
図２５は、第２例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の順序であると、偶数ストリングユニットＳＵにつき1st stage program及び2nd stage programが終了したのち、奇数ストリングユニットＳＵにつき1st stage program及び2nd stage programが実行される。
すなわち、まずワード線ＷＬ０につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて1st stage programが実行され、次に、ワード線ＷＬ１につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて1st stage programが実行される。次に、ワード線ＷＬ０につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて2nd stage programが実行され、その後、ワード線ＷＬ２につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて1st stage programが実行される。そして、ストリングユニットＳＵ６のワード線ＷＬ７についての2nd programが完了すると、同様にして奇数ストリングユニットＳＵへのプログラムが開始される。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第２実施形態で説明した図１５の通りである。
５．３ 第３の例
図２６は、第３例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の順序であると、まずストリングユニットＳＵ０のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行され、次にストリングユニットＳＵ１のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。以後、同様にしてストリングユニットＳＵ２〜ＳＵ７のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。
その後、ストリングユニットＳＵ０のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ０のワード線ＷＬ２につき1st stage programが実行される。引き続き、ストリングユニットＳＵ１のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ１のワード線ＷＬ２につき1st stage programが実行される。以後、同様である。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第１実施形態で説明した図１３の通りである。
５．４ 第４の例
図２７は、第４例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例は、図２６を用いて説明した第３の例において、奇数ストリングユニットよりも偶数ストリングユニットに対して優先的にプログラムを行うものである。
すなわち、まずストリングユニットＳＵ０のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行され、次にストリングユニットＳＵ２のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。以後、同様にしてストリングユニットＳＵ４及びＳＵ６のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。
その後、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７のワード線ＷＬ０及びＷＬ１につき、同様にして1st stage programが実行される。
その後、ストリングユニットＳＵ０のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ０のワード線ＷＬ２につき1st stage programが実行される。引き続き、ストリングユニットＳＵ２のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ２のワード線ＷＬ２につき1st stage programが実行される。以後、偶数ストリングユニットＳＵ４及びＳＵ６につき同様の動作が行われ、その後、同様の動作が奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７のワード線ＷＬ０及びＷＬ２に対して行われる。以後、同様にして偶数ストリングユニットと奇数ストリングユニットに対して交互にプログラムが行われる。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第２実施形態で説明した図１５の通りである。
５．５ 第５の例
図２８は、第５例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例は、図２７を用いて説明した第４の例と同様に、奇数ストリングユニットよりも偶数ストリングユニットに対して優先的にプログラムを行うものである。
すなわち、まずストリングユニットＳＵ０のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行され、次にストリングユニットＳＵ２のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。以後、同様にしてストリングユニットＳＵ４及びＳＵ６のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。
その後、ストリングユニットＳＵ０のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ０のワード線ＷＬ２につき1st stage programが実行される。引き続き、ストリングユニットＳＵ２のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ２のワード線ＷＬ２につき1st stage programが実行される。以後、偶数ストリングユニットＳＵ４及びＳＵ６につき同様の動作が行われ、その後、同様の動作が偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６のワード線ＷＬ２〜ＷＬ７に対して行われ、偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６に対する書き込みが終了した後、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７に対して1st stage program及び2nd stage programが実行される。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第２実施形態で説明した図１５の通りである。
５．６ 第６の例
図２９は、第６例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例は、基本的にまずストリングユニットＳＵ０につきワード線ＷＬｋ（ｋは２〜７の自然数）の1st stage programを行い、次に同じストリングユニットＳＵ０のワード線ＷＬ（ｋ−１）の2nd stage programを行い、これをストリングユニットＳＵ１〜ＳＵ７につき順次繰り返すものである。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第１実施形態で説明した図１３の通りである。
５．７ 第７の例
図３０は、第７例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例は、図２９で説明した第６の例において、まずストリングユニットＳＵ０につきワード線ＷＬｋ（ｋは２〜７の自然数）の1st stage programを行い、次に同じストリングユニットＳＵ０のワード線ＷＬ（ｋ−１）の2nd stage programを行い、これをまず偶数ストリングユニットＳＵ２、ＳＵ４、及びＳＵ６につき繰り返す。そして同様の動作を奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７につき繰り返すものである。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第２実施形態で説明した図１５の通りである。
５．８ 第８の例
図３１は、第８例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例は、図３０で説明した第７の例で説明した規則性に従って、まず偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６につきデータを書き込む。そして偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６へのデータの書き込みが終了した後、同様の規則性に従って奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７につきデータを書き込むものである。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第２実施形態で説明した図１５の通りである。
５．９ 本実施形態に係る効果
以上のように、2-stage programの場合には、種々の書き込み順序が可能である。そして、これらの書き込み順序を採用することにより、背面セルや、隣接ワード線からのセル間干渉効果の影響を低減できる。
６．第６実施形態
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、第５実施形態と同様に、上記第４実施形態で説明した書き込み順序の変形例に関するものであり、特に第４実施形態において図２１を用いて説明した第２の例に係る書き込み方法に適用可能なものである。以下では、第４及び第５実施形態と異なる点についてのみ説明する。
６．１ 第１の例
図３２は、本実施形態の第１例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の書き込み順序は、ワード線ＷＬ２〜ＷＬ７については第５実施形態で説明した図２９と同様である。すなわち本例であると、ストリングユニットＳＵ０〜ＳＵ７の順でワード線ＷＬ０の1st stage programが実行される。その後、各ストリングユニットＳＵ０〜ＳＵの７各々においてワード線ＷＬ１の1st stage programとワード線ＷＬ０の2nd stage programが実行される。その他は図２９と同様である。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第１実施形態で説明した図１３の通りである。
６．２ 第２の例
図３３は、本実施形態の第２例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の書き込み順序は、ワード線ＷＬ２〜ＷＬ７については第５実施形態で説明した図３０と同様である。そしてワード線ＷＬ０及びＷＬ１については、まず偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６のワード線ＷＬ０に対して1st stage programが実行され、次に奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７のワード線ＷＬ０に対して1st stage programが実行される。その後、偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６の各々においてワード線ＷＬ１の1st stage programとワード線ＷＬ０の2nd stage programが実行される。その後、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７の各々につき同様の動作が行われる。その他は図３０と同様である。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第２実施形態で説明した図１５の通りである。
６．３ 第３の例
図３４は、本実施形態の第３例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の書き込み順序は、ワード線ＷＬ２〜ＷＬ７については第５実施形態で説明した図３１と同様である。そしてワード線ＷＬ０及びＷＬ１については、まず偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６のワード線ＷＬ０に対して1st stage programが実行され、次に偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６の各々においてワード線ＷＬ１の1st stage programとワード線ＷＬ０の2nd stage programが実行される。奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７についても同様の動作が行われる。その他は図３１と同様である。
本例の順序であると、読み出し動作時における先読み出し対象ストリングユニットＳＵと対象ビット線ＢＬは、第２実施形態で説明した図１５の通りである。
６．４ 本実施形態に係る効果
以上のように、第２の例に係る書き込み方法には、種々の書き込み順序が可能である。また本実施形態に係る書き込み順序であると、例えば単純にストリングユニットＳＵ順にデータを書き込む図２２のような場合に比べて、2nd stage programを速やかに実行できる。従って、コントローラ２００が書き込みデータを保持している期間を短くでき、コントローラのバッファメモリ容量を削減できる。
７．第７実施形態
次に、第７実施形態に係る半導体記憶装置について説明する。本実施形態は、第４実施形態で説明した2-stage programの第１の例を用いてデータを書き込み、第３実施形態で説明したワード線ＷＬ（ｉ＋１）からのセル間干渉効果を考慮した際におけるデータ読み出し方法に関する。以下では特に、ワード線ＷＬ（ｉ＋１）からのセル間干渉効果について説明する。
７．１ メモリセルが３ビットデータを保持する場合
まず、第４実施形態の図１９を用いて説明したように、メモリセルの各々が３ビットデータを保持可能な場合について説明する。図３５は、図２０を用いて説明した2-stage programにおける2nd stage programの様子を示している。2-stage programでは、ドレイン側で隣り合うメモリセルの1st stage programを行った後に2nd stage programが行われる。従って、2nd stage programは、隣接セルからのセル間干渉効果の影響を低減できる。
しかし、そのような2-stage programであっても、セル間干渉効果の影響をゼロにすることは困難である。例えば、第４実施形態で説明した第１の例に係る方法であると、2nd stage programによるセル間干渉効果の影響が無視できない場合がありうる。図３５は、この様子を示す。すなわち、2nd stage programでは、“Ｅｒ”状態から“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態のいずれかへのプログラム動作、または“ＬＭ”状態から“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、及び“Ｇ”状態のいずれかへのプログラム動作が行われる。すると、“Ｅｒ”状態及び“ＬＭ”状態から閾値の高い状態、例えば“Ｂ”状態及び“Ｃ”状態、並びに“Ｆ”状態及び“Ｇ”状態へプログラムする際、セル間干渉効果により、既にデータの書き込みが完了しているソース側で隣接するメモリセルの閾値が変動するおそれがある。
そこで本実施形態では、このような高い閾値状態へ書き込まれたメモリセルを先読み出しにより特定する。そして、第３実施形態と同様に、背面セルの保持データとの組み合わせに応じて、補正用の読み出し電圧を用いる。図３６Ａ及び図３６Ｂは、ワード線ＷＬ（ｉ＋１）についての先読み出し結果と、背面セルの先読み出し結果との組み合わせに対して用いられる読み出し電圧と、セル間干渉効果の大きさを示している。
まず図３６Ａの場合について説明する。図３６Ａは、背面セルに関しては、図１８Ｂと同様に閾値の低いグループ（“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態）と閾値の高いグループ（“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、及び“Ｇ”状態）とに分けられる。他方でワード線ＷＬ（ｉ＋１）に接続された隣接セルに関しては、図３５で説明したように閾値変動の小さいグループ（“Ｅｒ”状態、“Ａ”状態、“Ｄ”状態、及び“Ｅ”状態）と閾値変動の大きいグループ（“Ｂ”状態、“Ｃ”状態、“Ｆ”状態、及び“Ｇ”状態）とに分けられる。
図示するように、背面セルが“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ｅｒ”状態、“Ａ”状態、“Ｄ”状態、及び“Ｅ”状態のいずれかである場合に、選択セルＭＴｉが受けているセル間干渉効果の影響が最も小さい。従って、このような選択セルＭＴｉに対する読み出し電圧としては、電圧ＶＣＧＬＡ＿Ａ１、ＶＣＧＬＡ＿Ｂ１、ＶＣＧＬＡ＿Ｃ１、ＶＣＧＬＡ＿Ｄ１、ＶＣＧＬＡ＿Ｅ１、ＶＣＧＬＡ＿Ｆ１、及びＶＣＧＬＡ＿Ｇ１が用いられ、これらの電圧が印加されている期間にデータがセンス・ストローブされる。なおこれらの電圧は、例えばそれぞれ電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧと同じであってもよい。
他方で、背面セルが“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、及び“Ｇ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ｂ”状態、“Ｃ”状態、“Ｆ”状態、及び“Ｇ”状態のいずれかである場合に、選択セルＭＴｉが受けているセル間干渉効果の影響が最も大きい。従って、このような選択セルＭＴｉに対する読み出し電圧としては、電圧ＶＣＧＬＡ＿Ａ４、ＶＣＧＬＡ＿Ｂ４、ＶＣＧＬＡ＿Ｃ４、ＶＣＧＬＡ＿Ｄ４、ＶＣＧＬＡ＿Ｅ４、ＶＣＧＬＡ＿Ｆ４、及びＶＣＧＬＡ＿Ｇ４が用いられ、これらの電圧が印加されている期間にデータがセンス・ストローブされる。なお、下記の関係がある。
ＶＣＧＬＡ＿Ａ４＞ＶＣＧＬＡ＿Ａ１、
ＶＣＧＬＡ＿Ｂ４＞ＶＣＧＬＡ＿Ｂ１、
ＶＣＧＬＡ＿Ｃ４＞ＶＣＧＬＡ＿Ｃ１、
ＶＣＧＬＡ＿Ｄ４＞ＶＣＧＬＡ＿Ｄ１、
ＶＣＧＬＡ＿Ｅ４＞ＶＣＧＬＡ＿Ｅ１、
ＶＣＧＬＡ＿Ｆ４＞ＶＣＧＬＡ＿Ｆ１、及び
ＶＣＧＬＡ＿Ｇ４＞ＶＣＧＬＡ＿Ｇ１。
また、背面セルが“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ｂ”状態、“Ｃ”状態、“Ｆ”状態、及び“Ｇ”状態のいずれかである場合には、選択セルＭＴｉが受けているセル間干渉効果の影響は、上記２つの場合の中間である。従って、このような選択セルＭＴｉに対する読み出し電圧としては、電圧ＶＣＧＬＡ＿Ａ２、ＶＣＧＬＡ＿Ｂ２、ＶＣＧＬＡ＿Ｃ２、ＶＣＧＬＡ＿Ｄ２、ＶＣＧＬＡ＿Ｅ２、ＶＣＧＬＡ＿Ｆ２、及びＶＣＧＬＡ＿Ｇ２が用いられ、これらの電圧が印加されている期間にデータがセンス・ストローブされる。なお、下記の関係がある。
ＶＣＧＬＡ＿Ａ４＞ＶＣＧＬＡ＿Ａ２＞ＶＣＧＬＡ＿Ａ１、
ＶＣＧＬＡ＿Ｂ４＞ＶＣＧＬＡ＿Ｂ２＞ＶＣＧＬＡ＿Ｂ１、
ＶＣＧＬＡ＿Ｃ４＞ＶＣＧＬＡ＿Ｃ２＞ＶＣＧＬＡ＿Ｃ１、
ＶＣＧＬＡ＿Ｄ４＞ＶＣＧＬＡ＿Ｄ２＞ＶＣＧＬＡ＿Ｄ１、
ＶＣＧＬＡ＿Ｅ４＞ＶＣＧＬＡ＿Ｅ２＞ＶＣＧＬＡ＿Ｅ１、
ＶＣＧＬＡ＿Ｆ４＞ＶＣＧＬＡ＿Ｆ２＞ＶＣＧＬＡ＿Ｆ１、及び
ＶＣＧＬＡ＿Ｇ４＞ＶＣＧＬＡ＿Ｇ２＞ＶＣＧＬＡ＿Ｇ１。
同様に、背面セルが“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、及び“Ｇ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ｅｒ”状態、“Ａ”状態、“Ｄ”状態、及び“Ｅ”状態のいずれかである場合には、選択セルＭＴｉが受けているセル間干渉効果の影響は、上記２つの場合の中間である。従って、このような選択セルＭＴｉに対する読み出し電圧としては、電圧ＶＣＧＬＡ＿Ａ３、ＶＣＧＬＡ＿Ｂ３、ＶＣＧＬＡ＿Ｃ３、ＶＣＧＬＡ＿Ｄ３、ＶＣＧＬＡ＿Ｅ３、ＶＣＧＬＡ＿Ｆ３、及びＶＣＧＬＡ＿Ｇ３が用いられ、これらの電圧が印加されている期間にデータがセンス・ストローブされる。なお、下記の関係がある。
ＶＣＧＬＡ＿Ａ４＞ＶＣＧＬＡ＿Ａ３＞ＶＣＧＬＡ＿Ａ１、
ＶＣＧＬＡ＿Ｂ４＞ＶＣＧＬＡ＿Ｂ３＞ＶＣＧＬＡ＿Ｂ１、
ＶＣＧＬＡ＿Ｃ４＞ＶＣＧＬＡ＿Ｃ３＞ＶＣＧＬＡ＿Ｃ１、
ＶＣＧＬＡ＿Ｄ４＞ＶＣＧＬＡ＿Ｄ３＞ＶＣＧＬＡ＿Ｄ１、
ＶＣＧＬＡ＿Ｅ４＞ＶＣＧＬＡ＿Ｅ３＞ＶＣＧＬＡ＿Ｅ１、
ＶＣＧＬＡ＿Ｆ４＞ＶＣＧＬＡ＿Ｆ３＞ＶＣＧＬＡ＿Ｆ１、及び
ＶＣＧＬＡ＿Ｇ４＞ＶＣＧＬＡ＿Ｇ３＞ＶＣＧＬＡ＿Ｇ１。
また、電圧ＶＣＧＬＡ＿Ａ３、ＶＣＧＬＡ＿Ｂ３、ＶＣＧＬＡ＿Ｃ３、ＶＣＧＬＡ＿Ｄ３、ＶＣＧＬＡ＿Ｅ３、ＶＣＧＬＡ＿Ｆ３、及びＶＣＧＬＡ＿Ｇ３はそれぞれ、電圧ＶＣＧＬＡ＿Ａ２、ＶＣＧＬＡ＿Ｂ２、ＶＣＧＬＡ＿Ｃ２、ＶＣＧＬＡ＿Ｄ２、ＶＣＧＬＡ＿Ｅ２、ＶＣＧＬＡ＿Ｆ２、及びＶＣＧＬＡ＿Ｇ２よりも大きくてもよいし、小さくてもよいし、同じであってもよい。
次に図３６Ｂの場合について説明する。図３６Ｂの例は、背面セルに関しても、隣接セルと同様に閾値変動の小さいグループ（“Ｅｒ”状態、“Ａ”状態、“Ｄ”状態、及び“Ｅ”状態）と閾値変動の大きいグループ（“Ｂ”状態、“Ｃ”状態、“Ｆ”状態、及び“Ｇ”状態）とに分けたものである。
従って図３６Ｂに示すように、背面セルと、ワード線ＷＬ（ｉ＋１）に接続された隣接セルとが、共に“Ｅｒ”状態、“Ａ”状態、“Ｄ”状態、及び“Ｅ”状態のいずれかである場合に、選択セルＭＴｉが受けているセル間干渉効果の影響が最も小さい。従って、このような選択セルＭＴｉに対する読み出し電圧として、前述の電圧ＶＣＧＬＡ＿Ａ１、ＶＣＧＬＡ＿Ｂ１、ＶＣＧＬＡ＿Ｃ１、ＶＣＧＬＡ＿Ｄ１、ＶＣＧＬＡ＿Ｅ１、ＶＣＧＬＡ＿Ｆ１、及びＶＣＧＬＡ＿Ｇ１が用いられ、これらの電圧が印加されている期間にデータがセンス・ストローブされる。
他方で、背面セルと、ワード線ＷＬ（ｉ＋１）に接続された隣接セルとが、共に“Ｂ”状態、“Ｃ”状態、“Ｆ”状態、及び“Ｇ”状態のいずれかである場合に、選択セルＭＴｉが受けているセル間干渉効果の影響が最も大きい。従って、このような選択セルＭＴｉに対する読み出し電圧として、前述の電圧ＶＣＧＬＡ＿Ａ４、ＶＣＧＬＡ＿Ｂ４、ＶＣＧＬＡ＿Ｃ４、ＶＣＧＬＡ＿Ｄ４、ＶＣＧＬＡ＿Ｅ４、ＶＣＧＬＡ＿Ｆ４、及びＶＣＧＬＡ＿Ｇ４が用いられる。
また、背面セルが“Ｅｒ”状態、“Ａ”状態、“Ｄ”状態、及び“Ｅ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ｂ”状態、“Ｃ”状態、“Ｆ”状態、及び“Ｇ”状態のいずれかである場合には、選択セルＭＴｉが受けているセル間干渉効果の影響は、上記２つの場合の中間である。従って、このような選択セルＭＴｉに対する読み出し電圧としては、前述の電圧ＶＣＧＬＡ＿Ａ２、ＶＣＧＬＡ＿Ｂ２、ＶＣＧＬＡ＿Ｃ２、ＶＣＧＬＡ＿Ｄ２、ＶＣＧＬＡ＿Ｅ２、ＶＣＧＬＡ＿Ｆ２、及びＶＣＧＬＡ＿Ｇ２が用いられる。
背面セルが“Ｂ”状態、“Ｃ”状態、“Ｆ”状態、及び“Ｇ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ｅｒ”状態、“Ａ”状態、“Ｄ”状態、及び“Ｅ”状態のいずれかである場合も同様であり、このような選択セルＭＴｉに対する読み出し電圧としては、前述の電圧ＶＣＧＬＡ＿Ａ３、ＶＣＧＬＡ＿Ｂ３、ＶＣＧＬＡ＿Ｃ３、ＶＣＧＬＡ＿Ｄ３、ＶＣＧＬＡ＿Ｅ３、ＶＣＧＬＡ＿Ｆ３、及びＶＣＧＬＡ＿Ｇ３が用いられる。
図３７は、本実施形態に係る読み出し方法について示しており、第３実施形態で説明した図１８Ａに対応する。図１８Ａと同様に、ワード線ＷＬ（ｉ＋１）に対する先読み出し動作が、時刻ｔ０’〜ｔ０の期間に実行される。但し、図３７はメモリセルが３ビットデータを保持し、そのうちのlower pageを読み出す場合を例に示している。
図示するように、時刻ｔ０’〜ｔ０においてロウデコーダ１２０は、ストリングユニットＳＵ０のワード線ＷＬ（ｉ＋１）を選択し、ワード線ＷＬ（ｉ＋１）に読み出し電圧ＶＣＧを印加する。これにより、ワード線ＷＬ（ｉ＋１）に接続されたメモリセルからのデータの先読み出しが行われる。本例であると、図３５で説明したように、読み出し動作ＢＲ、ＤＲ、及びＦＲが実行される。従って、読み出し電圧ＶＣＧとしては、電圧ＶＢ、ＶＤ、及びＶＦが用いられる。図３７の例では、電圧ＶＢ、ＶＤ、及びＶＦが順次、ワード線ＷＬ（ｉ＋１）に印加される。その他は、図１８Ａと同様である。
これにより、読み出し動作ＢＲでオフ状態となり読み出し動作ＤＲでオン状態となったメモリセル、及び読み出し動作ＦＲでオフ状態となったメモリセルが、“Ｂ”状態、“Ｃ”状態、“Ｆ”状態、及び“Ｇ”状態のいずれかの状態であることが分かる。
その後は、時刻ｔ０〜ｔ２の期間において、背面セルからデータが読み出される。図３６Ａで説明した区分ルールを採用する場合には、時刻ｔ０〜ｔ２の動作は図１８Ａと同様である。但し、ワード線ＷＬｉに印加される読み出し電圧は電圧ＶＢの代わりにＶＤが用いられる。他方で、図３６Ｂで説明した区分ルールを採用する場合には、時刻ｔ０〜ｔ１の期間、及び時刻ｔ１〜ｔ２の期間、それぞれストリングユニットＳＵ１及びＳＵ７のワード線ＷＬｉには、時刻ｔ０’〜ｔ０の期間のワード線ＷＬ（ｉ＋１）と同様に、読み出し電圧ＶＣＧとして電圧ＶＢ、ＶＤ、及びＶＦが印加される。
その後、時刻ｔ２〜ｔ４の期間において、ストリングユニットＳＵ０のワード線ＷＬｉに接続されたメモリセルからデータが読み出される。すなわち、時刻ｔ２〜ｔ３の期間においてワード線ＷＬｉには読み出し電圧ＶＣＧＬＡ＿Ａ１、ＶＣＧＬＡ＿Ａ２、ＶＣＧＬＡ＿Ａ３、及びＶＣＧＬＡ＿Ａ４が印加されて、読み出し動作ＡＲが実行される。引き続き、時刻ｔ３〜ｔ４の期間においてワード線ＷＬｉには読み出し電圧ＶＣＧＬＡ＿Ｅ１、ＶＣＧＬＡ＿Ｅ２、ＶＣＧＬＡ＿Ｅ３、及びＶＣＧＬＡ＿Ｅ４が印加されて、読み出し動作ＥＲが実行される。
なお図３７ではlower pageデータを読み出す場合について示しているが、middle page及びupper pageを読み出す場合も同様であり、本読み出し動作において選択ワード線ＷＬｉに印加される電圧が図３７の場合とは異なる。Middle pageを読み出す際には、ワード線ＷＬｉには読み出し電圧ＶＣＧＬＡ＿Ｂ１、ＶＣＧＬＡ＿Ｂ２、ＶＣＧＬＡ＿Ｂ３、及びＶＣＧＬＡ＿Ｂ４が印加されて、読み出し動作ＢＲが実行され、更に読み出し電圧ＶＣＧＬＡ＿Ｄ１、ＶＣＧＬＡ＿Ｄ２、ＶＣＧＬＡ＿Ｄ３、及びＶＣＧＬＡ＿Ｄ４が印加されて、読み出し動作ＤＲが実行され、そして読み出し電圧ＶＣＧＬＡ＿Ｆ１、ＶＣＧＬＡ＿Ｆ２、ＶＣＧＬＡ＿Ｆ３、及びＶＣＧＬＡ＿Ｆ４が印加されて、読み出し動作ＦＲが実行される。またupper pageを読み出す際には、ワード線ＷＬｉには読み出し電圧ＶＣＧＬＡ＿Ｃ１、ＶＣＧＬＡ＿Ｃ２、ＶＣＧＬＡ＿Ｃ３、及びＶＣＧＬＡ＿Ｃ４が印加されて、読み出し動作ＣＲが実行され、更に読み出し電圧ＶＣＧＬＡ＿Ｇ１、ＶＣＧＬＡ＿Ｇ２、ＶＣＧＬＡ＿Ｇ３、及びＶＣＧＬＡ＿Ｇ４が印加されて、読み出し動作ＧＲが実行される。
７．２ メモリセルが２ビットデータを保持する場合
次に、第１実施形態の図９を用いて説明したように、メモリセルの各々が２ビットデータを保持可能な場合について説明する。図３８は、図３８と同様に2-stage programにおける2nd stage programの様子を示している。メモリセルが２ビットデータを保持する場合、“Ｅｒ”状態から“Ａ”状態へのプログラム動作、及び“ＬＭ”状態から“Ｃ”状態へのプログラム動作時に、セル間干渉効果により、既にデータの書き込みが完了しているソース側で隣接するメモリセルの閾値が変動するおそれがある。
図３９Ａ及び図３９Ｂは、ワード線ＷＬ（ｉ＋１）についての先読み出し結果と、背面セルの先読み出し結果との組み合わせに対して用いられる読み出し電圧と、セル間干渉効果の大きさを示している。
まず図３９Ａの場合について説明する。図３９Ａは図３６Ａと同様に、背面セルに関しては閾値の低いグループ（“Ｅｒ”状態及び“Ａ”状態）と閾値の低いグループ（“Ｂ”状態及び“Ｃ”状態）とに分けられる。他方でワード線ＷＬ（ｉ＋１）に接続された隣接セルに関しては、閾値変動の小さいグループ（“Ｅｒ”状態及び“Ｂ”状態）と閾値変動の大きいグループ（“Ａ”状態及び“Ｃ”状態）とに分けられる。
図示するように、背面セルが“Ｅｒ”状態及び“Ａ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ｅｒ”状態及び“Ｂ”状態のいずれかである場合に、選択セルＭＴｉが受けているセル間干渉効果の影響が最も小さい。従って、このような選択セルＭＴｉに対する読み出し電圧としては、電圧ＶＣＧＬＡ＿Ａ１、ＶＣＧＬＡ＿Ｂ１、及びＶＣＧＬＡ＿Ｃ１が用いられ、これらの電圧が印加されている期間にデータがセンス・ストローブされる。なおこれらの電圧は、例えばそれぞれ電圧ＶＡ、ＶＢ、及びＶＣと同じであってもよい。
他方で、背面セルが“Ｂ”状態及び“Ｃ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ａ”状態及び“Ｃ”状態のいずれかである場合に、選択セルＭＴｉが受けているセル間干渉効果の影響が最も大きい。従って、このような選択セルＭＴｉに対する読み出し電圧としては、電圧ＶＣＧＬＡ＿Ａ４、ＶＣＧＬＡ＿Ｂ４、及びＶＣＧＬＡ＿Ｃ４が用いられ、これらの電圧が印加されている期間にデータがセンス・ストローブされる。
そして、背面セルが“Ｅｒ”状態及び“Ａ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ａ”状態及び“Ｃ”状態のいずれかである場合、及び背面セルが“Ｂ”状態及び“Ｃ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ｅｒ”状態及び“Ｂ”状態のいずれかである場合、選択セルＭＴｉが受けているセル間干渉効果の影響は、上記２つの場合の中間である。
次に図３９Ｂの場合について説明する。図３９Ｂは図３６Ｂと同様に、背面セルに関しても、隣接セルと同様に閾値変動の小さいグループ（“Ｅｒ”状態及び“Ｂ”状態）と閾値変動の大きいグループ（“Ａ”状態及び“Ｃ”状態）とに分けたものである。
従って図３９Ｂに示すように、背面セルと、ワード線ＷＬ（ｉ＋１）に接続された隣接セルとが、共に“Ｅｒ”状態及び“Ｂ”状態のいずれかである場合に、選択セルＭＴｉが受けているセル間干渉効果の影響が最も小さい。従って、このような選択セルＭＴｉに対する読み出し電圧として、前述の電圧ＶＣＧＬＡ＿Ａ１、ＶＣＧＬＡ＿Ｂ１、及びＶＣＧＬＡ＿Ｃ１が用いられる。
他方で、背面セルと、ワード線ＷＬ（ｉ＋１）に接続された隣接セルとが、共に“Ａ”状態及び“Ｃ”状態のいずれかである場合に、選択セルＭＴｉが受けているセル間干渉効果の影響が最も大きい。従って、このような選択セルＭＴｉに対する読み出し電圧として、前述の電圧ＶＣＧＬＡ＿Ａ４、ＶＣＧＬＡ＿Ｂ４、及びＶＣＧＬＡ＿Ｃ４が用いられる。
そして、背面セルが“Ｅｒ”状態及び“Ｂ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ａ”状態及び“Ｃ”状態のいずれかである場合、及び背面セルが“Ａ”状態及び“Ｃ”状態のいずれかであり、ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ｅｒ”状態及び“Ｂ”状態のいずれかである場合、選択セルＭＴｉが受けているセル間干渉効果の影響は、上記２つの場合の中間である。
図４０は、本実施形態に係る読み出し方法について示しており、第１の例で説明した図３７に対応する。図３７と同様に、ワード線ＷＬ（ｉ＋１）に対する先読み出し動作が、時刻ｔ０’〜ｔ０の期間に実行される。但し、図３７はメモリセルが２ビットデータを保持し、そのうちのupper pageを読み出す場合を例に示している。
図示するように、時刻ｔ０’〜ｔ０においてロウデコーダ１２０は、ストリングユニットＳＵ０のワード線ＷＬ（ｉ＋１）を選択し、ワード線ＷＬ（ｉ＋１）に読み出し電圧ＶＣＧを印加する。これにより、ワード線ＷＬ（ｉ＋１）に接続されたメモリセルからのデータの先読み出しが行われる。本例であると、図３８で説明したように、読み出し動作ＡＲ、ＢＲ、及びＣＲが実行される。従って、電圧ＶＡ、ＶＢ、及びＶＣが順次、ワード線ＷＬ（ｉ＋１）に印加される。その他は、図３７と同様である。これにより、読み出し動作ＡＲでオフ状態となり読み出し動作ＢＲでオン状態となったメモリセルが“Ａ”状態であり、読み出し動作ＣＲでオフ状態となったメモリセルが“Ｃ”状態であることが分かる。
その後は、時刻ｔ０〜ｔ２の期間において、背面セルからデータが読み出される。図３９Ａで説明した区分ルールを採用する場合には、時刻ｔ０〜ｔ２の動作は図１８Ａと同様である。他方で、図３９Ｂで説明した区分ルールを採用する場合には、時刻ｔ０〜ｔ１の期間、及び時刻ｔ１〜ｔ２の期間、それぞれストリングユニットＳＵ１及びＳＵ７のワード線ＷＬｉには、時刻ｔ０’〜ｔ０の期間のワード線ＷＬ（ｉ＋１）と同様に、読み出し電圧ＶＣＧとして電圧ＶＡ、ＶＢ、及びＶＣが印加される。
その後、時刻ｔ２〜ｔ４の期間において、ストリングユニットＳＵ０のワード線ＷＬｉに接続されたメモリセルからデータが読み出される。この様子は図１８Ａで説明した時刻ｔ２〜ｔ４と同様である。
７．３ 本実施形態に係る効果
上記のように、書き込み方法によってセル間干渉効果の影響は異なる。例えば図２０で説明したような2-stage programによれば、セル間干渉効果の影響の大きさは、2nd stage programにおける書き込みデータによって異なる。より具体的には、背面セルや隣接セルにおける2nd stage programでの閾値変動量が大きい場合に、選択セルが受けるセル間干渉効果の影響が大きい。このように、書き込み方法によるセル間干渉効果の影響を考慮して読み出し電圧ＶＣＧＬＡを決定することで、より読み出し精度を向上できる。
なお、本実施形態では、背面セルからのセル間干渉効果の影響を、大きい場合と小さい場合の２つに分け、隣接セルからのセル間干渉効果の影響も、大きい場合と小さい場合の２つに分けた場合を例に説明した。従って、図３６Ａ、図３６Ｂ、図３９Ａ、及び図３９Ｂに示すように、セル間干渉効果の影響は、大きい場合、中程度の場合（２パターン）、及び小さい場合の４つに分類される。しかし、背面セル及び隣接セルからのセル間干渉効果の影響を、大きいか小さいかの２つに分けるのではなく、それ以上に細かく分類してもよい。細かく分類することにより、読み出し精度を一層向上できる。
８．第８実施形態
次に、第８実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第７実施形態で説明した先読み出し動作及び本読み出し動作におけるセンスアンプの動作に関するものである。以下では、第１乃至第７実施形態と異なる点についてのみ説明する。
８．１ センスアンプの構成について
まず、本実施形態に係るセンスアンプ１４０の構成について、図４１を用いて説明する。図４１は、本実施形態に係るセンスアンプ１４０とストリングユニットＳＵ０の回路図である。
図示するようにセンスアンプ１４０は、ビット線ＢＬ毎に設けられたセンスユニットＳＡＵ（ＳＡＵ０〜ＳＡＵ（Ｌ−１））を備えている。
センスユニットＳＡＵの各々は、センス部ＳＡ、演算部ＯＰ、並びにラッチ回路ＤＬ０、ＤＬ１、ＤＬ２、及びＸＤＬを備えている。
センス部ＳＡは、対応するビット線ＢＬに読み出されたデータをセンスし、また書き込みデータに応じてビット線ＢＬに電圧を印加する。すなわちセンス部ＳＡは、ビット線ＢＬを直接的に制御するモジュールである。そしてセンス部ＳＡには、読み出し時には例えばシーケンサ１７０によってストローブ信号ＳＴＢが与えられる。センス部ＳＡは、信号ＳＴＢがアサートされるタイミングで読み出しデータを確定させる（本例では、メモリセルがオンした場合にはデータ“０”、オフした場合にはデータ“１”と定義する）。そしてセンス部ＳＡは、内部に有するラッチ回路（図４１には図示せず）にこのデータを保持し、更にラッチ回路ＤＬ０、ＤＬ１、ＤＬ２、及びＸＤＬのいずれかに転送する。
ラッチ回路ＤＬ０、ＤＬ１、ＤＬ２、及びＸＤＬは、読み出しデータ及び書き込みデータを一時的に保持する。演算部ＯＰは、センス部ＳＡ、並びにラッチ回路ＤＬ０、ＤＬ１、ＤＬ２、及びＸＤＬに保持されているデータにつき、否定（ＮＯＴ）演算、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、排他的論理和（ＸＯＲ）演算、否定排他的論理和（ＸＮＯＲ）演算など、種々の論理演算を行う。これらのセンス部ＳＡ、ラッチ回路ＤＬ０、ＤＬ１、ＤＬ２、及びＸＤＬ、並びに演算部ＯＰは、互いにデータを送受信可能なようにバスによって接続されている。
センスアンプ１４０における外部とのデータの入出力は、ラッチ回路ＸＤＬを介して行われる。すなわち、コントローラ２００から受信したデータは、ラッチ回路ＸＤＬを介して、ラッチ回路ＤＬ０、ＤＬ１、及びＤＬ２、またはセンス部ＳＡに転送される。またラッチ回路ＤＬ０、ＤＬ１、及びＤＬ２、またはセンス部ＳＡのデータは、ラッチ回路ＸＤＬを介してコントローラ２００へ送信される。そしてラッチ回路ＸＤＬは、ＮＡＮＤ型フラッシュメモリ１００のキャッシュメモリとして機能する。従って、ラッチ回路ＤＬ０、ＤＬ１、及びＤＬ２が使用中であったとしても、ラッチ回路ＸＤＬが空いていれば、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となることが出来る。
引き続き、上記第１乃至第７実施形態で説明した先読み出し動作及び本読み出し動作におけるセンスアンプ１４０の動作について説明する。
８．２ 第１の例
まず第１の例として、背面セルからのセル間干渉効果の影響は補正するが、ワード線ＷＬ（ｉ＋１）に接続された隣接セルからのセル間干渉効果の影響は無視する場合につき説明する。第１の例では、メモリセルの各々が２ビットデータを保持するものとする。また本例は、第１実施形態で説明した図１０の順序でデータ書き込まれ、図１２で説明した方法によりデータが読み出される場合に関する。
また以下では、ストリングユニットＳＵ３のワード線ＷＬｉに接続されたメモリセルの閾値が、背面セルからのセル間干渉効果の影響により、図４２に示すように変化したと仮定する。図示するように、選択セルへのデータの書き込み直後は、読み出し電圧ＶＡ、ＶＢ、及びＶＣは各閾値分布の間に位置する。その後、背面セルに対してデータが書き込まれると、先にデータの書き込まれた選択セルはセル間干渉効果の影響を受ける。この影響の程度は、背面セルに書き込まれたデータによって異なる。すなわち、データが書き込まれることにより背面セルの閾値変動が大きければセル間干渉効果の影響も大きく、閾値変動が小さければ影響も小さい。本例では、図４２に示すように、背面セルの閾値が“Ｅｒ”状態を維持するか“Ａ”状態とされる場合には、セル間干渉効果の影響はほぼ無く、選択セルの閾値分布は変化しないものとする。他方で、背面セルの閾値が“Ｂ”状態または“Ｃ”状態とされる場合には、セル間干渉効果の影響が大きく選択セルの閾値分布は高電圧側へシフトするものとする。閾値分布が高電圧側へシフトした場合における各閾値分布の間の電圧を、それぞれ電圧ＶＡｈ、ＶＢｈ、及びＶＣｈと呼び、各閾値分布を、それぞれ“Ｅｒｈ”状態、“Ａｈ”状態、“Ｂｈ”状態、及び“Ｃｈ”状態と呼ぶ。
また、以下の説明において、upper pageを読み出す際の読み出し動作ＡＲにおいて、読み出し電圧ＶＡを用いた動作を読み出し動作ＡＲＬと呼び、読み出し電圧ＶＡｈを用いた動作を読み出し動作ＡＲＨと呼ぶことにする。また、読み出し動作ＣＲにおいて、読み出し電圧ＶＣを用いた動作を読み出し動作ＣＲＬと呼び、読み出し電圧ＶＡｈを用いた動作を読み出し動作ＣＲＨと呼ぶことにする。つまり、第１実施形態で説明した図１２において、以下の関係がある。
・読み出し動作ＡＲ＝ＡＲＬ＋ＡＲＨ
・ＶＣＧＬＡ＿Ａ１＝ＶＡ
・ＶＣＧＬＡ＿Ａ２＝ＶＡｈ
・読み出し動作ＣＲ＝ＣＲＬ＋ＣＲＨ
・ＶＣＧＬＡ＿Ｃ１＝ＶＣ
・ＶＣＧＬＡ＿Ｃ２＝ＶＣｈ
図４３は、図１２の動作を実行する際のセンスアンプ１４０内の動作を示す。図４３の縦軸には、上から下に向かって行われる処理が記載され、横軸にはビット線ＢＬ（４ｊ）と、各ケースについてのビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）と、各ケースにおけるストリングユニットＳＵ２、ＳＵ３、及びＳＵ４のワード線ＷＬｉに接続されたメモリセルの保持データが記載されている。そして、これらの縦軸と横軸との交点に記載した“０”または“１”が、縦軸に記載したＳＡ、ＤＬ０、及びＸＤＬに格納されるデータである。
第１実施形態で説明したように、図１０に示す書き込み順序であると、ストリングユニットＳＵ２への書き込み動作は、ストリングユニットＳＵ３より先に行われる。他方で、ストリングユニットＳＵ４への書き込み動作は、ストリングユニットＳＵ３の後に行われる。従って、ストリングユニットＳＵ３からデータを読み出す際には、ストリングユニットＳＵ２からのセル間干渉効果の影響は考慮する必要はなく、ストリングユニットＳＵ４からのセル間干渉効果の影響を考慮すればよい。すると、図３に示すように、ストリングユニットＳＵ３においてビット線ＢＬ（４ｊ）に接続されるメモリセルの背面セルはストリングユニットＳＵ２のメモリセルであり、ストリングユニットＳＵ４のメモリセルはストリングユニットＳＵ３の背面セルとはならない。従って、ビット線ＢＬ（４ｊ）に接続されたメモリセルに関しては、ストリングユニットＳＵ２及びＳＵ４のワード線ＷＬｉに接続されたメモリセルの先読み出しデータを考慮する必要がない。すなわち、読み出し動作ＡＲＬ及びＣＲＬの結果に基づいて読み出しデータが確定されればよい。従って、説明の簡略化のため、以下では、ストリングユニットＳＵ３においてビット線ＢＬ（４ｊ）に接続された選択メモリセルが“Ｅｒ”状態である場合についてのみ説明し、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態である場合についての説明は省略する。
他方で、ビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）に接続されたメモリセルの背面セルは、ストリングユニットＳＵ４のメモリセルである。つまり、これらの３本のビット線に接続されたメモリセルの背面セルは、セル間干渉効果の影響を考慮すべきメモリセルである。そして、セル間干渉効果の影響の程度は、この背面セルの閾値電圧によって異なり、背面セルの閾値電圧と、選択メモリセルの閾値電圧との組み合わせにより、センスアンプ１４０は下記８通り（ＣＡＳＥ Ｉ〜ＣＡＳＥ VIII）の動作を行い得る。図４３において、ＣＡＳＥ Ｉ乃至ＣＡＳＥ VIIIは以下の通りである。
・ＣＡＳＥ Ｉ：選択メモリセルが“Ｅｒ”状態であり、背面セル（ＳＵ４）が“Ｅｒ”状態または“Ａ”状態である場合。
・ＣＡＳＥ II：選択メモリセルが“Ｅｒｈ”状態であり、背面セル（ＳＵ４）が“Ｂ”状態または“Ｃ”状態である場合である。つまり、背面セルからのセル間干渉効果の影響によって、選択メモリセルが“Ｅｒ”状態から“Ｅｒｈ”状態に遷移したケース。
・ＣＡＳＥ III：選択メモリセルが“Ａ”状態であり、背面セル（ＳＵ４）が“Ｅｒ”状態または“Ａ”状態である場合。
・ＣＡＳＥ IV：選択メモリセルが“Ａｈ”状態であり、背面セル（ＳＵ４）が“Ｂ”状態または“Ｃ”状態である場合である。つまり、背面セルからのセル間干渉効果の影響によって、選択メモリセルが“Ａ”状態から“Ａｈ”状態に遷移したケース。
・ＣＡＳＥ Ｖ：選択メモリセルが“Ｂ”状態であり、背面セル（ＳＵ４）が“Ｅｒ”状態または“Ａ”状態である場合。
・ＣＡＳＥ VI：選択メモリセルが“Ｂｈ”状態であり、背面セル（ＳＵ４）が“Ｂ”状態または“Ｃ”状態である場合である。つまり、背面セルからのセル間干渉効果の影響によって、選択メモリセルが“Ｂ”状態から“Ｂｈ”状態に遷移したケース。
・ＣＡＳＥ VII：選択メモリセルが“Ｃ”状態であり、背面セル（ＳＵ４）が“Ｅｒ”状態または“Ａ”状態である場合。
・ＣＡＳＥ VIII：選択メモリセルが“Ｃｈ”状態であり、背面セル（ＳＵ４）が“Ｂ”状態または“Ｃ”状態である場合である。つまり、背面セルからのセル間干渉効果の影響によって、選択メモリセルが“Ｃ”状態から“Ｃｈ”状態に遷移したケース。
次に、順次、センスアンプ１４０の動作について説明する。
図示するように、まずストリングユニットＳＵ４のワード線ＷＬｎに接続されたメモリセル（背面セル）に対する先読み出し動作ＢＲが実施される。これは図１２における時刻ｔ０〜ｔ２に相当する。すると、全ビット線ＢＬにつき、“Ｅｒ”状態及び“Ａ”状態の背面セルに対応するセンス部ＳＡには“０”が保持され、“Ｂ”状態及び“Ｃ”状態の背面セルに対応するセンス部ＳＡには“１”が保持される。そして、センス部ＳＡ内のデータがラッチ回路ＤＬ０に転送される。
次に、例えばシーケンサ１７０や演算部ＯＰが、ビット線ＢＬ（４ｊ）に対応するセンスユニットＳＡＵ（４ｊ）のラッチ回路ＤＬ０に“０”を保持させる。
次に、ストリングユニットＳＵ３のワード線ＷＬｉに対する本読み出し動作が実行される。まず、読み出し動作ＡＲＬが実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡには“０”データが保持される。また、ＣＡＳＥ Ｉのビット線ＢＬに対応するセンス部ＳＡにも“０”データが保持される。ＣＡＳＥ IIのビット線ＢＬに対応するセンス部ＳＡでは、メモリセルの閾値に応じて“０”または“１”データが保持される。これは、“Ｅｒｈ”状態のメモリセルの一部はＶＡよりも高い閾値を有している可能性があるからである。ＣＡＳＥ III〜ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡでは、選択メモリセルがオフ状態となるので、“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
~ＳＡ ＆ ~ＤＬ０
但し、~はデータの反転を意味し、＆は論理積（ＡＮＤ）演算を意味する。この結果、ビット線ＢＬ（４ｊ）及びＣＡＳＥ Ｉのビット線ＢＬに対応するラッチ回路ＸＤＬには“１”が保持され、ＣＡＳＥ II〜ＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”が保持される。
引き続き、読み出し動作ＡＲＨが実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡには“０”データが保持される。また、ＣＡＳＥ Ｉ及びＣＡＳＥ IIのビット線ＢＬに対応するセンス部ＳＡにも“０”データが保持される。ＣＡＳＥ IIIのビット線ＢＬに対応するセンス部ＳＡでは、メモリセルの閾値に応じて“０”または“１”データが保持される。これは、“Ａ”状態のメモリセルの一部はＶＡｈよりも低い閾値を有している可能性があるからである。ＣＡＳＥ IV〜ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡでは、選択メモリセルがオフ状態となるので、“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
~ＳＡ ＆ ＤＬ０｜ＸＤＬ
但し、｜は論理和（ＯＲ）演算を意味する。この結果、ビット線ＢＬ（４ｊ）及びＣＡＳＥ Ｉ及びＣＡＳＥ IIのビット線ＢＬに対応するラッチ回路ＸＤＬには“１”が保持され、ＣＡＳＥ III〜ＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”が保持される。
引き続き、読み出し動作ＣＲが実行される。すなわち、まず読み出し動作ＣＲＬが実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡには“０”データが保持される。また、ＣＡＳＥ Ｉ〜及びＣＡＳＥ Ｖのビット線ＢＬに対応するセンス部ＳＡにも“０”データが保持される。ＣＡＳＥ VIのビット線ＢＬに対応するセンス部ＳＡでは、メモリセルの閾値に応じて“０”または“１”データが保持される。これは、“Ｂｈ”状態のメモリセルの一部はＶＣよりも高い閾値を有している可能性があるからである。ＣＡＳＥ VII及びＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡでは、選択メモリセルがオフ状態となるので、“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
ＳＡ ＆ ~ＤＬ０｜ＸＤＬ
この結果、ビット線ＢＬ（４ｊ）並びにＣＡＳＥ Ｉ、ＣＡＳＥ II、及びＣＡＳＥ VIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“１”が保持され、ＣＡＳＥ III〜ＣＡＳＥ VI及びＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”が保持される。
引き続き、読み出し動作ＣＲＨが実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡには“０”データが保持される。また、ＣＡＳＥ Ｉ〜及びＣＡＳＥ VIのビット線ＢＬに対応するセンス部ＳＡにも“０”データが保持される。ＣＡＳＥ VIIのビット線ＢＬに対応するセンス部ＳＡでは、メモリセルの閾値に応じて“０”または“１”データが保持される。これは、“Ｃ”状態のメモリセルの一部はＶＣｈよりも低い閾値を有している可能性があるからである。ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡでは、選択メモリセルがオフ状態となるので、“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
ＳＡ ＆ ＤＬ０｜ＸＤＬ
この結果、ビット線ＢＬ（４ｊ）並びにＣＡＳＥ Ｉ、ＣＡＳＥ II、ＣＡＳＥ VII、及びＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“１”が保持され、ＣＡＳＥ III〜ＣＡＳＥ VIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”が保持される。
以上の動作により、“Ｅｒ”、“Ｅｒｈ”、“Ｃ”、及び“Ｃｈ”状態の選択メモリセルに対応するラッチ回路ＸＤＬには“１”データが保持される。他方で、“Ａ”、“Ａｈ”、“Ｂ”、及び“Ｂｈ”状態の選択メモリセルに対応するラッチ回路ＸＤＬには“０”データが保持される。これにより、upper page読み出しが完了する。
８．３ 第２の例
次に、上記８．２において、更にワード線ＷＬ（ｉ＋１）に接続された隣接セルからの影響を考慮する場合を、第２の例として説明する。すなわち本例は、背面セルと隣接セルの両方からの影響を補正するものである。また以下では一例として、第１実施形態で説明した図４の順序でデータ書き込まれ、第３実施形態で説明した図１８Ａの動作が実行される際のセンスアンプ１４０の動作について説明する。
また以下では、ストリングユニットＳＵ３のワード線ＷＬｉに接続されたメモリセルの閾値が、セル間干渉効果の影響により、図４４に示すように変化したと仮定する。すなわち、本例の場合には、上記８．２で説明した図４２において、ワード線ＷＬ（ｉ＋１）からのセル間干渉効果を受けたメモリセルの閾値分布も全体的に高電圧側にシフトする。但し、ワード線ＷＬ（ｉ＋１）に接続された隣接セルからのセル間干渉効果の影響の程度も、隣接セルの閾値電圧の変動幅に依存する。本例では、背面セルの場合と同様に、隣接セルの閾値が“Ｅｒ”状態または“Ａ”状態である場合には隣接セルによる影響はなく、“Ｂ”状態または“Ｃ”状態である場合に、選択セルの閾値が高電圧側にシフトするものとする。本例では、隣接セルからの影響によって高電圧側にシフトした閾値分布間の電圧を、それぞれ電圧ＶＡｈ’、ＶＢｈ’、及びＶＣｈ’と呼ぶ。また、閾値分布をそれぞれ“Ｅｒｈ’”状態、“Ａｈ’”状態、“Ｂｈ’”状態、及び“Ｃｈ’”状態と呼ぶ。
なお本例では、一例として、ワード線ＷＬ（ｉ＋１）からの影響による閾値変動の方が、背面セルからの影響による閾値変動よりも大きい場合を例に示している。従って、ＶＡｈ’＞ＶＡｈ、ＶＢｈ’＞ＶＢｈ、及びＶＣｈ’＞ＶＣｈなる関係がある。しかし、背面セルによるセル間干渉効果の影響と、ワード線ＷＬ（ｉ＋１）に接続された隣接セルによるセル間干渉効果の影響との関係は、様々な要因によって変化し得る。従って、本例は一例に過ぎず、前述の電圧の大小関係もこれに限られるものではない。
また、背面セルとワード線ＷＬ（ｉ＋１）との両方からのセル間干渉効果を受けたメモリセルの閾値分布は、更に高電圧側にシフトする。本例では、このような閾値分布間の電圧を、それぞれ電圧ＶＡｈｈ’、ＶＢｈｈ’、及びＶＣｈｈ’と呼ぶ。また、閾値分布をそれぞれ“Ｅｒｈｈ’”状態、“Ａｈｈ’”状態、“Ｂｈｈ’”状態、及び“Ｃｈｈ’”状態と呼ぶ。従って、ＶＡｈｈ’＞ＶＡｈ’、ＶＢｈｈ’＞ＶＢｈ’、及びＶＣｈｈ’＞ＶＣｈ’なる関係がある。
そして以下の説明において、upper pageを読み出す際の読み出し動作ＡＲにおいて、読み出し電圧ＶＡを用いた動作を読み出し動作ＡＲＬと呼び、読み出し電圧ＶＡｈを用いた動作を読み出し動作ＡＲＨと呼び、読み出し電圧ＶＡｈ’を用いた動作を読み出し動作ＡＲＨ’と呼び、読み出し電圧ＶＡｈｈ’を用いた動作を読み出し動作ＶＡＨＨ’と呼ぶことにする。つまり、第３実施形態で説明した図１８Ａにおいて、以下の関係がある。
・読み出し動作ＡＲ＝ＡＲＬ＋ＡＲＨ＋ＡＲＨ’＋ＡＲＨＨ’
・ＶＣＧＬＡ＿Ａ１＝ＶＡ
・ＶＣＧＬＡ＿Ａ２＝ＶＡｈ
・ＶＣＧＬＡ＿Ａ３＝ＶＡｈ’
・ＶＣＧＬＡ＿Ａ４＝ＶＡｈｈ’
・読み出し動作ＣＲ＝ＣＲＬ＋ＣＲＨ＋ＣＲＨ’＋ＣＲＨＨ’
・ＶＣＧＬＡ＿Ｃ１＝ＶＣ
・ＶＣＧＬＡ＿Ｃ２＝ＶＣｈ
・ＶＣＧＬＡ＿Ｃ３＝ＶＣｈ’
・ＶＣＧＬＡ＿Ｃ４＝ＶＣｈｈ’
図４５は、図１８Ａの動作を実行する際のセンスアンプ１４０内の動作を示す。図４３と同様に図４５の縦軸には、上から下に向かって行われる処理が記載され、横軸にはビット線ＢＬ（４ｊ）と、各ケースについてのビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）と、各ケースにおけるストリングユニットＳＵ２、ＳＵ３、ＳＵ４のワード線ＷＬｉに接続されたメモリセルの保持データ、並びにストリングユニットＳＵ３のワード線ＷＬ（ｉ＋１）に接続されたメモリセルの保持データが記載されている。
まず、ビット線ＢＬ（４ｊ）について説明する。図４３の例と同様に、ビット線ＢＬ（４ｊ）については消去状態のメモリセルについてのみ説明する。また前述のように、ビット線ＢＬ（４ｊ）に接続されたメモリセルは背面セルの影響を考慮する必要はなく、ワード線ＷＬ（ｉ＋１）に接続された隣接セルの影響を考慮すればよい。従って、ビット線ＢＬ（４ｊ）に接続された消去状態のメモリセルの閾値分布は、“Ｅｒ”または“Ｅｒｈ’”状態のいずれかである。
他方で、ビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）に接続されたメモリセルは、ストリングユニットＳＵ４のメモリセルも背面セルとなり得る。図４３において、ＣＡＳＥ Ｉ乃至ＣＡＳＥ VIIIは以下の通りである。
・ＣＡＳＥ Ｉ：背面セル（ＳＵ４）が“Ｅｒ”状態または“Ａ”状態である場合。選択メモリセルは、ワード線ＷＬ（ｉ＋１）が“Ｅｒ”状態または“Ａ”状態であれば、“Ｅｒ”状態であり、ワード線ＷＬ（ｉ＋１）が“Ｂ”状態または“Ｃ”状態であれば、“Ｅｒｈ’”状態である。
・ＣＡＳＥ II：背面セル（ＳＵ４）が“Ｂ”状態または“Ｃ”状態である場合。選択メモリセルは、ワード線ＷＬ（ｉ＋１）が“Ｅｒ”状態または“Ａ”状態であれば、“Ｅｒｈ”状態であり、ワード線ＷＬ（ｉ＋１）が“Ｂ”状態または“Ｃ”状態であれば、“Ｅｒｈｈ’”状態である。
・ＣＡＳＥ III：背面セル（ＳＵ４）が“Ｅｒ”状態または“Ａ”状態である場合。選択メモリセルは、ワード線ＷＬ（ｉ＋１）が“Ｅｒ”状態または“Ａ”状態であれば、“Ａ”状態であり、ワード線ＷＬ（ｉ＋１）が“Ｂ”状態または“Ｃ”状態であれば、“Ａｈ’”状態である。
・ＣＡＳＥ IV：背面セル（ＳＵ４）が“Ｂ”状態または“Ｃ”状態である場合。選択メモリセルは、ワード線ＷＬ（ｉ＋１）が“Ｅｒ”状態または“Ａ”状態であれば、“Ａｈ”状態であり、ワード線ＷＬ（ｉ＋１）が“Ｂ”状態または“Ｃ”状態であれば、“Ａｈｈ’”状態である。
・ＣＡＳＥ Ｖ：背面セル（ＳＵ４）が“Ｅｒ”状態または“Ａ”状態である場合。選択メモリセルは、ワード線ＷＬ（ｉ＋１）が“Ｅｒ”状態または“Ａ”状態であれば、“Ｂ”状態であり、ワード線ＷＬ（ｉ＋１）が“Ｂ”状態または“Ｃ”状態であれば、“Ｂｈ’”状態である。
・ＣＡＳＥ VI：背面セル（ＳＵ４）が“Ｂ”状態または“Ｃ”状態である場合。選択メモリセルは、ワード線ＷＬ（ｉ＋１）が“Ｅｒ”状態または“Ａ”状態であれば、“Ｂｈ”状態であり、ワード線ＷＬ（ｉ＋１）が“Ｂ”状態または“Ｃ”状態であれば、“Ｂｈｈ’”状態である。
・ＣＡＳＥ VII：背面セル（ＳＵ４）が“Ｅｒ”状態または“Ａ”状態である場合。選択メモリセルは、ワード線ＷＬ（ｉ＋１）が“Ｅｒ”状態または“Ａ”状態であれば、“Ｃ”状態であり、ワード線ＷＬ（ｉ＋１）が“Ｂ”状態または“Ｃ”状態であれば、“Ｃｈ’”状態である。
・ＣＡＳＥ VIII：背面セル（ＳＵ４）が“Ｂ”状態または“Ｃ”状態である場合。選択メモリセルは、ワード線ＷＬ（ｉ＋１）が“Ｅｒ”状態または“Ａ”状態であれば、“Ｃｈ”状態であり、ワード線ＷＬ（ｉ＋１）が“Ｂ”状態または“Ｃ”状態であれば、“Ｃｈｈ’”状態である。
次に、順次、センスアンプ１４０の動作について説明する。
まず図４３の場合と同様に、ストリングユニットＳＵ４のワード線ＷＬｎに接続されたメモリセルに対する先読み出し動作ＢＲが実施され、センス部ＳＡ内のデータがラッチ回路ＤＬ０に転送される。そして、ビット線ＢＬ（４ｊ）に対応するセンスユニットＳＡＵ（４ｊ）のラッチ回路ＤＬ０に“０”を保持される。
次に、選択ストリングユニットＳＵ３のワード線ＷＬ（ｉ＋１）が選択されて、先読み出し動作ＢＲが実施される。ワード線ＷＬ（ｉ＋１）に接続された隣接セルが“Ｅｒ”状態または“Ａ”状態であれば、センス部ＳＡには“０”データが保持され、“Ｂ”状態または“Ｃ”状態であれば“１”データが保持される。そして、これらのデータが、対応するラッチ回路ＤＬ１に転送される。
次に、ストリングユニットＳＵ３のワード線ＷＬｉに対する本読み出し動作が実行される。まず、読み出し動作ＡＲＬが実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡ、並びにＣＡＳＥ Ｉ及びＣＡＳＥ IIのビット線ＢＬに対応するセンス部ＳＡには、メモリセルの閾値に応じて“０”または“１”データが保持される。メモリセルがどのような閾値を有しているかは、背面セルからのセル間干渉効果と、ＷＬ（ｉ＋１）からのセル間干渉効果との両方の影響によって決まる。つまり、センス部ＳＡに“０”データと“１”データのいずれかが保持されるかは一意に決まらず、セル間干渉効果の影響の大小や、セル間干渉効果が閾値を増大させる方向に寄与するか、または低下させる方向に寄与するか等により、“０”データと“１”データとのいずれかが保持される。このようにしてセル間干渉効果に依存してデータが決定される場合を、図４５では斜線を付して示している。他方で、ＣＡＳＥ III〜ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡでは、図４３と同様に選択メモリセルがオフ状態となるので、“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
~ＳＡ ＆ ~ＤＬ０ ＆ ~ＤＬ１
この結果、ビット線ＢＬ（４ｊ）及びＣＡＳＥ Ｉのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”または“１”データが保持され、ＣＡＳＥ II〜ＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”が保持される。
引き続き、読み出し動作ＡＲＨが実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡ、並びにＣＡＳＥ Ｉ〜ＣＡＳＥ IIIのビット線ＢＬに対応するセンス部ＳＡには、メモリセルの閾値に応じて“０”または“１”データが保持される。ＣＡＳＥ IV〜ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡでは、選択メモリセルがオフ状態となるので、“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
~ＳＡ ＆ ＤＬ０ ＆ ~ＤＬ１｜ＸＤＬ
この結果、ビット線ＢＬ（４ｊ）並びにＣＡＳＥ Ｉ及びＣＡＳＥ IIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”または“１”データが保持され、ＣＡＳＥ III〜ＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”データが保持される。
引き続き、読み出し動作ＡＲＨ’が実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡ、並びにＣＡＳＥ Ｉ〜ＣＡＳＥ IVのビット線ＢＬに対応するセンス部ＳＡには、メモリセルの閾値に応じて“０”または“１”データが保持される。ＣＡＳＥ Ｖ〜ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡでは、選択メモリセルがオフ状態となるので、“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
~ＳＡ ＆ ＤＬ０ ＆ ~ＤＬ１｜ＸＤＬ
この結果、ビット線ＢＬ（４ｊ）並びにＣＡＳＥ Ｉ〜ＣＡＳＥ IVのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”または“１”データが保持され、ＣＡＳＥ Ｖ〜ＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“１”が保持される。
引き続き、読み出し動作ＡＲＨＨ’が実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡ、並びにＣＡＳＥ Ｉ〜ＣＡＳＥ IVのビット線ＢＬに対応するセンス部ＳＡには“０”または“１”データが保持される。そしてＣＡＳＥ Ｖ〜ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡでは、選択メモリセルがオフ状態となるので、“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
~ＳＡ ＆ ＤＬ０ ＆ ＤＬ１｜ＸＤＬ
この結果、ビット線ＢＬ（４ｊ）並びにＣＡＳＥ Ｉ及びＣＡＳＥ IIのビット線ＢＬに対応するラッチ回路ＸＤＬには“１”が保持され、ＣＡＳＥ III〜ＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”が保持される。
次に、読み出し動作ＣＲが実行される。すなわち、まず読み出し動作ＣＲＬが実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡ、並びにＣＡＳＥ Ｉ〜ＣＡＳＥ IVのビット線ＢＬに対応するセンス部ＳＡには“０”データが保持される。そしてＣＡＳＥ Ｖ〜ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡには、メモリセルの閾値に応じて“０”または“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
ＳＡ ＆ ~ＤＬ０ ＆ ~ＤＬ１｜ＸＤＬ
この結果、ビット線ＢＬ（４ｊ）並びにＣＡＳＥ Ｉ及びＣＡＳＥ IIのビット線ＢＬに対応するラッチ回路ＸＤＬには“１”が保持され、ＣＡＳＥ III、ＣＡＳＥ IV、ＣＡＳＥ VI、及びＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”が保持される。そして、ＣＡＳＥ Ｖ及びＣＡＳＥ VIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”または“１”データが保持される。
引き続き、読み出し動作ＣＲＨが実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡ、並びにＣＡＳＥ Ｉ〜ＣＡＳＥ IVのビット線ＢＬに対応するセンス部ＳＡには“０”データが保持される。他方で、ＣＡＳＥ Ｖ〜ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡでは、メモリセルの閾値に応じて“０”または“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
ＳＡ ＆ ＤＬ０ ＆ ~ＤＬ１｜ＸＤＬ
この結果、ビット線ＢＬ（４ｊ）並びにＣＡＳＥ Ｉ及びＣＡＳＥ IIのビット線ＢＬに対応するラッチ回路ＸＤＬには“１”が保持され、ＣＡＳＥ III及びＣＡＳＥ IVのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”が保持される。そして、ＣＡＳＥ Ｖ〜ＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには、“０”または“１”データが保持される。
引き続き、読み出し動作ＣＲＨ’が実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡ、並びにＣＡＳＥ Ｉ〜ＣＡＳＥ IVのビット線ＢＬに対応するセンス部ＳＡには“０”データが保持される。そしてＣＡＳＥ Ｖ〜ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡには、メモリセルの閾値に応じて“０”または“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
ＳＡ ＆ ~ＤＬ０ ＆ ＤＬ１｜ＸＤＬ
この結果、ビット線ＢＬ（４ｊ）並びにＣＡＳＥ Ｉ及びＣＡＳＥ IIのビット線ＢＬに対応するラッチ回路ＸＤＬには“１”が保持され、ＣＡＳＥ III及びＣＡＳＥ IVのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”が保持される。そして、ＣＡＳＥ Ｖ〜ＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには、“０”または“１”データが保持される。
引き続き、読み出し動作ＣＲＨＨ’が実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡ、並びにＣＡＳＥ Ｉ〜ＣＡＳＥ Ｖのビット線ＢＬに対応するセンス部ＳＡには“０”データが保持され、ＣＡＳＥ VIIIのビット線ＢＬに対応するセンス部ＳＡには“１”データが保持される。そして、ＣＡＳＥ VI及びＣＡＳＥ VIIのビット線ＢＬに対応するセンス部ＳＡには、メモリセルの閾値に応じて“０”または“１”データが保持される。
次に、演算部ＯＰにおいて下記の演算が行われ、演算結果がラッチ回路ＸＤＬに保持される。
ＳＡ ＆ ＤＬ０ ＆ ＤＬ１｜ＸＤＬ
この結果、ビット線ＢＬ（４ｊ）並びにＣＡＳＥ Ｉ〜ＣＡＳＥ III、ＣＡＳＥ VII、及びＣＡＳＥ VIIIのビット線ＢＬに対応するラッチ回路ＸＤＬには“１”が保持され、ＣＡＳＥ III乃至ＣＡＳＥ VIのビット線ＢＬに対応するラッチ回路ＸＤＬには“０”が保持される。
以上の動作により、“Ｅｒ”、“Ｅｒｈ”、“Ｅｒｈ’”、“Ｅｒｈｈ’”、“Ｃ”、“Ｃｈ”、“Ｃｈ’”、“Ｃｈｈ’”状態の選択メモリセルに対応するラッチ回路ＸＤＬには“１”データが保持される。他方で、“Ａ”、“Ａｈ”、“Ａｈ’”、“Ａｈｈ’”、“Ｂ”、“Ｂｈ”、“Ｂｈ’”、及び“Ｂｈｈ’”状態の選択メモリセルに対応するラッチ回路ＸＤＬには“０”データが保持される。これにより、upper page読み出しが完了する。
８．４ 第３の例
上記８．２及び８．３の項では、図１０に示す順序で書き込まれたデータをストリングユニットＳＵ３から読み出す場合について説明した。この場合には、先に述べたとおり、隣接するストリングユニットＳＵ２及びＳＵ４のうち、ストリングユニットＳＵ２からのセル間干渉効果の影響を無視できる。従って、ストリングユニットＳＵ２に対する先読み出し動作を行う必要がない。
これに対して本例では、隣接する２つのストリングユニットＳＵの影響を考慮する場合について説明する。すなわち、例えば第２実施形態で説明した図１４に示す順序で書き込まれたデータを、ストリングユニットＳＵ４から読み出す場合を例に説明する。この場合、ストリングユニットＳＵ４にデータが書き込まれた後に、ストリングユニットＳＵ３及びＳＵ５にデータが書き込まれる。つまり、ストリングユニットＳＵ４に書き込まれたデータは、ストリングユニットＳＵ３とＳＵ５の両方から、セル間干渉効果の影響を受ける。但し、図４のレイアウトを採用した場合には、図１５に示すように、ストリングユニットＳＵ３についてはビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋２）に接続されたメモリセルを考慮し、ストリングユニットＳＵ５についてはビット線ＢＬ（４ｊ）に接続されたメモリセルを考慮すればよい。また本例では、ワード線ＷＬ（ｉ＋１）に接続された隣接セルからのセル間干渉効果の影響を考慮しないものとする。
図４６は、図１２の動作を実行する際のセンスアンプ１４０内の動作を示しており、８．２の項で説明した図４３に対応する。
まず、ビット線ＢＬ（４ｊ）について説明する。前述の通り、ストリングユニットＳＵ４のメモリセルのうち、ビット線ＢＬ（４ｊ）に接続されるメモリセルの背面セルは、ストリングユニットＳＵ５のメモリセルであり、背面セルにストリングユニットＳＵ３のメモリセルは含まれない以下では、ビット線ＢＬ（４ｊ）については選択メモリセルが、ストリングユニットＳＵ５からのセル間干渉効果の影響により、“Ｅｒ”または“Ｅｒｈ”状態である場合について説明する。
他方で、ビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）に接続されたメモリセルの背面セルは、ストリングユニットＳＵ３のメモリセルである。ＣＡＳＥ Ｉ乃至ＣＡＳＥ VIIIは、図４３の場合と同様である。但し、背面セルはストリングユニットＳＵ３である。
図示するように、まずストリングユニットＳＵ５のワード線ＷＬｉに接続されたメモリセルに対する先読み出し動作ＢＲが実施される。これは図１６における時刻ｔ０〜ｔ１に相当する。すると、全ビット線ＢＬにつき、“Ｅｒ”状態及び“Ａ”状態の背面セルに対応するセンス部ＳＡには“０”が保持され、“Ｂ”状態及び“Ｃ”状態の背面セルに対応するセンス部ＳＡには“１”が保持される。そして、センス部ＳＡ内のデータがラッチ回路ＤＬ０に転送される。また、例えばシーケンサ１７０や演算部ＯＰが、ビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）に対応するセンスユニットＳＡＵ（４ｊ＋１）、ＳＡＵ（４ｊ＋２）、及びＳＡＵ（４ｊ＋３）のラッチ回路ＤＬ０に“０”を保持させる。
次に、ストリングユニットＳＵ３のワード線ＷＬｉに接続されたメモリセルに対する先読み出し動作ＢＲが実施される。これは図１６における時刻ｔ１〜ｔ２に相当する。すると、全ビット線ＢＬにつき、“Ｅｒ”状態及び“Ａ”状態に対応するセンス部ＳＡには“０”が保持され、“Ｂ”状態及び“Ｃ”状態に対応するセンス部ＳＡには“１”が保持される。そして、センス部ＳＡ内のデータがラッチ回路ＤＬ１に転送される。また、例えばシーケンサ１７０や演算部ＯＰが、ビット線ＢＬ（４ｊ）に対応するセンスユニットＳＡＵ（４ｊ）のラッチ回路ＤＬ１に“０”を保持させる。
以上により、センスユニットＳＡＵ（４ｊ）のラッチ回路ＤＬ０にはストリングユニットＳＵ５の先読み出し結果が保持される。他方、センスユニットＳＡＵ（４ｊ＋１）、ＳＡＵ（４ｊ＋２）、及びＳＡＵ（４ｊ＋３）のラッチ回路ＤＬ１にはストリングユニットＳＵ３の先読み出し結果が保持される。なお、ストリングユニットＳＵ３に対する先読み出し動作がストリングユニットＳＵ５よりも先に実行されてもよい。
次に、ストリングユニットＳＵ４のワード線ＷＬｉに対する本読み出し動作が実行される。まず、読み出し動作ＡＲＬが実行される。すると、ビット線ＢＬ（４ｊ）に対応するセンス部ＳＡには、メモリセルの閾値に応じて“０”または“１”データが保持される。すなわち、ストリングユニットＳＵ５からのセル間干渉効果によって“Ｅｒｈ”状態であるメモリセルは、読み出し動作ＡＲＬにおいてオフ状態となる。従って、当該メモリセルに対応するセンス部ＳＡには“１”データが保持される。
その他は、図４３で説明した通りであるので、説明は省略する。
８．５ 第４の例
次に、上記８．４の項で説明した場合において、更にワード線ＷＬ（ｉ＋１）に接続された隣接セルからの影響を考慮する場合を、第４の例として説明する。図４７は、図１８Ａの動作を実行する際のセンスアンプ１４０内の動作を示し、８．３の項で説明した図４５に対応する。但し、図４７では、ストリングユニットＳＵ３からデータが読み出される場合を示している。
図示するように、上記８．４の項の図４６で説明したように、ストリングユニットＳＵ３のワード線ＷＬｉに対して読み出し動作ＢＲが実行され、ビット線ＢＬ（４ｊ）についての読み出し結果がラッチ回路ＤＬ０に保持される。引き続き、ストリングユニットＳＵ５のワード線ＷＬｉに対して読み出し動作ＢＲが実行され、ビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）についての読み出し結果がラッチ回路ＤＬ１に保持される。そして、ラッチ回路ＤＬ０内のデータとＤＬ１内のデータとの論理和演算が行われ、その結果がラッチ回路ＤＬ０に保持される。
次に本例では、上記８．３の項の図４５で説明したように、ストリングユニットＳＵ３のワード線ＷＬ（ｉ＋１）に対して読み出し動作ＢＲが実行され、ビット線ＢＬ（４ｊ）、ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）についての読み出し結果がそれぞれラッチ回路ＤＬ１に保持される。
この結果、ラッチ回路ＤＬ０にはストリングユニットＳＵ３及びＳＵ５のワード線ＷＬｉに対する先読み出し結果が保持され、ラッチ回路ＤＬ１にはストリングユニットＳＵ４のワード線ＷＬ（ｉ＋１）に対する先読み出し結果が保持される。その後の動作は、図４５と同様である。すなわち、読み出し動作ＡＲＬ、ＡＲＨ、ＡＲＨ’、ＡＲＨＨ’、ＣＲＬ、ＣＲＨ、ＣＲＨ’、及びＣＲＨＨ’が実行される。
８．６ 本実施形態に係る効果
例えばセンスアンプ１４０は、上記のように動作することで、背面セルや隣接セルの影響を考慮しつつ、データを判別できる。
９．変形例等
以上のように、上記実施形態に係る半導体記憶装置は、データを保持可能な第１メモリセル(ex.SU2)と第２メモリセル(ex.SU3)と、第１メモリセルに接続された第１ワード線(ex.SU2,WLi)と、第２メモリセルに接続された第２ワード線(ex.SU3,WLi)と、第１メモリセルと第２メモリセルの両方に電気的に接続可能な第１ビット線とを具備する。そして、第１メモリセルと第２メモリセルは、互いに第１半導体層を共有し、且つ該第１半導体層を挟んで対向して設けられる。データの読み出し動作は、第１動作(ex.背面cell先読み)及び第２動作(ex.選択cell本読み)を含む。第１メモリセルからデータを読み出す際には、第１動作(ex.先読み)においては、第１ワード線(ex.SU2,WLi)に第１電圧(ex.Vcut1)が印加され、前記第２ワード線(ex.SU3,WLi)に前記第１電圧より大きい第２電圧(ex.VB)が印加される。また第２動作(ex.本読み)は第１動作後に行われ、第１ワード線(ex.SU2,WLi)に、第１電圧より大きい第３電圧(ex.VCGLA_A1)と、第３電圧と異なる第４電圧(ex.VCGLA_A2)が印加され、第２ワード線(ex.SU3,WLi)に前記第２乃至第４電圧より小さい第５電圧(ex.Vcut1)が印加される。そして、第１電圧(ex.Vcut1)と第５電圧(ex.Vcut1)は、メモリセルをオフ状態とする電圧である。
本構成によれば、メモリピラーを共通にする２つのメモリセル間で、背面セルの影響を考慮してデータを読み出している。従って、データの読み出し信頼性を向上できる。なお、上記で説明した実施形態は一例に過ぎず、種々の変形が可能である。例えば上記実施形態では、メモリセルトランジスタＭＴの各々が３ビットのデータを保持する場合を例に説明した。しかし、２ビットデータや、４ビット以上のデータを保持する場合であってもよい。また、書き込み順序として種々のケースを記載したが、必ずしも上記実施形態の順序に限らず、可能な限り順序を入れ替えることができる。また、ＮＡＮＤストリング５０においては、選択トランジスタＳＴ１、ＳＴ２とメモリセルトランジスタＭＴとの間にはダミートランジスタが設けられてもよい。ダミートランジスタは電流経路として機能する。従って、対応するストリングユニットＳＵが選択された際には、ダミートランジスタはオンされる。更に、種々のフローチャートにおける各処理は、可能な限り入れ替えることができる。
また、メモリセルは図６で説明した構造に限定されるものではない。図４８はワード線ＷＬの平面パターンを示しており、図４のメモリセル部におけるストリングユニットＳＵ１及びＳＵ２に対応する。
図示するように、図４の構成では１本であったメモリピラーＭＰが、本例では２つのメモリピラーＭＰ−１及びＭＰ−２に分かれている。メモリピラーＭＰ−１とＭＰ−２は、スリットＳＬＴ２に埋め込まれた例えば絶縁膜によって分離されている。そして、メモリピラーＭＰ−１とＭＰ−２とが相対する面は、それぞれが属するワード線ＷＬｏまたはＷＬｅと同一面上に位置する。
図４９は、図４８の例におけるメモリピラーＭＰ−１、ＭＰ−２、及びメモリセルトランジスタＭＴのＸＹ平面における断面図であり、第１実施形態で説明した図６に対応する。図示するように本例に係る構成であると、スリットＳＬＴ２内に設けられた絶縁層３７により、図６で説明した絶縁層３０、半導体層３１、及び絶縁層３２乃至３４が２つに分離されている。そして、分離されたそれぞれにより、メモリセルトランジスタＭＴが形成される。
図５０は別の例に係るワード線ＷＬの平面パターンを示しており、図４のメモリセル部におけるストリングユニットＳＵ１及びＳＵ２に対応する。図示するように、本例であると、例えば図４８で説明した構成において、ワード線ＷＬｏとスリットＳＬＴ２との間、及びＷＬｅとスリットＳＬＴ２との間に積層構造５１が設けられる。積層構造５１もまた、Ｘ方向に沿って設けられる。
そして、Ｙ軸方向に沿って並ぶ２つの積層構造５１間のスリットＳＬＴ２内の絶縁層中には、複数の分離ピラーＩＰが設けられる。分離ピラーＩＰは、メモリピラーＭＰと同様にＺ軸方向に沿って延び、例えば絶縁層である。分離ピラーＩＰは、Ｙ軸に沿って並ぶ２つの積層構造５１に部分的に重なり、これにより積層構造５１を、分離ピラーＩＰを挟んだ左右の２つの領域に分離する。そして、隣り合う２つの分離ピラーＩＰ間の領域が、１つのメモリセルトランジスタＭＴとして機能する。
図５１は、図５０の例における分離ピラーＩＰ及びメモリセルトランジスタＭＴのＸＹ平面における断面図であり、第１実施形態で説明した図６に対応する。図示するように本例に係る構成であると、ワード線ＷＬｅ及びＷＬｏ上に沿って、導電層３６、絶縁層３５、３４、３３、及び３２、半導体層３１、及びゲート絶縁膜３０が順次設けられている。そして、スリットＳＬＴ２を挟んで相対する半導体層３１を跨ぐようにして、分離ピラーＩＰとして機能する絶縁層が設けられている。また、相対する絶縁層３０間の領域（スリットＳＬＴ２）には、絶縁層３７が設けられている。
メモリセルトランジスタＭＴは、上記のような構成を有していても良い。
なお、本発明に関する各実施形態において、
（１）例えばメモリセルトランジスタＭＴが２ビットデータを保持可能であって、その閾値電圧が低いものから順に“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”状態であって、“Ｅｒ”状態が消去状態であった場合に、“Ａ”状態の読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
“Ｂ”状態の読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
“Ｃ”状態の読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書き込み動作は、プログラム動作とベリファイ動作を含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１０、１１、１２、１５…配線層、１６…コンタクトプラグ、３０、３２、３３、３４、３５、３７…絶縁層、３１…半導体層、３６…導電層、５０…ＮＡＮＤストリング、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０、１６０…レジスタ、１７０…シーケンサ、２００…コントローラ、２１０、２５０…インターフェース、２２０、２４０…メモリ、２３０…プロセッサ、２６０…ＥＣＣ回路、３００…ホスト機器

Claims (19)

  1. データを保持可能な第１メモリセルと第２メモリセルと、
    前記第１メモリセルに接続された第１ワード線と、
    前記第２メモリセルに接続された第２ワード線と、
    前記第１メモリセルと前記第２メモリセルの両方に電気的に接続可能な第１ビット線と
    を具備し、前記第１メモリセルと前記第２メモリセルは、互いに第１半導体層を共有し、且つ該第１半導体層を挟んで対向して設けられ、
    前記データの読み出し動作は、第１動作及び第２動作を含み、前記第１メモリセルからデータを読み出す際には、
    前記第１動作においては、前記第１ワード線に第１電圧が印加され、前記第２ワード線に前記第１電圧より大きい第２電圧が印加され、
    前記第２動作は前記第１動作後に行われ、前記第１ワード線に、前記第１電圧より大きい第３電圧と、前記第３電圧と異なる第４電圧が印加され、前記第２ワード線に前記第２乃至第４電圧より小さい第５電圧が印加され、
    前記第１電圧と前記第５電圧は、メモリセルをオフ状態とする電圧である、半導体記憶装置。
  2. 前記データの読み出し動作時において、前記第１ビット線の電圧、または前記第１ビット線に流れる電流に基づいてデータを判別可能な第１センスアンプを更に備え、
    前記第１メモリセルからデータを読み出す際に前記第１センスアンプは、
    前記第１動作において前記第２メモリセルがオン状態であった際には、前記第２動作において、前記第１ワード線に前記第３電圧が印加された期間に基づいてデータを判別し、
    前記第１動作において前記第２メモリセルがオフ状態であった際には、前記第２動作において、前記第１ワード線に前記第４電圧が印加された期間に基づいてデータを判別する、請求項１記載の半導体記憶装置。
  3. データを保持可能な第３メモリセルと、
    データを保持可能であり、前記第１ワード線に接続された第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第３メモリセルと前記第４メモリセルの両方に電気的に接続可能な第２ビット線と、
    前記第１メモリセルと前記第１ビット線とを接続可能な第１トランジスタと、
    前記第２メモリセルと前記第１ビット線とを接続可能な第２トランジスタと、
    前記第３メモリセルと前記第２ビット線とを接続可能な第３トランジスタと、
    前記第４メモリセルと前記第２ビット線とを接続可能な第４トランジスタと
    を更に備え、前記第３メモリセルと前記第４メモリセルは、互いに第２半導体層を共有し、且つ該第２半導体層を挟んで対向して設けられ、
    前記第１メモリセルと前記第４メモリセルの保持するデータは、時間的に並行して読み出され、該第１メモリセルと該第４メモリセルからデータを読み出す際には、
    前記第１動作においては、前記第２トランジスタがオン状態とされて、前記第２メモリセルからデータが読み出され、
    前記第２動作においては、前記第１トランジスタ及び前記第４トランジスタがオン状態とされて、前記第１メモリセル及び前記第４メモリセルからデータが読み出され、
    前記第１メモリセル及び前記第４メモリセルに対するデータの読み出し動作の期間、前記第３トランジスタはオフ状態を維持する、請求項２記載の半導体記憶装置。
  4. 前記第１メモリセルと前記第４メモリセルに対するデータの書き込みは、時間的に並行して実行され、
    前記第２メモリセルに対するデータの書き込みは、前記第１メモリセルと前記第４メモリセルに対するデータの書き込みの後に実行され、
    前記第３メモリセルに対するデータの書き込みは、前記第１メモリセルと前記第４メモリセルに対するデータの書き込みの前に実行される、請求項３記載の半導体記憶装置。
  5. データを保持可能な第３メモリセルと、
    データを保持可能であり、前記第１ワード線に接続された第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第３メモリセルと前記第４メモリセルの両方に電気的に接続可能な第２ビット線と、
    を更に備え、前記第３メモリセルと前記第４メモリセルは、互いに第２半導体層を共有し、且つ該第２半導体層を挟んで対向して設けられ、
    前記データの読み出し動作は、前記第２動作より前に行われる第３動作を更に含み、
    前記第１メモリセルと前記第４メモリセルの保持するデータは、時間的に並行して読み出され、該第１メモリセルと該第４メモリセルからデータを読み出す際には、
    前記第３動作において、前記第１ワード線に第６電圧が印加され、前記第３ワード線に前記第６電圧より大きい第７電圧が印加され、
    前記第２動作においては、前記第３ワード線に前記第２乃至第４電圧及び第７電圧より小さい第８電圧が印加され、
    前記第６電圧と前記第８電圧は、メモリセルをオフ状態とする電圧である、請求項１記載の半導体記憶装置。
  6. 前記データの読み出し動作時において、前記第２ビット線の電圧、または前記第２ビット線に流れる電流に基づいてデータを判別可能な第２センスアンプを更に備え、
    前記第４メモリセルからデータを読み出す際に前記第２センスアンプは、
    前記第３動作において前記第３メモリセルがオン状態であった際には、前記第２動作において、前記第１ワード線に前記第３電圧が印加された期間に基づいてデータを判別し、
    前記第３動作において前記第３メモリセルがオフ状態であった際には、前記第２動作において、前記第１ワード線に前記第４電圧が印加された期間に基づいてデータを判別する、請求項５記載の半導体記憶装置。
  7. 前記第１メモリセルと前記第４メモリセルに対するデータの書き込みは、時間的に並行して実行され、
    前記第２メモリセル及び前記第３メモリセルに対するデータの書き込みは、前記第１メモリセルと前記第４メモリセルに対するデータの書き込みの後に実行される、請求項６記載の半導体記憶装置。
  8. データを保持可能な第３メモリセルと第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第４メモリセルに接続された第４ワード線と
    を更に備え、前記第３メモリセルと前記第４メモリセルは、互いに第２半導体層を共有し、且つ該第２半導体層を挟んで対向して設けられ、
    前記第１ビット線は、前記第３メモリセルと前記第４メモリセルの両方に電気的に接続可能であり、
    前記データの読み出し動作は、前記第２動作より前に行われる第３動作を更に含み、前記第１メモリセルからデータを読み出す際には、
    前記第３動作において、前記第３ワード線に第６電圧が印加され、前記第１ワード線に前記第６電圧より大きい第７電圧が印加され、前記第２ワード線に第８電圧が印加され、前記第４ワード線に第９電圧が印加され、
    前記第２動作において、前記第１ワード線には前記第３電圧及び前記第４電圧と異なる第１０電圧と、前記第３乃至第５電圧と異なる第１１電圧とが、更に印加され、
    前記第７電圧は、メモリセルをオン状態とする電圧であり、
    前記第８電圧と前記第９電圧は、メモリセルをオフ状態とする電圧である、請求項１記載の半導体記憶装置。
  9. 前記第３メモリセルは、前記第１メモリセルと前記第１ビット線との間に電気的に接続され、
    前記第４メモリセルは、前記第２メモリセルと前記第１ビット線との間に電気的に接続される、請求項８記載の半導体記憶装置。
  10. 前記データの読み出し動作時において、前記第１ビット線の電圧、または前記第１ビット線に流れる電流に基づいてデータを判別可能な第１センスアンプを更に備え、
    前記第１メモリセルからデータを読み出す際に前記第１センスアンプは、
    前記第１動作において前記第２メモリセルがオン状態であり、前記第３動作において前記第３メモリセルがオン状態であった際には、前記第２動作において、前記第１ワード線に前記第３電圧が印加された期間に基づいてデータ判別し、
    前記第１動作において前記第２メモリセルがオフ状態であり、前記第３動作において前記第３メモリセルがオフ状態であった際には、前記第２動作において、前記第１ワード線に前記第１１電圧が印加された期間に基づいてデータ判別する、請求項８記載の半導体記憶装置。
  11. 前記第１１電圧は、前記第３電圧よりも大きい、請求項１０記載の半導体記憶装置。
  12. 前記第１センスアンプは、
    前記第１動作において前記第２メモリセルがオン状態であり、前記第３動作において前記第３メモリセルがオフ状態であった際には、前記第２動作において、前記第１ワード線に前記第４電圧が印加された期間に基づいてデータ判別し、
    前記第１動作において前記第２メモリセルがオフ状態であり、前記第３動作において前記第３メモリセルがオン状態であった際には、前記第２動作において、前記第１ワード線に前記第１０電圧が印加された期間に基づいてデータ判別する、請求項１０記載の半導体記憶装置。
  13. データを保持可能な第１メモリセルと第２メモリセルとを含むメモリセルセットと、
    前記メモリセルセットの前記第１メモリセルと前記第２メモリセルに電気的に接続可能なビット線と
    を具備し、前記第１メモリセルと前記第２メモリセルは、互いに半導体層を共有し、且つ該半導体層を挟んで対向して設けられ、
    前記メモリセルセットに対する読み出し動作は、前記第１メモリセルと前記第２メモリセルのいずれか一方からデータが読み出される第１動作と、前記第１メモリセルと前記第２メモリセルのいずれか他方からデータが読み出される第２動作とを実行可能であり、
    前記メモリセルセットにおいて、前記第１メモリセルが選択された場合、
    前記第１動作においては、前記第２メモリセルからデータが読み出され、
    前記第１動作後に前記第２動作が行われ、該第２動作においては、前記第１メモリセルからデータが読み出され、
    前記メモリセルセットにおいて、前記第２メモリセルが選択された場合、
    前記第１動作が行われることなく、前記第２動作において前記第２メモリセルからデータが読み出される、半導体記憶装置。
  14. 前記第１メモリセルに接続された第１ワード線と、
    前記第２メモリセルに接続された第２ワード線と、
    前記第１メモリセルと前記第２メモリセルとのいずれかから前記ビット線に読み出されたデータを判別可能なセンスアンプと
    を更に備え、前記データの読み出し動作において前記第１メモリセルが選択された場合、
    前記第１動作においては、前記第１ワード線に第１電圧が印加され、前記第２ワード線に前記第１電圧より大きい第２電圧が印加され、
    前記第２動作においては、前記第１ワード線に、前記第１電圧より大きい第３電圧と、前記第３電圧と異なる第４電圧が印加され、前記第２ワード線に前記第２乃至第４電圧より小さい第５電圧が印加され、
    前記第１電圧と前記第５電圧は、メモリセルをオフ状態とする電圧である、請求項１３記載の半導体記憶装置。
  15. 第１ワード線と、
    第２ワード線と、
    第３ワード線と
    を更に備え、前記メモリセルセットは、第１メモリセルセットと第２メモリセルセットとを含み、
    前記ビット線は、第１ビット線と第２ビット線とを含み、
    前記第１メモリセルセットの第１メモリセルと、前記第２メモリセルセットの第１メモリセルは、前記第１ワード線に接続され、
    前記第１メモリセルセットの第２メモリセルは、前記第２ワード線に接続され、
    前記第２メモリセルセットの第２メモリセルは、前記第３ワード線に接続され、
    前記読み出し動作時において、
    前記第１メモリセルセットの前記第１メモリセルが選択された場合には、前記第１メモリセルセットに対して前記第１動作及び前記第２動作が実行され、
    前記第１メモリセルセットの前記第２メモリセルが選択された場合には、前記第１メモリセルセットに対して前記第１動作が行われることなく前記第２動作が実行され、
    前記第２メモリセルセットの前記第１メモリセルが選択された場合には、前記第２メモリセルセットに対して前記第１動作が行われることなく前記第２動作が実行され、
    前記第２メモリセルセットの前記第２メモリセルが選択された場合には、前記第２メモリセルセットに対して前記第１動作及び前記第２動作が実行される、請求項１３記載の半導体記憶装置。
  16. 前記第１メモリセルセットの前記第１メモリセルと前記第２メモリセルセットの前記第１メモリセルに対するデータの書き込みは、時間的に並行して実行され、
    前記第１メモリセルセットの前記第２メモリセルに対するデータの書き込みは、前記第１メモリセルセットの前記第１メモリセルと前記第２メモリセルセットの前記第１メモリセルに対するデータの書き込みの後に実行され、
    前記第２メモリセルセットの前記第２メモリセルに対するデータの書き込みは、前記第１メモリセルセットの前記第１メモリセルと前記第２メモリセルセットの前記第１メモリセルに対するデータの書き込みの前に実行される、請求項１５記載の半導体記憶装置。
  17. 第１ワード線と、
    第２ワード線と、
    第３ワード線と
    を更に備え、前記メモリセルセットは、第１メモリセルセットと第２メモリセルセットとを含み、
    前記ビット線は、第１ビット線と第２ビット線とを含み、
    前記第１メモリセルセットの第１メモリセルと、前記第２メモリセルセットの第１メモリセルは、前記第１ワード線に接続され、
    前記第１メモリセルセットの第２メモリセルは、前記第２ワード線に接続され、
    前記第２メモリセルセットの第２メモリセルは、前記第３ワード線に接続され、
    前記読み出し動作時において、
    前記第１メモリセルセットの前記第１メモリセルが選択された場合には、前記第１メモリセルセットに対して前記第１動作及び前記第２動作が実行され、
    前記第１メモリセルセットの前記第２メモリセルが選択された場合には、前記第１メモリセルセットに対して前記第１動作が行われることなく前記第２動作が実行され、
    前記第２メモリセルセットの前記第１メモリセルが選択された場合には、前記第２メモリセルセットに対して前記第１動作及び前記第２動作が実行され、
    前記第２メモリセルセットの前記第２メモリセルが選択された場合には、前記第２メモリセルセットに対して前記第１動作が行われること無く前記第２動作が実行される、請求項１３記載の半導体記憶装置。
  18. 前記第１メモリセルセットの前記第１メモリセルと前記第２メモリセルセットの前記第１メモリセルに対するデータの書き込みは、時間的に並行して実行され、
    前記第１メモリセルセットの前記第２メモリセルに対するデータの書き込みは、前記第１メモリセルセットの前記第１メモリセルと前記第２メモリセルセットの前記第１メモリセルに対するデータの書き込みの後に実行され、
    前記第２メモリセルセットの前記第２メモリセルに対するデータの書き込みは、前記第１メモリセルセットの前記第１メモリセルと前記第２メモリセルセットの前記第１メモリセルに対するデータの書き込みの後に実行される、請求項１５記載の半導体記憶装置。
  19. 前記第１ワード線は、前記第２ワード線と前記第３ワード線との間に位置する、請求項１５乃至１８いずれか１項記載の半導体記憶装置。
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