JP2020068044A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高速に動作することが可能な半導体記憶装置を提供する。【解決手段】一実施形態に係る半導体記憶装置は、第１乃至第４メモリセルと、第１及び第２ワード線と、コントローラとを含む。第１ワード線は、第１及び第３メモリセルのゲートに接続される。第２ワード線は、第２及び第４メモリセルのゲートに接続される。コントローラは、第１メモリセルに対する書き込み動作において第１ワード線に印加したプログラム電圧の回数に基づいて、第３メモリセルに対する書き込み動作における初回のプログラム動作で第１ワード線に印加するプログラム電圧の値を変更する。コントローラは、第２メモリセルに対する書き込み動作において第２ワード線に印加したプログラム電圧の回数に基づいて、第４メモリセルに対する書き込み動作における初回のプログラム動作で第２ワード線に印加するプログラム電圧の値を変更する。【選択図】図２２

Description

本発明の実施形態は、概して半導体記憶装置に関する。
メモリセルが三次元に配列された半導体記憶装置が知られている。
特開２０１２−２３８３６３号公報
高速に動作することが可能な半導体記憶装置を提供する。
一実施形態に係る半導体記憶装置は、第１乃至第４メモリセルトランジスタと、第１乃至第４選択トランジスタと、第１及び第２ワード線と、第１及び第２ビット線と、コントローラとを含む。第１メモリセルトランジスタは、第２メモリセルトランジスタと向かい合っている。第３メモリセルトランジスタは、第４メモリセルトランジスタと向かい合っている。第１選択トランジスタは、第１メモリセルトランジスタに接続される。第２選択トランジスタは、第２メモリセルトランジスタに接続され、第１選択トランジスタと対向する。第３選択トランジスタは、第３メモリセルトランジスタに接続される。第４選択トランジスタは、第４メモリセルトランジスタに接続され、第３選択トランジスタと対向する。第１ワード線は、第１及び第３メモリセルトランジスタのそれぞれのゲートに接続される。第２ワード線は、第２及び第４メモリセルトランジスタのそれぞれのゲートに接続される。第１ビット線は、第１及び第２選択トランジスタに接続される。第２ビット線は、第３及び第４選択トランジスタに接続される。コントローラは、第１乃至第４メモリセルトランジスタに対する書き込み動作を制御する。書き込み動作は、それぞれがプログラム動作とベリファイ動作を含む組であり、繰り返し実行される複数のプログラムループを含む。コントローラは、第１メモリセルトランジスタに対する書き込み動作において第１ワード線に印加したプログラム電圧の回数に基づいて、第３メモリセルトランジスタに対する書き込み動作における初回のプログラムループのプログラム動作で第１ワード線に印加するプログラム電圧の値を変更する。コントローラは、第２メモリセルトランジスタに対する書き込み動作において第２ワード線に印加したプログラム電圧の回数に基づいて、第４メモリセルトランジスタに対する書き込み動作における初回のプログラムループのプログラム動作で第２ワード線に印加するプログラム電圧の値を変更する。
第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係るセレクトゲート線の平面レイアウト。 第１実施形態に係るワード線の平面レイアウト。 第１実施形態に係るブロックの断面図。 第１実施形態に係るブロックの断面図。 第１実施形態に係るメモリセルトランジスタの断面図。 第１実施形態に係るメモリセルトランジスタの断面図。 第１実施形態に係るメモリピラーの等価回路。 第１実施形態に係る半導体記憶装置に含まれたメモリセルトランジスタの閾値分布及びデータの割り付けの一例を示す図。 第１実施形態に係る検出電圧の一例を示す図。 第１実施形態に係る書き込み順序の一例を示す図。 第１実施形態に係る書き込み順序の一例を示す図。 第１実施形態に係る書き込み順序の一例を示す図。 第１実施形態に係る書き込み動作のフローチャート。 第１実施形態に係る書き込み動作のフローチャート。 第１実施形態に係る書き込み動作のフローチャート。 第１実施形態に係るプログラム動作時における各種信号のタイミングチャート。 第１実施形態に係るベリファイ動作時における各種信号のタイミングチャート。 第１実施形態に係る書き込み情報レジスタ内の情報を示す概念図。 第１実施形態に係る書き込み動作の波形の一例を示す図。 第１実施形態に係る書き込み動作の波形の一例を示す図。 第２実施形態に係る書き込み情報レジスタ内の情報を示す概念図。 第２実施形態に係る書き込み動作のフローチャート。 第２実施形態に係る書き込み動作のフローチャート。 第２実施形態に係る書き込み動作のフローチャート。 第２実施形態に係る書き込み動作のフローチャート。 第３実施形態に係る書き込み動作のフローチャート。 第３実施形態に係る書き込み動作のフローチャート。 第３実施形態に係る書き込み動作のフローチャート。 第３実施形態の変形例に係る書き込み動作の波形の一例を示す図。 第１乃至第３実施形態の変形例に係るワード線の平面レイアウト。 第１乃至第３実施形態の変形例に係るメモリセルトランジスタの断面図。 第１乃至第３実施形態の変形例に係るワード線の平面レイアウト。 第１乃至第３実施形態の変形例に係るメモリセルトランジスタの断面図。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素には同一符号が付され、繰り返しの説明は省略される。また、ある実施形態についての全ての記述は、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態は限定されない。
本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素と第２要素とが直接的に接続されていること、又は第１要素と第２要素との間が常時あるいは選択的に導電性となる要素を介して接続されていることを示している。
１．第１実施形態
以下に、本実施形態に係る半導体記憶装置について説明する。半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
１．１ 構成について
１．１．１ 全体構成について
図１は、第１実施形態に係る半導体記憶装置１０の全体構成の一例を示すブロック図である。図１に示すように、半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３、入出力回路１４、レジスタ部１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、及び電圧生成回路１９を備えている。
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を含む。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。ブロックＢＬＫは、ロウ及びカラムに関連付けられ、三次元に積層された複数のメモリセルを含む。半導体記憶装置１０は、例えばＭＬＣ（Multi-Level Cell）方式を適用することにより、各メモリセルに２ビット以上のデータを記憶させることが出来る。
ロウデコーダモジュール１２は、アドレスレジスタ１５Ｂに保持されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択することが出来る。そしてロウデコーダモジュール１２は、電圧生成回路１９から供給された電圧を、選択したブロックＢＬＫに転送することが出来る。
センスアンプモジュール１３は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送することが出来る。
入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を、外部のコントローラとの間で送受信することが出来る。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴをセンスアンプモジュール１３に転送し、センスアンプモジュール１３から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。
レジスタ部１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃ、及び書き込み情報レジスタ１５Ｄを含む。ステータスレジスタ１５Ａは、例えばシーケンサ１７のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１７の指示に基づいて入出力回路１４に転送する。アドレスレジスタ１５Ｂは、入出力回路１４から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたブロックアドレス、カラムアドレス、及びページアドレスは、それぞれロウデコーダモジュール１２、センスアンプモジュール１３、及び電圧生成回路１９で使用される。コマンドレジスタ１５Ｃは、入出力回路１４から転送されたコマンドＣＭＤを保持する。書き込み情報レジスタ１５Ｄは、例えば書き込みに要した回数を保持する。
ロジックコントローラ１６は、外部のコントローラから受信した各種制御信号に基づいて、入出力回路１４及びシーケンサ１７を制御することが出来る。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路１４に対して命令する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。
シーケンサ１７は、コマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御することが出来る。例えば、シーケンサ１７は、ロウデコーダモジュール１２、センスアンプモジュール１３、電圧生成回路１９等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。
レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成することが出来る。信号ＲＢｎは、半導体記憶装置１０が外部のコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知する信号である。
電圧生成回路１９は、シーケンサ１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３等に供給することが出来る。例えば電圧生成回路１９は、アドレスレジスタ１５Ｂに保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。
１．１．２ メモリセルアレイ１１の構成について
次に、本実施形態に係るメモリセルアレイ１１の構成について説明する。
＜メモリセルアレイの回路構成について＞
まず、メモリセルアレイ１１の回路構成の一例について、図２を用いて説明する。図２は、ブロックＢＬＫの等価回路図である。図２に示すように、ブロックＢＬＫは複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、…）を含む。また、メモリグループＭＧの各々は、複数のＮＡＮＤストリング２０を含む。以下では、偶数番のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、ＭＧ４、…）のＮＡＮＤストリングをＮＡＮＤストリング２０ｅと呼び、奇数番のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、ＭＧ５、…）のＮＡＮＤストリングをＮＡＮＤストリング２０ｏと呼ぶ。
ＮＡＮＤストリング２０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。以下では、ＮＡＮＤストリング２０ｅに含まれたメモリセルトランジスタＭＴのことをメモリセルトランジスタＭＴｅと呼び、ＮＡＮＤストリング２０ｏに含まれたメモリセルトランジスタＭＴのことをメモリセルトランジスタＭＴｏと呼ぶ。
メモリグループＭＧ０〜ＭＧ７に含まれた選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ７に共通接続される。各セレクトゲート線ＳＧＤは、ロウデコーダモジュール１２を介して独立に電圧が印加される。また、偶数番のメモリグループＭＧｅに含まれた選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳｅに共通接続され、奇数番のメモリグループＭＧｏに含まれた選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳｏに共通接続される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、例えば独立に電圧が印加される。なお、セレクトゲート線ＳＧＳｅ及びＳＧＳｏは共通接続されても良く、この場合にセレクトゲート線ＳＧＳｅ及びＳＧＳｏには同じ電圧が印加される。
また、同一のブロックＢＬＫにおいて、メモリグループＭＧｅに含まれるメモリセルトランジスタＭＴｅ０〜ＭＴｅ７の制御ゲートは、それぞれワード線ＷＬｅ０〜ＷＬｅ７に共通接続される。他方で、メモリグループＭＧｏに含まれるメモリセルトランジスタＭＴｏ０〜ＭＴｏ７の制御ゲートは、それぞれワード線ＷＬｏ０〜ＷＬｏ７に共通接続される。ワード線ＷＬｅ及びＷＬｏは、ロウデコーダモジュール１２を介して独立に電圧が印加される。
さらに、メモリセルアレイ１１内において同一列にあるＮＡＮＤストリング２０の選択トランジスタＳＴ１のドレインは、共通のビット線ＢＬに接続される。すなわちビット線ＢＬは、複数のメモリグループＭＧ間でＮＡＮＤストリング２０を共通に接続する。さらに、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
また、１つのメモリグループＭＧ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
以上のように、メモリグループＭＧは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続された複数のＮＡＮＤストリング２０を含む。またブロックＢＬＫは、ワード線ＷＬを共有する複数のメモリグループＭＧを含む。そしてメモリセルアレイ１１は、ビット線ＢＬを共有する複数のブロックＢＬＫを含む。
＜メモリセルアレイの平面レイアウトについて＞
次に、メモリセルアレイ１１の平面レイアウトの一例について説明する。図３は、あるブロックＢＬＫの、ＸＹ平面におけるセレクトゲート線ＳＧＤの平面レイアウトの一例を示している。以下の説明において、ＸＹ平面は半導体基板の表面と平行な面に対応し、Ｘ方向とＹ方向とは直交している。Ｚ方向は、ＸＹ方向に直交する方向であり、すなわち半導体基板面に垂直な方向である。
本例では、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤが８本含まれる場合において、４本のビット線ＢＬ（ＢＬ０〜ＢＬ３）を含む領域に注目して説明する。
図３に示すように、Ｘ方向に延びる８個の配線層３０（３０−０〜１０−７）が、Ｙ方向に沿って配列されている。各配線層３０は、セレクトゲート線ＳＧＤとして機能する。具体的には、配線層３０−０〜３０−７は、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ７として機能する。従って、ＸＹ平面視において、同一のブロックＢＬＫ内のメモリグループＭＧ０〜ＭＧ７は、Ｙ方向に沿って配列される。
ブロックＢＬＫ内においてＹ方向で隣り合う配線層３０は、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板の表面から、少なくとも配線層３０が設けられるレイヤまでの領域に、絶縁膜が埋め込まれている。また、メモリセルアレイ１１内には、例えばＹ方向に、図３に示すブロックＢＬＫが複数配列されている。そして、Ｙ方向で隣り合うブロックＢＬＫ間も、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ１の構造は、スリットＳＬＴ２の構造と同様である。
さらに、Ｙ方向で隣り合う配線層３０間には、ピラーが設けられるスリットＳＬＴ２とピラーの無いスリットＳＬＴ２が交互に配置されるように、各々がＺ方向に沿った複数のメモリピラーＭＰ（ＭＰ０〜ＭＰ１５）が設けられる。
具体的には、配線層３０−０と３０−１との間にはメモリピラーＭＰ０、ＭＰ４、ＭＰ８、及びＭＰ１２が設けられ、配線層３０−２と３０−３との間には、メモリピラーＭＰ１、ＭＰ５、ＭＰ９、及びＭＰ１３が設けられ、配線層３０−４と３０−５との間には、メモリピラーＭＰ２、ＭＰ６、ＭＰ１０、及びＭＰ１４が設けられ、配線層３０−６と３０−７との間には、メモリピラーＭＰ３、ＭＰ７、ＭＰ１１、及びＭＰ１５が設けられる。メモリピラーＭＰは、ＮＡＮＤストリング２０ｅ及び２０ｏの組に対応する構造体であり、その詳細は後述する。
メモリピラーＭＰ０乃至ＭＰ３は、Ｙ方向に沿って配列されている。同様に、メモリピラーＭＰ４乃至ＭＰ７と、メモリピラーＭＰ８乃至ＭＰ１１と、メモリピラーＭＰ１２乃至ＭＰ１５とのそれぞれは、Ｙ方向に沿って配列されている。
また、メモリピラーＭＰ０、ＭＰ４、ＭＰ８、及びＭＰ１２は、Ｘ方向に沿って配列されている。同様に、メモリピラーＭＰ１、ＭＰ５、ＭＰ９、及びＭＰ１３と、メモリピラーＭＰ２、ＭＰ６、ＭＰ１０、及びＭＰ１４と、メモリピラーＭＰ３、ＭＰ７、ＭＰ１１、及びＭＰ１５とのそれぞれは、Ｘ方向に沿って配列されている。
そして、配線層３５−０（ビット線ＢＬ０）が、メモリピラーＭＰ０乃至ＭＰ３と重なるように配置され、メモリピラーＭＰ０乃至ＭＰ３に共通接続される。配線層３５−１（ビット線ＢＬ１）が、メモリピラーＭＰ８乃至ＭＰ１１と重なるように配置され、メモリピラーＭＰ８乃至ＭＰ１１に共通接続される。配線層３５−２（ビット線ＢＬ２）が、メモリピラーＭＰ８乃至ＭＰ１１と重なるように配置され、メモリピラーＭＰ８乃至ＭＰ１１に共通接続される。配線層３５−３（ビット線ＢＬ３）が、メモリピラーＭＰ１２乃至ＭＰ１５と重なるように配置され、メモリピラーＭＰ１２乃至ＭＰ１５に共通接続される。
図４は、ＸＹ平面におけるワード線ＷＬの平面レイアウトの一例を示している。図４は図３の１ブロック分の領域に対応しており、図３で説明した配線層３０よりも下層に設けられる配線層３１のレイアウトである。
図４に示すように、Ｘ方向に延びる８個の配線層３１（３１−０〜３１−７）が、Ｙ方向に沿って配列されている。配線層３１−０〜３１−７は、それぞれ配線層３０−０〜３０−７の直下に、絶縁膜を介在して設けられる。
各配線層３１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０〜ＷＬ６も、ワード線ＷＬ７の下層に同様に設けられる。図４の例であると、配線層３１−０、３１−２、３１−４、及び３１−６がワード線ＷＬｅ７として機能する。そして、これらの配線層３１−０、３１−２、３１−４、及び３１−６は、Ｘ方向の一方側に引き出され、引き出された部分が互いに共通接続される。以下では、配線層３１−０、３１−２、３１−４、及び３１−６が共通接続された部分を含む領域のことを、第１接続部と呼ぶ。そして、配線層３１−０、３１−２、３１−４、及び３１−６は、第１接続部を介して、ロウデコーダモジュール１２に接続される。
また、配線層３１−１、３１−３、３１−５、及び３１−７が、ワード線ＷＬｏ７として機能する。そして、これらの配線層３１−１、３１−３、３１−５、及び３１−７は、Ｘ方向の他方側に引き出され、引き出された部分が互いに共通接続される。以下では、配線層３１−１、３１−３、３１−５、及び３１−７が共通接続された部分を含む領域のことを、第２接続部と呼ぶ。そして、配線層３１−１、３１−３、３１−５、及び３１−７は、第２接続部を介して、ロウデコーダモジュール１２に接続される。
そして、第１接続部と第２接続部の間にメモリセル部が設けられる。メモリセル部においては、Ｙ方向で隣り合う配線層３１は、図３で説明したスリットＳＬＴ２によって離隔されている。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層３１も、同様にスリットＳＬＴ１によって離隔されている。またメモリセル部においては、図３と同様にしてメモリピラーＭＰ０乃至ＭＰ１５が設けられている。
上記構成は、その他のワード線ＷＬ及びセレクトゲート線ＳＧＳが形成されるレイヤにおいても同様である。つまり、メモリピラーＭＰ０がワード線ＷＬｅと面する側にＮＡＮＤストリング２０−０が形成され、ワード線ＷＬｏと面する側にＮＡＮＤストリング２０−１が形成されている。また、メモリピラーＭＰ１がワード線ＷＬｅと面する側にＮＡＮＤストリング２０−２が、ワード線ＷＬｏと面する側にＮＡＮＤストリング２０−３が形成されている。メモリピラーＭＰ２乃至ＭＰ１５についても同様であり、メモリピラーＭＰがワード線ＷＬｅと面する側には偶数番のＮＡＮＤストリング２０ｅが形成され、ワード線ＷＬｏと面する側には奇数番のＮＡＮＤストリング２０ｏが形成される。
＜メモリセルアレイの断面構造について＞
次に、メモリセルアレイ１１の断面構造の一例について説明する。図５は、Ｙ方向に沿ったブロックＢＬＫの断面図であり、一例として図３における配線層３５（ビット線ＢＬ０）に沿った領域の断面構造を示している。
図５に示すように、半導体基板（例えばｐ型ウェル領域）３３の上方には、セレクトゲート線ＳＧＳとして機能する配線層３２が設けられる。配線層３２の上方には、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３１が、Ｚ方向に沿って積層される。配線層３１及び３２の平面レイアウトは図４で説明した通りである。そして配線層３１の上方には、セレクトゲート線ＳＧＤとして機能する配線層３０が設けられる。配線層３０の平面レイアウトは図３で説明した通りである。このように、メモリセルアレイ１１内において、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板上方に積層されることで、メモリセルトランジスタＭＴが三次元に積層されている。
そして、配線層３０から半導体基板３３に達するようにして、スリットＳＬＴ２とメモリピラーＭＰとが、Ｙ方向に沿って交互に設けられる。メモリピラーＭＰの直径は、例えば上層側から下層側に向かって徐々に小さくなっている。また、前述の通り、スリットＳＬＴ２の実体は絶縁膜である。しかし、スリットＳＬＴ２内には、半導体基板３３内に設けられた領域に電圧を印加するためのコンタクトプラグ等が設けられても良いし、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグが設けられても良い。
そして、メモリピラーＭＰを介して隣り合う配線層３２のうち、一方はセレクトゲート線ＳＧＳｏとして機能し、他方はセレクトゲート線ＳＧＳｅとして機能する。同様に、メモリピラーＭＰを介して隣り合う配線層３１のうち、一方はワード線ＷＬｅとして機能し、他方はワード線ＷＬｏとして機能する。
また、Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。スリットＳＬＴ１の実体も絶縁膜である。スリットＳＬＴ１内には、半導体基板３３内に設けられた領域に電圧を印加するためのコンタクトプラグ等が設けられても良い。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグあるいは溝形状の導体が設けられても良い。なお、スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅よりも大きい。
そして、メモリピラーＭＰ上にはコンタクトプラグ３６が設けられ、これらのコンタクトプラグ３６に共通に接続されるようにして、ビット線ＢＬとして機能する配線層３５がＹ方向に沿って設けられる。
図６は、Ｘ方向に沿ったブロックＢＬＫの断面図であり、一例として図３におけるセレクトゲート線ＳＧＤ１に沿い、且つメモリピラーＭＰ０、ＭＰ４、ＭＰ８、及びＭＰ１２を通過する領域の断面構造を示している。半導体基板３３上方には、配線層３２、３１、及び３０が順次設けられていることは、図５を用いて説明した通りである。また、メモリセル部については図５を用いて説明した通りである。
図６に示すように、第１接続部では、配線層３０乃至３２が例えば階段状に引き出されている。つまり、ＸＹ平面で見た時に、第１接続部において、配線層３０乃至３２のそれぞれは、上層の配線層と重ならないテラス部分を有している。そして、このテラス部分上に、コンタクトプラグ３７が設けられ、コンタクトプラグ３７は金属配線層３８に接続される。そして、この金属配線層３８によって、偶数セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６、偶数ワード線ＷＬｅ、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層３０乃至３２が、ロウデコーダモジュール１２に電気的に接続される。
他方で第２接続部では、同じように配線層３０乃至３２が例えば階段状に引き出されている。つまり、ＸＹ平面で見た時に、第２接続部において、配線層３０乃至３２のそれぞれは、上層の配線層と重ならないテラス部分を有している。そして、このテラス部分上にコンタクトプラグ３９が設けられ、コンタクトプラグ３９は金属配線層４０に接続される。そして、この金属配線層４０によって、奇数セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７、奇数ワード線ＷＬｏ及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層３１及び３２が、ロウデコーダモジュール１２に電気的に接続される。なお、配線層３０は、第１接続部の代わりに第２接続部を介してロウデコーダモジュール１２に電気的に接続されても良いし、第１接続部及び第２接続部の両方を介して接続されても良い。
＜メモリピラー及びメモリセルトランジスタの構造について＞
次に、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造について説明する。
図７は、ＸＹ平面におけるメモリピラーＭＰの断面図であり、図８は、ＹＺ平面におけるメモリピラーＭＰの断面図である。図７及び図８のそれぞれは、特に２つのメモリセルトランジスタＭＴが設けられる領域について示している。
図７及び図８に示すように、メモリピラーＭＰは、絶縁層５０、半導体層５１、及び絶縁層５２乃至５４を含む。ワード線ＷＬは、配線層３１、絶縁層５５、及びバリアメタル層５６を含む。
絶縁層５０、半導体層５１、及び絶縁層５２乃至５４のそれぞれは、Ｚ方向に沿って設けられる。絶縁層５０は、例えばシリコン酸化膜である。半導体層５１は、絶縁層５０の側面を囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層５１は、例えば多結晶シリコン層である。
絶縁層５２は、半導体層５１の側面を囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層５２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を有している。絶縁層５３は、半導体層５１の側面を囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層５３は、例えばシリコン窒化膜である。絶縁層５４は、絶縁層５３の側面を囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層５４は、例えばシリコン酸化膜である。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層５７が埋め込まれている。絶縁層５７は、例えばシリコン酸化膜である。
配線層３１は、バリアメタル層５６によって覆われている。バリアメタル層５６は、絶縁層５５によって覆われている。絶縁層５５は、絶縁層５４の側面と、絶縁層５７の側面とのそれぞれに接触している。配線層３１は、例えばタングステンを含む。バリアメタル層５６は、例えばＴｉＮ膜等である。
上記構成により、配線層３１の各層において、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが向かい合って設けられている。選択トランジスタＳＴ１及びＳＴ２も同様の構成を有している。
＜メモリピラーの等価回路について＞
図９は、上記構成のメモリピラーＭＰの等価回路図である。図示するように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング２０ｅ及び２０ｏが形成されている。すなわち、同一のメモリピラーＭＰに設けられた選択トランジスタＳＴ１は、互いに異なるセレクトゲート線ＳＧＤに接続され、メモリセルトランジスタＭＴは、互いに異なるワード線ＷＬｅ及びＷＬｏに接続され、選択トランジスタＳＴ２も、互いに異なるセレクトゲート線ＳＧＳｅ及びＳＧＳｏに接続されている。そして、同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング２０ｅ及び２０ｏは、同一のビット線ＢＬに接続され、また同一のソース線ＳＬに接続される。但し、ＮＡＮＤストリング２０ｅ及び２０ｏのそれぞれの電流経路は、互いに電気的に分離されている。
１．１．３ メモリセルトランジスタの閾値分布
以上で説明したメモリセルトランジスタＭＴは、閾値電圧を細かく分類することによって、２ビット以上のデータを記憶することが出来る。例えば、メモリセルトランジスタＭＴは、書き込み方式としてＴＬＣ（Triple-Level Cell）方式が適用された場合に３ビットデータを記憶する。つまり、セルユニットＣＵは、ＴＬＣ方式が適用された場合に３ページのデータを記憶する。
図１０は、ＴＬＣ方式（３bit/cell）が適用された場合におけるメモリセルトランジスタＭＴの閾値分布の一例及びメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示し、縦軸がメモリセルトランジスタＭＴの数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応している。メモリセルトランジスタＭＴの閾値分布は、図３に示すように８個に分類される。
ＴＬＣ方式における８個の閾値分布を、閾値電圧の低い方から順に“ＥＲ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、“Ｇ”状態と定義する。これらの閾値分布には、それぞれ３ビットデータが割り当てられる。
隣り合う閾値分布の間には、それぞれ読み出し電圧が設定される。例えば読み出し電圧ＡＲは、“ＥＲ”状態における最大の閾値電圧と“Ａ”状態における最小の閾値電圧との間に設定され、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”状態の閾値分布に含まれるのか“Ａ”状態以上の閾値分布に含まれるのかを判定する動作に使用される。読み出し電圧ＢＲは、“Ａ”状態における最大の閾値電圧と“Ｂ”状態における最小の閾値電圧との間に設定され、メモリセルトランジスタＭＴの閾値電圧が“Ａ”状態以下の閾値分布に含まれるのか“Ｂ”状態以上の閾値分布に含まれるのかを判定する動作に使用される。
例えば、ワード線ＷＬに読み出し電圧ＡＲが印加されると、“ＥＲ”状態に含まれるメモリセルトランジスタＭＴがオン状態になり、“Ａ”状態以上の閾値分布に含まれるメモリセルトランジスタがオフ状態になる。ワード線ＷＬに読み出し電圧ＢＲが印加されると、“Ａ”状態以下の閾値分布に含まれるメモリセルトランジスタＭＴがオン状態になり、“Ｂ”状態以上の閾値分布に含まれるメモリセルトランジスタがオフ状態になる。
その他の読み出し電圧ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲも、読み出し電圧ＡＲ及びＢＲと同様に、隣り合う閾値分布間に設定される。
最も高い閾値分布における最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＲＥＡＤが設定される。ワード線ＷＬに読み出しパス電圧ＶＲＥＡＤが印加されると、メモリセルトランジスタＭＴは記憶するデータに依らずにオン状態になる。
なお、図１１に示された電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、それぞれ“Ａ”状態、“Ｂ”状態、“Ｃ”状態、“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、及び“Ｇ”状態のプログラムに使用されるベリファイ電圧である。半導体記憶装置１０は、メモリセルトランジスタＭＴの閾値電圧が所望のベリファイ電圧を超えたことを検知することによってベリファイパスとし、当該メモリセルトランジスタＭＴのプログラムを完了する。例えばベリファイ電圧ＡＶは、“ＥＲ”状態における最大の閾値電圧と“Ａ”状態における最小の閾値電圧との間に設定され、“Ａ”状態の閾値分布の下裾近傍に位置する。その他のベリファイ電圧ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶについても同様である。つまり、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、例えば読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲよりもそれぞれ高い電圧に設定される。
図１０に示すＴＬＣ方式のデータの割り付けが、以下に羅列されている。
“ＥＲ”状態：“１１１”（“Lowerビット／Middleビット／Upperビット”）データ
“Ａ”状態：“１１０”データ
“Ｂ”状態：“１００”データ
“Ｃ”状態：“１０１”データ
“Ｄ”状態：“００１”データ
“Ｅ”状態：“０１１”データ
“Ｆ”状態：“０１０”データ
“Ｇ”状態：“０００”データ
このデータの割り付けが適用された場合、読み出し動作においてLowerビットの１ページデータ（Lowerページデータ）は、読み出し電圧ＤＲを用いた読み出し結果によって確定する。Middleビットの１ページデータ（Middleページデータ）は、読み出し電圧ＢＲ、ＥＲ、及びＧＲを用いた読み出し結果によって確定する。Upperビットの１ページデータ（Upperページデータ）は、読み出し電圧ＡＲ、ＣＲ、及びＦＲを用いた読み出し結果によって確定する。
＜検出電圧Ｖdetについて＞
本実施形態では、メモリセルトランジスタＭＴの閾値電圧Ｖthを判定する際に用いる電圧として、これまでに説明してきた値に加えて、検出電圧Ｖdetも用いる。図１１は、検出電圧Ｖdetと各種電圧の大小関係を示す図である。図１１に示すように、検出電圧Ｖdetは、“Ａ”状態のベリファイ電圧ＡＶ及び“Ａ”状態の読み出し電圧ＡＲよりも低く、“ＥＲ”状態よりも高い電圧である。検出電圧Ｖdetを用いた動作については後述する。
１．２ 書き込み動作について
次に、上記構成の半導体記憶装置１０におけるデータの書き込み方法について説明する。
本実施形態において、メモリセルアレイ１１に含まれるセルユニットＣＵ、メモリセルトランジスタＭＴへの書き込み順序について、図１２乃至図１４を用いて説明する。図１２乃至図１４は、第１乃至第３の例に係る、セルユニットＣＵへの書き込み順序を、０乃至６３の数字で示している。本例ではセルユニットＣＵは３ページデータを記憶し、書き込みは３ページ単位で実行される。 また、図１２乃至図１４では、ワード線を”ＷＬ”と表記し、ワード線ＷＬｅとＷＬｏとを区別していない。例えば、偶数番のメモリグループＭＧ０、ＭＧ２、ＭＧ４、ＭＧ６に対応するワード線ＷＬが前述のワード線ＷＬｅに相当し、奇数番のメモリグループＭＧ１、ＭＧ３、ＭＧ５、ＭＧ７に対応するワード線ＷＬがワード線ＷＬｏに相当する。
まず第１の例につき、図１２を参照して説明する。本例では、まず最下層のワード線ＷＬ０が選択されて、各メモリグループＭＧのセルユニットＣＵに対応するページデータが書き込まれる。この際、偶数番のメモリグループＭＧが先に選択され、その後、奇数番のメモリグループＭＧが選択される。
具体的には、第１の例におけるワード線ＷＬ０を選択した３ページデータの書き込みは、偶数番のメモリグループＭＧ０、ＭＧ２、ＭＧ４、ＭＧ６、奇数番のメモリグループＭＧ１、ＭＧ３、ＭＧ５、ＭＧ７の順に選択されて実行される。これにより、ワード線ＷＬ０を選択した状態における書き込みが完了する。
引き続き、ワード線ＷＬ１が選択されて、データが書き込まれる。すなわち、ワード線ＷＬ１が選択されつつ、メモリグループＭＧ０、ＭＧ２、ＭＧ４、ＭＧ６が順次選択され、次にメモリグループＭＧ１、ＭＧ３、ＭＧ５、ＭＧ７が順次選択される。その後はワード線ＷＬ２が選択され、以下同様である。
次に第２の例につき、図１３を参照して説明する。本例では、まず最下層のワード線ＷＬ０が選択されて、偶数番のメモリグループＭＧのセルユニットＣＵにおける対応するページデータが書き込まれる。このとき、奇数番のメモリグループＭＧは選択されない。
具体的には、第２の例におけるワード線ＷＬ０を選択した３ページデータの書き込みは、まず偶数番のメモリグループＭＧ０、ＭＧ２、ＭＧ４、ＭＧ６の順に選択されて実行される。ワード線ＷＬ０を選択した偶数番のメモリグループＭＧのセルユニットＣＵへの書き込みが終了すると、続けてワード線ＷＬ１を選択した偶数番のメモリグループＭＧのセルユニットＣＵへの書き込みが順に実行される。以降も同様に、ワード線ＷＬ２〜ＷＬ７がそれぞれ選択されて、偶数番のメモリグループＭＧのセルユニットＣＵへの書き込みが順に実行される。
ワード線ＷＬ７まで、偶数番のメモリグループＭＧのセルユニットＣＵにおける書き込みが終了すると、続いてワード線ＷＬ０を選択した３ページデータの書き込みが、奇数番のメモリグループＭＧ１、ＭＧ３、ＭＧ５、ＭＧ７の順に選択されて実行される。ワード線ＷＬ０を選択した奇数番のメモリグループＭＧのセルユニットＣＵへの書き込みが終了すると、続けてワード線ＷＬ１を選択した奇数番のメモリグループＭＧの書き込みが順に実行される。以降も同様に、ワード線ＷＬ２〜ＷＬ７がそれぞれ選択されて、奇数番のメモリグループＭＧの書き込みが順に実行される。
最後に第３の例につき、図１４を参照して説明する。本例では、まず最下層のワード線ＷＬ０が選択されて、各メモリグループＭＧのセルユニットＣＵに対応するページデータが書き込まれる。この際、偶数番のメモリグループＭＧと奇数番のメモリグループＭＧが交互に選択される。
具体的には、第３の例におけるワード線ＷＬ０を選択した３ページデータの書き込みは、メモリグループＭＧ０、ＭＧ１、ＭＧ２、ＭＧ３、ＭＧ４、ＭＧ５、ＭＧ６、ＭＧ７の順に選択されて実行される。続けてワード線ＷＬ１を選択した書き込みが、ワード線ＷＬ０と同様に、偶数番のメモリグループＭＧと奇数番のメモリグループＭＧとが交互に選択されて実行される。以降も同様に、ワード線ＷＬ２〜ＷＬ７がそれぞれ選択されて、偶数番のメモリグループＭＧと奇数番のメモリグループＭＧとが交互に選択されて実行される。
次に、データの書き込み方法につき、図１５乃至図１７を用いて説明する。図１５乃至図１７は、第１実施形態におけるデータの書き込み方法を示したフローチャートである。上記説明した図１２の順序に従って、本フローチャートで示される書き込み動作が連続して行われる。図１３及び図１４の場合も同様である。
書き込み動作は、電荷を電荷蓄積層に注入して閾値を上昇させるプログラム動作と、プログラム動作の結果変化した閾値電圧を確認するベリファイ動作とを含む。そして半導体記憶装置１０は、これらの動作の組（プログラムループと呼ぶ）を繰り返すことによって、データを書き込む。なお図１５乃至図１７に示す処理は、主にシーケンサ１７の制御によって実行される。
図示するように、半導体記憶装置１０は書き込みコマンドを受信する。書き込みコマンドはアドレス情報を含み、書き込み対象のセルユニットＣＵが何番のメモリグループＭＧ（メモリグループＭＧｉ）に属し、そのメモリグループＭＧは偶数番（ｅｖｅｎ）または奇数番（ｏｄｄ）であり、ｋ層のワード線ＷＬｋに対応することが定まる。以降、書き込み対象のセルユニットＣＵについて、メモリグループＭＧの番号を“ｉ”、偶数番又は奇数番を“ｊ”、ワード線ＷＬの層を“ｋ”として、“ＭＧｉ、ＷＬｊｋ”と表現する。変数ｉ及びｋは、それぞれ０以上の整数である。符号ｊは、偶数番のメモリグループＭＧに対応する場合に“ｅ（even）”となり、奇数番のメモリグループＭＧに対応する場合に“ｏ（odd）”となる。
シーケンサ１７は、アドレスレジスタ１５Ｂ及びコマンドレジスタ１５Ｃを参照することで、書き込み対象がメモリグループＭＧｉ、ワード線ＷＬｊｋに対応するメモリセルトランジスタＭＴであることを検知する（ステップＳ１）。図１２の例であると、はじめに書き込みが実行されるのはｉ＝０、ｊ＝ｅ、ｋ＝０の場合である。
そして、シーケンサ１７は、続くステップＳ２において、変数ｉが０又は１であるかどうかを判定する。以下に、ステップＳ２の処理において、変数ｉが０又は１である場合と、変数ｉが０又は１でない場合とについて順に説明する。
まず、ステップＳ２において変数ｉが０又は１である場合について説明する。ステップＳ２において変数ｉが０又は１である場合（ステップＳ２、ＹＥＳ）、図１６に示すように、シーケンサ１７は、書き込み情報レジスタ１５ＤのＷＬｊｋのカウント値を１に設定する（ステップＳ３）。
引き続きシーケンサ１７はプログラム電圧ＶＰＧＭを初期値ＶＰＧＭinitに設定し（ステップＳ４）、メモリグループＭＧｉ、ワード線ＷＬｊｋに対応するセルユニットＣＵにデータをプログラムする（ステップＳ５）。ＶＰＧＭinitとは、プログラムループの最初のプログラム動作時に選択ワード線に印加されるプログラム電圧ＶＰＧＭである。このプログラムの様子を図１８に示す。図１８は、例としてＷＬｅ０が選択された状態において、ステップＳ５実行時における、各種配線の電位変化を表すタイミングチャートである。
図１８に示すように、時刻ｔ１においてロウデコーダモジュール１２は、選択メモリグループＭＧのセレクトゲート線ＳＧＤに電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１をオンさせる電圧である。これにより、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＴ１がオン状態となる。また、ロウデコーダモジュール１２は、選択メモリグループＭＧのセレクトゲート線ＳＧＳに電圧ＶＳＧＳを印加する。電圧ＶＳＧＳは、例えば電圧ＶＳＳよりは大きく、選択トランジスタＳＴ２はオンしない電圧である。
引き続き時刻ｔ２において、センスアンプモジュール１３は、プログラム禁止のビット線に電圧ＶＤＤを印加する。また、電圧生成回路１９は、ソース線ＳＬに電圧ＶＤＤを印加する。
時刻ｔ３において、ロウデコーダモジュール１２は、選択ブロックＢＬＫのすべてのワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタＭＴをオンさせ、且つ非選択のＮＡＮＤストリング２０においてはカップリングによりチャネル電位を十分に上昇させることが可能な電圧である。
時刻ｔ４において、ロウデコーダモジュール１２は、選択メモリグループＭＧのセレクトゲート線ＳＧＤに電圧ＶＳＧＤを印加する。電圧ＶＳＧＤは、電圧ＶＳＧよりも低い電圧であり、ビット線に電圧ＶＤＤが印加されている場合、選択トランジスタＳＴ１はカットオフされる。
時刻ｔ５において、ロウデコーダモジュール１２は、選択ワード線のみ、すなわち本例においてはＷＬｅ０に電圧ＶＰＧＭを印加する。電圧ＶＰＧＭは、ＦＮトンネリングにより、電子を電荷蓄積層に注入するための高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。
時刻ｔ６において、ロウデコーダモジュール１２は、選択ワード線に電圧ＶＰＡＳＳを印加する。
時刻ｔ７において、ロウデコーダモジュール１２は、プログラム禁止のビット線に電圧ＶＳＳを印加する。また、電圧生成回路１９は、ソース線ＳＬに電圧ＶＳＳを印加する。
時刻ｔ８において、ロウデコーダモジュール１２は、セレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳに電圧ＶＳＳを印加し、すべてのワード線ＷＬに電圧ＶＳＳを印加する。
以上により、電荷が電荷蓄積層に注入され、メモリセルの閾値電圧が正側へ上昇する。
図１６に戻って説明を続ける。ステップＳ５の処理を実行した後にシーケンサ１７は、第１ベリファイ動作を実行する（ステップＳ６）。
なお本実施形態におけるベリファイ動作は、第１ベリファイ動作と、後述する第２ベリファイ動作とを含む。第１ベリファイ動作の目的は、プログラム動作を実行する際の適切なＶＰＧＭinitを決定することである。半導体記憶装置１０は、第１ベリファイ動作において、このＶＰＧＭinitを探索するために、図１１で説明した電圧Ｖdetをベリファイ電圧として使用する。
ここで、第１ベリファイ動作の詳細について、図１９を用いて説明する。図１９は、第１ベリファイ動作においてワード線ＷＬｅ０が選択された状態における、各種配線の電圧変化の一例を表すタイミングチャートである。
図１９に示すように、時刻ｔ１においてセンスアンプモジュール１３は、ビット線ＢＬに電圧ＶＢＬを印加する。
次に、時刻ｔ２においてロウデコーダモジュール１２は、選択ストリングのセレクトゲート線ＳＧＤに電圧ＶＳＧを印加する。さらにロウデコーダモジュール１２は、選択ワード線、すなわち本例ではＷＬｅ０に検出電圧Ｖdetを印加し、選択ワード線と同層で非選択のワード線、すなわち本例ではＷＬｏ０には電圧ＶＮＥＧを印加する。電圧ＶＮＥＧは、例えば負電圧または０Ｖであり、メモリセルトランジスタＭＴをオフさせるための電圧である。さらにロウデコーダモジュール１２は、その他の層のワード線、すなわち本例ではＷＬ１乃至ＷＬ７に電圧ＶＲＥＡＤを印加し、セレクトゲート線ＳＧＳ、すなわち本例ではＳＧＳｅに電圧ＶＳＧを印加する。そしてセンスアンプモジュール１３は、ビット線ＢＬからソース線ＳＬにセル電流が流れるか否かを検出する。
その後、時刻ｔ３において、センスアンプモジュール１３はビット線ＢＬに電圧ＶＳＳを印加する。さらにロウデコーダモジュール１２はセレクトゲート線ＳＧＤ、ＳＧＳ、及び全ワード線ＷＬにＶＳＳを印加する。
なお、非選択ストリングのセレクトゲート線ＳＧＤ及びＳＧＳｏには、時刻ｔ０から時刻ｔ５まで、ロウデコーダモジュール１２によって電圧ＶＳＳが印加される。ソース線ＳＬには、時刻ｔ０から時刻ｔ５まで、電圧生成回路１９によって電圧ＶＳＳが印加される。
以上の結果、ビット線ＢＬからソース線ＳＬにセル電流が流れれば（ステップＳ７、ＹＥＳ）、書き込み対象のメモリセルトランジスタＭＴの閾値電圧Ｖthは、Ｖdetまで上昇していない。従ってシーケンサ１７は、書き込み情報レジスタ１５ＤのＷＬｊｋのカウント値をカウントアップして（ステップＳ８）、さらにＶＰＧＭをステップアップして（ステップＳ９）、ステップＳ５に戻る。すなわち、シーケンサ１７は、図１８で説明したプログラム動作を繰り返し実行する。
他方で、ステップＳ６において、ビット線ＢＬからソース線ＳＬにセル電流が流れなければ（ステップＳ７、ＹＥＳ）、シーケンサ１７は第２ベリファイ動作を実行する（ステップＳ１０）。
第２ベリファイ動作の目的は、プログラム動作によって上昇した閾値電圧が、書き込みデータに対応するターゲット電圧を超えたか否かを検証することである。第２ベリファイ動作時における各配線の電圧は、第１ベリファイ動作で説明した図１９において、選択ワード線に印加される電圧が検出電圧Ｖdetからベリファイ電圧Ｖvfyに変更される以外は同様である。ベリファイ電圧Ｖvfyは、図１０を用いて説明したベリファイ電圧ＡＶ等に対応している。
なお、第２ベリファイ動作において印加されるベリファイ電圧の種類及び数は、書き込み動作の進行に基づいて適宜変更され得る。閾値電圧Ｖthがターゲットのベリファイ電圧を超えたメモリセルトランジスタＭＴは、以降のプログラムループにおいて書き込み禁止に設定され、閾値電圧の上昇が抑制される。
第２ベリファイ動作にフェイルした場合、すなわち選択されたセルユニットＣＵにおける書き込みが完了していない場合（ステップＳ１１、ＮＯ）、シーケンサ１７は、プログラム電圧ＶＰＧＭをステップアップして（ステップＳ１２）、再びプログラムループを実行する。つまり、シーケンサ１７は、ＶＰＧＭをステップアップしたプログラム動作を実行し（ステップＳ１３）、ステップＳ１０に戻り、第２ベリファイ動作を実行する。
一方で、第２ベリファイ動作にパスした場合、すなわち選択されたセルユニットＣＵにおける書き込みが完了した場合（ステップＳ１１、ＹＥＳ）、シーケンサ１７は当該セルユニットＣＵを選択した書き込み動作を終了する。 次に、ステップＳ２において変数ｉが０又は１でない場合について説明する。ステップＳ２において、変数ｉが０又は１ではない場合（ステップＳ２、ＮＯ）、すなわち選択メモリグループＭＧがメモリグループＭＧ２〜ＭＧ７のいずれかであった場合は、シーケンサ１７は書き込み情報レジスタ１５ＤからＷＬｊｋのカウント値を取得する（ステップＳ１４）。書き込みの順番が上記説明した図１２の場合、変数ｉが２以上である場合は、変数ｉが０又は１である場合よりも後に実行されるため、シーケンサ１７は、変数ｉが０又は１の場合にカウントされたＷＬｊｋのカウント値を取得することが可能である。この動作は、図１３及び図１４にそれぞれ示された書き込み順番でも同様である。
引き続きシーケンサ１７は、取得したカウント値に基づいたプログラム電圧ＶＰＧＭinitを設定する（ステップＳ１５）。すなわち、シーケンサ１７は、メモリグループＭＧ０以外の偶数番のメモリグループＭＧのＷＬｅｋのセルユニットＣＵに書き込む際には、メモリグループＭＧ０のＷＬｅｋのセルユニットＣＵに書き込む際にカウントした値に基づいたプログラム電圧を用いる。同様に、シーケンサ１７は、メモリグループＭＧ１以外の奇数番のメモリグループＭＧのＷＬｏｋのセルユニットＣＵに書き込む際には、メモリグループＭＧ１のＷＬｏｋのセルユニットＣＵに書き込む際のカウント値に基づいたプログラム電圧を用いる。
そしてシーケンサ１７は、メモリグループＭＧｉ、ワード線ＷＬｊｋに対応するセルユニットＣＵにデータをプログラムする（ステップＳ１６）。引き続きシーケンサ１７は第１ベリファイを実行することなく第２ベリファイを実行する（ステップＳ１７）。第２ベリファイにフェイルした際には（ステップＳ１８、ＮＯ）、ＶＰＧＭをステップアップして（ステップＳ１９）、ステップＳ１６に戻る。他方で第２ベリファイにパスすれば（ステップＳ１８、ＹＥＳ）、書き込み動作は終了するか、又は上記説明した図１２の順序に則って、次のセルユニットＣＵにデータが書き込まれる。
図２０は、全ワード線ＷＬ０乃至ＷＬ７についてのカウント値が、書き込み情報レジスタ１５Ｄに格納されている概念図である。図２０の例であると、ワード線ＷＬｅ０についてはカウント値＝３が保持され、ワード線ＷＬｏ０についてはカウント数＝５が保持され、以下、図示するとおりである。
図２０は、書き込み情報レジスタ１５Ｄがすべてのワード線ＷＬに関するカウント値を保持する例を示している。しかし、本実施形態において書き込み情報レジスタ１５Ｄが保持する要素は、これに限定されない。例えば、図１２及び図１３の例に則った書き込み動作であれば、０番目の書き込み動作で取得されたカウント値は、１番目、２番目、及び３番目の書き込み動作で用いられる。よって、３番目の書き込み動作が完了した時点で０番目の書き込み動作で取得したカウント値の保持をやめてもよい。図１４の例であれば、０番目の書き込み動作で取得されたカウント値は、２番目、４番目、及び６番目の書き込み動作で用いられる。また、１番目の書き込み動作で取得されたカウント値は、３番目、５番目、及び７番目の書き込み動作で用いられる。よって、０番目の書き込み動作で取得されたカウント値は、６番目の書き込み動作が完了した時点で保持をやめてもよい。また、１番目の書き込み動作で取得されたカウント値は、７番目の書き込み動作が完了した時点で保持をやめてもよい。このように、すべてのワード線ＷＬに関するカウント値を保持し続けなくとも、本実施形態の動作を実行することができる。
そして、メモリグループＭＧ２以降のプログラム時には、図２０に示すカウント値に基づいてプログラム電圧ＶＰＧＭinitが決定される。すなわち、ワード線ＷＬｅ０の場合には、カウント値が“３”であるから、メモリグループＭＧ２以降についてはメモリグループＭＧ０における３回目のプログラムループで使用されたプログラム電圧がＶＰＧＭinitとして使用される。同じく、ワード線ＷＬｏ０の場合には、カウント値が“５”であるから、メモリグループＭＧ３以降についてはメモリグループＭＧ１における５回目のプログラムループで使用されたプログラム電圧がＶＰＧＭinitとして使用される。以下同様である。
図２１は、データ書き込み時における、ワード線ＷＬｅ０の電圧変化を示す模式図である。図１２に示した順に、メモリグループＭＧ０からメモリグループＭＧ６までの偶数番のメモリグループＭＧについて、同一データを書き込む際の、プログラム、第１ベリファイ、及び第２ベリファイにおける選択ワード線の電圧変化を示している。説明の簡単化のために、第２ベリファイについて一種類の電圧値のみ示しているが、実際には各レベルのベリファイが適宜複数実施され得る。メモリグループＭＧ０ではＶＰＧＭinit１を最初のプログラムループで用い、３回目のプログラムで第１ベリファイをパスし、６回目のプログラムで第２ベリファイをパスしている。対してメモリグループＭＧ２、ＭＧ４、及びＭＧ６では、メモリグループＭＧ０で用いたＶＰＧＭinit１よりも高いＶＰＧＭinit２でプログラムが始まり、第１ベリファイをすることなく第２ベリファイのみを行い、４回のプログラムで第２ベリファイをパスしている。
図２２は、データ書き込み時における、ワード線ＷＬｅ０及びＷＬｏ０の電圧変化を示す模式図である。図１２に示した順に、メモリグループＭＧ０からメモリグループＭＧ７まで、同一データを書き込む際の、プログラムに関する電圧変化を示している。説明の簡単化のために、プログラムに関する電圧変化のみを示し、第１ベリファイ及び第２ベリファイに関する電圧変化は省略している。ワード線ＷＬｅ０については、図２１と同様である。対してワード線ＷＬｏ０では、メモリグループＭＧ１において、５回目のプログラムで第１ベリファイをパスし、８回目のプログラムで第２ベリファイをパスしている。対してメモリグループＭＧ３、ＭＧ５、及びＭＧ７では、メモリグループＭＧ０及びＭＧ１に印加されたＶＰＧＭinit１よりも高く、かつメモリグループＭＧ２、ＭＧ４、及びＭＧ６に印加された電圧ＶＰＧＭinit２とは異なるＶＰＧＭinit３でプログラムが始まり、４回のプログラムで第２ベリファイをパスしている。
なお、図２２に示した例では、偶数側メモリセルトランジスタＭＴｅと奇数側メモリセルトランジスタＭＴｏで書き込み特性に差がある場合を示している。偶数側メモリセルトランジスタＭＴｅと奇数側メモリセルトランジスタＭＴｏの特性がそろっていた場合は、メモリグループＭＧ２に印加されるメモリグループＭＧinit２と、メモリグループＭＧ３に印加されるＶＰＧＭinit３が等しくてもよい。
また、本実施形態では一例として、カウント値に基づいた書き込み電圧ＶＰＧＭinitを決定する方法として、カウント値がＮ回だった場合、カウント値を適用しない場合にＮ回目に印加されるプログラム電圧を適用する方法を示した。しかし、カウント値に基づいた書き込み電圧ＶＰＧＭinitを決定する方法は、これに限定されず、種々の方法を用いることが可能である。
１．３ 第１実施形態に係る効果
第１実施形態によれば、メモリセル特性のばらつきを補正し、半導体記憶装置の動作速度を向上できる。本効果につき、以下説明する。
メモリセルトランジスタＭＴは、メモリセルトランジスタＭＴの大きさのばらつきに応じて、特性のばらつきが生じ得る。メモリセルトランジスタＭＴの大きさについて、図３乃至図５を参照して説明する。
まず、ＸＹ平面における大きさの違いについて説明する。図３及び図４を参照して説明すると、メモリピラーＭＰと、対応する２本のワード線ＷＬｅ及びＷＬｏとの位置関係にはずれが生じる場合がある。図３及び図４の例であれば、メモリピラーＭＰ０は、配線層３０−０及び３１−０に距離ｄ１だけ重なり、配線層３０−１及び３１−１に距離ｄ２だけ重なり、ｄ１＞ｄ２なる関係がある。この場合に、ワード線ＷＬｅに対応するメモリセルトランジスタＭＴｅのセルサイズは、ワード線ＷＬｏに対応するメモリセルトランジスタＭＴｏのセルサイズよりも大きい。このように、メモリセルトランジスタＭＴのセルサイズは、メモリピラーＭＰと、メモリピラーＭＰが接するワード線ＷＬｅ及びＷＬｏとの位置関係に応じて変化する。
次に、Ｚ軸方向における大きさの違いについて説明する。図５で説明したように、メモリピラーＭＰの直径は、例えば上層側から下層側に向かって徐々に小さくなっている。すなわち、ワード線の層ごとにメモリセルトランジスタＭＴのセルサイズが異なる。
このようにメモリセルトランジスタＭＴのセルサイズにはばらつきがあるが、同一のブロックＢＬＫではばらつきが略均一であることが期待できる。すなわち、同一のブロックＢＬＫにおいて、メモリピラーＭＰのＸＹ平面におけるずれは略均一であり、形状も略均一であることが期待できる。よって、あるブロックＢＬＫにおいて、同一層における偶数側のメモリセルトランジスタＭＴｅ又は奇数側のメモリセルトランジスタＭＴｏの特性に生じるばらつきが抑制されることが期待できる。
そこで、本実施形態に係る半導体記憶装置であると、図１５乃至図１７で説明したように、ブロックＢＬＫにおいて、はじめに書き込みを行う偶数番及び奇数番のメモリグループＭＧについて、第１ベリファイ動作をパスするまでに要したプログラムループのカウント値を書き込み情報レジスタ１５Ｄに保持する。すなわち、セルユニットＣＵの書き込み特性を、第１ベリファイ動作を伴うプログラムループによって測定し、書き込み情報レジスタ１５Ｄに保持する。
そして、以降ほかのメモリグループＭＧに書き込みを行う際に、書き込み情報レジスタ１５Ｄに保持されたカウント値を取得し、カウント値に基づいたプログラム電圧ＶＰＧＭinitを設定する。すなわち、書き込み対象のセルユニットＣＵに対して第１ベリファイ動作による書き込み特性の測定を行うことなく、特性に合わせた書き込み電圧ＶＰＧＭinitを設定することができる。
ここで、図２１及び図２２を用いて、第１実施形態に係る半導体記憶装置１０の書き込み動作における書き込み電圧ＶＰＧＭinitの変化の一例について説明する。
図２１に示した例であると、はじめに書き込みを行うメモリグループＭＧ０で書き込み特性が取得され、メモリグループＭＧ２以降のプログラム電圧ＶＰＧＭinit２に適用される。その結果、メモリグループＭＧ２以降の書き込みに要するループ回数が６回から４回に削減されている。
図２２に示した例であると、奇数番のメモリグループＭＧにおいても、はじめに書き込みを行うメモリグループＭＧ１で書き込み特性が取得され、メモリグループＭＧ３以降のプログラム電圧ＶＰＧＭinit３に適用される。その結果、メモリグループＭＧ３以降の書き込みに要するループ回数が８回から４回に削減されている。
以上のように、第１実施形態に係る半導体記憶装置１０は、各セルユニットＣＵの特性に合わせた書き込み電圧ＶＰＧＭinitを使用することができる。従って、第１実施形態に係る半導体記憶装置１０は、動作信頼性の低下を抑制しつつプログラムループ数を削減でき、半導体記憶装置の動作速度を向上することができる。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置１０は、第１実施形態と同じ構成を有し、第１実施形態に対して書き込み動作の方法が異なる。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ 書き込み動作について
第２実施形態における書き込み動作は、カウント値の推定を含む。具体的には、カウント値を得るための手段として、第１ベリファイ動作を伴うものだけでなく、取得済みのカウント値から取得していないカウント値を推定する動作を含む。本実施形態では例として、差分を適用して推定する方法を用いて説明する。
差分の一例について、図２３を用いて説明する。差分は、例えばカウント値と同様のテーブルで管理される。図２３の例では、偶数側の全ワード線ＷＬｅ０乃至ＷＬｅ７についてのカウント値と、ＷＬｏ０についてのカウント値と、ＷＬｅ０のカウント値とＷＬｏ０のカウント値との差分とが、書き込み情報レジスタ１５Ｄに格納されている。図２３の例であると、ワード線ＷＬｅ０についてはカウント値＝３が保持され、ワード線ＷＬｏ０についてはカウント値＝５が保持され、ＷＬｅ１についてはカウント値＝４が保持され、同様にワード線ＷＬｅ２乃至ＷＬｅ７については図示するとおりの値が保持されている。そして、差分についてはカウント値＝＋２が保持されている。
次にデータの書き込み方法につき、図２４乃至図２７を用いて説明する。図２４乃至図２７は、第２実施形態におけるデータの書き込み方法を示したフローチャートである。
図２４乃至図２７に示すように、半導体記憶装置１０は書き込みコマンドを受信し（ステップＳ２０）、シーケンサ１７は書き込み対象のメモリグループＭＧ及びワード線ＷＬに応じた書き込み動作を実行する。
具体的にはシーケンサ１７は、ステップＳ２１において変数ｉが０又は１の場合（ステップＳ２１、ＹＥＳ）、続いて符号ｊが“ｅ”であるか判断する（ステップＳ２２）。
ステップＳ２２において、ｊ＝ｅであった場合（ステップＳ２２、ＹＥＳ）、シーケンサ１７はステップＳ２６の処理に移行し、メモリグループＭＧ０、ワード線ＷＬｅｋに関する書き込みを実行する。ステップＳ２６乃至Ｓ３６で行われる書き込み動作は、第１実施形態におけるステップＳ３乃至Ｓ１３と同様である。
すなわち、シーケンサ１７は、第１ベリファイ動作をパスするのに要した回数を書き込み情報レジスタ１５Ｄに保持し、第２ベリファイ動作をパスするまでプログラム動作を実行する。そして書き込み動作は終了するか、又は上記説明した図１２の順序に則って、次のセルユニットＣＵにデータが書き込まれる。
ステップＳ２２において、符号ｊが“ｅ”でなかった場合（ステップＳ２２、ＮＯ）、続いてシーケンサ１７は、変数ｋが０であるか判断する（ステップＳ２３）。
ステップＳ２３において、ｋ＝０であった場合（ステップＳ２３、ＹＥＳ）、ステップＳ３７に移行し、メモリグループＭＧ１、ワード線ＷＬｏ０に関する書き込み動作を実行する。ステップＳ３７乃至Ｓ４３で行われる動作は、ステップＳ２６乃至Ｓ３２と同様である。
すなわち、シーケンサ１７は、第１ベリファイ動作をパスするのに要した回数を書き込み情報レジスタ１５Ｄに保持する。続いてシーケンサ１７は、ＷＬｅ０のカウント値とＷＬｏ０のカウント値との差を算出し、書き込み情報レジスタ１５Ｄに値を保持する（ステップＳ４４）。
ステップＳ４５乃至Ｓ４８で行われる動作は、ステップＳ３３乃至Ｓ３６と同様である。すなわち、シーケンサ１７は、第２ベリファイ動作をパスするまでプログラム動作を実行する。そして書き込み動作は終了するか、又は上記説明した図１２の順序に則って、次のセルユニットＣＵにデータが書き込まれる。
ステップＳ２３において、ｋ＝０でなかった場合（ステップＳ２３、ＮＯ）、シーケンサ１７は、ワード線ＷＬｏｋ（ただしｋ≠０）に関する書き込み動作を実行する。すなわちシーケンサ１７は、書き込み情報レジスタ１５ＤからＷＬｅｋのカウント値及び差分のカウント値を取得し（ステップＳ４９）、これらの値からＷＬｏｋの推定カウント値を算出する（ステップＳ５０）。
そしてシーケンサ１７は、カウント値に基づいた書き込み電圧ＶＰＧＭinitを設定し（ステップＳ５３）、第２ベリファイ動作をパスするまでプログラム動作を実行する（ステップＳ５４乃至Ｓ５７）。そして書き込み動作は終了するか、又は上記説明した図１２の順序に則って、次のセルユニットＣＵにデータが書き込まれる。
ステップＳ２１において変数ｉが０又は１でなかった場合（ステップＳ２１、ＮＯ）、続いてシーケンサ１７は、符号ｊが“ｅ”であるか判断する（ステップＳ２４）
ステップＳ２４において、ｊ＝ｅであった場合（ステップＳ２４、ＹＥＳ）、シーケンサ１７は、メモリグループＭＧ０以外のＷＬｅｋに関する動作を実行する。すなわちシーケンサ１７は、書き込み情報レジスタ１５ＤからＷＬｅｋのカウント値を取得する（ステップＳ５２）。それからシーケンサ１７は、以上で説明したステップＳ５０以降の処理と同様に、ステップＳ５３乃至Ｓ５７の処理を実行する。
ステップＳ２４において、符号ｊが“ｅ”でなかった場合（ステップＳ２４、ＮＯ）、続いてシーケンサ１７は、ｋ＝０であるか判断する（ステップＳ２５）。
ステップＳ２５において、ｋ＝０であった場合（ステップＳ２５、ＹＥＳ）、シーケンサ１７は、メモリグループＭＧ１以外のＷＬｏ０に関する動作を実行する。すなわちシーケンサ１７は、書き込み情報レジスタ１５ＤからＷＬｏ０のカウント値を取得する（ステップＳ５１）。それからシーケンサ１７は、以上で説明したステップＳ５０以降の処理と同様に、ステップＳ５３乃至Ｓ５７の処理を実行する。
ステップＳ２５において、ｋ＝０でなかった場合（ステップＳ２５、ＮＯ）、シーケンサ１７は、ステップＳ４９及びＳ５０の処理を続けて実行する。それからシーケンサ１７は、以上で説明したステップＳ５０以降の処理と同様に、ステップＳ５３乃至Ｓ５７の処理を実行する。
２．２ 第２実施形態に係る効果
本実施形態によれば、半導体記憶装置の動作速度を向上できる。本効果につき、以下説明する。
本実施形態に係る構成であると、メモリセルトランジスタＭＴの特性のばらつきは、層の位置と相関関係を持つと考えられる。例えば、メモリピラーＭＰの直径は、上層部から下層部に向かって徐々に小さくなる。すなわち、層の位置とメモリピラーの直径には相関関係があると考えられる。
さらに、上記説明したとおり、同一のブロックＢＬＫにおいて、メモリピラーＭＰの形状は略均一であることが期待できる。すなわち、同一のブロックＢＬＫにおいて、あるメモリピラーＭＰにおいて測定された層位置と直径の関係は、他のメモリピラーＭＰにおいても同様であることが期待できる。
加えて、上記説明したとおり、同一のブロックＢＬＫにおいて、メモリピラーＭＰのＸＹ平面におけるずれは略均一であることが期待できる。すなわち、偶数側のメモリセルトランジスタＭＴｅの形状は、同一ブロックＢＬＫに含まれるそのほかの偶数側のメモリセルトランジスタＭＴｅと略相似形であることが期待できる。奇数側のメモリセルトランジスタＭＴｏについても同様である。
そこで、本実施形態に係る半導体記憶装置１０は、偶数側メモリグループＭＧのセルユニットＣＵと奇数側メモリグループＭＧのセルユニットＣＵについてのカウント値の差分を算出し、カウント値を推定する。そして、本実施形態に係る半導体記憶装置１０は、推定したカウント値に基づいて、同一のブロックＢＬＫを選択した書き込み動作におけるＶＰＧＭinitを決定する。
具体的には、図２４乃至図２７で説明したように、あるブロックＢＬＫが選択された書き込み動作において、はじめに書き込むメモリグループＭＧ（例えばメモリグループＭＧ０）については、すべてのセルユニットＣＵに対して第１ベリファイ動作による測定が実行される。
そして、続きの書き込み動作において、はじめに書き込んだメモリグループＭＧとは偶数奇数の区別が異なるメモリグループＭＧ（例えばメモリグループＭＧ１）については、例えばはじめに書き込むワード線ＷＬｏ０に対応するセルユニットＣＵのみ第１ベリファイ動作による測定が実行される。
それから、半導体記憶装置１０は、例えばワード線ＷＬｅ０におけるカウント値と、ワード線ＷＬｏ０におけるカウント値との差分を算出し、算出した差分と各ワード線ＷＬｅに対応するカウント値から、各ワード線ＷＬｏに対応するカウント値を推定する。
つまり、第２実施形態では、同一のブロックＢＬＫにおいて、ワード線ＷＬｅ０及びＷＬｏ０に対する第１ベリファイ動作に基づいて算出された差分が、その他の層に設けられたワード線ＷＬｅ及びＷＬｏにおけるカウント値の差分として使用される。
これにより、第２実施形態に係る半導体記憶装置１０は、ワード線ＷＬｏ０以外のワード線ＷＬｏ１〜ＷＬｏ７に対する第１ベリファイ動作を実行すること無く、ワード線ＷＬｏ１〜ＷＬｏ７のそれぞれに対応するカウント値を推定することができる。
その結果、第２実施形態に係る半導体記憶装置１０は、第１ベリファイ動作が省略された分だけ同一のブロックＢＬＫを選択した書き込み動作の時間を短縮することができ、半導体記憶装置の動作速度を向上できる。
上記実施形態では一例として、ワード線ＷＬ０において、偶数側メモリグループＭＧのセルユニットＣＵのカウント値と奇数側メモリグループＭＧのセルユニットＣＵのカウント値の差分を取得した。そして、偶数側メモリグループＭＧのセルユニットＣＵについてカウント値が既知の層において、偶数側メモリグループＭＧのセルユニットＣＵのカウント値とワード線ＷＬ０における差分から、奇数側メモリグループＭＧのセルユニットＣＵのカウント値を推定した。本実施形態の推定方法は、これに限定されない。
例えば、ある層の奇数側メモリグループＭＧのセルユニットＣＵについてカウント値を推定する際、そのセルユニットＣＵと同一の層にある偶数側メモリグループＭＧのセルユニットＣＵのカウント値に限らず、複数層について、偶数側メモリグループＭＧのセルユニットＣＵのカウント値を取得してもよい。そして、取得した複数層のカウント値から、層位置とカウント値の関係を推定し、層によって異なる偶数側メモリグループＭＧのセルユニットＣＵと奇数側メモリグループＭＧのセルユニットＣＵとのカウント値の差分を推定してもよい。さらに、推定した差分を用いて、奇数側メモリグループＭＧのセルユニットＣＵのカウント値を推定してもよい。
また、奇数側メモリグループＭＧのセルユニットＣＵについて、第１ベリファイ動作によるカウント値の測定を、複数の層で行ってもよい。そして、偶数側メモリグループＭＧのセルユニットＣＵと奇数側メモリグループＭＧのセルユニットＣＵとのカウント値の差分を複数の層について算出してもよい。さらに、層位置によって異なる差分を用いて、奇数側メモリグループＭＧのセルユニットＣＵのカウント値を推定してもよい。
また、上記実施形態では一例として、第１ベリファイ動作によるカウント値の測定を行っていないワード線ＷＬについては、カウント値を書き込み情報レジスタ１５Ｄに保持せず、書き込みの際に都度推定カウント値を算出し取得した。推定カウント値はこのように都度算出してもよいし、算出した推定カウント値をレジスタに保持し、以後はレジスタから読み出して取得してもよい。
３．第３実施形態
次に、第３実施形態に係る半導体記憶装置１０について説明する。第３実施形態に係る半導体記憶装置１０は、第１実施形態と同じ構成を有し、第１実施形態に対して書き込み特性の測定方法が異なる。以下では、第１実施形態と異なる点についてのみ説明する。
３．１ 書き込み動作について
第３実施形態における書き込み動作は、書き込み特性の測定に“Ａ”状態のベリファイ電圧ＡＶを用いる。第３実施形態の書き込み動作について、図２８乃至図３０を用いて説明する。図２８乃至図３０は、第３実施形態におけるデータの書き込み方法の一例を示したフローチャートである。
図２８に示すように、まず半導体記憶装置１０は、書き込みコマンドを受信する（ステップＳ６０）。具体的には、ステップＳ６０において半導体記憶装置１０は、メモリグループＭＧｉ及びワード線ＷＬjkに対応するアドレス情報と、書き込み動作の実行を指示するコマンドとを受信する。すると、シーケンサ１７は、メモリグループＭＧｉ及びワード線ＷＬjkに対応するセルユニットＣＵへの書き込み動作を実行する。
書き込み動作においてシーケンサ１７は、まず受信したアドレス情報を参照して、変数ｉが０又は１であるかを確認する（ステップＳ６１）。言い換えると、シーケンサ１７は、書き込み動作を実行するメモリグループＭＧが、メモリグループＭＧ０又はＭＧ１であるかどうかを確認する。
ステップＳ６１において変数ｉが０又は１である場合（ステップＳ６１、ＹＥＳ）、シーケンサ１７は、書き込み特性を測定する書き込み動作（第１書き込み動作）を実行する（ステップＳ６２）。
一方で、ステップＳ６１において変数ｉが０又は１ではない場合（ステップＳ６１、ＮＯ）、シーケンサ１７は、予め測定された書き込み特性を適用する書き込み動作（第２書き込み動作）を実行する（ステップＳ６３）。
そして、シーケンサ１７は、ステップＳ６２における第１書き込み動作、又はステップＳ６３における第２書き込み動作が完了すると、選択されたセルユニットＣＵに対する書き込み動作を終了する。
以下に、第１書き込み動作について、図２９を用いて説明する。図２９に示すように、第１書き込み動作が開始されると、シーケンサ１７は、書き込み情報レジスタ１５ＤのＷＬｊｋのカウント値を１に設定し（ステップＳ７０）、プログラム電圧ＶＰＧＭを初期値ＶＰＧＭinitに設定する（ステップＳ７１）。
次に、シーケンサ１７は、選択されたセルユニットＣＵに対するプログラム動作を実行し（ステップＳ７２）、続けて当該セルユニットＣＵに対するベリファイ動作を実行する（ステップＳ７３）。
第３実施形態におけるベリファイ動作では、第１及び第２実施形態で使用された電圧Ｖdetが使用されない。つまり、第３実施形態におけるベリファイ動作では、第１実施形態で説明した第２ベリファイ動作と同様の動作が実行され、例えば書き込み動作の進行に応じたベリファイ電圧のみが印加される。
ステップＳ７３におけるベリファイ動作が終了すると、シーケンサ１７は、当該ベリファイ動作の結果に基づいて、閾値電圧Ｖthがベリファイ電圧ＡＶを超えたメモリセルトランジスタＭＴのセル数が、所定の閾値数Ｎthよりも多いか否かを判定する（ステップＳ７４）。閾値数Ｎthは、例えば１以上且つ“Ａ”状態のベリファイにパスしたか否かを判定するセル数よりも低い値に設定される。
閾値電圧Ｖthがベリファイ電圧ＡＶを超えたメモリセルトランジスタＭＴのセル数が、閾値数Ｎthよりも少なかった場合（ステップＳ７４、ＮＯ）、シーケンサ１７は書き込み情報レジスタ１５ＤのＷＬｊｋのカウント値をカウントアップする（ステップＳ７５）。そして、シーケンサ１７は、ＶＰＧＭをステップアップして（ステップＳ７６）、ステップＳ７２の処理に戻る。すなわち、シーケンサ１７は、カウント値をカウントアップして且つＶＰＧＭをステップアップして、プログラム動作及びベリファイ動作を再び実行する。
一方で、閾値電圧Ｖthがベリファイ電圧ＡＶを超えたメモリセルトランジスタＭＴのセル数が、閾値数Ｎthよりも多かった場合（ステップＳ７４、ＹＥＳ）、シーケンサ１７は、書き込み動作を実行しているワード線ＷＬにおけるカウント値を確定させて、続くプログラムループを実行する。
具体的には、シーケンサ１７は、ＶＰＧＭをステップアップさせて（ステップＳ７７）、プログラム動作を実行し（ステップＳ７８）、ベリファイ動作を実行する（ステップＳ７９）。
ステップＳ７８におけるベリファイ動作の結果、ベリファイにフェイルした場合（ステップＳ７９、ＮＯ）、シーケンサ１７は、ステップＳ７７に戻り、再びＶＰＧＭをステップアップさせたプログラム動作と、ベリファイ動作とを実行する。
一方で、ステップＳ７８におけるベリファイ動作の結果、ベリファイにパスした場合（ステップＳ７９、ＹＥＳ）、シーケンサ１７は、第１書き込み動作を終了する。
次に、第２書き込み動作について、図３０を用いて説明する。図３０に示すように、第２書き込み動作が開始されると、シーケンサ１７は、書き込み情報レジスタ１５ＤからＷＬｊｋのカウント値を取得し（ステップＳ９０）、カウント値に基づいたＶＰＧＭを設定する（ステップＳ９１）。
そして、シーケンサ１７は、選択されたセルユニットＣＵに対して、第１実施形態と同様に、カウント値に基づいたＶＰＧＭを用いたプログラム動作を実行し（ステップＳ９２）、続けて当該セルユニットＣＵに対するベリファイ動作を実行する（ステップＳ９３）。
ステップＳ９３におけるベリファイ動作の結果、ベリファイにフェイルした場合（ステップＳ９４、ＮＯ）、ＶＰＧＭをステップアップし（ステップＳ９５）、ステップＳ９２に戻り、再びプログラム動作及びベリファイ動作を実行する。
一方で、ステップＳ７８におけるベリファイ動作の結果、ベリファイにパスした場合（ステップＳ９４、ＹＥＳ）、シーケンサ１７は、第２書き込み動作を終了する。
３．２ 第３実施形態に係る効果
各セルユニットＣＵの消去状態における閾値分布（“ＥＲ”状態の閾値分布）は、概ね正規分布になっていることが推測され得る。そこで、第３実施形態に係る半導体記憶装置１０は、通常のベリファイ動作におけるベリファイ電圧ＡＶを用いて、所定の閾値電圧まで上昇させるために必要なプログラムループのカウント数を見積もっている。
具体的には、シーケンサ１７が、例えばベリファイ電圧ＡＶを用いたベリファイ動作において、ベリファイパスの判定に使用されるセル数と異なる閾値数Ｎthを適切な数値に設定することによって、第１実施形態と同様に、セルユニットＣＵ内のメモリセルトランジスタＭＴが所定の閾値電圧まで上昇するタイミングを見積もっている。
つまり、第３実施形態に係る半導体記憶装置１０の書き込み動作では、第１実施形態における第１ベリファイ動作の役割が、第１実施形態における第２ベリファイ動作に対応する通常のベリファイ電圧に割り当てられている。
これにより、第３実施形態に係る半導体記憶装置１０では、第１実施形態と同様に、各セルユニットＣＵの特性に合わせた書き込み電圧ＶＰＧＭinitを使用することができ、且つ第１実施形態における第１ベリファイ動作を省略することができる。その結果、第３実施形態に係る半導体記憶装置１０は、第１実施形態と同様の効果を得ることができ、且つ第１実施形態よりも書き込み動作の時間を短縮することが出来る。
なお、第３実施形態では、第１ベリファイ動作の役割に対応する閾値数Ｎthが設定される場合について例示したが、これに限定されない。例えば、半導体記憶装置１０は、“Ａ”状態のベリファイにパスした時点のプログラムループ数に基づいて、続くメモリグループＭＧが選択された書き込み動作におけるＶＰＧＭinitの値を決定しても良い。
図３１は、第３実施形態の変形例のデータ書き込み時における、ワード線ＷＬｅ０の電圧変化の例を示す模式図である。図３１は、図１２に示した順に、メモリグループＭＧ０からメモリグループＭＧ６までの偶数番のメモリグループＭＧについて、同一データを書き込む際の、プログラム、ベリファイにおける選択ワード線の電圧変化を示している。なお、図３１では簡単化のため、ベリファイについて一種類の電圧値のみ示しているが、実際には各レベルのベリファイが適宜複数実施され得る。
図３１に示すように、メモリグループＭＧ０を選択した書き込み動作では、最初のプログラム動作でＶＰＧＭinit１が使用される。そして、本例では、４回目のプログラム動作によって“Ａ”状態のベリファイにパスして、カウント値が定まっている（図３１、“Acquire”）。
一方で、メモリグループＭＧ２、ＭＧ４、及びＭＧ６を選択した書き込み動作のそれぞれでは、最初のプログラム動作で、ＶＰＧＭinit１よりも高いＶＰＧＭinit２が使用されている。ＶＰＧＭinit２は、例えば、メモリグループＭＧ０においてカウント値が定まった際に印加された４回目のプログラム電圧よりも低く、メモリグループＭＧ０において３回目に印加されたプログラム電圧と等しい。
なお、第３実施形態の変形例では、一例としてカウント値に基づいた書き込み電圧ＶＰＧＭinitを決定する方法として、カウント値がＮ回だった場合、カウント値を適用しない場合にＮ−１回目に印加されるプログラム電圧を適用する方法を示した。しかし、カウント値に基づいた書き込み電圧ＶＰＧＭinitを決定する方法は、これに限定されず、種々の方法を用いることが可能である。
４．変形例等
ここまで、実施形態が図３乃至図８の構造に基づく例が記述された。しかしながら、実施形態は、別の構造に適用されることも可能である。図３２乃至図３５は、実施形態が適用されることができる構造の例を示す。
図３２は、図４に示される第１の構造と同様に、実施形態の半導体記憶装置１０の第２の構造の一部の平面構造を示し、ある配線層３０の層を示す。他の配線層３０の層も同じ構造を有する。
図３２に示されるように、各メモリピラーＭＰは、２つの部分ピラーＭＰ−１及びＭＰ−２に分かれている。部分ピラーＭＰ−１とＭＰ−２の境界は、例えば、配線層３１−０の一部と、当該配線層３１−０の一部と並ぶ配線層３１−１の一部との境界に一致する。
図３３は、実施形態の半導体記憶装置１０の第２の構造の一部を示し、各メモリピラーＭＰのＸＹ面に沿った断面の構造を示す。図３３に示されるとともに上記されるように、図７の第１の構造では１つであるメモリピラーＭＰは、２つの部分ピラーＭＰ−１及びＭＰ−２に分かれている。このことに基づいて、絶縁層５０、半導体層５１、絶縁層５２、絶縁層５３、及び絶縁層５４の各々も、以下のように、２つに分かれている。
第１の構造での絶縁層５０は、絶縁層５０−１及び５０−２に分かれている。第１の構造での半導体層５１は、半導体層５１−１及び半導体層５１−２に分かれている。第１の構造での絶縁層５２は、絶縁層５２−１及び５２−２に分かれている。第１の構造での絶縁層５３は、絶縁層５３−１及び５３−２に分かれている。第１の構造での絶縁層５４は、絶縁層５４−１及び５４−２に分かれている。
絶縁層５０−１、半導体層５１−１、絶縁層５２−１、絶縁層５３−１、及び絶縁層５４−１は、部分ピラーＭＰ−１に含まれる。絶縁層５０−２、半導体層５１−２、絶縁層５２−２、絶縁層５３−２、及び絶縁層５４−２は、部分ピラーＭＰ−２に含まれる。
図３４は、図４に示される第１の構造と同様に、実施形態の半導体記憶装置１０の第３の構造の一部の平面構造を概略的に示し、ある配線層３１の層を示す。他の配線層３１の層も同じ構造を有する。
図３４に示されるように、Ｘ軸に沿って配線層３１−０（ワード線ＷＬｅ７の一部）及び配線層３１−１（ワード線ＷＬｏ７の一部）が延びている。偶数番目の配線層３１及び奇数番目の配線層３１は、Ｙ軸に沿って交互に並んでいる。１つの偶数番目の配線層３１を挟む２つの奇数番目の配線層３１は、図３４に示されていない領域で、第１実施形態と同様に互いに接続されている。１つの奇数番目の配線層３１を挟む２つの偶数番目の配線層３１は、図３４に示されていない領域で、第１実施形態と同様に互いに接続されている。偶数番目の配線層３０及び奇数番目の配線層３０の各々は、Ｘ軸に沿って延びる２つの側面の各々の上において積層体６０を設けられている。積層体６０は、Ｙ軸に沿って並んで設けられた導電体及び絶縁体を含む。
Ｙ軸に沿って並ぶ各２つの積層体６０の間には、複数の分離ピラーＩＰが設けられる。分離ピラーＩＰは、メモリピラーＭＰと同じく、Ｚ軸に沿って延び、一方でメモリピラーＭＰと異なり絶縁体からなる。各分離ピラーＩＰは、Ｙ軸に沿って並ぶ各２つの積層体６０の各々に部分的に重なり、積層体６０の一部を当該分離ピラーＩＰの左右で分離する。各積層体６０のうちで、隣り合う２つの分離ピラーＩＰの間の部分から１つのメモリセルトランジスタＭＴが構成される。すなわち、隣り合う２つの分離ピラーＩＰの間の部分であり、かつ、偶数番のワード線ＷＬｅと奇数番のワード線ＷＬｏとの間の部分が、メモリピラーＭＰに対応する領域である。
図３５は、実施形態の半導体記憶装置１０の第３の構造の一部を示し、分離ピラーＩＰのＸＹ面に沿った断面の構造を示す。図３５に示されるように、各配線層３１のＸＺ面上にバリアメタル層５６が設けられている。バリアメタル層５６のＸＺ面上に絶縁層５５が設けられている。絶縁層５５のＸＺ面上に絶縁層５４が設けられている。絶縁層５４のＸＺ面上に絶縁層５３が設けられている。絶縁層５３のＸＺ面上に絶縁層５２が設けられている。絶縁層５２のＸＺ面上に半導体層５１が設けられている。半導体層５１のＸＺ面上に絶縁層５０が設けられている。Ｙ軸に沿って並ぶ２つの絶縁層５０の間には、絶縁層５７が設けられている。
また、上記実施形態は動作についても種々の変形が可能である。例えば、書き込み特性の測定を行うメモリグループＭＧは、はじめにアクセスしたメモリグループＭＧでもよいし、ブロックＢＬＫの先頭のメモリグループＭＧでもよいし、特定のメモリグループＭＧを定めてもよい。
また、カウント値の取得は、書き込み特性の測定を行う対象のメモリグループＭＧに書き込みがあるたびに行ってもよいし、取得のタイミングを定めてもよい。
第１実施形態における検出電圧Ｖdetは“Ａ”状態のベリファイ電圧ＡＶ、“Ａ”状態の読み出し電圧ＡＲなど、ほかの電圧に兼ねさせてもよい。また、検出電圧Ｖdetは、ＥＲ状態と“Ａ”状態の間以外に定めてもよい。ただし、動作は適宜変更する必要がある。
また、第３実施形態において所定の閾値数Ｎthによる判定を実行するベリファイ電圧は、ベリファイ電圧ＡＶに限定されない。所定の閾値数Ｎthによる判定を実行するベリファイ電圧としては、任意のベリファイ電圧が使用され得る。
また、第２実施形態に係る書き込み方法では、カウント値の推定に書き込み対象層以外の層におけるカウント値を用いてもよく、複数層のカウント値を参照して推定してもよい。図１２又は図１４に係る順番の例であると、ワード線ＷＬ０以外の層であれば、書き込み対象層よりも下層の情報を参照することができる。この際、何層下まで参照するかを定め、参照する見込みのなくなったカウント値についてはレジスタに保持することをやめてもよい。また、図１３に係る順番の例であると、偶数側ストリングの書き込みをすべて終えてから、奇数側ストリングへの書き込みを行う。すなわち、奇数側ストリングへの書き込みの際には、すべての層のカウント値を推定に用いることができる。これも同様に、推定のために参照する層を限定し、参照する見込みのなくなったカウント値についてはレジスタに保持することをやめてもよい。これにより、書き込み情報レジスタ１５Ｄが保持する要素を少なくすることができる。
また、上記実施形態ではメモリセルトランジスタＭＴが３ビットのデータを記憶するＴＬＣ方式を扱ったが、最上層又は最下層に近いワード線ＷＬに対応するメモリセルトランジスタＭＴは、ＳＬＣ（Single-Level-Cell）方式を用いて１ビットデータを記憶してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダモジュール、１３…センスアンプモジュール、１４…入出力回路、１５…レジスタ部、１６…ロジックコントローラ、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路

Claims (9)

  1. 向かい合う第１及び第２メモリセルトランジスタと、
    向かい合う第３及び第４メモリセルトランジスタと、
    前記第１メモリセルトランジスタに接続された第１選択トランジスタと、
    前記第２メモリセルトランジスタに接続され、前記第１選択トランジスタと対向する第２選択トランジスタと、
    前記第３メモリセルトランジスタに接続された第３選択トランジスタと、
    前記第４メモリセルトランジスタに接続され、前記第３選択トランジスタと対向する第４選択トランジスタと、
    前記第１及び第３メモリセルトランジスタのそれぞれのゲートに接続された第１ワード線と、
    前記第２及び第４メモリセルトランジスタのそれぞれのゲートに接続された第２ワード線と、
    前記第１及び第２選択トランジスタに接続された第１ビット線と、
    前記第３及び第４選択トランジスタに接続された第２ビット線と、
    前記第１乃至第４メモリセルトランジスタに対する書き込み動作を制御するコントローラと、
    を備え、前記書き込み動作は、それぞれがプログラム動作とベリファイ動作を含む組であり、繰り返し実行される複数のプログラムループを含み、
    前記コントローラは、
    前記第１メモリセルトランジスタに対する書き込み動作において前記第１ワード線に印加したプログラム電圧の回数に基づいて、前記第３メモリセルトランジスタに対する書き込み動作における初回のプログラムループの前記プログラム動作で前記第１ワード線に印加するプログラム電圧の値を変更し、
    前記第２メモリセルトランジスタに対する書き込み動作において前記第２ワード線に印加したプログラム電圧の回数に基づいて、前記第４メモリセルトランジスタに対する書き込み動作における初回のプログラムループの前記プログラム動作で前記第２ワード線に印加するプログラム電圧の値を変更する、
    半導体記憶装置。
  2. 前記コントローラは、前記第１メモリセルトランジスタに対する前記書き込み動作における初回のプログラムループにおいて、前記第１ワード線に第１プログラム電圧を印加し、前記第３メモリセルトランジスタに対する前記書き込み動作における初回のプログラムループにおいて、前記第１ワード線に前記第１プログラム電圧よりも高い第２プログラム電圧を印加し、
    前記第２メモリセルトランジスタに対する前記書き込み動作における初回のプログラムループにおいて、前記第２ワード線に第３プログラム電圧を印加し、前記第４メモリセルトランジスタに対する前記書き込み動作における初回のプログラムループにおいて、前記第２ワード線に前記第３プログラム電圧よりも高い第４プログラム電圧を印加する、
    請求項１記載の半導体記憶装置。
  3. 前記第１メモリセルトランジスタと前記第１選択トランジスタとの間に接続された第５メモリセルトランジスタと、
    前記第２メモリセルトランジスタと前記第２選択トランジスタとの間に接続され、前記第５メモリセルトランジスタと向かい合う第６メモリセルトランジスタと、
    前記第３メモリセルトランジスタと前記第３選択トランジスタとの間に接続された第７メモリセルトランジスタと、
    前記第４メモリセルトランジスタと前記第４選択トランジスタとの間に接続され、前記第７メモリセルトランジスタと向かい合う第８メモリセルトランジスタと、
    前記第５及び第７メモリセルトランジスタのそれぞれのゲートに接続された第３ワード線と、
    前記第６及び第８メモリセルトランジスタのそれぞれのゲートに接続された第４ワード線と、
    をさらに備え、
    前記コントローラは、
    前記第１メモリセルトランジスタに対する前記書き込み動作において前記第１ワード線に印加したプログラム電圧の回数と、前記第２メモリセルトランジスタに対する前記書き込み動作において前記第２ワード線に印加したプログラム電圧の回数との差分を算出し、
    前記差分と、前記第５メモリセルトランジスタに対する書き込み動作において前記第３ワード線に印加したプログラム電圧の回数とに基づいて、前記第６メモリセルトランジスタ及び第８メモリセルトランジスタに対する書き込み動作における初回のプログラムループの前記プログラム動作で前記第４ワード線に印加するプログラム電圧の値を変更する、
    請求項１記載の半導体記憶装置。
  4. 前記ベリファイ動作は、第１ベリファイ電圧を用いた第１ベリファイ動作を含み、
    前記第１メモリセルトランジスタが前記第１ベリファイ動作にパスした時点における前記第１ワード線に印加されたプログラム電圧の回数に基づいて、前記第３メモリセルトランジスタに対する書き込み動作における前記初回のプログラムループのプログラム電圧の値を変更する、
    請求項１に記載の半導体記憶装置。
  5. 前記第１乃至第４メモリセルトランジスタの各々は、閾値電圧に基づいて複数ビットのデータを記憶し、前記複数ビットのデータとして第１データを記憶する場合は第１閾値電圧を有するように設定され、前記複数ビットのデータとして第２データを記憶する場合は第１閾値電圧より高い第２閾値電圧を有するように設定され、
    前記第１閾値電圧を有するメモリセルトランジスタは、消去状態に対応し、
    前記ベリファイ動作は、前記第２データに対応した第２ベリファイ電圧を用いた第２ベリファイ動作を含み、
    前記第１ベリファイ電圧は、前記第２ベリファイ電圧と異なる、
    請求項４に記載の半導体記憶装置。
  6. 前記第１ベリファイ電圧は、前記第２ベリファイ電圧よりも低い、
    請求項５に記載の半導体記憶装置。
  7. 前記第１ベリファイ動作は、前記第１乃至第４メモリセルトランジスタの各々が記憶するデータの判定には使用されず、該判定は前記第２ベリファイ動作の結果に基づく、
    請求項５に記載の半導体記憶装置。
  8. 前記第１乃至第４メモリセルトランジスタの各々は、閾値電圧に基づいて複数ビットのデータを記憶し、前記複数ビットのデータとして第１データを記憶する場合は第１閾値電圧を有するように設定され、前記複数ビットのデータとして第２データを記憶する場合は第１閾値電圧より高い第２閾値電圧を有するように設定され、
    前記第１閾値電圧を有するメモリセルトランジスタは、消去状態に対応し、
    前期コントローラは、前記第２データのベリファイ動作の結果に基づいて、前記第３メモリセルトランジスタに対する書き込み動作における前記初回のプログラムループのプログラム電圧の値を変更する、
    請求項１に記載の半導体記憶装置。
  9. 半導体基板の上方の第１層に設けられ、各々が第１方向に延伸し、且つ前記第１方向と交差する第２方向に配列した第１乃至第４配線層と、
    前記第１層の上方の第２層に設けられ、各々が前記第１方向に延伸し、且つ前記第１乃至第４配線層の上方にそれぞれ配置された第５乃至第８配線層と、
    前記第１方向と前記第２方向とのそれぞれに交差する第３方向に延伸し、前記第１配線層と前記第２配線層との間と、前記第５配線層と前記第６配線層との間とのそれぞれを通過する第１ピラーと、
    前記第３方向に延伸し、前記第３配線層と前記第４配線層との間と、前記第７配線層と前記第８配線層との間とのそれぞれを通過する第２ピラーと、
    をさらに備え、
    前記第１配線層と前記第１ピラーとの間の部分が、前記第１メモリセルトランジスタの一部として使用され、
    前記第２配線層と前記第１ピラーとの間の部分が、前記第２メモリセルトランジスタの一部として使用され、
    前記第３配線層と前記第２ピラーとの間の部分が、前記第３メモリセルトランジスタの一部として使用され、
    前記第４配線層と前記第２ピラーとの間の部分が、前記第４メモリセルトランジスタの一部として使用され、
    前記第５配線層と前記第１ピラーとの間の部分が、前記第１選択トランジスタの一部として使用され、
    前記第６配線層と前記第１ピラーとの間の部分が、前記第２選択トランジスタの一部として使用され、
    前記第７配線層と前記第２ピラーとの間の部分が、前記第３選択トランジスタの一部として使用され、
    前記第８配線層と前記第２ピラーとの間の部分が、前記第４選択トランジスタの一部として使用され、
    前記第１配線層と前記第３配線層とが、前記第１ワード線として使用され、
    前記第２配線層と前記第４配線層とが、前記第２ワード線として使用される、
    請求項１に記載の半導体記憶装置。
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