JP2023093187A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルの誤読み出しを抑制すること。【解決手段】半導体記憶装置は、直列に接続されたｉ個の第１メモリセルと、直列に接続されたｉ個の第２メモリセルと、を有する第１半導体ピラーと、ｉ個の第１メモリセルに接続されたｉ本の第１ワード線と、第２方向に積層されｉ個の第２メモリセルに接続されたｉ本の第２ワード線と、ｉ本の第１ワード線とｉ本の第２ワード線とのそれぞれに電圧を供給可能なドライバと、ｉ個の第１メモリセルとｉ個の第２メモリセルの書き込み動作及び読み出し動作を制御するロジック制御回路と、を有し、ベリファイ動作においてｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番が、ｋ番目の第１メモリセルからの読み出し動作においてｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番と異なる場合、ｋ番目の第１ワード線に印加される電圧が異なる。【選択図】図２４

Description

本開示の実施形態は半導体記憶装置に関する。

不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１８－１６４０７０号公報 特開２０１７－１６８１６３号公報 特開２０１９－０５３７９７号公報 特願２００１－３９７４４６号公報

メモリセルの誤読み出しを抑制することを可能にする半導体記憶装置を提供する。

一実施形態に係る半導体記憶装置は、第１方向と交差する第２方向に延在し、第１のビット線と電気的に接続され、直列に電気的に接続され、各々がｍ通り（ｍは４以上の整数）以上の閾値電圧に設定可能なｉ個の第１メモリセルと、直列に電気的に接続され、各々がｍ通り以上の閾値電圧に設定可能なｉ個の第２メモリセルと、を有する第１半導体ピラーと、前記第２方向に積層され、ｉ個の前記第１メモリセルに１対１で電気的に接続されたｉ本（ｉは、４以上の整数）の第１ワード線と、前記第２方向に積層され、ｉ個の前記第２メモリセルに１対１で電気的に接続されたｉ本（ｉは、４以上の整数）の第２ワード線と、ｉ本の前記第１ワード線と、ｉ本の前記第２ワード線とのそれぞれに電圧を供給可能なドライバと、前記ｉ個の前記第１メモリセルと前記ｉ個の前記第２メモリセルへの書き込み動作及び前記ｉ個の前記第１メモリセルと前記ｉ個の前記第２メモリセルへ読み出し動作を制御するロジック制御回路と、を有し、前記書き込み動作は、複数のループを含み、各々のループは、プログラム動作とベリファイ動作とを含み、ｋ番目（ｋは、ｉより小さく１より大きい整数）の前記第１メモリセルへ前記書き込み動作を実行する場合、前記ベリファイ動作においてｊ番目（ｊは、１以上ｍ以下の整数）の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番が、ｋ番目の前記第１メモリセルからの前記読み出し動作においてｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番と異なる場合、前記ベリファイ動作においてｊ番目の前記閾値電圧に到達しているか否かを判定するために、ｋ番目の前記第１ワード線に印加される電圧が異なる。

第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。 第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す図である。 第１実施形態に係るセレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す図である。 第１実施形態に係るワード線及びメモリピラーの平面レイアウトを示す図である。 図４に示される半導体記憶装置のＡ１－Ａ２に沿った切断部端面図である。 図４に示される半導体記憶装置のＢ１－Ｂ２に沿った切断部端面図である。 第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。 第１の例において、図５に示されるメモリセルトランジスタのＣ１－Ｃ２線に沿った切断部端面図である。 図８に示されるメモリセルトランジスタのＤ１－Ｄ２線に沿った切断部端面図である。 第２の例において、図５に示されるメモリセルトランジスタのＣ１－Ｃ２線に沿った切断部端面図である。 図１０に示されるメモリセルトランジスタのＥ１－Ｅ２線に沿った切断部端面図である。 第１実施形態に係る半導体記憶装置において、隣接するストリングの等価回路を示す図である。 第１実施形態に係るセンスアンプユニットの回路構成の一例を示す回路図である。 第１実施形態に係るメモリセルトランジスタの閾値分布を示す図である。 第１実施形態に係る半導体記憶装置において、セレクトゲート線が選択又は非選択される様子を説明するための図である。 第１実施形態に係る半導体記憶装置において、ワード線が選択又は非選択される様子を説明するための図である。 図１６に示される半導体記憶装置のＡ１－Ａ２に沿った切断部端面図であり、セレクトゲート線及びワード線が選択又は非選択される様子を説明するための図である。 図１６に示される半導体記憶装置のＢ１－Ｂ２に沿った切断部端面図であり、セレクトゲート線及びワード線が選択又は非選択される様子を説明するための図である。 第１実施形態に係る半導体記憶装置において、プログラムループを説明するための図である。 第１実施形態に係る半導体記憶装置のベリファイ動作に対応したセンス動作の順番の一例を示す図である。 第１実施形態に係る半導体記憶装置の読み出し動作に対応したセンス動作の順番の一例を示す図である。 第１実施形態に係る半導体記憶装置の読み出し動作時における、トップページの読み出しを説明するための図である。 第１実施形態に係る半導体記憶装置のベリファイ動作時における各種信号及び電流経路を説明するための回路図の一例である。 第１実施形態に係る半導体記憶装置におけるベリファイ動作時における、各種信号のタイミングチャートを示す図である。 比較例に係る半導体記憶装置におけるベリファイ動作時における、各種信号のタイミングチャートを示す図である。 図２４に示される第１動作期間における各種信号及び電流経路を説明するための回路図の一例である。 図２４に示される第２動作期間における各種信号及び電流経路を説明するための回路図の一例である。 図２４に示される第３動作期間における各種信号及び電流経路を説明するための回路図の一例である。 図２４に示される第４動作期間における各種信号及び電流経路を説明するための回路図の一例である。 第１実施形態に係る半導体記憶装置におけるベリファイ動作のフローチャートを示す図である。 第２実施形態に係る半導体記憶装置におけるベリファイ動作時における、各種信号のタイミングチャートを示す図である。 図３１に示される第５動作期間及び第６動作期間における各種信号及び電流経路を説明するための回路図の一例である。 図３１に示される第７動作期間における各種信号及び電流経路を説明するための回路図の一例である。 第２実施形態に係る半導体記憶装置におけるベリファイ動作のフローチャートを示す図である。 第１実施形態に係る半導体記憶装置におけるセル間干渉効果に関連する動作を説明するための図である。 第１実施形態に係る半導体記憶装置におけるセル間干渉効果に関連する動作を説明するための図である。 第１実施形態に係る半導体記憶装置におけるベリファイ動作時における、各種信号のタイミングチャートを示す図である。 第２実施形態に係る半導体記憶装置におけるベリファイ動作時における、各種信号のタイミングチャートを示す図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（、例えば、アルファベットの大文字、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など）を付して区別する。

以下の説明では、信号Ｘ＜ｐ：０＞（ｐは自然数）とは、（ｐ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｐ＞の集合を意味する。構成要素Ｙ＜ｐ：０＞とは、信号Ｘ＜ｐ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｐ＞の集合を意味する。

＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。

＜１－１．構成例＞
＜１－１―１．メモリシステム＞
図１は、半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。図１に示されるように、メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。

半導体記憶装置１は、例えば、メモリコントローラ２に接続し、メモリコントローラ２を用いて制御される。メモリコントローラ２は、例えば、ホストデバイスから半導体記憶装置１の動作に必要な命令を受信し、当該命令を半導体記憶装置１に送信する。メモリコントローラ２は、当該命令を半導体記憶装置１に送信し、半導体記憶装置１からのデータの読み出し動作、半導体記憶装置１へのデータの書き込み動作、又は半導体記憶装置１のデータの消去動作を制御する。第１実施形態において、半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。

＜１－１－２．半導体記憶装置の構成＞
図１に示されるように、半導体記憶装置１は、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１、入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）２２、ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）２３、シーケンサ（ｓｅｑｕｅｎｃｅｒ）２４、レジスタ（ｒｅｇｉｓｔｅｒ）２５、レディ／ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）２６、電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）２７、ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）２８、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２９、センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）７０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。

メモリセルアレイ２１は、例えば、センスアンプモジュール７０、ロウデコーダ２９、及びドライバセット２８と接続される。メモリセルアレイ２１は、ブロックＢＬＫＯ、ＢＬＫ１、・・・、ＢＬＫｎ（ｎは１以上の整数）を含む。詳細は後述するが、ブロックＢＬＫの各々は、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。メモリグループＭＧの各々は、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含む。ブロックＢＬＫは、例えばデータの消去単位となる。同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ７及びＭＴｏ０～ＭＴｏ７（図２）の保持するデータは、一括して消去される。

半導体記憶装置１では、例えば、ＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式を適用可能である。ＱＬＣ方式では、各メモリセルに４ビットのデータが保持される。なお、各メモリセルに、３ビット（８値）のデータが保持されてよく、２ビット（４値）以下のデータが保持されてよく、５ビット以上のデータが保持されてもよい。

入出力回路２２は、例えば、レジスタ２５、ロジック制御回路２３、及びセンスアンプモジュール７０に接続される。入出力回路２２は、メモリコントローラ２と半導体記憶装置１との間で、データ信号ＤＱ＜７：０＞の送受信を制御する。

データ信号ＤＱ＜７：０＞は、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、及びステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホストデバイス（メモリコントローラ２）から半導体記憶装置１に送信される命令を実行するための命令を含む。データＤＡＴは、半導体記憶装置１への書き込みデータＤＡＴ又は半導体記憶装置１からの読み出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレス及びロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作及び読み出し動作に関する半導体記憶装置１のステータスに関する情報を含む。

具体的には、入出力回路２２は、入力回路及び出力回路を備え、入力回路及び出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、及びコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプモジュール７０に送信し、受信したアドレス情報ＡＤＤ及びコマンドＣＭＤをレジスタ２５に送信する。一方、出力回路は、レジスタ２５からステータス情報ＳＴＳを受け取り、センスアンプモジュール７０から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳ及び読み出しデータＤＡＴを、メモリコントローラ２に送信する。

ロジック制御回路２３は、例えば、メモリコントローラ２及びシーケンサ２４に接続される。ロジック制御回路２３は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２３は、受信される信号に基づいて、入出力回路２２及びシーケンサ２４を制御する。

チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブル（有効）にするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路２２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路２２に通知するための信号である。ライトイネーブル信号ＷＥｎ及びリードイネーブル信号ＲＥｎはそれぞれ、例えばデータ信号ＤＱの入力及び出力を入出力回路２２に対して命令するための信号である。ライトプロテクト信号ＷＰｎは、データの書き込み及び消去の禁止を半導体記憶装置１に指示するための信号である。

シーケンサ２４は、例えば、レディ／ビジー制御回路２６、センスアンプモジュール７０、及びドライバセット２８に接続される。シーケンサ２４は、コマンドレジスタに保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ２４は、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、書き込み動作及び読み出し動作等の各種動作を実行する。また、詳細は後述されるが、シーケンサ２４はカウンタ回路２４Ａを有し、プログラムループごとにベリファイ動作の順番（プログラムループ内におけるベリファイ動作が何番目のベリファイ動作であるか）をカウントし、ベリファイ動作の順番を認識している。また、詳細は後述されるが、シーケンサ２４は、シーケンサ２４内部で生成している内部信号を用いて、その時点でどのステートのベリファイ動作が開始されているかを認識し、シーケンサ２４内部のテーブルを用いてその時点で開始されたステートのベリファイ動作の順番を認識している。

レジスタ２５は、例えば、ステータスレジスタ（図示は省略）、アドレスレジスタ（図示は省略）、コマンドレジスタ（図示は省略）などを含む。ステータスレジスタは、シーケンサ２４からステータス情報ＳＴＳを受信し、保持し、当該ステータス情報ＳＴＳを、シーケンサ２４の指示に基づいて入出力回路２２に送信する。アドレスレジスタは、入出力回路２２からアドレス情報ＡＤＤを受信し、保持する。アドレスレジスタは、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプモジュール７０に送信し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダ２９に送信する。コマンドレジスタは、入出力回路２２からコマンドＣＭＤを受信し、保持し、コマンドＣＭＤをシーケンサ２４に送信する。

レディ／ビジー制御回路２６は、シーケンサ２４による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、又は命令を受け付けないビジー状態にあるかを通知するための信号である。

電圧生成回路２７は、例えば、ドライバセット２８等に接続される。電圧生成回路２７は、シーケンサ２４による制御に基づいて、書き込み動作及び読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット２８に供給する。

ドライバセット２８は、例えば、偶数ワード線ドライバ（Ｅｖｅｎ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ａ（図７）、及び奇数ワード線ドライバ（Ｏｄｄ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ｂ（図７）を含む。ドライバセット２８は、メモリセルアレイ２１、センスアンプモジュール７０、及びロウデコーダ２９に接続される。ドライバセット２８は、電圧生成回路２７から供給される電圧、又はシーケンサ２４から供給される制御信号に基づいて、例えば、読み出し動作及び書き込み動作等の各種動作でセレクトゲート線ＳＧＤ（図２）、ワード線ＷＬ（図２）、ソース線ＳＬ（図２）、及びビット線ＢＬ（図２）等に供給する各種電圧又は各種制御信号を生成する。ドライバセット２８は、生成した電圧又は制御信号を、センスアンプモジュール７０、ロウデコーダ２９、ソース線ＳＬなどに供給する。

ロウデコーダ２９は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ２９は、当該デコードの結果に基づいて、読み出し動作及び書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダ２９は、当該選択したブロックＢＬＫに、ドライバセット２８から供給される電圧を供給可能である。

センスアンプモジュール７０は、例えば、アドレスレジスタからカラムアドレスを受信し、受信したカラムアドレスをデコードする。また、センスアンプモジュール７０は、当該デコードの結果に基づいて、メモリコントローラ２とメモリセルアレイ２１との間でのデータＤＡＴの送受信動作を実行する。センスアンプモジュール７０は、例えば、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）毎に設けられたセンスアンプユニットＳＡＵ（図１３）を含む。センスアンプユニットＳＡＵはビット線ＢＬに電気的に接続され、ビット線ＢＬに電圧を供給することを可能にする。例えば、センスアンプモジュール７０は、センスアンプユニットＳＡＵを用いて、ビット線に電圧を供給することができる。また、センスアンプモジュール７０は、メモリセルアレイ２１から読み出されたデータをセンスし、読み出しデータＤＡＴを生成し、生成した読み出しデータＤＡＴを、入出力回路２２を介してメモリコントローラ２に送信する。また、センスアンプモジュール７０は、メモリコントローラ２から入出力回路２２を介して書き込みデータＤＡＴを受信し、受信した書き込みデータＤＡＴを、メモリセルアレイ２１に送信する。

入出力用パッド群７１は、メモリコントローラ２から受信するデータ信号ＤＱ＜７：０＞を入出力回路２２に送信する。入出力用パッド群７１は、入出力回路２２から受信するデータ信号ＤＱ＜７：０＞をメモリコントローラ２に送信する。

ロジック制御用パッド群７２は、メモリコントローラ２から受信するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをロジック制御回路２３に転送する。ロジック制御用パッド群７２は、レディ／ビジー制御回路２６から受信するレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に転送する。

＜１－１－３．メモリセルアレイ＞
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。図２の説明において、図１と同一、又は類似する構成の説明は省略されることがある。

図２に示されるように、ブロックＢＬＫは、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、ＭＧ３）を含む。本実施形態において、メモリグループＭＧの各々は、複数のＮＡＮＤストリング５０を含む。例えば、メモリグループＭＧ０及びＭＧ２は、複数のＮＡＮＤストリング５０ｅを含み、メモリグループＭＧ１及びＭＧ３は、複数のＮＡＮＤストリング５０ｏを含む。

ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。

メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ２９によって独立に制御される。また、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えば、偶数セレクトゲート線ＳＧＳｅに接続され、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えば奇数セレクトゲート線ＳＧＳｏに接続される。偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、例えば、互いに接続され、同様に制御されて良く、それぞれ独立に設けられ、独立に制御可能であっても良い。

同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴｅ０～ＭＴｅ７）の制御ゲートは、それぞれ偶数ワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通に接続される。同一のブロックＢＬＫ内のメモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴｏ０～ＭＴｏ７）の制御ゲートは、それぞれ奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通に接続される。偶数ワード線ＷＬｅ及び奇数ワード線ＷＬｏは、ロウデコーダ２９によって独立に制御される。

各メモリグループＭＧは、複数のワード線ＷＬにそれぞれ対応する複数のページを含む。例えば、メモリグループＭＧ０又はメモリグループＭＧ２においては、偶数ワード線ＷＬｅ０～ＷＬｅ７のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタＭＴがページに対応する。また、メモリグループＭＧ１又はメモリグループＭＧ３においては、奇数ワード線ＷＬｏ０～ＷＬｏ７のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタＭＴがページに対応する。書き込み動作及び読み出し動作は、ページを単位として実行される。

メモリセルアレイ２１内において同一列にあるＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通に接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でＮＡＮＤストリング５０を共通に接続される。複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば、ドライバセット２８に電気的に接続され、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７又はドライバセット２８から電圧を供給される。また、半導体記憶装置１は、複数のソース線ＳＬを備えてもよい。例えば、複数のソース線ＳＬのそれぞれは、ドライバセット２８に電気的に接続され、複数のソース線ＳＬのそれぞれは、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７又はドライバセット２８から互いに異なる電圧を供給されてもよい。

メモリグループＭＧは、異なるビット線ＢＬに接続され、かつ、同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング５０を複数含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを複数含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上述したセレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤがソース線層の上方に積層され、メモリセルトランジスタＭＴが三次元に積層される。

＜１－１－４．メモリセルアレイの平面レイアウト＞
図３は、あるブロックＢＬＫのソース線層に平行な面内（ＸＹ平面）における、セレクトゲート線ＳＧＤの平面レイアウトを示す図である。図３に示されるように、半導体記憶装置１では、例えば、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤが４つ含まれる。図３の説明において、図１及び図２と同一、又は類似する構成の説明は省略されることがある。

図３に示されるように、半導体記憶装置１では、例えば、Ｘ方向に延びる３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に延びる第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１０－０ｄを用いて接続される。配線層１０－０ａ、１０－０ｃはＹ方向の両端に位置する。配線層１０－０ａと配線層１０－０ｂとは、他の１つの配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に位置する。３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。第１実施形態において、例えば、Ｙ方向はＸ方向に直交、又は略直交する方向である。

Ｘ方向に延びる配線層１０－１ａ、１０－１ｂは、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１０－１ｄを用いて接続される。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に位置する。配線層１０－１ｂは、配線層１０－０ｂと他の１つの配線層（配線層１０－２ａ）との間に位置する。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。

Ｘ方向に延びる配線層１０－２ａ、１０－２ｂは、Ｙ方向に延びる第１接続部１０－２ｄによって接続される。同様に、Ｘ方向に延びる配線層１０－３ａ、１０－３ｂは、Ｙ方向に延びる第２接続部１０－３ｄによって接続される。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に位置する。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に位置する。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に位置する。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に位置する。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。２つの配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。

第１実施形態において、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、又は第２接続部１０－１ｄ、１０－３ｄを用いて接続された構成が例示されるが、各々の配線層の構成は第１実施形態で示される構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御されてもよい。

ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は絶縁される。隣り合う配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えばソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁膜（図示は省略）を用いて埋め込まれている。また、メモリセルアレイ２１内には、例えば、図３に示されるブロックＢＬＫがＹ方向に複数配置される。ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０と同様に、Ｙ方向で隣り合うブロックＢＬＫの間は、絶縁膜（図示は省略）を用いて埋め込まれており、Ｙ方向で隣り合うブロックＢＬＫ間も絶縁される。隣り合うブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ２と同様に、スリットＳＬＴ１では、絶縁膜が、ソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域を、埋め込んでいる。

Ｙ方向で隣り合う配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰはメモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ ｓｅｃｔｉｏｎ）に設けられる。複数のメモリピラーＭＰの各々はＺ方向に沿って設けられる。第１実施形態において、例えば、Ｚ方向は、ＸＹ方向に直交、又は略直交する方向であり、ソース線層に平行なに対して垂直、又は略垂直な方向である。第１実施形態において、メモリピラーＭＰは「半導体ピラー」と呼ばれる場合があり、Ｘ方向は「第１方向」と呼ばれる場合があり、Ｙ方向は「第２方向」と呼ばれる場合があり、Ｚ方向は「第３方向」と呼ばれる場合がある。

具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられる。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられる。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられる。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられる。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられる。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられる。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられる。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられる。

メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。

メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配置される。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３にＸ方向で隣り合う位置において、Ｙ方向に沿って配置される。すなわち、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配置される。

メモリピラーＭＰ４～ＭＰ７及びメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配置される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、Ｘ方向において、メモリピラーＭＰ４～ＭＰ７と共にメモリピラーＭＰ８～ＭＰ１１を挟むように位置する。すなわち、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配置される。

メモリピラーＭＰ０～ＭＰ３の上方には、２つのビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１及びＭＰ２に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０及びＭＰ３に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２つのビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ４及びＭＰ５に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ６及びＭＰ７に共通に接続される。

メモリピラーＭＰ８～ＭＰ１１の上方には、２つのビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９及びＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２つのビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１２及びＭＰ１３に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１４及びＭＰ１５に共通に接続される。

上述のように、メモリピラーＭＰは、Ｙ方向において２つの配線層１０を跨ぐ位置に設けられ、複数のスリットＳＬ２のうち、いずれかのスリットＳＬＴ２の一部に埋め込まれるように設けられる。また、Ｙ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が設けられる。

なお、スリットＳＬＴ１を挟んで隣り合う配線層１０－０ａと配線層１０－０ｂとの間には、メモリピラーＭＰは設けられない。

図４は、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示す図である。図４に示すレイアウトは、図３の１ブロック分の領域のレイアウトに対応し、図３に示す配線層１０よりも下層に設けられる配線層１１のレイアウトである。図３及び図４に示す平面レイアウトの例では、８本のビット線（ビット線ＢＬ０～ＢＬ７）のみを示しているが、例えば、４ｋＢｙｔｅ、８ｋＢｙｔｅ、又は１６ｋＢｙｔｅのデータ長に相当する本数のビット線が設けられてもよく、ビット線の本数は特に限定されない。図４の説明において、図１～図３と同一、又は類似する構成の説明は省略されることがある。

図４に示されるように、Ｘ方向に延びる９個の配線層１１（配線層１１－０～１１－７、但し配線層１１－０は配線層１１－０ａと配線層１１－０ｂとを含む）が、Ｙ方向に沿って配置される。各配線層１１－０～１１－７は、Ｚ方向に対して各配線層１０－０～１０－７の下層に配置される。配線層１１－０～１１－７と配線層１０－０～１０－７との間には、絶縁膜が設けられ、配線層１１－０～１１－７と配線層１０－０～１０－７とは互いに絶縁される。

各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図４に示す例では、配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂが偶数ワード線ＷＬｅ７として機能する。配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂは、Ｙ方向に延びる第１接続部１１－８を用いて接続される。第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１１－８はＸ方向の一端に設けられる。第１接続部１１－８において、配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂは、ロウデコーダ２９に接続される。第１実施形態において、第１接続部１１－８及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅと呼ぶ場合がある。

また、配線層１１－１、１１－３、１１－５、及び１１－７が、奇数ワード線ＷＬｏ７として機能する。配線層１１－１、１１－３、１１－５、及び配線層１１－７は、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１１－９を用いて接続される。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側の他端に設けられる。第２接続部１１－９において、配線層１１－１、１１－３、１１－５、１１－７は、ロウデコーダ２９に接続される。第１実施形態において、第２接続部１１－９及び配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏと呼ぶ場合がある。

メモリセル部が第１接続部１１－８と第２接続部１１－９との間に設けられる。メモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ ｓｅｃｔｉｏｎ）では、Ｙ方向で隣り合う配線層１１は、図３に示すスリットＳＬＴ２によって離隔される。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１は、スリットＳＬＴ２と同様に、スリットＳＬＴ１によって離隔される。メモリセル部は、図３と同様に、メモリピラーＭＰ０～ＭＰ１５を含む。

セレクトゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ６は、図４に示すワード線ＷＬ７と同様の構成を有する。

＜１－１－５．メモリセルアレイの切断部端面構造＞
図５は、図４に示すＡ１－Ａ２切断部端面を示す図である。図５の説明において、図１～図４と同一、又は類似する構成の説明は省略されることがある。

図５に示されるように、配線層１２が、Ｚ方向に沿って半導体基板１３のｐ型ウェル領域（ｐ－ｗｅｌｌ）の上方に設けられる。半導体基板１３はソース線ＳＬとして機能する。配線層１２はセレクトゲート線ＳＧＳとして機能する。８層の配線層１１が、Ｚ方向に沿って配線層１２の上方に積層される。配線層１１は、ワード線ＷＬとして機能する。また、８層の配線層１１は、ワード線ＷＬ０～ＷＬ７に１対１で対応する。図４がワード線ＷＬとして機能する配線層１１の平面レイアウトを示す図であり、図３がセレクトゲート線ＳＧＤとして機能する配線層１０の平面レイアウトを示す図である。セレクトゲート線ＳＧＳとして機能する配線層１２の平面レイアウトは、例えば、図４に示すセレクトゲート線ＳＧＤとして機能する配線層１０を、セレクトゲート線ＳＧＳとして機能する配線層１２に置き換えたレイアウトである。

配線層１２は、偶数セレクトゲート線ＳＧＳｅ又は奇数セレクトゲート線ＳＧＳｏとして機能する。偶数セレクトゲート線ＳＧＳｅと奇数セレクトゲート線ＳＧＳｏとは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接する偶数セレクトゲート線ＳＧＳｅと奇数セレクトゲート線ＳＧＳｏとの間にはメモリピラーＭＰが設けられる。なお、偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、電気的に独立に駆動される必要はない。偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、電気的に接続されてもよい。

配線層１１は、偶数ワード線ＷＬｅ又は奇数ワード線ＷＬｏとして機能する。偶数ワード線ＷＬｅ、奇数ワード線ＷＬｏは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接する偶数ワード線ＷＬｅ、及び奇数ワード線ＷＬｏの間にはメモリピラーＭＰが設けられる。メモリピラーＭＰと偶数ワード線ＷＬｅとの間、及びメモリピラーＭＰと奇数ワード線ＷＬｏとの間には後述するメモリセルが設けられる。

Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。スリットＳＬＴ１には、例えば、絶縁層が設けられる。スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅と略同じ大きさである。

半導体記憶装置１では、ソース線ＳＬは、半導体基板１３の主面上に設けられる。ソース線ＳＬは、パターニングされていない導電層がメモリセルアレイ２１の領域に広がった構成であってよく、線状にパターニングされた導電層が当該領域に広がった構成であってもよい。換言すると、ソース線ＳＬは、Ｘ方向及びＹ方向に広がっている。

図３及び図４に示されるように、メモリピラーＭＰは、ビット線ＢＬと電気的に接続される。例えば、メモリピラーＭＰ０とビット線ＢＬ１は、コンタクトプラグ１６を介して接続される。また、メモリピラーＭＰ１とビット線ＢＬ０が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ２とビット線ＢＬ１が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ３とビット線ＢＬ０が、コンタクトプラグ１６を介して接続される。同様に、メモリピラーＭＰ４～ＭＰ７の各々はビット線ＢＬ２又はＢＬ３と接続され、メモリピラーＭＰ８～ＭＰ１１はビット線ＢＬ４又はＢＬ５と接続され、メモリピラーＭＰ１２～ＭＰ１５はビット線ＢＬ６又はＢＬ７と接続される。

図６は、図４に示される半導体記憶装置１のＢ１－Ｂ２切断部端面を示す図である。図６の説明において、図１～図５と同一、又は類似する構成の説明は省略されることがある。配線層１２、配線層１１、及び配線層１０の積層構造、メモリセル部の構成は図５を用いて説明した通りであるため、ここでの説明は省略する。なお、図６では、Ｂ１－Ｂ２切断部端面の奥行き方向に存在する構成が点線で描かれている。

図６に示されるように、第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１７ｄでは、配線層１０、配線層１１、及び配線層１２が階段状に形成されている。すなわち、ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第１接続部１７ｄにおいて露出される。第１接続部１７ｄにおいて露出された配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面に、コンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。例えば、金属配線層１８を用いて、偶数番目のセレクトゲート線ＳＧＤ０及びＳＧＤ２として機能する配線層１０、偶数ワード線ＷＬｅとして機能する配線層１１、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層１２が、ロウデコーダ２９（図１）を介して、偶数ワード線ドライバ２８Ａ及びに電気的に接続される。

第１接続部１７ｄと同様に、第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１９ｄでは、配線層１０、配線層１１、及び配線層１２が、階段状に形成されている。ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第２接続部１９ｄにおいて露出される。第２接続部１９ｄにおいて露出された配線層１０の端部の上面、８層の配線層１１及び配線層１２のそれぞれの端部上面上に、コンタクトプラグ１９が設けられ、コンタクトプラグ１９は金属配線層２０に接続される。例えば、金属配線層２０を用いて、奇数番目のセレクトゲート線ＳＧＤ１及びＳＧＤ３、奇数ワード線ＷＬｏとして機能する配線層１１、及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層１２が、ロウデコーダ２９（図１）を介して、奇数ワード線ドライバ２８Ｂに電気的に接続される。

配線層１０は、第１接続部１７ｄの代わりに第２接続部１９ｄを介してロウデコーダ２９、又は、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良く、第１接続部１７ｄ及び第２接続部１９ｄの両方を介してロウデコーダ２９、又は、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良い。

図７は、第１実施形態に係る電圧生成回路２７、ドライバセット２８、セレクトゲート線ＳＧＤ又はワード線ＷＬの電気的接続を説明するための図である。図７の説明において、図１～図６と同一、又は類似する構成の説明は省略されることがある。

図７に示されるように、偶数ワード線ＷＬｅとして機能する配線層１１は偶数ワード線ドライバ２８Ａに接続され、奇数ワード線ＷＬｏとして機能する配線層１１は奇数ワード線ドライバ２８Ｂに電気的に接続されてもよい。「１－１－２．半導体記憶装置の構成」において説明した通り、偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、ドライバセット２８に含まれる。ドライバセット２８は、電圧生成回路２７に電気的に接続される。偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、電圧生成回路２７から供給される電圧を用いて各種電圧を生成し、偶数ワード線ドライバ２８Ａは生成した電圧を偶数ワード線ＷＬｅに供給し、奇数ワード線ドライバ２８Ｂは、生成した電圧を奇数ワード線ＷＬｏに供給してもよい。

＜１－１－６．メモリピラーＭＰ及びメモリセルトランジスタＭＴの切断部端面＞
＜１－１－６－１．第１の例＞
メモリセルトランジスタＭＴの構造には、図８及び図９に示される第１の例の構造が用いられる。図８は図５のＣ１－Ｃ２線に沿った切断部端面を示す図であり、図９は図８に示されるメモリセルトランジスタＭＴのＤ１－Ｄ２線に沿った切断部端面を示す図である。図８及び図９は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。第１の例では、メモリセルトランジスタＭＴがフローティングゲート型のメモリセルトランジスタＭＴである。図８及び図９の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。

図８及び図９に示されるように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８及び絶縁層４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化膜を用いて形成される。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０はメモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層４０は、例えば多結晶シリコン層を用いて形成される。半導体層４０は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で連続して設けられ、モリセルトランジスタＭＴ間で分離されない。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。

半導体層４０は、対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、対向する２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図８及び図９において、互いに対向する左側のメモリセルトランジスタＭＴ（第１メモリセル）及び右側のメモリセルトランジスタＭＴ（第３メモリセル）において、第１メモリセルで形成されるチャネル（第１チャネル）及び第３メモリセルで形成されるチャネル（第２チャネル）は、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。第１実施形態において、上記の構成を、２つのメモリセルトランジスタＭＴがチャネル共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。

絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、図８に示すＸＹ平面内において、２つの領域に分離されている。２つの領域に分離された絶縁層４１のそれぞれが、同一メモリピラーＭＰ内の２つのメモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。

導電層４２は、絶縁層４１の周囲に設けられ、かつ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された導電層４２のそれぞれは、上記２つのメモリセルトランジスタＭＴの各々の電荷蓄積層として機能する。導電層４２は、例えば多結晶シリコン層を用いて形成される。

絶縁層４３は例えばシリコン酸化膜を用いて形成される。導電層４２の周囲には、絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃが導電層４２に近い側から順次設けられる。絶縁層４６ａ及び絶縁層４６ｃは例えばシリコン酸化膜を用いて形成され、絶縁層４６ｂは例えばシリコン窒化膜を用いて形成される。絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃはメモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃは、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された絶縁層４６ｃの間には絶縁層４３が設けられる。また、スリットＳＬＴ２内には絶縁層４３が埋め込まれる。絶縁層４３は、例えばシリコン酸化膜を用いて形成される。

メモリピラーＭＰの第１の例の周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層４７が設けられる。バリアメタル層４７は、例えばＴｉＮ膜を用いて形成される。バリアメタル層４７の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。第１実施形態に係るメモリピラーＭＰの配線層１１は、例えばタングステンを材料とした膜を用いて形成される。

図８及び図９に示すメモリセルトランジスタＭＴの構成では、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２はメモリセルトランジスタＭＴと同様の構成を有している。Ｚ方向に隣接するメモリセルトランジスタＭＴ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層４３、絶縁層４６によって、導電層４２は個々のメモリセルトランジスタＭＴ毎に絶縁されている。

＜１－１－６－２．第２の例＞
メモリセルトランジスタＭＴには、図１０及び図１１に示される第２の例の構造が用いられてもよい。図１０は図５のＣ１－Ｃ２線に沿った切断部端面を示す図であり、図１１は図１０に示すメモリセルトランジスタＭＴのＥ１－Ｅ２切断部端面を示す図である。図１０及び図１１は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。第２の例では、メモリセルトランジスタＭＴがＭＯＮＯＳ型のメモリセルトランジスタＭＴである。図１０及び図１１の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。

図１０及び図１１に示されるように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０、半導体層３１、絶縁層３２、絶縁層３３、及び絶縁層３４を含む。絶縁層３０は、例えばシリコン酸化膜を用いて形成される。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば多結晶シリコン層を用いて形成される。半導体層３１は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。

絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜を用いて形成される。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜を用いて形成される。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれる。絶縁層３７は、例えばシリコン酸化膜を用いて形成される。

第２の例に係るメモリピラーＭＰの周囲には、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲には、例えばバリアメタル層３６が設けられる。バリアメタル層３６は、例えばＴｉＮ膜を用いて形成される。バリアメタル層３６の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンを材料とした膜を用いて形成される。

第１の例と同様に、第２の例に係る１つのメモリピラーＭＰは、Ｙ方向に沿って２つのメモリセルトランジスタＭＴを含む。１つのメモリピラーＭＰと同様に、選択トランジスタＳＴ１及びＳＴ２はＹ方向に沿って２つのトランジスタを含む。

＜１－１－７．ストリングの等価回路＞
図１２は、半導体記憶装置１において隣接するストリングの等価回路図である。図１２の説明において、図１～図１１と同一、又は類似する構成の説明は省略されることがある。

図１２に示されるように、１つのメモリピラーＭＰには、２つのＮＡＮＤストリング５０ｅ、５０ｏが形成されている。具体的には、メモリピラーＭＰの第１側（第３側）にＮＡＮＤストリング５０ｏが設けられている。メモリピラーＭＰの第２側（第４側）にＮＡＮＤストリング５０ｅが設けられている。

ＮＡＮＤストリング５０ｏは、電気的に直列に接続された選択トランジスタＳＴｏ１、ｉ（ｉは２以上の整数）個のメモリセルトランジスタＭＴｏ、及び選択トランジスタＳＴｏ２を有する。第１実施形態において、ｉは８である。８個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７は、選択トランジスタＳＴｏ１と選択トランジスタＳＴｏ２の間に電気的に接続される。また、ＮＡＮＤストリング５０ｅは、電気的に直列に接続された選択トランジスタＳＴｅ１、ｉ個のメモリセルトランジスタＭＴｅ、及び選択トランジスタＳＴｅ２を有する。８個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７は、選択トランジスタＳＴｅ１と選択トランジスタＳＴｅ１との間に電気的に接続される。

ＮＡＮＤストリング５０ｅ及びＮＡＮＤストリング５０ｏは互いに向かい合う（対向する）ように設けられる。よって、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴｅ１、メモリセルトランジスタＭＴｅ０～ＭＴｅ７、及び選択トランジスタＳＴｏ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴｏ１、メモリセルトランジスタＭＴｏ０～ＭＴｏ７、及び選択トランジスタＳＴｏ２とは、１対１で互いに向かい合う（対向する）ように設けられる。

ソース線ＳＬに対してＺ方向に、１層の奇数セレクトゲート線ＳＧＳｏ、偶数セレクトゲート線ＳＧＳｅ、ｉ層の奇数ワード線ＷＬｏ、ｉ層の偶数ワード線ＷＬｅ、及び１層のセレクトゲート線ＳＧＤ０、ＳＧＤ１が設けられている。第１実施形態において、ｉは８であり、奇数ワード線ＷＬｏ０～ＷＬｏ７及び偶数ワード線ＷＬｅ０～ＷＬｅ７が設けられている。

第１実施形態では、例えば、ＮＡＮＤストリング５０ｏ、５０ｅを区別する必要がない場合は、単に「ＮＡＮＤストリング５０」と呼ばれる場合がある。ＮＡＮＤストリング５０に含まれる部材及び当該部材に接続された配線についても、ＮＡＮＤストリング５０ｏ、５０ｅを区別する場合と同様に表現する。例えば、メモリセルトランジスタＭＴｏ、ＭＴｅを区別する必要がない場合は、単に「メモリセルトランジスタＭＴ」と呼ばれる場合がある。

以下の説明では、主に、第１メモリピラーＭＰ（例えば、図４のＭＰ０）及び第１メモリピラーＭＰに隣接する第２メモリピラーＭＰ（例えば、図４のＭＰ５）の２つのメモリピラーＭＰを含む例を説明する。第１メモリピラーＭＰは「第１半導体ピラー」と呼ばれる場合があり、第１メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏは「第１ストリング」と呼ばれる場合があり、第１ストリングに含まれるメモリセルトランジスタＭＴｏ０～ＭＴｏ７は「第１メモリセル」と呼ばれる場合があり、第１ストリングが設けられた側は「第１側」と呼ばれる場合があり、第１メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅは「第２ストリング」と呼ばれる場合があり、第２ストリングに含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ７は「第２メモリセル」と呼ばれる場合があり、第２ストリングが設けられた側は「第２側」と呼ばれる場合がある。第１メモリピラーＭＰと同様に、第２メモリピラーＭＰは「第２半導体ピラー」と呼ばれる場合があり、第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏは「第３ストリング」と呼ばれる場合があり、第３ストリングに含まれるメモリセルトランジスタＭＴｏ０～ＭＴｏ７は「第３メモリセル」と呼ばれる場合があり、第３ストリングが設けられた側は「第３側」と呼ばれる場合があり、第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅは「第４ストリング」と呼ばれる場合があり、第４ストリングに含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ７は「第４メモリセル」と呼ばれる場合があり、第４ストリングが設けられた側は「第４側」と呼ばれる場合がある。なお、第２側は第１のメモリピラーＭＰにおいて第１側の反対側であり、第４側は第２のメモリピラーＭＰにおいて第３側の反対側である。なお、第１側と第３側とは互いに対向している。

ＮＡＮＤストリング５０ｏの選択トランジスタＳＴｏ１は、例えば、セレクトゲート線ＳＧＤ１に接続される。ＮＡＮＤストリング５０ｅの選択トランジスタＳＴｅ１は、例えば、セレクトゲート線ＳＧＤ０に接続される。選択トランジスタＳＴｏ１及びＳＴｅ１は、２ｎ個のセレクトゲート線ＳＧＤ０～ＳＧＤ３のうち、いずれかのセレクトゲート線ＳＧＤに接続される。

ＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴｏ０～ＭＴｏ７は、電気的に直列に接続され、Ｚ方向に沿って配置され、ｉ層の奇数ワード線ＷＬｏ０～ＷＬｏ７にそれぞれ接続される。ＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴｅ０～ＭＴｅ７は、電気的に直列に接続され、Ｚ方向に沿って配置され、ｉ層の偶数ワード線ＷＬｅ０～ＷＬｅ７にそれぞれ接続される。ＮＡＮＤストリング５０ｏの選択トランジスタＳＴｏ２は、例えば、奇数セレクトゲート線ＳＧＳｏに接続される。ＮＡＮＤストリング５０ｅの選択トランジスタＳＴｅ２は、例えば、偶数セレクトゲート線ＳＧＳｅに接続される。第１メモリピラーＭＰにおいて、ｉ個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第１メモリセル）及びｉ個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７（第２メモリセル）、選択トランジスタＳＴｏ１及びＳＴｅ１、並びに、選択トランジスタＳＴｏ２及びＳＴｅ２は半導体層を共有する。第１メモリピラーＭＰと同様に、第２メモリピラーＭＰにおいても、ｉ個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第３メモリセル）及びｉ個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７（第４メモリセル）、選択トランジスタＳＴｏ１及びＳＴｅ１、並びに、選択トランジスタＳＴｏ２及びＳＴｅ２は半導体層を共有する。

ＮＡＮＤストリング５０ｏ（第１ストリング及び第３ストリング）に含まれるメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第１メモリセル及び第３メモリセル）に接続された奇数ワード線ＷＬｏ０～ＷＬｏ７は「第１ワード線」と呼ばれる場合があり、ＮＡＮＤストリング５０ｅ（第２ストリング及び第４ストリング）に含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ７（第２メモリセル及び第４メモリセル）に接続された偶数ワード線ＷＬｅ０～ＷＬｅ７は「第２ワード線」と呼ばれる場合がある。

ＮＡＮＤストリング５０ｅ、５０ｏにおいて、互いに対向する選択トランジスタＳＴｏ１及びＳＴｅ１のソース同士及びドレイン同士は電気的に接続され、それぞれ対向するメモリセルトランジスタＭＴｏ０～ＭＴｏ７及びメモリセルトランジスタＭＴｅ０～ＭＴｅ７のソース同士及びドレイン同士は電気的に接続され、互いに対向する選択トランジスタＳＴｏ２及びＳＴｅ２のソース同士及びドレイン同士は電気的に接続される。上述した電気的な接続は、互いに対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有することに起因する。

同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｅ、５０ｏは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。例えば、メモリピラーＭＰ０はビット線ＢＬ１及びソース線ＳＬに接続され、メモリピラーＭＰ５はビット線ＢＬ０及びソース線ＳＬに接続される。

８層の奇数ワード線ＷＬｏ０～ＷＬｏ７（第１ワード線）のうち１番目の奇数ワード線ＷＬｏ０の位置がソース線ＳＬの位置に最も近いと共にビット線ＢＬの位置から最も遠く、８番目の奇数ワード線ＷＬｏ７の位置がソース線ＳＬの位置から最も遠いと共にビット線ＢＬの位置に最も近い。同様に、８層の偶数ワード線ＷＬｅ０～ＷＬｅ７（第２ワード線）のうち１番目の偶数ワード線ＷＬｅ０の位置がソース線ＳＬの位置に最も近いと共にビット線ＢＬの位置から最も遠く、８番目の偶数ワード線ＷＬｅ７の位置がソース線ＳＬの位置から最も遠いと共にビット線ＢＬの位置に最も近い。

＜１－１－８．センスアンプユニットＳＡＵの回路構成＞
図１３は第１実施形態に係るセンスアンプユニットＳＡＵの回路構成の一例を示す回路図である。図１～図１３と同一、又は類似する構成の説明は省略されることがある。

センスアンプモジュール７０は、ビット線ＢＬ０～ＢＬ（Ｌ－１）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。図１３には、１つのセンスアンプユニットＳＡＵの回路構成が示されている。

センスアンプユニットＳＡＵは、例えば、対応するビット線ＢＬに読み出された閾値電圧に対応するデータを一時的に保持することが可能である。また、センスアンプユニットＳＡＵは、一時的に保存したデータを用いて、論理演算をすることが可能である。詳細は後述するが、半導体記憶装置１は、センスアンプユニットＳＡＵを用いて、読み出し動作、及び書き込み動作を実行可能である。

図１３に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続される。センスアンプ部ＳＡは、電源線とノードＳＲＣとの間に接続される。ノードＳＲＣは電源線に供給される電圧より小さい電圧を供給される。電源線はセンスアンプ部ＳＡにハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の電圧を供給する電圧供給線である。ノードＳＲＣはセンスアンプ部ＳＡにローレベル（Ｌｏｗ Ｌｅｖｅｌ）の電圧を供給するノードである。センスアンプ部ＳＡは、電源線及びノードＳＲＣに電圧を供給され、動作する。なお、電源線及びノードＳＲＣは、センスアンプユニットＳＡＵ内のセンスアンプ部ＳＡ以外の素子に電圧を供給するように構成されてもよい。ハイレベルの電圧は、例えば、電圧ＶＤＤであり、ローレベルの電圧は、例えば、電圧ＶＳＳである。電源線は「高電圧供給線」、「電圧供給端子」又は「高電圧供給端子」と呼ばれる場合があり、ノードＳＲＣは「電圧供給端子」又は「低電圧供給端子」と呼ばれる場合がある。

センスアンプ部ＳＡは、例えば、読み出し動作において、対応するビット線ＢＬに読み出されたデータ（閾値電圧）をセンスして、読み出した閾値電圧に対応するデータが”０“であるか”１”であるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ１２０、ｎチャネルＭＯＳトランジスタ１２１～１２８、及びキャパシタ１２９を含んでいる。

トランジスタ１２０の一端は電源線に接続され、トランジスタ１２０のゲートはラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタ１２１の一端はトランジスタ１２０の他端に接続され、トランジスタ１２１の他端はノードＳＣＯＭに接続され、トランジスタ１２１のゲートには制御信号ＢＬＸが入力される。トランジスタ１２２の一端はノードＳＣＯＭに接続され、トランジスタ１２２のゲートには制御信号ＢＬＣが入力される。トランジスタ１２３は、高耐圧のＭＯＳトランジスタであり、トランジスタ１２３の一端はトランジスタ１２２の他端に接続され、トランジスタ１２３の他端は対応するビット線ＢＬに接続され、トランジスタ１２３のゲートには制御信号ＢＬＳが入力される。なお、トランジスタ１２８は「制御トランジスタ」と呼ばれる場合がある。

トランジスタ１２４の一端はノードＳＣＯＭに接続され、トランジスタ１２４の他端はノードＳＲＣに接続され、トランジスタ１２４のゲートはノードＩＮＶに接続される。トランジスタ１２５の一端はトランジスタ１２０の他端に接続され、トランジスタ１２５の他端はノードＳＥＮに接続され、トランジスタ１２５のゲートには制御信号ＨＨＬが入力される。トランジスタ１２６の一端はノードＳＥＮに接続され、トランジスタ１２６の他端はノードＳＣＯＭに接続され、トランジスタ１２６のゲートには制御信号ＸＸＬが入力される。

トランジスタ１２７の一端は接地され、トランジスタ１２７のゲートはノードＳＥＮに接続されている。トランジスタ１２８の一端はトランジスタ１２７の他端に接続され、トランジスタ１２８の他端はバスＬＢＵＳに接続され、トランジスタ１２８のゲートには制御信号ＳＴＢが入力される。キャパシタ１２９の一端はノードＳＥＮに接続され、キャパシタ１２９の他端にはクロックＣＬＫが入力される。例えば、クロックＣＬＫには、電圧ＶＳＳが供給される。

制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＨＬ、ＸＸＬ、ＳＴＩ、ＳＴＬ及びＳＴＢは、例えばシーケンサ２４によって生成される。また、トランジスタ１２０の一端に接続された電源線には、例えば半導体記憶装置１の内部電源電圧である電圧ＶＤＤが供給され、ノードＳＲＣには、例えば半導体記憶装置１の接地電圧である電圧ＶＳＳが供給される。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは、例えば、レジスタ２５に接続され、センスアンプユニットＳＡＵと入出力回路２２との間のデータの入出力に使用される。

ラッチ回路ＳＤＬは、例えばインバータ１３０及び１３１、並びにｎチャネルＭＯＳトランジスタ１３２及び１３３を含んでいる。インバータ１３０の入力ノードはノードＬＡＴに接続され、インバータ１３０の出力ノードはノードＩＮＶに接続される。インバータ１３１の入力ノードはノードＩＮＶに接続され、インバータ１３１の出力ノードはノードＬＡＴに接続される。トランジスタ１３２の一端はノードＩＮＶに接続され、トランジスタ１３２の他端はバスＬＢＵＳに接続され、トランジスタ１３２のゲートには制御信号ＳＴＩが入力される。トランジスタ１３３の一端はノードＬＡＴに接続され、トランジスタ１３３の他端はバスＬＢＵＳに接続され、トランジスタ１３３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

センスアンプユニットＳＡＵにおいて、各センスアンプユニットＳＡＵがビット線ＢＬに読み出された閾値電圧に対応するデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。第１実施形態では、各センスアンプユニットＳＡＵがビット線ＢＬに読み出された閾値電圧に対応するデータを判定するタイミングは、例えば、センス動作と呼ばれる。半導体記憶装置１において「シーケンサ２４が制御信号ＳＴＢをアサートする」とは、シーケンサ２４が制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させることに対応している。

センスアンプユニットＳＡＵの構成は、図１３を用いて説明された構成及び機能に限定されない。例えば、センスアンプユニットＳＡＵにおいて、ゲートに制御信号ＳＴＢが入力されるトランジスタ１２８は、ｐチャネルＭＯＳトランジスタで構成されてもよい。この場合、「シーケンサ２４が制御信号ＳＴＢをアサートする」とは、シーケンサ２４が制御信号ＳＴＢを”Ｈ”レベルから”Ｌ”レベルに変化させることに対応する。

また、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。また、１つのセンスアンプユニットＳＡＵには、セレクタを介して複数のビット線ＢＬが接続されてもよい。

＜１－１－９．メモリセルトランジスタＭＴの閾値分布＞
図１４は、各メモリセルトランジスタＭＴの閾値分布、データの割り付け、読み出し電圧、及びベリファイ電圧の一例を示す図である。図１４に示される閾値分布の縦軸はメモリセルトランジスタＭＴの個数（セル数）に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応している。

第１実施形態では、メモリシステム３において、メモリセルトランジスタＭＴの閾値電圧の分布が、図１４に示されるＱｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ （ＱＬＣ）である例を示す。ＱＬＣ方式において、複数のメモリセルトランジスタＭＴの閾値電圧の分布は１６個に分けられる。なお、メモリセルトランジスタＭＴの閾値電圧の分布は１６個に限定されない。メモリシステム３において、閾値電圧の分布が８個に分けられるＴｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ （ＴＬＣ）方式が用いられてよく、閾値電圧の分布が４個に分けられるＭｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ （ＭＬＣ）方式が用いられてよく、閾値電圧の分布が２個に分けられるＳｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ （ＳＬＣ）方式が用いられてもよい。

図１４に示されるように、ＱＬＣ方式における１６個の閾値分布は、例えば、閾値電圧が低い方から順に“０”レベル、“１”レベル、“２”レベル、“３”レベル、“４”レベル、“５”レベル、“６”レベル、“７”レベル、“８”レベル、“９”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、及び“Ｆ”レベルと表記される。

上述した閾値分布のうち”０”レベルは、メモリセルトランジスタＭＴの消去状態（ステートＳ０）に対応する。”１”レベルはメモリセルトランジスタＭＴのステートＳ１に対応する。”２”レベルはメモリセルトランジスタＭＴのステートＳ２に対応する。”３”レベルはメモリセルトランジスタＭＴのステートＳ３に対応する。”４”レベルはメモリセルトランジスタＭＴのステートＳ４に対応する。”０”レベル～”４”レベルと同様に、”５”レベル～”Ｆ”レベルは図１４に示されるステートＳ５～Ｓ１５に対応する。

“０”レベル～“Ｆ”レベルには、例えば以下に示されるような、それぞれ異なる４ビットデータが割り付けられる。“０”レベルに含まれるメモリセルトランジスタＭＴは、“１１１１”データを保持する。“１”レベルに含まれるメモリセルトランジスタＭＴは、“０１１１”データを保持する。“２”レベルに含まれるメモリセルトランジスタＭＴは、“００１１”データを保持する。“３”レベルに含まれるメモリセルトランジスタＭＴは、“１０１１”データを保持する。“４”レベルに含まれるメモリセルトランジスタＭＴは、“１００１”データを保持する。”５”レベルに含まれるメモリセルトランジスタＭＴは、“１０００”データを保持する。”６”レベルに含まれるメモリセルトランジスタＭＴは、“１０１０”データを保持する。”７”レベルに含まれるメモリセルトランジスタＭＴは、“００１０”データを保持する。“８”レベルに含まれるメモリセルトランジスタＭＴは、“０１１０”データを保持する。“９”レベルに含まれるメモリセルトランジスタＭＴは、“０１００”データを保持する。“Ａ”レベルに含まれるメモリセルトランジスタＭＴは、“００００”データを保持する。“Ｂ”レベルに含まれるメモリセルトランジスタＭＴは、“０００１”データを保持する。“Ｃ”レベルに含まれるメモリセルトランジスタＭＴは、“０１０１”データを保持する。“Ｄ”レベルに含まれるメモリセルトランジスタＭＴは、“１１０１”データを保持する。“Ｅ”レベルに含まれるメモリセルトランジスタＭＴは、“１１００”データを保持する。“Ｆ”レベルに含まれるメモリセルトランジスタＭＴは、“１１１０”データを保持する。

例えば、この４ビットデータは、下位ビットから順に、下位ビット（Ｌｏｗｅｒ ｂｉｔ）、中位ビット（Ｍｉｄｄｌｅ ｂｉｔ）、上位ビット（Ｕｐｐｅｒ ｂｉｔ）、トップビット（Ｔｏｐ ｂｉｔ）と呼ばれる。また、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴが保持する下位ビットの集合は下位ページと呼ばれ、中位ビットの集合は中位ページと呼ばれ、上位ビットの集合は上位ページと呼ばれ、トップビットの集合はトップページと呼ばれる。データの書き込み動作及び読み出し動作は、上記のページ単位で行われる。

隣接する閾値分布の間には、それぞれのベリファイ動作で使用される電圧が設定される。例えば、電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、及びＶＦが設定される。詳細は後述されるが、電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、及びＶＦを用いたベリファイ動作のことをそれぞれ、ベリファイ動作１ＶＲ、２ＶＲ、３ＶＲ、４ＶＲ、５ＶＲ、６ＶＲ、７ＶＲ、８ＶＲ、９ＶＲ、ＡＶＲ、ＢＶＲ、ＣＶＲ、ＤＶＲ、ＥＶＲ、及びＦＶＲと表記する。

ベリファイ動作においては、ワード線ＷＬに電圧Ｖ１～ＶＦを供給して、対象のメモリセルトランジスタＭＴがオン状態になることにより、対象のメモリセルトランジスタＭＴの閾値電圧を読み出し、各ステートに対応した閾値電圧に到達したことが判定される。

例えば、電圧Ｖ２は、“１”レベルにおける最大の閾値電圧と“２”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴに電圧Ｖ２が供給されると、閾値電圧が“１”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“２”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。その結果、対象のメモリセルトランジスタＭＴの閾値電圧が“２”レベルのステートＳ２に対応した閾値電圧に到達したことを、メモリシステム３は判定することができる。

その他の電圧Ｖ１、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、及びＶＦも、電圧Ｖ２と同様に設定され、各電圧が供給されたときのメモリセルトランジスタＭＴの状態も電圧Ｖ２が供給されたときのメモリセルトランジスタＭＴの状態と同様である。例えば、電圧Ｖ３は、“２”レベルにおける最大の閾値と“３”レベルにおける最小の閾値電圧との間に設定され、メモリセルトランジスタＭＴに電圧Ｖ３が供給されると、閾値電圧が“２”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“３”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。その結果、対象のメモリセルトランジスタＭＴの閾値電圧が“３”レベルのステートＳ３に対応した閾値電圧に到達したことを、メモリシステム３は判定することができる。また、例えば、ベリファイ電圧ＶＦは、“Ｅ”レベルにおける最大の閾値と“Ｆ”レベルにおける最小の閾値電圧との間に設定され、メモリセルトランジスタＭＴに電圧ＶＦが供給されると、閾値電圧が“Ｅ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ｆ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。その結果、対象のメモリセルトランジスタＭＴの閾値電圧が“Ｆ”レベルのステートＳ１５に対応した閾値電圧に到達したことを、メモリシステム３は判定することができる。

また、隣接する閾値分布の間には、それぞれの読み出し動作で使用される読み出し電圧が設定される。第１実施形態では、説明を簡略化するため、例えば、ベリファイ動作において使用される電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、及びＶＦが読み出し電圧として使用される。電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、及びＶＦを用いた読み出し動作のことをそれぞれ、読み出し動作１Ｒ、２Ｒ、３Ｒ、４Ｒ、５Ｒ、６Ｒ、７Ｒ、８Ｒ、９Ｒ、ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、及びＦＲと表記する。読み出し動作１Ｒでは、メモリシステム３は、メモリセルトランジスタの閾値電圧が“０”レベルに含まれるのか、“１”レベル以上に含まれるのかを判定する。その他の読み出し動作２Ｒ～ＦＲにおいても、読み出し動作１Ｒと同様に、メモリシステム３は、各読み出し動作に対応するレベルの閾値電圧を判定する。

その他の読み出し動作２Ｒ～ＦＲにおいても、読み出し動作１Ｒと同様に、メモリシステム３は、各読み出し動作に対応するレベルの閾値電圧を判定する。例えば、読み出し動作２Ｒでは、メモリシステム３は、閾値電圧が“１”レベルに含まれるのか、“２”レベルに含まれるのかを判定する。読み出し動作ＦＲでは、メモリシステム３は、閾値電圧が“Ｅ”レベルに含まれるのか、“Ｆ”レベルに含まれるのかを判定する。

また、電圧ＶＲＥＡＤは、最も高い閾値分布（例えば“Ｆ”レベル）の最大の閾値電圧（ＶＦ）よりも高い電圧値に設定される。例えば、電圧ＶＲＥＡＤは、読み出し動作時において非選択ワード線ＵＳＥＬ－ＷＬに供給される電圧である。電圧ＶＲＥＡＤは、選択ワード線ＳＥＬ－ＷＬ、セレクトゲート線ＳＧＤ、又はセレクトゲート線ＳＧＳに供給される電圧であってもよい。電圧ＶＲＥＡＤがゲート電極に印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

以上説明したように割り付けられたデータを読み出す場合、下位ページのデータは、読み出し動作５Ｒ、ＢＲ、及びＥＲによって確定する。中位ページのデータは、読み出し動作４Ｒ、６Ｒ、９Ｒ、及びＦＲによって確定する。上位ページのデータは、読み出し動作２Ｒ、８Ｒ、ＡＲ、及びＣＲによって確定する。トップページのデータは、読み出し動作１Ｒ、３Ｒ、７Ｒ、及びＤＲによって確定する。すなわち、下位ページ、中位ページ、上位ページ、及びトップページのデータはそれぞれ、３回、４回、４回、及び４回の読み出し動作によって確定する。以上説明したようなデータの割り付けのことは、例えば、「４－４－４－３コード」、「４－４－４－３コーディング」などと呼ばれる。以上説明したように割り付けられたデータによって、隣接するステートは、１ビット違いとなるグレイコードとなっている。

＜１－２．動作例＞
＜１－２－１．書き込み動作および読み出し動作の概要＞
半導体記憶装置１の書き込み動作及び読み出し動作において、セレクトゲート線ＳＧＤが選択又は非選択される様子について、図１５を用いて説明する。図１５は、図３に示された平面レイアウトにおいて、セレクトゲート線ＳＧＤが選択される様子を示す図である。例えば、配線層１０－１ｄに所定の電圧（例えば電圧ＶＲＥＡＤ）が供給されると、セレクトゲート線ＳＧＤ１が選択され、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３のそれぞれの第1側に設けられた８つの選択トランジスタＳＴｏ１がオン状態になる。このとき、配線層１０－０ｄに所定の電圧（例えば電圧ＶＳＳ）が供給され、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３のそれぞれの第２側に設けられた８つの選択トランジスタＳＴｅ１がオフ状態になる。

続いて、ワード線ＷＬが選択又は非選択される様子について、図１６～図１８を用いて説明する。図１６は、図４に示された平面レイアウトにおいて、ワード線ＷＬが選択又は非選択される様子を示す図であり、図１７及び図１８は、図１６に示された端部断面図において、セレクトゲート線及びワード線が選択又は非選択される様子を説明するための図である。

例えば、配線層１１－１及び１１－３を含む配線層１１に所定の電圧（例えば電圧ＶＲＥＡＤ）が供給されると、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３のそれぞれの第1側に設けられた奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）が、供給された電圧に応じてオン状態又はオフ状態になる。このとき、配線層１１－０ａを含む配線層１１に所定の電圧（例えば電圧ＶＳＳ）が供給され、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３のそれぞれの第２側に設けられた偶数ワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）が供給された電圧に応じてオン状態又はオフ状態になる。

その結果、ブロックＢＬＫにおいてセレクトゲート線ＳＧＤ１に対応するメモリピラーに属するメモリセルトランジスタＭＴが選択される。各セレクトゲート線によって選択されるメモリセルトランジスタＭＴによって、メモリグループＭＧが形成される。また、メモリグループＭＧのうち選択されたワード線ＷＬに対応するメモリセルトランジスタＭＴによって、１ページが形成される。よって、ブロックＢＬＫは、セレクトゲート線ＳＧＤの数に相当するメモリグループＭＧを含み、各メモリグループＭＧはワード線ＷＬの層数に相当するページを含む。上記の配線層以外の配線層が選択された場合の動作は上記と同様であり、ここでの説明は省略される。

続いて、書き込み動作に含まれるプログラムループについて、図１９を用いて説明する。半導体記憶装置１は、例えば、図１９に示されるように、書き込み動作において複数のプログラムループ（例えばＸ回、Ｘは１以上の整数）を実行する。各プログラムループは少なくとも１回のプログラム動作と、その後に実行される１回または複数回のベリファイ動作（例えばＹ回、Ｙは１以上の整数）を含む。書き込み動作では、プログラム動作及びベリファイ動作を含むプログラムループが複数回実行される。なお、各プログラムループにおいて、ベリファイ動作が省略される場合もある。

プログラム動作では、書き込み対象となるメモリセルトランジスタＭＴの電荷蓄積層には電子が注入されその閾値電圧が上昇するとともに、非書き込み対象となるメモリセルトランジスタＭＴの電荷蓄積層へは電子の注入が禁止され、その閾値電圧が維持される。プログラム動作では、例えば、選択ワード線ＳＥＬ－ＷＬに電圧ＶＰＧＭが供給される。これにより、選択ワード線ＳＥＬ－ＷＬに接続された複数のメモリセルトランジスタＭＴが選択される。複数のメモリセルトランジスタＭＴは、各々、対応するビット線ＢＬに供給される電圧に基づいて、閾値電圧が上昇するか、又は、閾値電圧が維持される。あるプログラムループに含まれるプログラム動作における電圧ＶＰＧＭは、一つ前のプログラムループに含まれるプログラム動作における電圧ＶＰＲＧより電圧ΔＶＰＧＭ加算される。すなわち、プログラム動作における電圧ＶＰＲＧは、プログラムループが進行するにつれて、ステップアップする。

ベリファイ動作は、プログラム動作に続いて実行される動作であり、所定の電圧（例えば、電圧ＶＡ）を用いて読み出しを行うことにより、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、ベリファイ動作をパスしたものとみなされ、その後、非書き込み対象となり、電荷蓄積層への電子の注入が禁止される。

ここで、図１９又は図２０を用いて、ベリファイ動作に対応したセンス動作の順番の一例を説明する。同一のプログラムループ内のベリファイ動作では、互いに異なるベリファイ動作におけるセンス動作が連続して実行される。具体的には、図１９に示されるように、同一のプログラムループ内のベリファイ動作において２回のベリファイ動作（互いに異なるベリファイ動作２ＶＲ及びベリファイ動作１ＶＲ）が実行されるとき、センス動作の順番は、１番目がベリファイ動作２ＶＲのセンス動作（ステートＳ２の閾値電圧のベリファイ）であり、２番目がベリファイ動作１ＶＲのセンス動作（ステートＳ１の閾値電圧のベリファイ）である。同様にして、例えば、３回のベリファイ動作（互いに異なるベリファイ動作３ＶＲ、ベリファイ動作２ＶＲ及びベリファイ動作１ＶＲ）が実行されるとき、センス動作の順番は、１番目がベリファイ動作３ＶＲのセンス動作（ステートＳ３の閾値電圧のベリファイ）であり、２番目がベリファイ動作２ＶＲのセンス動作（ステートＳ２の閾値電圧のベリファイ）であり、３番目がベリファイ動作１ＶＲのセンス動作（ステートＳ１の閾値電圧のベリファイ）である。また、３回のベリファイ動作（互いに異なるベリファイ動作９ＶＲ、ベリファイ動作８ＶＲ及びベリファイ動作７ＶＲ）が実行されるとき、センス動作の順番は、１番目がベリファイ動作９ＶＲのセンス動作（ステートＳ９の閾値電圧のベリファイ）であり、２番目がベリファイ動作８ＶＲのセンス動作（ステートＳ８の閾値電圧のベリファイ）であり、３番目がベリファイ動作７ＶＲのセンス動作（ステートＳ７の閾値電圧のベリファイ）である。

ベリファイ動作では、ベリファイ動作２ＶＲ又はベリファイ動作１ＶＲのように、異なるプログラムループ間において、センス動作の順番が異なる。例えば、図１９に示されるように、はじめのプログラムループ内のベリファイ動作においてベリファイ動作１ＶＲのセンス動作（ステートＳ１の閾値電圧のベリファイ）の順番は２番目であり、次のプログラムループ内のベリファイ動作においてベリファイ動作１ＶＲのセンス動作の順番は３番目である。また、はじめのプログラムループ内のベリファイ動作においてベリファイ動作２ＶＲのセンス動作（ステートＳ２の閾値電圧のベリファイ）の順番は１番目であり、次のプログラムループ内のベリファイ動作においてベリファイ動作２ＶＲのセンス動作の順番は２番目である。ベリファイ動作１ＶＲ及び２ＶＲと同様に、ベリファイ動作３ＶＲ～ＥＶＲも、異なるプログラムループ間において、センス動作の順番が異なる場合がある。例えば、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かは、最上位のステートＳ１５のように、ベリファイ動作ＦＶＲのセンス動作を１回実行して確認される場合があり（図２０）、ステートＳ１５以外ではセンス動作を２回乃至６回実行して確認される場合もある。ベリファイ動作１ＶＲ～ＥＶＲのセンス動作の順番は、１回乃至６回の全てを取り得る（図２０）。半導体記憶装置１では、あるプログラムループにおけるベリファイ動作のセンス動作において、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達していない場合、選択されたメモリセルトランジスタＭＴはベリファイ動作をパスしていないものとみなされ、選択されたメモリセルトランジスタＭＴのレベルはベリファイ対象のレベルであり、続くプログラムループにおいても選択されたメモリセルトランジスタＭＴのベリファイ動作が実行される。

例えば、ベリファイ動作２ＶＲでは、選択ワード線ＳＥＬ－ＷＬに電圧Ｖ２が供給されると共に、選択ワード線ＳＥＬ－ＷＬに接続されたメモリセルトランジスタＭＴが選択され、選択されたメモリセルトランジスタＭＴの閾値電圧が電圧Ｖ２まで達したか否か（”２”レベルに入っているか否か）判定される。すなわち、選択されたメモリセルトランジスタがステートＳ２の状態になっているか否か判定される。ベリファイ動作７ＶＲでは、選択ワード線ＳＥＬ－ＷＬに電圧Ｖ７が供給されると共に、選択ワード線ＳＥＬ－ＷＬに接続されたメモリセルトランジスタＭＴが選択され、選択されたメモリセルトランジスタＭＴの閾値電圧が電圧Ｖ７まで達したか否か（”７”レベルに入っているか否か）判定される。すなわち、選択されたメモリセルトランジスタがステートＳ７の状態か否か判定される。

半導体記憶装置１において、プログラム動作及びベリファイ動作を含むプログラムループを繰り返し実行することにより、選択されたメモリセルトランジスタＭＴの閾値電圧はターゲットレベルまで上昇する。より具体的には、半導体記憶装置１では、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベル（例えば、電圧ＶＡ）に達していない場合、選択されたメモリセルトランジスタＭＴはベリファイ動作をパスしていないものとみなされる。そして、半導体記憶装置１は、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達するまで、１つ前のプログラムループ所定の電圧のレベルを徐々に高くし、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達した場合、ベリファイ動作をパスしたものとみなし、以後はプログラム動作の対象からは除外される。これにより、書き込み動作の対象となる複数のメモリセルトランジスタＭＴのそれぞれの閾値電圧が、対応するターゲットレベルまで上昇する。

続いて、図２１及び図２２を用いて、半導体記憶装置１の読み出し動作を説明する。図２１は、半導体記憶装置１の読み出し動作に対応したセンス動作の順番の一例を示す図である。図２２は、半導体記憶装置１の読み出し動作時における、トップページの読み出しを説明するための図である。図２２では、選択奇数ワード線ＷＬｏ１、選択奇数ワード線ＷＬｏ１に対向する非選択偶数ワード線ＷＬｅ１、非選択偶数ワード線ＷＬｅ０、非選択偶数ワード線ＷＬｅ２及び制御信号ＳＴＢが示され、セレクトゲート線ＳＧＤ及びＳＧＳ、ソース線などは省略されている。半導体記憶装置１において、読み出し動作は書き込み動作の後に実行される。

図２１に示されるように、読み出し動作ＤＲ、７Ｒ、３Ｒ、及び１Ｒの順に、ステートＳ１３、ステートＳ７、ステートＳ３、及びステートＳ１のそれぞれの状態に対応した閾値電圧が読み出されることによって、トップページのデータは確定する。すなわち、トップページにおけるセンス動作の順番は、１番目が読み出し動作ＤＲのセンス動作（ステートＳ１３の閾値電圧の読み出し）であり、２番目が読み出し動作７Ｒのセンス動作（ステートＳ７の閾値電圧の読み出し）であり、３番目が読み出し動作３Ｒのセンス動作（ステートＳ３の閾値電圧の読み出し）であり、４番目が読み出し動作１Ｒのセンス動作（ステートＳ１の閾値電圧の読み出し）である。トップページと同様に、上位ページにおけるセンス動作の順番は、１番目が読み出し動作ＣＲのセンス動作（ステートＳ１２の閾値電圧の読み出し）であり、２番目が読み出し動作ＡＲのセンス動作（ステートＳ１０の閾値電圧の読み出し）であり、３番目が読み出し動作８Ｒのセンス動作（ステートＳ８の閾値電圧の読み出し）であり、４番目が読み出し動作２Ｒのセンス動作（ステートＳ２の閾値電圧の読み出し）である。トップページ及び上位ページと同様に、中位ページにおけるセンス動作の順番は、１番目が読み出し動作ＦＲのセンス動作（ステートＳ１５の閾値電圧の読み出し）であり、２番目が読み出し動作９Ｒのセンス動作（ステートＳ９の閾値電圧の読み出し）であり、３番目が読み出し動作６Ｒのセンス動作（ステートＳ６の閾値電圧の読み出し）であり、４番目が読み出し動作４Ｒのセンス動作（ステートＳ４の閾値電圧の読み出し）である。また、下位ページにおけるセンス動作の順番は、１番目が読み出し動作ＥＲのセンス動作（ステートＳ１４の閾値電圧の読み出し）であり、２番目が読み出し動作ＢＲのセンス動作（ステートＳ１１の閾値電圧の読み出し）であり、３番目が読み出し動作５Ｒのセンス動作（ステートＳ５の閾値電圧の読み出し）である。

図２２に示されるように、トップページの読み出し動作では、時刻ｔ０までは、選択奇数ワード線ＳＥＬ－ＷＬｏ１、及び非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２（非選択偶数ワード線ＵＳＥＬ－ＷＬｅ２、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ１、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０）は、電圧ＶＳＳを供給される。各メモリセルトランジスタＭＴはオフ状態である。時刻ｔ３までは、制御信号ＳＴＢは、電圧ＶＳＳを供給される。第１実施形態では、電圧ＶＳＳは、例えば、電圧ＶＳＳを基準として他の電圧を定義可能な電圧であり、電圧ＶＳＳは基準電圧と呼ばれてもよく、０Ｖであってもよく、グラウンドであってもよい。

時刻ｔ０～ｔ１では、選択奇数ワード線ＳＥＬ－ＷＬｏ１、及び非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２は、電圧ＶＲＥＡＤを供給される。

続いて、時刻ｔ１～ｔ４では、読み出し動作ＤＲが実行される。選択奇数ワード線ＳＥＬ－ＷＬｏ１は、電圧ＶＣＧ＿Ｓ１３を供給される。電圧ＶＣＧ＿Ｓ１３は例えば電圧ＶＤである。非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２は、電圧ＶＢＢを供給される。時刻ｔ３～ｔ４において、制御信号ＳＴＢがアサートされ、制御信号ＳＴＢの電圧は”Ｈ”レベル（ＶＤＤ）から”Ｌ”レベル（ＶＳＳ）に変化する。これによって、ステート１３に対応する閾値電圧を判定することができる。

また、電圧ＶＢＢは電圧ＶＳＳより低い電圧であり、負電圧である。非選択偶数ワード線ＵＳＥＬ－ＷＬｅ１は、選択奇数ワード線ＳＥＬ－ＷＬｏ１に対向する。また、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０及び非選択偶数ワード線ＵＳＥＬ－ＷＬｅ２は、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ１に隣接する。偶数ワード線ＵＳＥＬ－ＷＬｅ０～２に電圧ＶＢＢ（負電圧）を供給することによって、偶数ワード線ＵＳＥＬ－ＷＬｅ０～２に接続されたメモリセルトランジスタＭＴｅ０～２（ＭＴｅ０、ＭＴｅ１、及びＭＴｅ２）を十分にオフ状態とすることができる。その結果、選択奇数ワード線ＳＥＬ－ＷＬｏ１に接続されたメモリセルトランジスタＭＴｏ１に、メモリセルトランジスタＭＴｅ０～２を経由して流れる電流を抑制することができるため、メモリセルトランジスタＭＴｏ１の閾値の変動を抑制し、誤読み出しを抑制することができる。なお、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２は、時刻ｔ４～ｔ１０まで、電圧ＶＲＥＡＤから電圧ＶＢＢを供給される。

なお、電圧ＶＢＢが供給される非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２に限定されない。例えば、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～４（ＷＬｅ０、ＷＬｅ１、ＷＬｅ２、ＷＬｅ３、ＷＬｅ４）に電圧ＶＢＢが供給されてよく、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～７（ＷＬｅ０、ＷＬｅ１、ＷＬｅ２、ＷＬｅ３、ＷＬｅ４、ＷＬｅ５、ＷＬｅ６、ＷＬｅ７）に電圧ＶＢＢが供給されてもよい。選択奇数ワード線ＳＥＬ－ＷＬｏ１に影響を及ぼさない範囲において、非選択偶数ワード線ＵＳＥＬ－ＷＬｅに電圧ＶＢＢが供給されるとよい。

続いて、時刻ｔ４～ｔ６では、読み出し動作７Ｒが実行される。選択奇数ワード線ＳＥＬ－ＷＬｏ１は、電圧ＶＣＧ＿Ｓ７を供給される。電圧ＶＣＧ＿Ｓ７は例えば電圧Ｖ７である。時刻ｔ５～ｔ６において、制御信号ＳＴＢがアサートされ、ステートＳ１３と同様に、ステートＳ７に対応する閾値電圧を判定することができる。

続いて、時刻ｔ６～ｔ８では、読み出し動作３Ｒが実行される。選択奇数ワード線ＳＥＬ－ＷＬｏ１は、電圧ＶＣＧ＿Ｓ３を供給される。電圧ＶＣＧ＿Ｓ３は例えば電圧Ｖ３である。時刻ｔ７～ｔ８において、制御信号ＳＴＢがアサートされ、ステートＳ１３と同様に、ステートＳ３に対応する閾値電圧を判定することができる。

続いて、時刻ｔ８～ｔ１０では、読み出し動作１Ｒが実行される。選択奇数ワード線ＳＥＬ－ＷＬｏ１は、電圧ＶＣＧ＿Ｓ１を供給される。電圧ＶＣＧ＿Ｓ１は例えば電圧Ｖ１である。時刻ｔ９～ｔ１０において、制御信号ＳＴＢがアサートされ、ステートＳ１３と同様に、ステートＳ１に対応する閾値電圧を判定することができる。

以上のようにして、トップページの読み出し動作は完了する。しかしながら、読み出し動作では、例えば、選択されたメモリセルトランジスタＭＴｏ１に対向するメモリセルトランジスタＭＴｅ１に電圧ＶＢＢが供給されてから（時刻ｔ２から）、読み出し動作ＤＲのセンス動作（時刻ｔ３）までの時間Ｔｒ１３は、選択されたメモリセルトランジスタＭＴｏ１に対向するメモリセルトランジスタＭＴｅ１に電圧ＶＢＢが供給されてから（時刻ｔ２から）、読み出し動作７Ｒのセンス動作（時刻ｔ５）までの時間Ｔｒ７と異なる。時間Ｔｒ１３は、時間Ｔｒ７より短い。

ここで、図８、図３５及び図３６を用いて、半導体記憶装置１におけるセル間干渉効果に関連する動作を説明する。図３５は、図９に示されるワード線に電圧が供給され正孔が励起される例を示す図である。図３６は、電圧ＶＢＢをワード線に印加する時間（ＶＢＢ印加時間）と選択されたメモリセルトランジスタの実効的な閾値電圧との関係を示す模式図である。半導体記憶装置１におけるセル間干渉効果に関連する動作の説明において、図１～図２２と同一、又は類似する構成の説明は省略されることがある。なお、図３６では、電圧ＶＢＢ印加時間と選択されたメモリセルトランジスタの実効的な閾値電圧との関係が模式的に示され、電圧ＶＢＢに対して選択されたメモリセルトランジスタの実効的な閾値電圧が線形的に変化する例が示されるが、電圧ＶＢＢに対して選択されたメモリセルトランジスタの実効的な閾値電圧は非線形に変化してもよい。第１実施形態に係る半導体記憶装置１においては、例えば、図８に示すように、メモリピラーＭＰを介して２つのワード線ＷＬが対向して配置される。このため、一方のワード線（例えばワード線ＷＬｏ）に対応するメモリセルトランジスタ（例えばメモリセルトランジスタＭＴｏ）に含まれる導電層４２（図３５）と、他方のワード線（例えばワード線ＷＬｅ）に対応するメモリセルトランジスタ（例えばメモリセルトランジスタＭＴｅ）に含まれる導電層４２（図３５）とが、対向する。すなわち、２つのメモリセルトランジスタ（例えばメモリセルトランジスタＭＴｏ及びＭＴｅ）が対向して配置される。この場合、選択されたメモリセルトランジスタ（例えば、メモリセルトランジスタＭＴｏ１）の閾値電圧は、対向するメモリセルトランジスタ（例えば、メモリセルトランジスタＭＴｅ１）から受けるセル間干渉効果によって、変化し得る。一方で、図３５に示されるように、選択されたメモリセルトランジスタ（メモリセルトランジスタＭＴｏ１）に電圧ＶＣＧが供給され、対向するメモリセルトランジスタ（メモリセルトランジスタＭＴｅ１）に電圧ＶＢＢが供給されると、正孔６０が誘起される。対向するメモリセルトランジスタＭＴｅ１に正孔６０が誘起されると、シールドとして機能するため、選択されたメモリセルトランジスタＭＴｏ１が受けるセル間干渉効果は低減され、選択されたメモリセルトランジスタＭＴｏ１の実効的な閾値電圧は低下する。対向するメモリセルトランジスタ（例えばメモリセルトランジスタＭＴｅ１）に電圧ＶＢＢが供給される時間が長いほど正孔６０が誘起されやすくなるため、時間が経つほど、セル間干渉効果は低減され、選択されたメモリセルトランジスタ（例えばメモリセルトランジスタＭＴｏ１）の実効的な閾値電圧が低下してゆく。すなわち、半導体記憶装置１では、図３６に示されるように、対向するメモリセルトランジスタに電圧ＶＢＢが供給される時間が長いほど、選択されたメモリセルトランジスタの実効的な閾値電圧を低下させることができる。逆に言えば、電圧ＶＢＢが供給されている時間が短い場合には、読み出し動作またはベリファイ動作において選択ワード線（例えばＷＬｏ１）に印加すべき電圧は高くなり、電圧ＶＢＢが供給されている時間が長い場合には、読み出し動作またはベリファイ動作において選択ワード線（例えばＷＬｏ１）に印加すべき電圧は低くなる。例えば、上述したように、読み出し動作７Ｒのセンス動作は、読み出し動作ＤＲのセンス動作より、セル間干渉効果の影響は小さい。

一方、各ステートにおいて、ベリファイ動作におけるセンス動作の順番と、読み出し動作におけるセンス動作の順番が異なる場合であっても、電圧ＶＢＢが供給されている時間は異なる。したがって、各ステートにおいて、ベリファイ動作におけるセンス動作の順番と、読み出し動作におけるセンス動作の順番が異なる場合においても、選択されたメモリセルトランジスタの閾値電圧は、対向するメモリセルトランジスタから受けるセル間干渉効果によって、変化してしまう。

詳細は後述されるが、半導体記憶装置１では、各ステートにおいて、ベリファイ動作におけるセンス動作の順番と、読み出し動作におけるセンス動作の順番が異なる場合であっても、ベリファイ動作時に選択ワード線に供給する電圧を、読み出し動作時に選択ワード線に供給する電圧より高くする、又は、低くすることによって、対向するメモリセルトランジスタから受けるセル間干渉効果を抑制し、誤読み出しを抑制することができる。

＜１－２－２．ベリファイ動作の一例＞
第１実施形態に係る以降の説明では、図２３～図３０、図３７を用いて、上述した３回のベリファイ動作（互いに異なるベリファイ動作９ＶＲ、ベリファイ動作８ＶＲ及びベリファイ動作７ＶＲ）が実行された後、トップページにおけるセンス動作が実行される例について説明される。

図２３を用いて、半導体記憶装置１におけるベリファイ動作時の各種信号及び電流経路を説明する。半導体記憶装置１におけるベリファイ動作の例では、メモリピラーＭＰ０において、ベリファイ動作が実行される例が説明される。メモリピラーＭＰ０のＮＡＮＤストリング５０ｏに含まれる奇数ワード線ＷＬｏ１に所定の電圧ＶＭ(例えば、ＶＣＧ＿Ｓ７)が供給され、奇数ワード線ＷＬｏ１に接続されたメモリセルトランジスタＭＴｏ１が選択される。メモリセルトランジスタＭＴｏ１が選択されるとき、セレクトゲート線ＳＧＤ１及びＳＧＳｏが選択され、奇数ワード線ＳＥＬ－ＷＬｏ１以外の奇数ワード線ＷＬｏ０、２～７（ＷＬｏ０、ＷＬｏ２、ＷＬｏ３、ＷＬｏ４、ＷＬｏ５、ＷＬｏ６、ＷＬｏ７）が選択されない（非選択となる）。また、メモリセルトランジスタＭＴｏ１が選択されるとき、ＮＡＮＤストリング５０ｅに含まれるセレクトゲート線ＳＧＤ０及びＳＧＳｅ、並びに、偶数ワード線ＷＬｅ０～２（ＷＬｏ０、ＷＬｏ１、ＷＬｏ２）は選択されず（非選択となり）、偶数ワード線ＳＥＬ－ＷＬｏ０～２以外の偶数ワード線ＷＬｏ３～７（ＷＬｏ３、ＷＬｏ４、ＷＬｏ５、ＷＬｏ６、ＷＬｏ７）が選択されない（非選択となる）。こうして、図２３に太線の矢印で示される経路に電流が流れ、選択されたメモリセルトランジスタＭＴｏ１がベリファイ動作におけるセンス動作によって各ステートに対応する閾値電圧を判定された結果に基づき、破線の矢印で示される経路に電流が流れるか否かが決定される。具体的には、ビット線ＢＬ１からソース線ＳＬに電流が流れるか否かが決定される。

また、以下の説明では、ＮＡＮＤストリング５０ｏ、５０ｅにおいて、ベリファイ動作の対象となり、選択されるメモリセルトランジスタＭＴに接続されるワード線ＷＬは選択ワード線ＳＥＬ－ＷＬと呼ばれ、それ以外のメモリセルトランジスタＭＴに接続されるワード線は非選択ワード線ＵＳＥＬ－ＷＬと呼ばれ、選択ワード線ＳＥＬ－ＷＬに電気的に接続されるセレクトゲート線は、選択セレクトゲート線ＳＥＬ－ＳＧＤ又はＳＥＬ―ＳＧＳと呼ばれ、それ以外のセレクトゲート線は非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ又はＵＳＥＬ－ＳＧＳと呼ばれる。また、ＮＡＮＤストリング５０ｏに含まれる各種信号線は「奇数」が付記され、ＮＡＮＤストリング５０ｅに含まれる各種信号線は「偶数」が付記される場合がある。例えば、ＮＡＮＤストリング５０ｏに含まれる選択セレクトゲート線は選択奇数セレクトゲート線ＳＥＬ－ＳＧＤｏ又はＳＥＬ－ＳＧＳｏと呼ばれ、選択ワード線は選択奇数ワード線ＳＥＬ－ＷＬｏ０～７（例えば、ＳＥＬ－ＷＬｏ１）と呼ばれる。ＮＡＮＤストリング５０ｏと同様に、ＮＡＮＤストリング５０ｅに含まれる非選択セレクトゲート線は非選択奇数セレクトゲート線ＵＳＥＬ－ＳＧＤｅ又はＵＳＥＬ－ＳＧＳｅと呼ばれ、非選択ワード線は非選択偶数ワード線ＵＳＥＬ－ＷＬｅ１～７（例えば、ＵＳＥＬ－ＷＬｅ１）と呼ばれる。

＜１－２－２－１．時刻ｔｖ０までのベリファイ動作の例＞
図２４及び図２５を用いて、時刻ｔｖ０までのベリファイ動作が実行される例について説明される。図２４は半導体記憶装置１のベリファイ動作時における、各種信号のタイミングチャートを示す図であり、図２５は比較例に係る半導体記憶装置におけるベリファイ動作時における、各種信号のタイミングチャートを示す図である。

図２４及図２５に示されるように、時刻ｔｖ０までのベリファイ動作は、例えば、半導体記憶装置１の状態をスタンバイ状態にする動作である。スタンバイ状態は例えばベリファイ動作を実行するか否かを待っている状態である。時刻ｔｖ０までは、選択セレクトゲート線ＳＥＬ－ＳＧＤ及びＳＧＳ（セレクトゲート線ＳＧＤ１及びＳＧＳｏ）、非選択セレクトゲートＵＳＥＬ－ＳＧＳ（セレクトゲート線ＳＧＳｅ）、非選択セレクトゲートＵＳＥＬ－ＳＧＤ（セレクトゲート線ＳＧＤ０）、選択奇数ワード線ＳＥＬ－ＷＬｏ１、非選択偶数ワード線ＷＬｅ０～２（ＷＬｅ０、ＷＬｅ１、ＷＬｅ２）、非選択偶数ワード線ＷＬｅ０～２以外の非選択ワード線ＵＳＥＬ－ＷＬ、制御信号ＳＴＢ、及びソース線ＳＬは、電圧ＶＳＳを供給される。なお、時刻ｔｖ３までは、制御信号ＳＴＢは、電圧ＶＳＳを供給される。また、少なくとも時刻ｔｖ８までは、ソース線ＳＬは、電圧ＶＳＳを供給される。各選択トランジスタＳＴ１及びＳＴ２、並びに、各メモリセルトランジスタＭＴはオフ状態である。

＜１－２－２－２．第１動作期間（時刻ｔｖ０から時刻ｔｖ１まで）のベリファイ動作の例＞
図２４～図２６を用いて、第１動作期間のベリファイ動作が実行される例について説明される。図２６は図２４に示される第１動作期間における各種信号及び電流経路を説明するための回路図の一例である。

図２４及図２５に示されるように、第１動作期間は、例えば、選択奇数ワード線ＳＥＬ－ＷＬｏ１に電圧ＶＲＥＡＤを供給する期間である。具体的には、選択セレクトゲート線ＳＥＬ－ＳＧＤ及びＳＧＳ、非選択セレクトゲートＵＳＥＬ－ＳＧＳ、非選択セレクトゲートＵＳＥＬ－ＳＧＤ、選択奇数ワード線ＳＥＬ－ＷＬｏ１、非選択偶数ワード線ＷＬｅ０～２、及び、非選択偶数ワード線ＷＬｅ０～２以外の非選択ワード線ＵＳＥＬ－ＷＬは、電圧ＶＲＥＡＤを供給される。各選択トランジスタＳＴ１及びＳＴ２、並びに、各メモリセルトランジスタＭＴはオン状態である。よって、図２６に太線の矢印で示される経路（ビット線ＢＬ１からソース線ＳＬ）に電流が流れる。なお、非選択偶数ワード線ＷＬｅ０～２以外の非選択ワード線ＵＳＥＬ－ＷＬ、選択セレクトゲート線ＳＥＬ－ＳＧＤ及びＳＧＳ、及び非選択セレクトゲートＵＳＥＬ－ＳＧＳは、時刻ｔｖ８までは、電圧ＶＲＥＡＤを供給される。

＜１－２－２－３．第２動作期間（時刻ｔｖ１から時刻ｔｖ４まで）のベリファイ動作の例＞
図２４、図２５、及び図２７を用いて、第２動作期間のベリファイ動作が実行される例について説明される。図２７は図２４に示される第２動作期間における各種信号及び電流経路を説明するための回路図の一例である。「１－２－２－３．第２動作期間」の説明において、図１～図２６と同一、又は類似する構成の説明は省略されることがある。

図２４及図２５に示されるように、第２動作期間は、ベリファイ動作９ＶＲのセンス動作が実行される期間である。第２動作期間では、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２は、電圧ＶＲＥＡＤから電圧ＶＢＢを供給され、非選択セレクトゲートＵＳＥＬ－ＳＧＤは、電圧ＶＲＥＡＤから電圧ＶＳＳを供給される。選択奇数ワード線ＳＥＬ－ＷＬｏ１は、電圧ＶＣＧ＿Ｓ９Ｕを供給される。電圧ＶＣＧ＿Ｓ９Ｕは、例えば電圧Ｖ９より高い電圧であり、比較例（図２５）に係る半導体記憶装置においてワード線に供給される電圧ＶＣＧ＿Ｓ９より高い電圧である。時刻ｔｖ３～ｔｖ４では、制御信号ＳＴＢがアサートされ（制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させ）、半導体記憶装置１は、ステートＳ９に対応する閾値電圧を判定することができる。

図２７に示されるように、選択トランジスタＳＴｏ１及びＳＴｏ２、メモリセルトランジスタＭＴｏ０、メモリセルトランジスタＭＴｏ２～７（ＭＴｏ２、ＭＴｏ３、ＭＴｏ４、ＭＴｏ５、ＭＴｏ６、ＭＴｏ７）、メモリセルトランジスタＭＴｅ３～７（ＭＴｅ３、ＭＴｅ４、ＭＴｅ５、ＭＴｅ６、ＭＴｅ７）、及び、選択トランジスタＳＴｅ２は、オン状態であり、メモリセルトランジスタＭＴｅ０～２はオフ状態である。よって、ビット線ＢＬ１から、選択されたメモリセルトランジスタＭＴｏ０までは、図２７に太線の矢印で示される経路に電流が流れる。また、ステートＳ９に対応する閾値電圧を判定した結果に応じて、図２７に太線の矢印で示される経路に電流が流れる。その結果、半導体記憶装置１は、ステートＳ９に対応する閾値電圧を判定することができる。

このときのベリファイ動作では、ステートＳ９のベリファイ動作９ＶＲのセンス動作は、プログラムループにおいて１番目に実行される（図２０および図２４）。一方、読み出し動作では、ステートＳ９の読み出し動作９Ｒのセンス動作は、中位ページの読み出し動作の２番目である（図２１）。例えば、ベリファイ動作におけるセンス動作の順番が読み出し動作におけるセンス動作の順番より早いとき、ベリファイ動作におけるセンス動作では、メモリセルトランジスタの閾値電圧は高くなっているように見える。よって、半導体記憶装置１では、ベリファイ動作におけるセンス動作の順番と、読み出し動作におけるセンス動作の順番が異なり、ベリファイ動作におけるセンス動作の順番が読み出し動作におけるセンス動作の順番より早いとき、ベリファイ動作時に選択ワード線（選択されたメモリセルトランジスタに対応するワード線）に供給する電圧は、読み出し動作時に選択ワード線に供給する電圧より高く設定される。その結果、半導体記憶装置１では、選択されたメモリセルトランジスタの閾値電圧の変化を最小限に抑制可能であり、誤読み出しが抑制される。なお、図２４では、ステートＳ９のベリファイ動作９ＶＲが１番目に実行される例を示したが、より後のプログラムループにおいては、ステートＳ９のベリファイ動作９ＶＲは２番目又は３番目以降に実行され得る。ステートＳ９のベリファイ動作９ＶＲが２番目に実行されるプログラムループにおいては、例えば、ベリファイ動作時に選択ワードに供給する電圧は、読み出し動作時に選択ワードに供給する電圧と同じに設定される。また、ステートＳ９のベリファイ動作９ＶＲが３番目以降に実行されるプログラムループにおいては、例えば、ベリファイ動作時に選択ワードに供給する電圧は、読み出し動作時に選択ワードに供給する電圧より低く設定される。

なお、読み出し動作時と同様に、電圧ＶＢＢは電圧ＶＳＳより低い電圧であり、負電圧である。また、少なくとも時刻ｔｖ２～ｔｖ８まで、非選択セレクトゲートＵＳＥＬ－ＳＧＤは電圧ＶＳＳを供給され、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２は電圧ＶＢＢを供給される。

また、読み出し動作時と同様に、ベリファイ動作時においても、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２に電圧ＶＢＢ（負電圧）を供給することによって、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２に接続されたメモリセルトランジスタＭＴｅ０～２（ＭＴｅ０、ＭＴｅ１、及びＭＴｅ２）を十分にオフ状態とすることができる。その結果、選択奇数ワード線ＳＥＬ－ＷＬｏ１に接続されたメモリセルトランジスタＭＴｏ１に、メモリセルトランジスタＭＴｅ０～２を経由して流れる電流を抑制することができるため、メモリセルトランジスタＭＴｏ１の閾値電圧の変動を抑制し、誤読み出しを抑制することができる。

＜１－２－２－４．第３動作期間（時刻ｔｖ４から時刻ｔｖ６まで）のベリファイ動作の例＞
図２４、図２５、及び図２８を用いて、第３動作期間のベリファイ動作が実行される例について説明される。図２８は図２４に示される第３動作期間における各種信号及び電流経路を説明するための回路図の一例である。「１－２－２－４．第３動作期間」の説明において、図１～図２７と同一、又は類似する構成の説明は省略されることがある。

図２４及図２５に示されるように、第３動作期間は、ベリファイ動作８ＶＲのセンス動作が実行される期間である。第３動作期間では、選択奇数ワード線ＳＥＬ－ＷＬｏ１は、電圧ＶＣＧ＿Ｓ９Ｕから電圧ＶＣＧ＿Ｓ８Ｕを供給される。それ以外の信号線に供給される電圧は、第２動作期間の時刻ｔｖ４時点で供給された電圧と同様である。電圧ＶＣＧ＿Ｓ８Ｕは、例えば電圧Ｖ８より高い電圧であり、比較例（図２５）に係る半導体記憶装置においてワード線に供給される電圧ＶＣＧ＿Ｓ８より高い電圧である。時刻ｔｖ５～ｔｖ６では、制御信号ＳＴＢがアサートされ（制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させ）、半導体記憶装置１は、ステートＳ８に対応する閾値電圧を判定することができる。

このときのベリファイ動作では、ステートＳ８のベリファイ動作８ＶＲのセンス動作は、プログラムループにおいて２番目に実行される（図２０）。一方、読み出し動作では、ステートＳ８の読み出し動作８Ｒのセンス動作は、上位ページの読み出し動作の３番目である。よって、ステートＳ８のベリファイ動作８ＶＲでは、ステートＳ９のベリファイ動作９ＶＲと同様に、ベリファイ動作時に選択ワード線に供給する電圧は、読み出し動作時に選択ワード線に供給する電圧より高く設定される。その結果、ステートＳ８の読み出し動作８Ｒにおいても、半導体記憶装置１では、選択されたメモリセルトランジスタの閾値電圧の変化を最小限に抑制可能であり、誤読み出しが抑制される。

図２７と同様に、第３動作期間においても、図２８に示されるように、選択トランジスタＳＴｏ１及びＳＴｏ２、メモリセルトランジスタＭＴｏ０、メモリセルトランジスタＭＴｏ２～７（ＭＴｏ２、ＭＴｏ３、ＭＴｏ４、ＭＴｏ５、ＭＴｏ６、ＭＴｏ７）、メモリセルトランジスタＭＴｅ３～７（ＭＴｅ３、ＭＴｅ４、ＭＴｅ５、ＭＴｅ６、ＭＴｅ７）、及び、選択トランジスタＳＴｅ２は、オン状態であり、メモリセルトランジスタＭＴｅ０～２はオフ状態である。よって、ビット線ＢＬ１から、選択されたメモリセルトランジスタＭＴｏ０までは、図２８に太線の矢印で示される経路に電流が流れる。また、ステートＳ８に対応する閾値電圧を判定した結果に応じて、図２８に太線の矢印で示される経路に電流が流れる。その結果、半導体記憶装置１は、ステートＳ８に対応する閾値電圧を判定することができる。

＜１－２－２－５．第４動作期間（時刻ｔｖ６から時刻ｔｖ８まで）のベリファイ動作の例＞
図２４、図２５、及び図２９を用いて、第４動作期間のベリファイ動作が実行される例について説明される。図２９は図２４に示される第４動作期間における各種信号及び電流経路を説明するための回路図の一例である。「１－２－２－５．第４動作期間」の説明において、図１～図２７と同一、又は類似する構成の説明は省略されることがある。

図２４及図２５に示されるように、第４動作期間は、ベリファイ動作７ＶＲのセンス動作が実行される期間である。第４動作期間では、選択奇数ワード線ＳＥＬ－ＷＬｏ１は、電圧ＶＣＧ＿Ｓ８Ｕから電圧ＶＣＧ＿Ｓ７Ｄを供給される。それ以外の信号線に供給される電圧は、第２動作期間の時刻ｔｖ６時点で供給された電圧と同様である。電圧ＶＣＧ＿Ｓ７Ｄは、例えば電圧Ｖ７より低い電圧であり、比較例（図２５）に係る半導体記憶装置においてワード線に供給される電圧ＶＣＧ＿Ｓ７より低い電圧である。時刻ｔｖ７～ｔｖ８では、制御信号ＳＴＢがアサートされ（制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させ）、半導体記憶装置１は、ステートＳ７に対応する閾値電圧を判定することができる。

このときのベリファイ動作では、ステートＳ７のベリファイ動作７ＶＲのセンス動作は、プログラムループにおいて２番目に実行される（図２０）。一方、読み出し動作では、ステートＳ７の読み出し動作７Ｒのセンス動作は、トップページの読み出し動作の３番目である。例えば、ベリファイ動作におけるセンス動作の順番が読み出し動作におけるセンス動作の順番より遅いとき、ベリファイ動作におけるセンス動作では、メモリセルトランジスタの閾値電圧は低くなっているように見える。よって、半導体記憶装置１では、ベリファイ動作におけるセンス動作の順番と、読み出し動作におけるセンス動作の順番が異なり、ベリファイ動作におけるセンス動作の順番が読み出し動作におけるセンス動作の順番より遅いとき、ベリファイ動作時に選択ワード線に供給する電圧は、読み出し動作時に選択ワード線に供給する電圧より低く設定される。その結果、半導体記憶装置１では、選択されたメモリセルトランジスタの閾値電圧の変化を最小限に抑制可能であり、誤読み出しが抑制される。

図２７及び図２８と同様に、第４動作期間においても、図２９に示されるように、選択トランジスタＳＴｏ１及びＳＴｏ２、メモリセルトランジスタＭＴｏ０、メモリセルトランジスタＭＴｏ２～７（ＭＴｏ２、ＭＴｏ３、ＭＴｏ４、ＭＴｏ５、ＭＴｏ６、ＭＴｏ７）、メモリセルトランジスタＭＴｅ３～７（ＭＴｅ３、ＭＴｅ４、ＭＴｅ５、ＭＴｅ６、ＭＴｅ７）、及び、選択トランジスタＳＴｅ２は、オン状態であり、メモリセルトランジスタＭＴｅ０～２はオフ状態である。よって、ビット線ＢＬ１から、選択されたメモリセルトランジスタＭＴｏ０までは、図２９に太線の矢印で示される経路に電流が流れる。また、ステートＳ７に対応する閾値電圧を判定した結果に応じて、図２９に太線の矢印で示される経路に電流が流れる。その結果、半導体記憶装置１は、ステートＳ８に対応する閾値電圧を判定することができる。

＜１－２－２－６．書き込み動作のフローの一例＞
図３０及び図３７を用いて、書き込み動作のフローの一例が説明される。図３０は半導体記憶装置１におけるベリファイ動作のフローチャートを示す図である。図３７は、半導体記憶装置１のベリファイ動作時における、各種信号のタイミングチャートを示す図である。「１－２－２－６．書き込み動作のフローの一例」の説明において、図１～図２９、図３５、図３６と同一、又は類似する構成の説明は省略されることがある。図３７に示される選択奇数ワード線ＳＥＬ－ＷＬｏ１は、図２４を用いて説明された選択奇数ワード線ＳＥＬ－ＷＬｏ１と同様であり、図３７に示される選択奇数ワード線ＳＥＬ－ＷＬｏ１のここでの説明は省略される。

半導体記憶装置１において、書き込み動作が開始されると、ステップＳ１０では、シーケンサ２４は、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、プログラム動作を実行する。

ステップＳ１０に続く、ステップＳ２０では、シーケンサ２４は、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、ベリファイ動作を開始する。

続いて、ステップＳ３０では、シーケンサ２４は、ベリファイ動作時のセンス動作順番と読み出し動作時のセンス動作順番とを比較し、比較結果を生成するとともに、比較結果を用いて、ベリファイ動作時のセンス動作順番が読み出し動作時のセンス動作順番との関係を判定する。

例えば、シーケンサ２４には、図１４に示されるような各ステートと読み出し動作又はベリファイ動作における電圧とが紐付けされたテーブル、図２１に示されるような各ステートと読み出し動作とが紐付けされたテーブル、及び、図２０に示されるような各ステートとベリファイ動作とが紐付けされたテーブルを格納する記憶装置を有する。シーケンサ２４は、カウンタ回路２４Ａ（図１）を用いて、プログラームループごとに、図３７に示されるようなカウンタ回路のカウント値（ベリファイ動作時のセンス動作順番）をカウントしている。また、シーケンサ２４は、シーケンサ２４内部で生成している内部信号（例えば、図３７に示されるステートＳ９選択信号Ｓ９ＳＥＬ、ステートＳ８選択信号Ｓ８ＳＥＬ、及びステートＳ７選択信号Ｓ７ＳＥＬ）、図２１に示されるようなテーブルを用いて、その時点で開始されたステート及びベリファイ動作の順番を認識している。

ステップＳ３０では、シーケンサ２４は、当該内部信号を用いて、その時点で開始されたベリファイ動作のステートを認識し、当該ステートの読み出し動作時におけるセンス動作順番と、カウンタ回路のカウント値（ベリファイ動作時のセンス動作順番）とを比較し、比較結果を生成する。カウンタ回路２４Ａのカウント値（ベリファイ動作時のセンス動作順番）は、１に設定されている。例えば、図３７に示されるように、第１の動作期間における時刻ｔｖ０１から第２の動作期間におけるｔｖ４までは、ステートＳ９選択信号Ｓ９ＳＥＬはＶＤＤを供給され、ステートＳ８選択信号Ｓ８ＳＥＬ、及びステートＳ７選択信号Ｓ７ＳＥＬはＶＳＳを供給される。時刻ｔｖ０１から時刻ｔｖ４において、シーケンサ２４は、ステートＳ９のベリファイ動作９ＶＲが開始されたことを認識する。開始されたベリファイ動作９ＶＲのステートＳ９の読み出し動作時におけるセンス動作の順番は２番目である。シーケンサ２４は、ステートＳ９の読み出し動作時におけるセンス動作の順番（２番目）と、カウンタ回路のカウント値（ベリファイ動作時のセンス動作順番、１番目）とを比較し、比較結果を生成する。

時刻ｔｖ０１から時刻ｔｖ４と同様にして、図３７に示されるように、時刻ｔｖ４から時刻ｔｖ６までは、ステートＳ８選択信号Ｓ８ＳＥＬはＶＤＤを供給され、ステートＳ９選択信号Ｓ９ＳＥＬ、及びステートＳ７選択信号Ｓ７ＳＥＬはＶＳＳを供給される。時刻ｔｖ４から時刻ｔｖ６において、シーケンサ２４は、ステートＳ８のベリファイ動作ＶＲ８が開始されたことを認識する。また、シーケンサ２４は、カウンタ回路２４Ａを用いて、カウンタ回路２４Ａのカウント値（ベリファイ動作時のセンス動作順番）に１を加算（カウントアップ）する（２にする）。開始されたベリファイ動作８ＶＲのステートＳ８の読み出し動作時におけるセンス動作順番は３番目である。シーケンサ２４は、読み出し動作におけるセンス動作の順番（３番目）と、カウンタ回路のカウント値（ベリファイ動作時のセンス動作順番、２番目）とを比較し、比較結果を生成する。

時刻ｔｖ４から時刻ｔｖ６と同様にして、図３７に示されるように、時刻ｔｖ６から時刻ｔｖ８までは、ステートＳ７選択信号Ｓ７ＳＥＬはＶＤＤを供給され、ステートＳ８選択信号Ｓ８ＳＥＬ、及びステートＳ９選択信号Ｓ９ＳＥＬはＶＳＳを供給される。時刻ｔｖ６から時刻ｔｖ８において、シーケンサ２４は、ステートＳ７のベリファイ動作７ＶＲが開始されたことを認識する。また、シーケンサ２４は、カウンタ回路２４Ａを用いて、カウンタ回路２４Ａのカウント値（ベリファイ動作時のセンス動作順番）に１を加算（カウントアップ）する（３にする）。開始されたベリファイ動作７ＶＲのステートＳ７の読み出し動作時におけるセンス動作の順番は２番目である。シーケンサ２４は、読み出し動作におけるセンス動作の順番（２番目）と、カウンタ回路のカウント値（ベリファイ動作時のセンス動作順番、３番目）とを比較し、比較結果を生成する。

続けて、シーケンサ２４は、比較結果を用いて、ベリファイ動作時におけるセンス動作順番が読み出し動作時におけるセンス動作順番と同じであるか、ベリファイ動作時におけるセンス動作順番が読み出し動作時におけるセンス動作順番より早いか、ベリファイ動作時におけるセンス動作順番が読み出し動作時におけるセンス動作順番より遅いかを判定し、判定結果に応じて、ステップＳ４０、ステップＳ５０又はステップＳ５０に進む。なお、図１４に示されるような各ステートと読み出し動作又はベリファイ動作における電圧とが紐付けされたテーブル、図２１に示されるような各ステートと読み出し動作とが紐付けされたテーブル、及び、図２０に示されるような各ステートとベリファイ動作とが紐付けされたテーブルは、メモリセルアレイ２１に格納されていてもよい。この場合、半導体記憶装置１は、例えば、電源投入時に、メモリセルアレイ２１から当該テーブルの情報を読み出し、シーケンサ２４が有する図示しないレジスタ回路に当該情報を保持させてもよい。

判定の結果、ベリファイ動作時におけるセンス動作順番が読み出し動作時におけるセンス動作順番と同じであるとき（ステップＳ３０においてＣＡＳＥ１）、ステップＳ４０が実行される。ベリファイ動作時におけるセンス動作順番が読み出し動作時におけるセンス動作順番より早いとき（ステップＳ３０においてＣＡＳＥ２）、ステップＳ５０が実行される。ベリファイ動作時におけるセンス動作順番が読み出し動作時におけるセンス動作順番より遅いとき（ステップＳ３０においてＣＡＳＥ３）、ステップＳ６０が実行される。

ステップＳ４０では、例えば、シーケンサ２４が、ベリファイ動作時に選択ワード線に供給する電圧を、読み出し動作時に選択ワード線に供給する電圧と同一に設定する。ステップＳ５０では、例えば、シーケンサ２４が、ベリファイ動作時に選択ワード線に供給する電圧を、読み出し動作時に選択ワード線に供給する電圧より高く設定する。ステップＳ６０では、例えば、シーケンサ２４が、ベリファイ動作時に選択ワード線に供給する電圧を、読み出し動作時に選択ワード線に供給する電圧より低く設定する。

なお、本実施形態では、ベリファイ動作時におけるあるステートに対するセンス動作のために選択ワード線に供給する電圧の基準値が、読み出し動作時における当該ステートに対するセンス動作のために選択ワード線に供給する電圧と同一であると仮定したが、これに限られない。例えば、ベリファイ動作時におけるあるステートに対するセンス動作のために選択ワード線に供給する電圧の基準値は、読み出し動作時における当該ステートに対するセンス動作のために選択ワード線に供給する電圧よりも、高く設定してもよい。この場合、シーケンサ２４は、ステップＳ４０において、ベリファイ動作時に選択ワード線に供給する電圧を、読み出し動作時に選択ワード線に供給する電圧よりも、高く設定する。また、シーケンサ２４は、ステップＳ５０において、ベリファイ動作時に選択ワード線に供給する電圧を、テップＳ４０において設定した電圧よりも高く設定する。同様に、シーケンサ２４は、ステップＳ６０において、ベリファイ動作時に選択ワード線に供給する電圧を、テップＳ４０において設定した電圧よりも低く設定する。

ステップＳ４０、ステップＳ５０又はステップＳ６０に続いて、ステップＳ７０では、選択ワード線に供給する電圧が読み出し動作時より高く設定された電圧を用いてベリファイ動作を実行するように、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、Ｙ番目のベリファイ動作を実行する。

続いて、ステップＳ８０では、例えば、シーケンサ２４は、ターゲットレベルに達していないメモリセルトランジスタＭＴであるベリファイ対象のレベルに対して、ベリファイ動作が全て終了したか否かを判定する。判定の結果、ベリファイ動作が全て終了しているとき（ステップＳ８０においてＹＥＳ）、ステップＳ９０が実行される。ベリファイ動作が全て終了していないとき（ステップＳ８０においてＮＯ）、ステップＳ８２が実行される。

ステップＳ８２では、例えば、シーケンサ２４は、数値Ｙを一つカウントアップしてＹ＋１とし、ステップＳ３０を実行する。ステップＳ８２のあとのステップＳ３０では、シーケンサ２４は、数値Ｙ＋１番目のベリファイ動作に対して、ベリファイ動作時におけるセンス動作順番と読み出し動作時におけるセンス動作順番とを比較し、比較結果を生成するとともに、当該比較結果を用いて、ベリファイ動作時のセンス動作順番が読み出し動作時のセンス動作順番より早いか否かを判定する。さらに、ステップＳ４０、ステップＳ５０、又は、Ｓ６０の後に、ステップＳ７０が実行される。

続いて、ステップＳ８０に続くステップＳ９０では、例えば、シーケンサ２４が、全ての書き込み動作（プログラムループ）が終了したか否か判定し、判定結果を生成する。判定の結果、全ての書き込み動作（プログラムループ）が終了しているとき（ステップＳ９０においてＹＥＳ）、半導体記憶装置１は書き込み動作を終了する。また、判定の結果、全ての書き込み動作（プログラムループ）が終了していないとき（ステップＳ９０においてＮＯ）、半導体記憶装置１は、ステップＳ１０に戻って、異なるプログラムループを開始し、異なるプログラムループに対応するプログラム動作を実行する。

例えば、「１－２－２－３．第２動作期間」及び上述のステップＳ３０において説明したように、ステートＳ９のベリファイ動作９ＶＲのセンス動作が、ステートＳ９の読み出し動作９Ｒのセンス動作より早い場合、ステップＳ３０において、シーケンサ２４は、ステートＳ９のベリファイ動作９ＶＲのセンス動作の順番（１番目）とステートＳ９の読み出し動作９Ｒのセンス動作の順番（２番目）を比較し、比較結果を生成する。また、シーケンサ２４は、比較結果を用いて、ステートＳ９のベリファイ動作９ＶＲのセンス動作がステートＳ９の読み出し動作９Ｒのセンス動作より早いと判定し、ステートＳ９のベリファイ動作９ＶＲのセンス動作がステートＳ９の読み出し動作９Ｒのセンス動作より早いことを含む判定結果を生成する。続いて、シーケンサ２４は、ステップＳ５０では、当該判定結果（ステートＳ９のベリファイ動作９ＶＲのセンス動作がステートＳ９の読み出し動作９Ｒのセンス動作より早いこと）を用いて、ベリファイ動作９ＶＲで用いる電圧を、読み出し動作９Ｒで用いる電圧ＶＣＧ＿Ｓ９より高い電圧ＶＣＧ＿Ｓ９Ｕに設定する。さらに、ステップＳ５０に続くステップＳ７０では、例えば、図２４及び図３７に示されるように、シーケンサ２４は、電圧ＶＣＧ＿Ｓ９Ｕを用いて、１番目のベリファイ動作９ＶＲを実行するように、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、ベリファイ動作を実行する。

例えば、ステップＳ７０において、１番目のベリファイ動作９ＶＲを実行し、選択奇数ワード線ＳＥＬ－ＷＬｏ１に接続された選択されたメモリセルトランジスタＭＴｏ１の閾値電圧はターゲットレベルに達した場合、１番目のベリファイ動作９ＶＲは終了する。上述した３回のベリファイ動作（互いに異なるベリファイ動作９ＶＲ、ベリファイ動作８ＶＲ及びベリファイ動作７ＶＲ）のうち、２番目のベリファイ動作８ＶＲ、及び３番目のベリファイ動作７ＶＲは終了していない。よって、シーケンサ２４は、ベリファイ動作が全て終了していないと判定し、ステップＳ８２を実行する。

ステップＳ８２では、シーケンサ２４は、数値Ｙ（ここでは１）を１つカウントアップして数値２とし、ステップＳ３０を実行する。ステップＳ８２のあとのステップＳ３０では、シーケンサ２４は、２番目のベリファイ動作８ＶＲに対して、ベリファイ動作時におけるセンス動作順番と読み出し動作時におけるセンス動作順番とを比較し、比較結果を生成するとともに、当該比較結果を用いて、ベリファイ動作時のセンス動作順番が読み出し動作時のセンス動作順番より早いか否かを判定する。例えば、「１－２－２－４．第３動作期間」及び上述のステップＳ３０において説明したように、ステートＳ８のベリファイ動作８ＶＲのセンス動作が、ステートＳ８の読み出し動作８Ｒのセンス動作より早い場合、ステップＳ３０において、シーケンサ２４は、上述したとおりステートＳ８のベリファイ動作８ＶＲのセンス動作の順番（２番目）とステートＳ８の読み出し動作８Ｒのセンス動作の順番（３番目）を比較し、比較結果を生成する。この比較結果に基づいて、ステートＳ８のベリファイ動作８ＶＲのセンス動作がステートＳ８の読み出し動作８Ｒのセンス動作より早いかどうかが判定される。より具体的には、例えば、ステートＳ８のベリファイ動作８ＶＲのセンス動作がステートＳ８の読み出し動作８Ｒのセンス動作より早いことを含む判定結果が生成される。この場合、ステップＳ５０で、当該判定結果（ステートＳ８のベリファイ動作８ＶＲのセンス動作がステートＳ８の読み出し動作８Ｒのセンス動作より早いこと）を用いて、ベリファイ動作８ＶＲで用いる電圧を、読み出し動作８Ｒで用いる電圧ＶＣＧ＿Ｓ８より高い電圧ＶＣＧ＿Ｓ８Ｕに設定する。さらに、ステップＳ５０に続くステップＳ７０では、図２４及び図３７に示されるように、シーケンサ２４は、電圧ＶＣＧ＿Ｓ８Ｕを用いて、２番目のベリファイ動作８ＶＲを実行するように、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、ベリファイ動作を実行する。

例えば、ステップＳ７０において、２番目のベリファイ動作８ＶＲを実行し、選択奇数ワード線ＳＥＬ－ＷＬｏ１に接続された選択されたメモリセルトランジスタＭＴｏ１の閾値電圧はターゲットレベルに達した場合、２番目のベリファイ動作８ＶＲは終了する。上述した３回のベリファイ動作（互いに異なるベリファイ動作９ＶＲ、ベリファイ動作８ＶＲ及びベリファイ動作７ＶＲ）のうち、３番目のベリファイ動作７ＶＲは終了していない。よって、シーケンサ２４は、ベリファイ動作が全て終了していないと判定し、ステップＳ８２を実行する。

ステップＳ８２では、シーケンサ２４は、数値Ｙ（ここでは２）を１つカウントアップして数値３とし、ステップＳ３０を実行する。ステップＳ８２のあとのステップＳ３０では、シーケンサ２４は、３番目のベリファイ動作７ＶＲに対して、ベリファイ動作時におけるセンス動作順番と読み出し動作時におけるセンス動作順番とを比較し、比較結果を生成するとともに、当該比較結果を用いて、ベリファイ動作時のセンス動作順番が読み出し動作時のセンス動作順番より早いか否かを判定する。例えば、「１－２－２－５．第４動作期間」及び上述のステップＳ３０において説明したように、ステートＳ７のベリファイ動作７ＶＲのセンス動作が、ステートＳ７の読み出し動作７Ｒのセンス動作より遅い場合、ステップＳ３０において、シーケンサ２４は、ステートＳ７のベリファイ動作７ＶＲのセンス動作の順番（３番目）とステートＳ７の読み出し動作７Ｒのセンス動作の順番（２番目）を比較し、比較結果を生成する。この比較結果に基づいて、ステートＳ７のベリファイ動作７ＶＲのセンス動作がステートＳ７の読み出し動作７Ｒのセンス動作より早いかどうかが判定される。より具体的には、例えば、ステートＳ７のベリファイ動作７ＶＲのセンス動作がステートＳ７の読み出し動作７Ｒのセンス動作より遅いことを含む判定結果が生成される。この場合、ステップＳ６０で、当該判定結果（ステートＳ７のベリファイ動作７ＶＲのセンス動作がステートＳ７の読み出し動作７Ｒのセンス動作より遅いこと）を用いて、ベリファイ動作７ＶＲで用いる電圧を、読み出し動作７Ｒで用いる電圧ＶＣＧ＿Ｓ７より低い電圧ＶＣＧ＿Ｓ７Ｄに設定する。さらに、ステップＳ５０に続くステップＳ７０では、例えば、図２４及び図３７に示されるように、シーケンサ２４は、電圧ＶＣＧ＿Ｓ７Ｄを用いて、３番目のベリファイ動作７ＶＲを実行するように、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、ベリファイ動作を実行する。

例えば、ステップＳ７０において、３番目のベリファイ動作７ＶＲを実行し、選択奇数ワード線ＳＥＬ－ＷＬｏ１に接続された選択されたメモリセルトランジスタＭＴｏ１の閾値電圧はターゲットレベルに達した場合、３番目のベリファイ動作７ＶＲは終了する。よって、ステップＳ７０に続くステップＳ８０では、シーケンサ２４は、上述した３回のベリファイ動作（互いに異なるベリファイ動作９ＶＲ、ベリファイ動作８ＶＲ及びベリファイ動作７ＶＲ）が終了し、ベリファイ動作が全て終了したと判定する。

ステップＳ８０に続いて、ステップＳ９０では、例えば、シーケンサ２４が、全ての書き込み動作（プログラムループ）が終了したか否か判定し、判定結果を生成する。判定の結果、全ての書き込み動作（プログラムループ）が終了しているとき（ステップＳ９０においてＹＥＳ）、半導体記憶装置１は書き込み動作を終了する。また、判定の結果、全ての書き込み動作（プログラムループ）が終了していないとき（ステップＳ９０においてＮＯ）、半導体記憶装置１は、ステップＳ１０に戻って、異なるプログラムループを開始し、異なるプログラムループに対応するプログラム動作を実行する。

＜第２実施形態＞
第２実施形態に係る半導体記憶装置１では、第１実施形態に係るベリファイ動作の一例とは異なるベリファイ動作の一例が説明される。第２実施形態に係る半導体記憶装置１のベリファイ動作の一例は、第１実施形態に係るベリファイ動作の一例と比較して、選択奇数ワード線ＳＥＬ－ＷＬｏ１に供給される電圧、及び非選択偶数ワード線ＷＬｅ０～２（ＷＬｅ０、ＷＬｅ１、ＷＬｅ２）に供給される電圧が異なり、それ以外の点は同様である。第２実施形態に係る半導体記憶装置１では、選択奇数ワード線ＳＥＬ－ＷＬｏ１に供給される電圧、及び非選択偶数ワード線ＷＬｅ０～２（ＷＬｅ０、ＷＬｅ１、ＷＬｅ２）に供給される電圧について、主に説明される。

第１実施形態と同様に、第２実施形態に係る以降の説明では、図３１～図３４を用いて、上述した３回のベリファイ動作（互いに異なるベリファイ動作９ＶＲ、ベリファイ動作８ＶＲ及びベリファイ動作７ＶＲ）が実行された後、トップページにおけるセンス動作が実行される例について説明される。また、第２実施形態に係る半導体記憶装置１におけるベリファイ動作の一例では、第１実施形態と同様に、主に、メモリピラーＭＰ０において、ベリファイ動作が実行される例が説明される。第２実施形態に係る半導体記憶装置１の説明において、図１～図３０、図３５～図３７と同一、又は類似する構成の説明は省略されることがある。

また、第１実施形態と同様に、第２実施形態に係る以降の説明では、ＮＡＮＤストリング５０ｏ、５０ｅにおいて、ベリファイ動作の対象となり、選択されるメモリセルトランジスタＭＴに接続されるワード線ＷＬは選択ワード線ＳＥＬ－ＷＬと呼ばれ、それ以外のメモリセルトランジスタＭＴに接続されるワード線は非選択ワード線ＵＳＥＬ－ＷＬと呼ばれ、選択ワード線ＳＥＬ－ＷＬに電気的に接続されるセレクトゲート線は、選択セレクトゲート線ＳＥＬ－ＳＧＤ又はＳＥＬ―ＳＧＳと呼ばれ、それ以外のセレクトゲート線は非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ又はＵＳＥＬ－ＳＧＳと呼ばれる。また、ＮＡＮＤストリング５０ｏに含まれる各種信号線は「奇数」が付記され、ＮＡＮＤストリング５０ｅに含まれる各種信号線は「偶数」が付記される場合がある。例えば、ＮＡＮＤストリング５０ｏに含まれる選択セレクトゲート線は選択奇数セレクトゲート線ＳＥＬ－ＳＧＤｏ又はＳＥＬ－ＳＧＳｏと呼ばれ、選択ワード線は選択奇数ワード線ＳＥＬ－ＷＬｏ０～７（例えば、ＳＥＬ－ＷＬｏ１）と呼ばれる。ＮＡＮＤストリング５０ｏと同様に、ＮＡＮＤストリング５０ｅに含まれる非選択セレクトゲート線は非選択奇数セレクトゲート線ＵＳＥＬ－ＳＧＤｅ又はＵＳＥＬ－ＳＧＳｅと呼ばれ、非選択ワード線は非選択偶数ワード線ＵＳＥＬ－ＷＬｅ１～７（例えば、ＵＳＥＬ－ＷＬｅ１）と呼ばれる。

図３１を用いて、第２実施形態に係る半導体記憶装置１におけるベリファイ動作時の各種信号のタイミングチャートを説明する。図３１に示された、選択奇数ワード線ＳＥＬ－ＷＬｏ１、選択セレクトゲート線ＳＥＬ－ＳＧＤ及びＳＧＳ（セレクトゲート線ＳＧＤ１及びＳＧＳｏ）、非選択セレクトゲートＵＳＥＬ－ＳＧＳ（セレクトゲート線ＳＧＳｅ）、非選択セレクトゲートＵＳＥＬ－ＳＧＤ（セレクトゲート線ＳＧＤ０）、非選択偶数ワード線ＷＬｅ０～２以外の非選択ワード線ＵＳＥＬ－ＷＬ、制御信号ＳＴＢ、及びソース線ＳＬの各タイミングチャートは、図２４又は図２５を用いて説明された第１実施形態に係るベリファイ動作の一例と同様であるから、ここでは、必要に応じて説明される。

時刻ｔｖ０までのベリファイ動作、及び、第1動作期間におけるベリファイ動作は、「１－２－２－１．時刻ｔｖ０までのベリファイ動作の例」、及び、「１－２－２－２．第１動作期間（時刻ｔｖ０から時刻ｔｖ１まで）のベリファイ動作の例」において説明された動作と同様であるから、ここでの説明は省略される。

＜２－１．第５動作期間（時刻ｔｖ１から時刻ｔｖ４まで）のベリファイ動作の例＞
図３１、及び図３２を用いて、第５動作期間のベリファイ動作が実行される例について説明される。図３２は図３１に示される第５動作期間における各種信号及び電流経路を説明するための回路図の一例である。

図３１に示されるように、第５動作期間は、第２動作期間と同様に、ベリファイ動作９ＶＲのセンス動作が実行される期間である。第５動作期間では、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２は、電圧ＶＲＥＡＤから電圧ＶＲＥＡＤ＿Ａを供給される。電圧ＶＲＥＡＤ＿Ａは、比較例（図２５）に係る半導体記憶装置において非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２に供給される電圧ＶＲＥＡＤより高い電圧である。時刻ｔｖ３～ｔｖ４では、制御信号ＳＴＢがアサートされ（制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させ）、第２実施形態に係る半導体記憶装置１は、ステートＳ９に対応する閾値電圧を判定することができる。

図３２に示されるように、第５動作期間では、選択トランジスタＳＴｏ１及びＳＴｏ２、メモリセルトランジスタＭＴｏ０、メモリセルトランジスタＭＴｏ２～７（ＭＴｏ２、ＭＴｏ３、ＭＴｏ４、ＭＴｏ５、ＭＴｏ６、ＭＴｏ７）、メモリセルトランジスタＭＴｅ３～７（ＭＴｅ３、ＭＴｅ４、ＭＴｅ５、ＭＴｅ６、ＭＴｅ７）、及び、選択トランジスタＳＴｅ２は、オン状態であり、メモリセルトランジスタＭＴｅ０～２はオフ状態である。よって、ビット線ＢＬ１から、選択されたメモリセルトランジスタＭＴｏ０までは、図３２に太線の矢印で示される経路に電流が流れる。また、ステートＳ９に対応する閾値電圧を判定した結果に応じて、図３２に太線の矢印で示される経路に電流が流れる。その結果、第２実施形態に係る半導体記憶装置１は、ステートＳ９に対応する閾値電圧を判定することができる。

第２動作期間と同様に、ステートＳ９のベリファイ動作９ＶＲのセンス動作の順番は、ステートＳ９の読み出し動作９Ｒのセンス動作の順番より早い。第２実施形態に係る半導体記憶装置１では、ベリファイ動作におけるセンス動作の順番と、読み出し動作におけるセンス動作の順番が異なり、ベリファイ動作におけるセンス動作の順番が読み出し動作におけるセンス動作の順番より早いとき、ベリファイ動作時に非選択ワード線に供給する電圧は、非選択ワード線に供給する電圧より高く設定される。その結果、第２実施形態に係る半導体記憶装置１では、非選択ワード線に供給される電圧を制御することによって、選択されたメモリセルトランジスタの閾値電圧の変化を最小限に抑制可能であり、誤読み出しが抑制される。

＜２－２．第６動作期間（時刻ｔｖ４から時刻ｔｖ６まで）のベリファイ動作の例＞
図３１、及び図３２を用いて、第６動作期間のベリファイ動作が実行される例について説明される。

図３１に示されるように、第６動作期間は、ベリファイ動作８ＶＲのセンス動作が実行される期間である。第６動作期間では、第５動作期間と同様に、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２は、電圧ＶＲＥＡＤから電圧ＶＲＥＡＤ＿Ａを供給される。時刻ｔｖ４～ｔｖ６では、制御信号ＳＴＢがアサートされ（制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させ）、第２実施形態に係る半導体記憶装置１は、ステートＳ８に対応する閾値電圧を判定することができる。

第６動作期間においても、図３２に示される第５動作期間と同様に、各信号に電圧が供給され、各トランジスタが制御され、ビット線ＢＬ１から、選択されたメモリセルトランジスタＭＴｏ０までは、図３２に太線の矢印で示される経路に電流が流れる。また、ステートＳ８に対応する閾値電圧を判定した結果に応じて、図３２に太線の矢印で示される経路に電流が流れる。その結果、第２実施形態に係る半導体記憶装置１は、ステートＳ８に対応する閾値電圧を判定することができる。

このときのベリファイ動作では、ステートＳ８のベリファイ動作８ＶＲのセンス動作は、プログラムループにおいて２番目に実行される（図２０）。一方、読み出し動作では、ステートＳ８の読み出し動作８Ｒのセンス動作は、中位ページの読み出し動作の３番目である（図２１）。よって、ステートＳ８のベリファイ動作８ＶＲでは、ステートＳ９のベリファイ動作９ＶＲと同様に、ベリファイ動作時に選択ワード線に供給する電圧は、読み出し動作時に選択ワード線に供給する電圧より高く設定される。その結果、ステートＳ８の読み出し動作８Ｒにおいても、第２実施形態に係る半導体記憶装置１では、選択されたメモリセルトランジスタの閾値電圧の変化を最小限に抑制可能であり、誤読み出しが抑制される。また、第２実施形態に係る半導体記憶装置１は、ステートＳ８に対応する閾値電圧を判定することができる。

＜２－３．第７動作期間（時刻ｔｖ６から時刻ｔｖ８まで）のベリファイ動作の例＞
図３１、及び図３３を用いて、第７動作期間のベリファイ動作が実行される例について説明される。図３３は図３１に示される第７動作期間における各種信号及び電流経路を説明するための回路図の一例である。

図３１に示されるように、第７動作期間は、第４動作期間と同様に、ベリファイ動作７ＶＲのセンス動作が実行される期間である。第７動作期間では、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２は、電圧ＶＲＥＡＤから電圧ＶＲＥＡＤ＿Ｂを供給される。電圧ＶＲＥＡＤ＿Ｂは、比較例（図２５）に係る半導体記憶装置において非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２に供給される電圧ＶＲＥＡＤより低い電圧である。時刻ｔｖ６～ｔｖ８では、制御信号ＳＴＢがアサートされ（制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させ）、第２実施形態に係る半導体記憶装置１は、ステートＳ７に対応する閾値電圧を判定することができる。

図３３に示されるように、第７動作期間では、選択トランジスタＳＴｏ１及びＳＴｏ２、メモリセルトランジスタＭＴｏ０、メモリセルトランジスタＭＴｏ２～７（ＭＴｏ２、ＭＴｏ３、ＭＴｏ４、ＭＴｏ５、ＭＴｏ６、ＭＴｏ７）、メモリセルトランジスタＭＴｅ３～７（ＭＴｅ３、ＭＴｅ４、ＭＴｅ５、ＭＴｅ６、ＭＴｅ７）、及び、選択トランジスタＳＴｅ２は、ゲート電極に電圧ＶＲＥＡＤ＿Ｂを供給され、オン状態であり、メモリセルトランジスタＭＴｅ０～２は、ゲート電極に電圧ＶＳＳを供給され、オフ状態である。よって、ビット線ＢＬ１から、選択されたメモリセルトランジスタＭＴｏ０までは、図３３に太線の矢印で示される経路に電流が流れる。また、ステートＳ７に対応する閾値電圧を判定した結果に応じて、図３３に太線の矢印で示される経路に電流が流れる。その結果、第２実施形態に係る半導体記憶装置１は、ステートＳ７に対応する閾値電圧を判定することができる。

第２動作期間と同様に、ステートＳ７のベリファイ動作７ＶＲのセンス動作の順番は、ステートＳ７の読み出し動作７Ｒのセンス動作の順番より遅い。第２実施形態に係る半導体記憶装置１では、ベリファイ動作におけるセンス動作の順番と、読み出し動作におけるセンス動作の順番が異なり、ベリファイ動作におけるセンス動作の順番が読み出し動作におけるセンス動作の順番より遅いとき、ベリファイ動作時に非選択ワード線に供給する電圧は、読み出し動作時に非選択ワード線に供給する電圧より低く設定される。その結果、第２実施形態に係る半導体記憶装置１では、非選択ワード線に供給される電圧を制御することによって、選択されたメモリセルトランジスタの閾値電圧の変化を最小限に抑制可能であり、誤読み出しが抑制される。

＜２－４．書き込み動作のフローの一例＞
図３４及び図３８を用いて、第２実施形態に係る書き込み動作のフローの一例が説明される。図３４は第２実施形態に係る半導体記憶装置１におけるベリファイ動作のフローチャートを示す図である。第２実施形態に係る書き込み動作のフローの一例は、第１実施形態に係る書き込み動作のフローの一例と比較して、ステップＳ４２、ステップＳ５２、及びステップＳ６２が異なり、それ以外の点は同様である。第２実施形態に係る書き込み動作のフローの一例では、第１実施形態に係る書き込み動作のフローの一例と異なる点について、主に説明される。なお、図３８に示される選択奇数ワード線ＳＥＬ－ＷＬｏ１及び非選択偶数ワード線ＵＳＥＬ－ＷＬ（非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２以外）は、図３１を用いて説明された選択奇数ワード線ＳＥＬ－ＷＬｏ１及び非選択偶数ワード線ＵＳＥＬ－ＷＬ（非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２以外）と同様であり、図３８に示される選択奇数ワード線ＳＥＬ－ＷＬｏ１のここでの説明は省略される。また、図３８に示される選択奇数ワード線ＳＥＬ－ＷＬｏ１及び非選択偶数ワード線ＵＳＥＬ－ＷＬ（非選択偶数ワード線ＵＳＥＬ－ＷＬｅ０～２以外）以外の、ステートＳ９選択信号Ｓ９ＳＥＬ、ステートＳ８選択信号Ｓ８ＳＥＬ、ステートＳ９選択信号Ｓ９ＳＥＬ、読み出し動作時におけるセンス動作順番、及びカウンタ回路のカウント値（ベリファイ動作時におけるセンス動作順番）の説明は、図３１を用いて説明された内容において、第２の動作期間、第３の動作期間、及び第４の動作期間を、第５の動作期間、第６の動作期間、及び第７の動作期間に置き換えた説明と同様であり、ここでの詳細な説明は省略される。

第１実施形態と同様に、ステップＳ３０では、シーケンサ２４は、当該内部信号を用いて、その時点で開始されたベリファイ動作のステートを認識する。続いて、シーケンサ２４は、開始されたベリファイ動作のステートの読み出し動作時におけるセンス動作順番と、カウンタ回路のカウント値（ベリファイ動作時におけるセンス動作順番）とを比較し、比較結果を生成する。

また、シーケンサ２４は、比較結果を用いて、ベリファイ動作時におけるセンス動作順番と読み出し動作時におけるセンス動作順番との関係を判定する。

判定の結果、ベリファイ動作時におけるセンス動作順番が読み出し動作時におけるセンス動作順番と同一であるとき（ステップＳ３０においてＣＡＳＥ１）、ステップＳ４２が実行される。ベリファイ動作時におけるセンス動作順番が読み出し動作時におけるセンス動作順番より早いとき（ステップＳ３０においてＣＡＳＥ２）、ステップＳ５２が実行される。ベリファイ動作時におけるセンス動作順番が読み出し動作時におけるセンス動作順番より遅いとき（ステップＳ３０においてＣＡＳＥ３）、ステップＳ６２が実行される。

ステップＳ５２では、例えば、シーケンサ２４が、ベリファイ動作時に非選択ワード線に供給する電圧を、読み出し動作時に非選択ワード線に供給する電圧より高く設定する。また、ステップＳ５２では、読み出し動作時に非選択ワード線に供給する電圧より高く設定された電圧を用いてベリファイ動作を実行するように、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、ベリファイ動作を実行する。

例えば、「２－１．第５動作期間」及び「１－２－２－６．書き込み動作のフローの一例」のステップＳ３０において説明したように、ステートＳ９のベリファイ動作９ＶＲのセンス動作が、ステートＳ９の読み出し動作９Ｒのセンス動作より早い場合、ステップＳ３０において、シーケンサ２４は、ステートＳ９のベリファイ動作９ＶＲのセンス動作の順番（１番目）とステートＳ９の読み出し動作９Ｒのセンス動作の順番（２番目）を比較し、比較結果を生成する。当該比較結果に基づいて、ステートＳ９のベリファイ動作９ＶＲのセンス動作がステートＳ９の読み出し動作９Ｒのセンス動作より早いと判定された場合、ステートＳ９のベリファイ動作９ＶＲのセンス動作がステートＳ９の読み出し動作９Ｒのセンス動作より早いことを含む判定結果が生成される。また、シーケンサ２４は、ステップＳ５２で、当該判定結果（ステートＳ９のベリファイ動作９ＶＲのセンス動作がステートＳ９の読み出し動作９Ｒのセンス動作より早いこと）を用いて、読み出し動作時に非選択ワード線に供給する電圧を、電圧ＶＲＥＡＤより高い電圧ＶＲＥＡＤ＿Ａに設定する。さらに、ステップＳ５２に続くステップＳ７０では、例えば、図３１及び図３８に示されるように、シーケンサ２４は、電圧ＶＲＥＡＤ＿Ａを用いてベリファイ動作９ＶＲを実行するように、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、ベリファイ動作を実行する。

ステップＳ８２では、シーケンサ２４は、数値Ｙ（ここでは１）を一つカウントアップして数値２とし、ステップＳ３０を実行する。ステップＳ８２のあとのステップＳ３０では、シーケンサ２４は、２番目のベリファイ動作８ＶＲに対して、ベリファイ動作時におけるセンス動作順番と読み出し動作時におけるセンス動作順番とを比較し、比較結果を生成する。例えば、「２－２．第６動作期間」及び「１－２－２－６．書き込み動作のフローの一例」のステップＳ３０において説明したように、ステートＳ８のベリファイ動作８ＶＲのセンス動作が、ステートＳ８の読み出し動作８Ｒのセンス動作より早い場合、ステップＳ３０において、シーケンサ２４は、ステートＳ８のベリファイ動作８ＶＲのセンス動作の順番（２番目）とステートＳ８の読み出し動作８Ｒのセンス動作の順番（３番目）を比較し、比較結果を生成する。当該比較結果に基づいて、ステートＳ８のベリファイ動作８ＶＲのセンス動作がステートＳ８の読み出し動作８Ｒのセンス動作より早いと判定された場合、ステートＳ８のベリファイ動作８ＶＲのセンス動作がステートＳ８の読み出し動作８Ｒのセンス動作より早いことを含む判定結果が生成される。続いて、シーケンサ２４は、ステップＳ５２で、当該判定結果（ステートＳ８のベリファイ動作８ＶＲのセンス動作がステートＳ８の読み出し動作８Ｒのセンス動作より早いこと）を用いて、読み出し動作時に非選択ワード線に供給する電圧を、電圧ＶＲＥＡＤより高い電圧ＶＲＥＡＤ＿Ａに設定する。さらに、ステップＳ５２に続くステップＳ７０では、図３１及び図３８に示されるように、シーケンサ２４は、電圧ＶＣＧ＿Ｓ８Ｕを用いて、２番目のベリファイ動作８ＶＲを実行するように、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、ベリファイ動作を実行する。

また、例えば、「２－３．第７動作期間」及び「１－２－２－６．書き込み動作のフローの一例」のステップＳ３０において説明したように、ステートＳ７のベリファイ動作７ＶＲのセンス動作が、ステートＳ７の読み出し動作７Ｒのセンス動作より遅い場合、ステップＳ３０において、シーケンサ２４は、ステートＳ７のベリファイ動作７ＶＲのセンス動作の順番（３番目）とステートＳ７の読み出し動作７Ｒのセンス動作の順番（２番目）を比較し、比較結果を生成する。当該比較結果に基づいて、ステートＳ７のベリファイ動作７ＶＲのセンス動作がステートＳ７の読み出し動作７Ｒのセンス動作より遅いと判定された場合、ステートＳ７のベリファイ動作７ＶＲのセンス動作がステートＳ７の読み出し動作７Ｒのセンス動作より遅いことを含む判定結果が生成される。また、シーケンサ２４は、ステップＳ６２で、当該判定結果（ステートＳ７のベリファイ動作７ＶＲのセンス動作がステートＳ７の読み出し動作７Ｒのセンス動作より遅いこと）を用いて、読み出し動作時に非選択ワード線に供給する電圧を、電圧ＶＲＥＡＤより低い電圧ＶＲＥＡＤ＿Ｂに設定する。さらに、ステップＳ６２に続くステップＳ７０では、例えば、図３１及び図３８に示されるように、シーケンサ２４は、電圧ＶＲＥＡＤ＿Ｂを用いて、３番目のベリファイ動作７ＶＲを実行するように、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、ベリファイ動作を実行する。

なお、図３８には例示していないが、ステップＳ４２では、例えば、シーケンサ２４が、ベリファイ動作時に非選択ワード線に供給する電圧を、読み出し動作時に非選択ワード線に供給する電圧と同一にする。この場合、ステップＳ４２では、読み出し動作時に非選択ワード線に供給する電圧と同一に設定された電圧を用いてベリファイ動作を実行するように、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、ベリファイ動作を実行する。

また、本実施形態では、ベリファイ動作時に非選択ワード線に供給する電圧の基準値が、読み出し動作時に非選択ワード線に供給する電圧と同一であると仮定したが、これに限られない。例えば、ベリファイ動作時に非選択ワード線に供給する電圧の基準値は、読み出し動作時に非選択ワード線に供給する電圧よりも、低く設定してもよい。この場合、シーケンサ２４は、ステップＳ４２において、ベリファイ動作時に非選択ワード線に供給する電圧を、読み出し動作時に非選択ワード線に供給する電圧よりも、低く設定する。また、シーケンサ２４は、ステップＳ６２において、ベリファイ動作時に非選択ワード線に供給する電圧を、テップＳ４２において設定した電圧よりも低く設定する。同様に、シーケンサ２４は、ステップＳ５２において、ベリファイ動作時に非選択ワード線に供給する電圧を、テップＳ４２において設定した電圧よりも高く設定する。

第２実施形態に係る半導体記憶装置１のベリファイ動作では、読み出し動作時に非選択ワード線に供給する電圧を制御することによって、選択されたメモリセルトランジスタの閾値電圧の変化を最小限に抑制可能であり、誤読み出しを抑制することができる。

第１実施形態及び第２実施形態において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

以上、本開示の不揮発性半導体記憶装置のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で適宜組み合わせて実施してよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：半導体記憶装置、２：メモリコントローラ、３：メモリシステム、８：配線層、１０：配線層、１０－０：配線層、１０－０ａ：配線層、１０－０ｂ：配線層、１０－０ｃ：配線層、１０－０ｄ：第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１０－１：配線層、１０－１ａ：配線層、１０－１ｂ：配線層、１０－１ｄ：第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１０－２：配線層、１０－２ａ：配線層、１０－２ｂ：配線層、１０－２ｄ：第１接続部、１０－３：配線層、１０－３ａ：配線層、１０－３ｂ：配線層、１０－３ｄ：第２接続部、１０－４：配線層、１０－５：配線層、１０－６：配線層、１０－７：配線層、１１：配線層、１１－０：配線層、１１－０ａ：配線層、１１－０ｂ：配線層、１１－１：配線層、１１－２：配線層、１１－３：配線層、１１－４：配線層、１１－５：配線層、１１－６：配線層、１１－７：配線層、１１－８：第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１１－９：第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１１ｅ：配線層、１１ｏ：配線層、１２：配線層、１３：半導体基板、１６：コンタクトプラグ、１６ＢＬ：ゾーン、１７：コンタクトプラグ、１７ｄ：第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１８：金属配線層、１９：コンタクトプラグ、１９ｄ：第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、２０：金属配線層、２１：メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）、２２：入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）、２３：ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）、２４：シーケンサ（ｓｅｑｕｅｎｃｅｒ）、２４Ａ：カウンタ回路（ｃｏｕｎｔｅｒ）、２５：レジスタ（ｒｅｇｉｓｔｅｒ）、２６：ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）、２７：電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）、２８：ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）、２８Ａ：偶数ワード線ドライバ（Ｅｖｅｎ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）、２８Ｂ：奇数ワード線ドライバ（Ｏｄｄ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）、２９：ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）、３０：絶縁層、３１：半導体層、３２：絶縁層、３３：絶縁層、３４：絶縁層、３５：ＡｌＯ層、３６：バリアメタル層、３７：絶縁層、４０：半導体層、４１：絶縁層、４２：導電層、４３：絶縁層、４５：ＡｌＯ層、４６：絶縁層、４６ａ：絶縁層、４６ｂ：絶縁層、４６ｃ：絶縁層、４７：バリアメタル層、４８：絶縁層、５０：ストリング、５０ｅ：ストリング、５０ｏ：ストリング、７０：センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）、７１：入出力用パッド群、７２：ロジック制御用パッド群、１２０：トランジスタ、１２１：トランジスタ、１２２：トランジスタ、１２３：トランジスタ、１２４：トランジスタ、１２５：トランジスタ、１２６：トランジスタ、１２７：トランジスタ、１２８：トランジスタ、１２９：キャパシタ、１３０：インバータ、１３１：インバータ、１３２：トランジスタ、１３３：トランジスタ

Claims (14)

1. 第１方向と交差する第２方向に延在し、第１のビット線と電気的に接続され、直列に電気的に接続され、各々がｍ通り（ｍは４以上の整数）以上の閾値電圧に設定可能なｉ個の第１メモリセルと、直列に電気的に接続され、各々がｍ通り以上の閾値電圧に設定可能なｉ個の第２メモリセルと、を有する第１半導体ピラーと、
   前記第２方向に積層され、ｉ個の前記第１メモリセルに１対１で電気的に接続されたｉ本（ｉは、４以上の整数）の第１ワード線と、
   前記第２方向に積層され、ｉ個の前記第２メモリセルに１対１で電気的に接続されたｉ本（ｉは、４以上の整数）の第２ワード線と、
   ｉ本の前記第１ワード線と、ｉ本の前記第２ワード線とのそれぞれに電圧を供給可能なドライバと、
   前記ｉ個の前記第１メモリセルと前記ｉ個の前記第２メモリセルへの書き込み動作及び前記ｉ個の前記第１メモリセルと前記ｉ個の前記第２メモリセルへ読み出し動作を制御するロジック制御回路と、
   を有し、
   前記書き込み動作は、複数のループを含み、
   各々のループは、プログラム動作とベリファイ動作とを含み、
   ｋ番目（ｋは、ｉより小さく１より大きい整数）の前記第１メモリセルへ前記書き込み動作を実行する場合、
   前記ベリファイ動作においてｊ番目（ｊは、１以上ｍ以下の整数）の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番が、
   ｋ番目の前記第１メモリセルからの前記読み出し動作においてｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番と異なる場合、
   前記ベリファイ動作においてｊ番目の前記閾値電圧に到達しているか否かを判定するために、ｋ番目の前記第１ワード線に印加される電圧が異なる、
   半導体記憶装置。
2. 前記ベリファイ動作において前記ｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番が、前記ｋ番目の前記第１メモリセルからの読み出し動作において前記ｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番より早い場合、
   前記ベリファイ動作において前記ｋ番目の前記第１ワード線に印加される電圧は、前記読み出し動作において前記ｋ番目の前記第１ワード線に印加される電圧より高い、
   請求項１に記載の半導体記憶装置。
3. 前記ベリファイ動作において前記ｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番が、前記ｋ番目の前記第１メモリセルからの読み出し動作において前記ｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番より遅い場合、
   前記ベリファイ動作において前記ｋ番目の前記第１ワード線に印加される電圧は、前記読み出し動作において前記ｋ番目の前記第１ワード線に印加される電圧より低い、
   請求項１に記載の半導体記憶装置。
4. 前記ｋ番目の前記第２メモリセルに接続された前記ｋ番目の前記第２ワード線に印加される電圧は、負電圧である、
   請求項２又は請求項３に記載の半導体記憶装置。
5. ｋ＋１番目の前記第２メモリセルに接続された前記ｋ＋１番目の前記第２ワード線に印加される電圧、及び、ｋ－１番目の前記第２メモリセルに接続された前記ｋ－１番目の前記第２ワード線に印加される電圧は、負電圧である、
   請求項４に記載の半導体記憶装置。
6. 前記ｍ通りの閾値電圧は、１６通りの閾値電圧である、
   請求項５に記載の半導体記憶装置。
7. 前記ｋ番目の前記第１メモリセルは、前記ｋ番目の前記第２メモリセルに対向し、
   前記ｋ＋１番目の前記第１メモリセルは、前記ｋ＋１番目の前記第２メモリセルに対向し、
   前記ｋ－１番目の前記第１メモリセルは、前記ｋ－１番目の前記第２メモリセルに対向する、
   請求項６に記載の半導体記憶装置。
8. 第１方向と交差する第２方向に延在し、第１のビット線と電気的に接続され、直列に電気的に接続され、各々がｍ通り（ｍは４以上の整数）以上の閾値電圧に設定可能なｉ個の第１メモリセルと、直列に電気的に接続され、各々がｍ通り以上の閾値電圧に設定可能なｉ個の第２メモリセルと、を有する第１半導体ピラーと、
   前記第２方向に積層され、ｉ個の前記第１メモリセルに１対１で電気的に接続されたｉ本（ｉは、４以上の整数）の第１ワード線と、
   前記第２方向に積層され、ｉ個の前記第２メモリセルに１対１で電気的に接続されたｉ本（ｉは、４以上の整数）の第２ワード線と、
   ｉ本の前記第１ワード線と、ｉ本の前記第２ワード線とのそれぞれに電圧を供給可能なドライバと、
   前記ｉ個の前記第１メモリセルと前記ｉ個の前記第２メモリセルへの書き込み動作及び前記ｉ個の前記第１メモリセルと前記ｉ個の前記第２メモリセルへ読み出し動作を制御するロジック制御回路と、
   を有し、
   前記書き込み動作は、複数のループを含み、
   各々のループは、プログラム動作とベリファイ動作とを含み、
   ｋ番目（ｋは、ｉより小さく１より大きい整数）の前記第１メモリセルへ書き込み動作を実行する場合、
   前記ベリファイ動作においてｊ番目（ｊは、１以上ｍ以下の整数）の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番が、
   ｋ番目の前記第１メモリセルからの前記読み出し動作においてｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番と異なる場合、
   前記ベリファイ動作においてｊ番目の前記閾値電圧に到達しているか否かを判定するために、ｋ番目以外の前記第１ワード線に印加される電圧が異なる、
   半導体記憶装置。
9. 前記ベリファイ動作において前記ｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番が、前記ｋ番目の前記第１メモリセルからの読み出し動作において前記ｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番より早い場合、
   前記ベリファイ動作において前記ｋ番目以外の前記第１ワード線に印加される電圧は、前記読み出し動作において前記ｋ番目以外の前記第１ワード線に印加される電圧より高い、
   請求項８に記載の半導体記憶装置。
10. 前記ベリファイ動作において前記ｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番が、前記ｋ番目の前記第１メモリセルからの読み出し動作において前記ｊ番目の閾値電圧に到達しているか否かを判定するためのセンス動作を行う順番より遅い場合、
    前記ベリファイ動作において前記ｋ番目以外の前記第１ワード線に印加される電圧は、前記読み出し動作において前記ｋ番目以外の前記第１ワード線に印加される電圧より低い、
    請求項９に記載の半導体記憶装置。
11. 前記ｋ番目の前記第２メモリセルに接続された前記ｋ番目の前記第２ワード線に印加される電圧は、負電圧である、
    請求項９又は請求項１０に記載の半導体記憶装置。
12. ｋ＋１番目の前記第２メモリセルに接続された前記ｋ＋１番目の前記第２ワード線に印加される電圧、及び、ｋ－１番目の前記第２メモリセルに接続された前記ｋ－１番目の前記第２ワード線に印加される電圧は、負電圧である、
    請求項１１に記載の半導体記憶装置。
13. 前記ｍ通りの閾値電圧は、１６通りの閾値電圧である、
    請求項１２に記載の半導体記憶装置。
14. 前記ｋ番目の前記第１メモリセルは、前記ｋ番目の前記第２メモリセルに対向し、
    前記ｋ＋１番目の前記第１メモリセルは、前記ｋ＋１番目の前記第２メモリセルに対向し、
    前記ｋ－１番目の前記第１メモリセルは、前記ｋ－１番目の前記第２メモリセルに対向する、
    請求項１３に記載の半導体記憶装置。

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