TWI778424B - 半導體記憶體 - Google Patents

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TWI778424B
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柳平康輔
酒向万里生
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日商鎧俠股份有限公司
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Abstract

實施形態提供一種可使讀出動作高速化之半導體記憶體。  實施形態之半導體記憶體包含第1及第2記憶胞、連接於第1及第2記憶胞之字元線、分別連接於第1及第2記憶胞之第1及第2位元線、分別連接於第1及第2位元線之第1及第2感測放大器、以及控制器。第1及第2感測放大器分別包含第1至第3電晶體。第3電晶體之一端電性地連接於第1及第2電晶體,另一端連接於位元線。於讀出動作中控制器對字元線施加讀出電壓ER。於第1時刻t5,控制器對第1及第2電晶體分別施加第1電壓Vblk及第2電壓Vblc,第1感測放大器經由第1及第3電晶體對第1位元線施加電壓,第2感測放大器經由第2及第3電晶體對第2位元線施加電壓。

Description

半導體記憶體
實施形態係關於一種半導體記憶體。
已知有可將資料非揮發地記憶之NAND(Not And,與非)型快閃記憶體。
實施形態提供一種可使讀出動作高速化之半導體記憶體。
實施形態之半導體記憶體包含第1及第2記憶胞、字元線、第1及第2位元線、第1及第2感測放大器、以及控制器。第1及第2記憶胞分別基於閾值電壓記憶複數位元之資料。字元線連接於第1及第2記憶胞之各自之閘極。第1及第2位元線分別連接於第1及第2記憶胞。第1及第2感測放大器分別連接於第1及第2位元線。第1及第2感測放大器分別包含第1電晶體、第2電晶體、及第3電晶體。第3電晶體之一端分別電性地連接於第1電晶體與第2電晶體,另一端連接於對應之位元線。於第1及第2記憶胞之讀出動作中,控制器對字元線施加第1讀出電壓。於控制器施加第1讀出電壓之第1期間所包含之第1時刻,控制器對第1電晶體施加高於接地電壓之第1電壓,對第2電晶體施加與第1電壓不同之第2電壓。於第1時刻,第1感測放大器經由第1電晶體與第3電晶體對第1位元線施加電壓,第2感測放大器經由第2電晶體與第3電晶體對第2位元線施加電壓。
以下,參照圖式對實施形態進行說明。各實施形態例示了用以使發明之技術性思想具體化之裝置或方法。圖式係模式性或概念性之圖,各圖式之尺寸及比率等未必限定為與現實之圖相同。本發明之技術思想並不由構成要素之形狀、構造、配置等而特定。
再者,於以下之說明中,對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之文字之後之數字由包含相同之文字之參照符號來參照,且係為了將具有相同之構成之要素彼此區別而使用。於無須將由包含相同文字之參照符號所示之要素相互區別之情形時,該等要素分別由僅包含文字之參照符號來參照。  [1]第1實施形態
以下,對第1實施形態之半導體記憶體1進行說明。  [1-1]半導體記憶體1之構成  [1-1-1]半導體記憶體1之整體構成
半導體記憶體1例如為可將資料非揮發地記憶之NAND型快閃記憶體。半導體記憶體1例如由外部之記憶體控制器2而控制。圖1表示了實施形態之半導體記憶體1之構成例。
如圖1所示,半導體記憶體1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模塊14、列解碼器模塊15、及感測放大器模塊16。
記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK為可將資料非揮發地記憶之複數個記憶胞之集合,例如作為資料之刪除單位而使用。
又,於記憶胞陣列10中,設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細之構成將於下文敍述。
指令暫存器11保存半導體記憶體1自記憶體控制器2接收之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器12保存半導體記憶體1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。例如,區塊位址BAd、頁位址PAd、及行位址CAd分別使用於區塊BLK、字元線、及位元線之選擇。
定序器13對半導體記憶體1整體之動作進行控制。例如,定序器13基於保存於指令暫存器11中之指令CMD對驅動器模塊14、列解碼器模塊15、及感測放大器模塊16等進行控制,執行讀出動作、寫入動作、刪除動作等。
驅動器模塊14產生讀出動作、寫入動作、刪除動作等中所使用之電壓。而且,驅動器模塊14例如基於保存於位址暫存器12中之頁位址PAd,對與已選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模塊15基於保存於位址暫存器12中之區塊位址BAd,選擇對應之記憶胞陣列10內之1個區塊BLK。而且,列解碼器模塊15例如將施加至與已選擇之字元線對應之信號線之電壓傳送至已選擇之區塊BLK內之已選擇之字元線。
感測放大器模塊16於寫入動作中,根據自記憶體控制器2接收之寫入資料DAT,對各位元線施加所期望之電壓。又,感測放大器模塊16於讀出動作中,基於位元線之電壓判定記憶於記憶胞中之資料,將判定結果作為讀出資料DAT傳送至記憶體控制器2。
半導體記憶體1與記憶體控制器2之間之通信例如支持NAND介面標準。例如,於半導體記憶體1與記憶體控制器2之間之通信中,使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒忙碌信號RBn、及輸入輸出信號I/O。
指令鎖存賦能信號CLE為表示半導體記憶體1所接收之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE為表示半導體記憶體1所接收之信號I/O為位址資訊ADD之信號。寫入賦能信號WEn為將輸入輸出信號I/O之輸入命令給半導體記憶體1之信號。讀出賦能信號REn為將輸入輸出信號I/O之輸出命令給半導體記憶體1之信號。
就緒忙碌信號RBn為將半導體記憶體1受理來自記憶體控制器2之命令之就緒狀態還是不受理命令之忙碌狀態通知給記憶體控制器2之信號。輸入輸出信號I/O例如為8位元寬之信號,可包含指令CMD、位址資訊ADD、資料DAT等。
以上所說明之半導體記憶體1及記憶體控制器2亦可利用其等之組合而構成1個半導體裝置。作為此種半導體裝置,例如可列舉如SDTM 卡般之記憶體卡或SSD(solid state drive,固態驅動器)等。  [1-1-2]記憶胞陣列10之電路構成
圖2係將記憶胞陣列10中所包含之複數個區塊BLK中1個區塊BLK抽出而表示實施形態之半導體記憶體1所具備之記憶胞陣列10之電路構成之一例。
如圖2所示,區塊BLK例如包含4個串單元SU0~SU3。各串單元SU包含複數個NAND串NS。
複數個NAND串NS分別與位元線BL0~BLm (m為1以上之整數)建立關聯。各NAND串NS例如包含記憶胞電晶體MT0~MT11、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷儲存層,且將資料非揮發地保存。選擇電晶體ST1及ST2分別使用於各種動作時之串單元SU之選擇。
於各NAND串NS中,記憶胞電晶體MT0~MT11串聯連接於選擇電晶體ST1及ST2間。於相同之區塊BLK中,記憶胞電晶體MT0~MT11之控制閘極分別共通連接於字元線WL0~WL11。
於各NAND串NS中,選擇電晶體ST1之汲極連接於被建立關聯之位元線BL,選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0~MT11之一端。於相同之區塊BLK中,串單元SU0~SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。
於各NAND串NS中,選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0~MT11之另一端。於相同之區塊BLK中,選擇電晶體ST2之源極共通連接於源極線SL,選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中,位元線BL例如於與每個區塊BLK對應之複數個NAND串NS間共通連接。源極線SL例如於複數個區塊BLK間共通連接。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為單元CU。例如,將包含分別記憶1位元資料之記憶胞電晶體MT之單元CU之記憶容量定義為「1頁資料」。單元CU可根據記憶胞電晶體MT所記憶之資料之位元數,具有2頁資料以上之記憶容量。
再者,實施形態之半導體記憶體1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如,各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計為任意之個數。各區塊BLK所包含之串單元SU之個數可設計為任意之個數。  [1-1-3]記憶胞陣列10之構造
以下,對實施形態之半導體記憶體1之構造之一例進行說明。
再者,於以下參照之圖式中,X方向與字元線WL之延伸方向對應,Y方向與位元線BL之延伸方向對應,Z方向與相對於形成有半導體記憶體1之半導體基板20之表面之鉛垂方向對應。
又,於以下參照之剖視圖中,為了容易觀察圖,而將絕緣層(層間絕緣膜)、配線、接點等構成要素適當省略。又,於俯視圖中,為了容易觀察圖,而適當附加了影線。附加至俯視圖之影線未必與附加了影線之構成要素之素材或特性關聯。
(記憶胞陣列10之平面佈局)
圖3係將複數個區塊BLK中8個區塊BLK0~BLK7抽出而表示實施形態之半導體記憶體1所具備之記憶胞陣列10之平面佈局之一例。
如圖3所示,區塊BLK0~BLK7分別沿著X方向延伸。區塊BLK0~BLK7排列於Y方向。
記憶胞陣列10之區域例如可分割為單元區域CA、以及引出區域HA1及HA2。例如,引出區域HA1及HA2分別配置於區塊BLK之X方向上之一端部分與另一端部分。單元區域CA配置於引出區域HA1與引出區域HA2之間。
單元區域CA為形成有複數個NAND串NS之區域。引出區域HA1及HA2分別為形成有用以將連接於NAND串NS之選擇閘極線SGD及SGS以及字元線WL之各個與列解碼器模塊15之間電性地連接之接點之區域。
又,於設置有區塊BLK之區域中,例如設置有複數個狹縫SLT、SLTa及SLTb。於狹縫SLT、SLTa及SLTb之各個中,例如嵌入有絕緣體。
各狹縫SLT沿著X方向自引出區域HA1延伸設置至引出區域HA2為止,且複數個狹縫SLT排列於Y方向。於相鄰之狹縫SLT間,例如配置有1根狹縫SLTa與2根狹縫SLTb。
例如,於相鄰之狹縫SLT間,狹縫SLTa及SLTb分別沿著X方向延伸設置。2根狹縫SLTb分別配置於引出區域HA1及HA2內。狹縫SLTa配置於引出區域HA1內之狹縫SLTb與引出區域HA2內之狹縫SLTb之間。
換言之,於相鄰之狹縫SLT間,例如設置有於X方向延伸且包含狹縫分斷部DJ之橫方向狹縫。橫方向狹縫於引出區域HA1及HA2之各個中,由狹縫分斷部DJ而分斷。
於被分斷之橫方向狹縫中,自引出區域HA1延伸至引出區域HA2為止之狹縫部分與狹縫SLTa對應,設置於引出區域HA1及HA2內之各個狹縫部分與狹縫SLTb對應。
以上所說明之相鄰之狹縫SLT間之構造體例如與1個區塊BLK對應。再者,配置於狹縫SLT間之狹縫SLTa及SLTb之個數可設計為任意之個數。於狹縫SLT間,亦可將狹縫分斷部DJ省略。
(單元區域CA中之記憶胞陣列10之構造)
圖4係將1個區塊BLK抽出而表示第1實施形態之半導體記憶體1所具備之記憶胞陣列10之單元區域CA中之平面佈局之一例。
如圖4所示,於單元區域CA中記憶胞陣列10例如包含複數個記憶體柱MP、及複數個虛設柱DMP。於狹縫SLT與狹縫SLTa之間,例如設置有狹縫SHE。
狹縫SHE沿著X方向自引出區域HA1延伸設置至引出區域HA2為止。於狹縫SHE中,例如嵌入有絕緣體。
虛設柱DMP例如為具有與記憶體柱MP相同之構造,但不使用於資料之記憶之構造體。虛設柱DMP例如以與狹縫SHE重疊之方式配置。
複數個記憶體柱MP於狹縫SLT與狹縫SHE之間,例如格子狀地配置。相同地,複數個記憶體柱MP於狹縫SLTa與狹縫SHE之間,例如格子狀地配置。
記憶體柱MP例如作為1個NAND串NS而發揮功能。例如,設置於狹縫SLT與狹縫SHE之間之複數個記憶體柱MP之集合與1個串單元SU對應。相同地,設置於狹縫SLTa與狹縫SHE之間之複數個記憶體柱MP之集合與1個串單元SU對應。
又,於單元區域CA中,於記憶胞陣列10中,與記憶體柱MP之配置對應地,設置有複數條位元線BL與複數個接點CP。
複數條位元線BL分別於Y方向延伸,且排列於X方向。各位元線BL以針對每個串單元SU而與至少1個記憶體柱MP重疊之方式配置。於各記憶體柱MP中,例如2條位元線BL重疊。
接點CP配置於與記憶體柱MP重疊之複數條位元線BL中1條位元線BL與該記憶體柱MP之間。各記憶體柱MP經由接點CP與對應之位元線BL電性地連接。
再者,設置於相鄰之狹縫SLT間之串單元SU之個數可設計為任意之個數。圖示之記憶體柱MP之個數及配置只不過為一例,記憶體柱MP可設計為任意之個數及配置。與各記憶體柱MP重疊之位元線BL之條數可設計為任意之條數。
圖5係沿著圖4之V-V線之記憶胞陣列10之剖視圖,表示了單元區域CA中之區塊BLK之剖面構造之一例。
如圖5所示,於與單元區域CA對應之區域中,例如包含導電體21~25、記憶體柱MP、虛設柱DMP、接點CP、以及狹縫SLT、SLTa及SHE。
於半導體基板20之上方,介隔絕緣層而設置有導電體21。雖然圖示省略,但是於半導體基板20與導電體21之間之絕緣層,例如設置有列解碼器模塊15或感測放大器模塊16等之電路。
導電體21例如形成為沿著XY平面擴展之板狀,且作為源極線SL使用。
於導電體21上,介隔絕緣層而設置有導電體22。導電體22例如形成為沿著XY平面擴展之板狀,且作為選擇閘極線SGS使用。
於導電體22上,交替地積層有絕緣層與導電體23。導電體23例如形成為沿著XY平面擴展之板狀。例如,已積層之複數個導電體23自半導體基板20側起依次分別作為字元線WL0~WL11使用。
於導電體23上,介隔絕緣層而設置有導電體24。導電體24例如形成為沿著XY平面擴展之板狀,且作為選擇閘極線SGD使用。
於導電體24上,介隔絕緣層而設置有導電體25。導電體25例如形成為沿著Y方向延伸之線狀,且作為位元線BL使用。即,於未圖示之區域中,複數個導電體25排列於X方向。
記憶體柱MP形成為沿著Z方向延伸之柱狀,例如貫通導電體22~24。例如,記憶體柱MP之上端包含於設置有導電體24之層與設置有導電體25之層之間之層中。記憶體柱MP之下端例如包含於設置有導電體21之層中,且接觸於導電體21。
又,記憶體柱MP例如包含核心構件30、半導體31、及積層膜32。核心構件30例如為絕緣體,且形成為沿著Z方向延伸之柱狀。核心構件30之上端例如包含於較設置有導電體24之層靠上層。核心構件30之下端例如包含於設置有導電體21之層中。
核心構件30由半導體31覆蓋。半導體31介隔記憶體柱MP之側面而與導電體21接觸。積層膜32將導電體21與半導體31接觸之部分除外,覆蓋半導體31之側面及底面。
於半導體31上,設置有柱狀之接點CP。於接點CP之上表面,接觸有1個導電體25,即1條位元線BL。再者,記憶體柱MP與導電體25之間既可經由2個以上之接點電性地連接,亦可經由其他配線電性地連接。
虛設柱DMP形成為沿著Z方向延伸之柱狀,例如貫通導電體22~24。虛設柱DMP之詳細之構造例如與記憶體柱MP之構造相同。於虛設柱DMP中,例如未連接接點CP。
狹縫SLT例如形成為沿著XZ平面擴展之板狀,且將導電體22~24分斷。例如,狹縫SLT之上端包含於包含記憶體柱MP之上端之層與設置有導電體25之層之間之層中。狹縫SLT之下端例如包含於設置有導電體21之層中。狹縫SLTa之構造例如與狹縫SLT之構造相同。
狹縫SHE例如於X方向延伸設置,且將導電體24分斷。狹縫SHE亦可將虛設柱DMP之一部分分斷。例如,狹縫SHE之上端包含於包含記憶體柱MP之上端之層與設置有導電體25之層之間之層中。狹縫SHE之下端例如包含於最上層之導電體23與導電體24之間之層。於X方向延伸之狹縫SHE亦可於與虛設柱DMP重疊之位置由虛設柱DMP分斷。
圖6係表示與半導體基板20之表面平行且包含導電體23之剖面中之記憶體柱MP之剖面構造之一例。
如圖6所示,於包含導電體23之層中,核心構件30設置於記憶體柱MP之中央部。半導體31包圍核心構件30之側面。積層膜32包圍半導體31之側面。積層膜32例如包含隧道氧化膜33、絕緣膜34、及阻擋絕緣膜35。
隧道氧化膜33包圍半導體31之側面。絕緣膜34包圍隧道氧化膜33之側面。阻擋絕緣膜35包圍絕緣膜34之側面。導電體23包圍阻擋絕緣膜35之側面。
於以上所說明之記憶體柱MP之構成中,例如記憶體柱MP與導電體22交叉之部分作為選擇電晶體ST2而發揮功能。記憶體柱MP與導電體23交叉之部分作為記憶胞電晶體MT而發揮功能。記憶體柱MP與導電體24交叉之部分作為選擇電晶體ST1而發揮功能。
即,記憶體柱MP內之半導體31作為記憶胞電晶體MT以及選擇電晶體ST1及ST2之各自之通道而發揮功能。記憶體柱MP內之絕緣膜34作為記憶胞電晶體MT之電荷儲存層而發揮功能。
(引出區域HA中之記憶胞陣列10之構造)
圖7係將複數個區塊BLK中相鄰之區塊BLK0及BLK1抽出而表示第1實施形態之半導體記憶體1所具備之記憶胞陣列10之引出區域HA1中之平面佈局之一例。首先,對引出區域HA1中之區塊BLK0之平面佈局進行說明。
如圖7所示,於引出區域HA1內與區塊BLK0對應之區域中,選擇閘極線SGD(導電體24)由狹縫SLT、SLTa及SHE而分離為4個。該被分離為4個之選擇閘極線SGD分別與串單元SU0~SU3對應。
字元線WL0~WL11(導電體23)具有不與上層之導電體重疊之部分(階面部分)。例如,與字元線WL0~WL11分別對應之複數個導電體23設置為於Y方向具有2段之階差且於X方向形成有階差之3列之階梯狀。
狹縫分斷部DJ例如配置於字元線WL11之階面部分。於相同之區塊BLK內設置於相同層之字元線WL經由狹縫分斷部DJ短路。狹縫SLTb例如以將字元線WL1、WL4、WL7、及WL10之階面部分分斷之方式配置。
選擇閘極線SGS(導電體22)例如自字元線WL0~WL2之端部區域向X方向引出。狹縫SLTb既可將選擇閘極線SGS分斷,亦可不分斷。設置於相鄰之區塊BLK之各個選擇閘極線SGS由狹縫SLT而分斷。
又,於與區塊BLK0對應之區域中,例如於選擇閘極線SGS、字元線WL0~WL11、以及選擇閘極線SGD之階面部分,分別設置有接點CC。
區塊BLK0之選擇閘極線SGS、字元線WL0~WL11、及選擇閘極線SGD分別經由設置於引出區域HA1之接點CC,電性地連接於列解碼器模塊15。
引出區域HA1中之區塊BLK1之平面佈局例如與將區塊BLK0之平面佈局以X方向為對稱軸反轉且省略了接點CC之佈局相同。
於該情形時,區塊BLK1之選擇閘極線SGS、字元線WL0~WL11、及選擇閘極線SGD分別經由設置於引出區域HA2之接點CC,電性地連接於列解碼器模塊15。
具體而言,引出區域HA2中之區塊BLK0及BLK1之平面佈局例如與將引出區域HA1中之區塊BLK0及BLK1之平面佈局以Y方向為對稱軸反轉且於區塊BLK1內之配線對應地設置有接點CC之平面佈局相同。
圖8係沿著圖7之VIII-VIII線之記憶胞陣列10之剖視圖,表示了引出區域HA中之區塊BLK之剖面構造之一例。又,於圖8中,設置於該剖視圖之深度方向之狹縫SHE之配置由虛線表示。
如圖8所示,於引出區域HA1內與區塊BLK0對應之區域中,例如包含導電體21~24、導電體40及41、以及接點CC及V1。
於引出區域HA1中,與源極線SL對應之導電體21之端部例如設置於較導電體22靠內側。導電體21只要至少設置於單元區域CA內即可。與選擇閘極線SGS、字元線WL、及選擇閘極線SGD分別對應之導電體22、導電體23、及導電體24之各自之端部具有不與至少設置於上層之導電體23或24重疊之部分。
狹縫SHE以將與選擇閘極線SGD對應之導電體24分斷之方式設置。各接點CC形成為沿著Z方向延伸之柱狀。接點CC例如包含形成為柱狀之導電體。
導電體40及41分別為用以將自單元區域CA引出至引出區域HA1之導電體22~24與列解碼器模塊15之間連接之配線。複數個導電體40分別設置於複數個接點CC上。
於複數個導電體40上,分別設置有複數個接點V1。於複數個接點V1上,分別設置有複數個導電體41。導電體40及41間既可經由複數個接點連接,亦可於複數個接點間連接有不同之配線。
於以上所說明之引出區域HA1中之區塊BLK0之構造中,經由接點CC而引出之配線例如經由較引出區域HA1靠外側之區域電性地連接於記憶胞陣列10下之電路。
並不限定於此,經由接點CC引出之配線亦可相對於記憶胞陣列10下之電路,例如經由貫通設置於引出區域HA1內之虛設區塊之接點電性地連接,亦可經由貫通設置於引出區域HA1之較寬之階面部分之接點電性地連接。
如上所述,於第1實施形態之半導體記憶體1中,字元線WL(導電體23)經由連接於X方向之一方側之接點CC被施加電壓。存在根據字元線WL之構造,於遠離接點CC之連接部位之字元線WL之部分中,無法忽視配線之RC延遲之影響之情形。
於本說明書中,所謂“RC延遲”,表示了表示自對配線施加電壓之後至該配線之電壓上升至目標值為止之時間之RC延遲時間之長度。又,於以下之說明中,將遠離接點CC之連接部位之字元線WL之部分稱為“字元線WL之遠端”,將接近接點CC之連接部位之字元線WL之部分稱為“字元線WL之近端”。
再者,於以上所說明之記憶胞陣列10之構造中,導電體23之個數基於字元線WL之條數設計。於選擇閘極線SGS中,亦可分配設置於複數層之複數個導電體22。於選擇閘極線SGS設置於複數層之情形時,亦可使用與導電體22不同之導電體。於選擇閘極線SGD中,亦可分配設置於複數層之複數個導電體24。  [1-1-4]列解碼器模塊15之電路構成
圖9係表示第1實施形態之半導體記憶體1所具備之列解碼器模塊15之電路構成之一例。
如圖9所示,列解碼器模塊15例如包含列解碼器RD0~RDn。列解碼器RD使用於區塊BLK之選擇。列解碼器RD0~RDn分別與區塊BLK0~BLKn建立關聯。
以下,著眼於與區塊BLK0對應之列解碼器RD0,對列解碼器RD之詳細之電路構成進行說明。
列解碼器RD例如包含區塊解碼器BD以及高耐壓n通道MOS(metal oxide semiconductor,金屬氧化物半導體)電晶體TR1~TR13。
區塊解碼器BD將區塊位址BA解碼。而且,區塊解碼器BD基於解碼結果,將特定之電壓施加至傳送閘極線TG。傳送閘極線TG共通連接於電晶體TR1~TR13之閘極。電晶體TR1~TR13連接於自驅動器模塊14配線之各種信號線與被建立關聯之區塊BLK之各種配線之間。
具體而言,於驅動器模塊14中,連接有信號線SGDD0~SGDD3、信號線CG0~CG7、及信號線SGSD。信號線SGDD0~SGDD3分別與選擇閘極線SGD0~SGD3對應。信號線CG0~CG7分別與字元線WL0~WL7對應。信號線SGSD與選擇閘極線SGS對應。
電晶體TR1之一端連接於信號線SGSD。電晶體TR1之另一端連接於選擇閘極線SGS。電晶體TR2~TR9之一端分別連接於信號線CG0~CG7。電晶體TR2~TR9之另一端分別連接於字元線WL0~WL7。電晶體TR10~TR13之一端連接於信號線SGDD0~SGDD3。電晶體TR10~TR13之另一端連接於選擇閘極線SGD0~SGD3。
根據以上之構成,列解碼器模塊15可選擇執行各種動作之區塊BLK。
具體而言,於各種動作時,與已選擇之區塊BLK對應之區塊解碼器BD將“H”位準之電壓施加至傳送閘極線TG,與非選擇之區塊BLK對應之區塊解碼器BD將“L”位準之電壓施加至傳送閘極線TG。
於本說明書中,“H”位準為n通道MOS電晶體成為接通狀態,p通道MOS電晶體成為斷開狀態之電壓。“L”位準為n通道MOS電晶體成為斷開狀態,p通道MOS電晶體成為接通狀態之電壓。
例如,於選擇區塊BLK0之情形時,列解碼器RD0中所包含之電晶體TR1~TR13成為接通狀態,其他列解碼器RD中所包含之電晶體TR1~TR13成為斷開狀態。於該情形時,形成設置於區塊BLK0之各種配線與對應之信號線之間之電流路徑,設置於其他區塊BLK之各種配線與對應之信號線之間之電流路徑被遮斷。
其結果,由驅動器模塊14施加至各信號線之電壓經由列解碼器RD0施加至設置於已選擇之區塊BLK0之各種配線。列解碼器模塊15關於選擇其他區塊BLK之情形時亦可相同地動作。  [1-1-5]感測放大器模塊16之電路構成
圖10係表示第1實施形態之半導體記憶體1所具備之感測放大器模塊16之電路構成之一例。
如圖10所示,感測放大器模塊16例如包含感測放大器單元SAU0~SAUm。感測放大器單元SAU0~SAUm分別與位元線BL0~BLm分別建立關聯。
各感測放大器單元SAU例如包含感測放大器部SA、以及鎖存電路SDL、ADL、BDL及XDL。感測放大器部SA、以及鎖存電路SDL、ADL、BDL及XDL以可相互發送接收資料之方式連接。
感測放大器部SA例如於讀出動作中,基於對應之位元線BL之電壓,判定讀出資料為“0”還是為“1”。換言之,感測放大器部SA將讀出至對應之位元線BL之資料感測,判定已選擇之記憶胞所記憶之資料。
鎖存電路SDL、ADL、BDL及XDL分別將讀出資料或寫入資料等暫時地保存。鎖存電路XDL連接於未圖示之輸入輸出電路,可使用於感測放大器單元SAU與輸入輸出電路之間之資料之輸入輸出。
鎖存電路XDL亦可作為半導體記憶體1之快取記憶體而發揮功能。例如,半導體記憶體1即便於鎖存電路SDL、ADL及BDL為使用過程中,只要鎖存電路XDL空閒則亦可成為就緒狀態。
圖11係將感測放大器模塊16中所包含之複數個感測放大器單元SAU中1個感測放大器單元SAU抽出而表示第1實施形態之半導體記憶體所具備之感測放大器模塊16之更詳細之電路構成之一例。
如圖11所示,感測放大器部SA例如包含電晶體50~60、以及電容器61。鎖存電路SDL例如包含電晶體70及71、以及反相器72及73。
例如,電晶體50及52分別為p通道MOS電晶體。電晶體51、53~56、58~60、70及71分別為n通道MOS電晶體。電晶體57為高耐壓之n通道MOS電晶體。
電晶體50之一端連接於電源線。電晶體50之閘極連接於鎖存電路SDL之節點INV(SDL)。對連接於電晶體50之一端之電源線例如施加電源電壓Vdd。
電晶體51之一端連接於電晶體50之另一端。電晶體51之另一端連接於節點ND1。對電晶體51之閘極輸入控制信號BLX。
電晶體52及53之各自之一端連接於節點ND1。電晶體52及53之各自之閘極連接於鎖存電路ADL之節點INV(ADL)。
電晶體54及55之一端分別連接於電晶體52及53之另一端。電晶體54及55之各自之另一端連接於節點ND2。對電晶體54及55之閘極分別輸入控制信號BLC1及BLC2。
電晶體56之一端連接於節點ND2。電晶體56之另一端連接於節點SRC。電晶體56之閘極連接於鎖存電路SDL之節點INV(SDL)。對節點SRC例如施加接地電壓VSS。
電晶體57之一端連接於節點ND2。電晶體57之另一端連接於對應之位元線BL。對電晶體57之閘極輸入控制信號BLS。
電晶體58之一端連接於節點ND1。電晶體58之另一端連接於節點SEN。對電晶體58之閘極輸入控制信號XXL。電晶體59之一端接地。電晶體59之閘極連接於節點SEN。
電晶體60之一端連接於電晶體59之另一端。電晶體60之另一端連接於匯流排LBUS。對電晶體60之閘極輸入控制信號STB。電容器61之一端連接於節點SEN。對電容器61之另一端輸入時脈CLK。
於鎖存電路SDL中,電晶體70及71各自之一端連接於匯流排LBUS。電晶體70及71之另一端分別連接於節點INV及LAT。對電晶體70及71之閘極分別輸入控制信號STI及STL。
反相器72之輸入節點與反相器73之輸出節點分別連接於節點LAT。反相器72之輸出節點與反相器73之輸入節點分別連接於節點INV。
鎖存電路ADL、BDL及XDL之電路構成例如與鎖存電路SDL之電路構成相同。例如,於鎖存電路ADL中,對電晶體70及71之閘極分別輸入控制信號ATI及ATL。於鎖存電路BDL及XDL之各個中,對電晶體70及71分別輸入與鎖存電路SDL不同之控制信號。又,鎖存電路SDL、ADL、BDL及XDL各自之節點INV及LAT針對每個鎖存電路而獨立地設置。
以上所說明之控制信號BLX、BLC1、BLC2、BLS、XXL、STB、STI、STL、ATI及ATL之各者例如由定序器13產生。例如,定序器13可獨立地控制鎖存電路SDL、ADL、BDL及XDL。
感測放大器部SA判定讀出至位元線BL之資料之時序係基於定序器13使控制信號STB生效之時序。於以下之說明中,所謂「使控制信號STB生效」係對應於定序器13使控制信號STB自“L”位準暫時地變化為“H”位準。  [1-1-6]關於資料之分配
圖12係表示第1實施形態之半導體記憶體1中之記憶胞電晶體MT之閾值分佈、讀出電壓、及驗證電壓之一例。圖12所示之閾值分佈之縱軸與記憶胞電晶體MT之個數對應,橫軸與記憶胞電晶體MT之閾值電壓Vth對應。
如圖12所示,於第1實施形態之半導體記憶體1中,例如由1個單元CU中所包含之複數個記憶胞電晶體MT之閾值電壓,可形成8種閾值分佈。
於本說明書中,將上述8種閾值分佈(寫入位準)按閾值電壓自低到高依次稱為“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、“G”位準。
於相鄰之閾值分佈之間,分別設定於讀出動作中使用之讀出電壓。例如,於“ER”位準中之最大之閾值電壓與“A”位準中之最小之閾值電壓之間,設定讀出電壓AR。
相同地,於“A”位準及“B”位準間,設定讀出電壓BR。於“B”位準及“C”位準間,設定讀出電壓CR。於“C”位準及“D”位準間,設定讀出電壓DR。於“D”位準及“E”位準間,設定讀出電壓ER。於“E”位準及“F”位準間,設定讀出電壓FR。於“F”位準及“G”位準間,設定讀出電壓GR。
例如,記憶胞電晶體MT於對閘極施加讀出電壓AR時,於閾值電壓分佈於“ER”位準之情形時成為接通狀態,於分佈於“A”位準以上之情形時成為斷開狀態。
相同地,記憶胞電晶體MT於對閘極施加讀出電壓BR時,於閾值電壓包含於“A”位準以下之情形時成為接通狀態,於包含於“B”位準以上之情形時成為斷開狀態。於對閘極施加其他讀出電壓之情形時,記憶胞電晶體MT亦根據閾值電壓而成為接通狀態或斷開狀態。
對高於最高之閾值分佈之電壓讀出設定通路電壓Vread。具體而言,讀出通路電壓Vread設定為高於“G”位準中之最大之閾值電壓之電壓。記憶胞電晶體MT於對閘極施加讀出通路電壓Vread時,與所記憶之資料無關成為接通狀態。
又,於相鄰之閾值分佈之間,分別設定於寫入動作中使用之驗證電壓。具體而言,與“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準對應地,分別設定驗證電壓AV、BV、CV、DV、EV、FV及GV。
驗證電壓AV設定於“ER”位準中之最大之閾值電壓與“A”位準中之最小之閾值電壓之間,且“A”位準之附近。驗證電壓BV設定於“A”位準中之最大之閾值電壓與“B”位準中之最小之閾值電壓之間,且“B”位準之附近。其他驗證電壓亦相同地,設定於對應之寫入位準之附近。即,驗證電壓AV、BV、CV、DV、EV、FV及GV分別設定為高於讀出電壓AR、BR、CR、DR、ER、FR及GR之電壓。
於寫入動作中,半導體記憶體1於偵測記憶某資料之記憶胞電晶體MT之閾值電壓超過與該資料對應之驗證電壓時,完成該記憶胞電晶體MT之程式。
於以上所說明之8種記憶胞電晶體MT之閾值分佈中,分別分配不同之3位元資料。以下,羅列相對於閾值分佈之資料之分配之一例。  “ER”位準:“111(上位位元/中位位元/下位位元)”資料  “A”位準:“110”資料  “B”位準:“100”資料  “C”位準:“000”資料  “D”位準:“010”資料  “E”位準:“011”資料  “F”位準:“001”資料  “G”位準:“101”資料。
於應用此種資料之分配之情形時,由下位位元構成之1頁資料(下位頁資料)利用使用讀出電壓AR及ER之讀出處理來確定。由中位位元構成之1頁資料(中位頁資料)利用使用讀出電壓BR、DR及FR之讀出處理來確定。由上位位元構成之1頁資料(上位頁資料)利用使用讀出電壓CR及GR之各個讀出處理來確定。
即,下位頁資料、中位頁資料、及上位頁資料分別利用使用2種、3種、及2種讀出電壓之讀出處理來確定。此種資料之分配例如稱為“2-3-2代碼”。於本說明書中,以記憶胞電晶體MT之資料之分配應用“2-3-2代碼”之情況為例進行說明。  [1-2]半導體記憶體1之讀出動作
於第1實施形態之半導體記憶體1中,於讀出動作中,執行突跳動作之位元線BL與不執行突跳動作之位元線BL混合存在。
所謂突跳動作,係指將驅動器模塊14之驅動電壓暫時設定為高於目標之電壓值之值,且於經過固定時間之後降低為目標之電壓值之電壓之施加方法。突跳動作例如對信號線CG或控制信號BLC執行。
例如,於對信號線CG執行突跳動作之情形時,可使字元線WL之遠端中之電壓提前到達至目標之電壓值。於對控制信號BLC執行突跳動作之情形時,利用對閘極輸入控制信號BLC之電晶體供給至位元線BL之電流量變多,位元線BL被充電。
對信號線CG執行突跳動作之情況與對字元線WL執行突跳動作之情況同義。對控制信號BLC執行突跳動作之情況與對位元線BL執行突跳動作之情況同義。
因此,於本說明書中,亦將對於信號線CG之突跳動作之情況稱為對於字元線WL之突跳動作。亦將對於控制信號BLC之突跳動作之情況稱為對於位元線BL之突跳動作
又,於以下之說明中,將較於突跳動作時於施加目標之電壓之前施加之目標之電壓高之電壓稱為突跳電壓。將於突跳動作目標之電壓與突跳電壓之差量稱為突跳量。將讀出對象之單元CU中所包含之記憶胞電晶體MT稱為選擇記憶胞。將連接於選擇記憶胞之字元線WL稱為選擇字元線WLsel。將連接於選擇字元線WLsel之信號線CG稱為選擇信號線CGsel。
以下,以頁單位之讀出動作中下位頁資料之讀出動作為代表,對第1實施形態之半導體記憶體1之讀出動作之一例進行說明。
圖13係表示第1實施形態之半導體記憶體1中之下位頁資料之讀出動作中之時序圖之一例。
再者,於以下所說明之讀出動作中,定義為對選擇信號線CGsel利用驅動器模塊14與列解碼器模塊15來施加電壓。節點SEN於施加各讀出電壓之期間中被適當充電。
以下參照之時序圖所示之位元線BL之電壓表示將基於該電壓之電壓施加至位元線BL。對位元線BL施加已經施加至使位元線BL之電壓箝位之電晶體之閘極之電壓與基於該電晶體之閾值電壓之電壓。
又,定義為鎖存電路SDL之節點INV(SDL)之電壓設定為“L”位準。即,於執行讀出動作之期間中,電晶體50為接通狀態,對電晶體51供給電壓。又,電晶體56為斷開狀態,且將節點ND2及SRC間之電流路徑遮斷。
如圖13所示,於讀出動作之開始時,選擇信號線CGsel、選擇字元線WLsel、控制信號BLX、BLC1、BLC2及XXL、以及位元線BL之各自之電壓例如為接地電壓Vss。節點INV(ADL)及控制信號STB之各自之電壓例如為“L”位準。
於節點INV(ADL)之電壓為“L”位準之情形時,電晶體52成為接通狀態,電晶體53成為斷開狀態。即,節點ND1及ND2間之電流路徑被設定為經由電晶體52及54之路徑。
於開始下位頁資料之讀出動作時,例如於時刻t0~t1之期間,定序器13執行將通道內之殘留電子去除之動作。於時刻t1~t4之期間,定序器13執行使用讀出電壓AR之讀出處理。於時刻t4~t7之期間,定序器13執行使用讀出電壓ER之讀出處理。
具體而言,於時刻t0,對選擇信號線CGsel例如施加讀出通路電壓Vread。於係,選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓上升。
例如,選擇字元線WLsel之近端中之電壓(圖13,“Near(附近)”)與選擇信號線CGsel相同地上升至讀出通路電壓Vread為止,選擇字元線WLsel之遠端中之電壓(圖13,“Far(遠)”)較選擇信號線CGsel延遲而上升至讀出通路電壓Vread為止。
又,於時刻t0,定序器13例如使控制信號BLX之電壓自Vss上升至VblxL,使控制信號BLC1及BLC2之各自之電壓自Vss上升至VblcL。VblcL之電壓值例如低於VblxL。
此時,由於節點INV(ADL)之電壓為“L”位準,故而對位元線BL施加由電晶體52及54箝位之電壓。於是,位元線BL之電壓例如與控制信號BLC1相同地,自Vss上升至VblcL為止。
於選擇字元線WLsel之電壓上升至Vread為止,控制信號BLC1及BLC2之各自之電壓自Vss上升至VblcL時,NAND串NS內之電晶體成為接通狀態,該NAND串NS之通道之殘留電子被去除。
其次,於時刻t1,對選擇信號線CGsel施加讀出電壓AR。於是,選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓下降。具體而言,例如選擇字元線WLsel之近端中之電壓與選擇信號線CGsel相同地下降至讀出電壓AR為止,選擇字元線WLsel之遠端中之電壓較選擇信號線CGsel延遲而下降至讀出電壓AR為止。
又,於時刻t1,定序器13使控制信號BLX之電壓例如自VblxL上升至Vblx,將節點INV(ADL)之電壓設定為“H”位準。於是,節點ND1中之電壓上升至由電晶體51箝位之電壓。於節點INV(ADL)之電壓為“H”位準之情形時,電晶體52成為斷開狀態,電晶體53成為接通狀態。即,節點ND1及ND2間之電流路徑設定為經由電晶體53及55之路徑,對位元線BL例如施加基於控制信號BLC2之電壓。
其次,於時刻t2,定序器13使控制信號BLC1及BLC2之電壓自VblcL上升至Vblc。此時,定序器13對控制信號BLC1執行突跳動作。Vblc之電壓值例如低於Vblx。
具體而言,對供給控制信號BLC1之信號線首先施加突跳電壓Vblk,於突跳電壓Vblk短時間施加之後施加Vblc。突跳電壓Vblk為高於Vblc之電壓,Vblk與Vblc之差量與突跳量Dblk對應。
於時刻t2,由於節點INV(ADL)之電壓為“H”位準,故而對位元線BL施加由電晶體53及55箝位之電壓。於是,位元線BL之電壓例如與控制信號BLC2對應地,不施加基於突跳電壓Vblk之電壓,上升至基於Vblc之電壓。
又,於對選擇字元線WLsel施加讀出電壓AR之期間,根據選擇記憶胞之狀態而位元線BL之電壓變化。具體而言,選擇記憶胞根據其閾值電壓與讀出電壓,而成為接通狀態或斷開狀態。
例如,於選擇記憶胞為接通狀態之情形時,位元線BL之電壓較斷開單元之位元線BL電壓降低(圖13,接通單元)。於選擇記憶胞為斷開狀態之情形時,位元線BL之電壓維持基於Vblc之電壓(圖13,斷開單元)。
其次,於時刻t3,定序器13使控制信號XXL之電壓自Vss上升至Vxxl。於控制信號XXL之電壓上升至Vxxl時,電晶體58成為接通狀態。於是,節點SEN之電壓根據位元線BL之電壓而變化。
而且,定序器13於位元線BL之電壓反映至節點SEN之後,使控制信號XXL之電壓自Vxxl下降至Vss。當控制信號XXL之電壓下降至Vss時,電晶體58成為斷開狀態,節點SEN之電壓固定。
然後,定序器13使控制信號STB生效,判定選擇記憶胞所記憶之資料。具體而言,感測放大器單元SAU判定對應之選擇記憶胞之閾值電壓是否為讀出電壓AR以上,並將判定結果例如保存於鎖存電路BDL中。
然後,定序器13基於保存於鎖存電路BDL中之資料,變更鎖存電路ADL內之節點INV(ADL)之電壓。換言之,定序器13基於讀出電壓AR之讀出結果,設定節點ND1及ND2間之電流路徑。
例如,於鎖存電路BDL保存與斷開單元對應之資料之情形時,定序器13將節點INV(ADL)之電壓設定為“L”位準。於鎖存電路BDL保存與接通單元對應之資料之情形時,定序器13將節點INV(ADL)之電壓設定為“H”位準。
即,於與由讀出電壓AR維持斷開狀態之選擇記憶胞對應之感測放大器單元SAU中,將節點ND1及ND2間之電流路徑設定為經由電晶體52及54之路徑。於與由讀出電壓AR成為接通狀態之選擇記憶胞對應之感測放大器單元SAU中,將節點ND1及ND2間之電流路徑設定為經由電晶體53及55之路徑。
其次,於時刻t4,對選擇信號線CGsel施加讀出電壓ER。此時,定序器13對選擇信號線CGsel執行突跳動作。具體而言,對選擇信號線CGsel,於施加讀出電壓ER之前短時間施加突跳電壓。對於選擇信號線CGsel之突跳電壓例如相當於對於對象之讀出電壓加上對於選擇信號線CGsel之突跳量Dcgk所得之電壓。
於是,選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓上升。具體而言,例如選擇字元線WLsel之近端中之電壓與選擇信號線CGsel相同地,於施加突跳電壓之後到達至讀出電壓ER。選擇字元線WLsel之遠端中之電壓由於配線之RC延遲之影響,例如不超過讀出電壓ER而到達至讀出電壓ER。
其次,於時刻t5,定序器對控制信號BLC1執行突跳動作。具體而言,對供給控制信號BLC1之信號線首先施加突跳電壓Vblk,於突跳電壓Vblk短時間施加之後施加Vblc。
於時刻t5,於節點INV(ADL)之電壓為“L”位準之情形時,對位元線BL施加由電晶體52及54箝位之電壓。於是,位元線BL之電壓例如與控制信號BLC1對應地,於短時間施加基於突跳電壓Vblk之電壓之後,變化為基於Vblc之電壓(圖13,“BLC1”)。
於時刻t5,於節點INV(ADL)之電壓為“H”位準之情形時,對位元線BL施加由電晶體53及55箝位之電壓。於是,位元線BL之電壓例如與控制信號BLC2對應地,維持基於Vblc之電壓(圖13,“BLC2”)。
然後,位元線BL之電壓根據施加讀出電壓ER之選擇記憶胞之狀態而變化。該位元線BL之電壓變化由於與於時刻t2所說明之讀出電壓AR之讀出處理相同,故而省略說明。
其次,於時刻t6,定序器13使控制信號XXL之電壓自Vss上升至Vxxl。於控制信號XXL之電壓上升至Vxxl時,電晶體58成為接通狀態。於是,節點SEN之電壓根據位元線BL之電壓而變化。
而且,定序器13於位元線BL之電壓反映至節點SEN之後,使控制信號XXL之電壓自Vxxl下降至Vss。於控制信號XXL之電壓下降至Vss時,電晶體58成為斷開狀態,節點SEN之電壓固定。
然後,定序器13使控制信號STB生效,判定選擇記憶胞所記憶之資料。具體而言,感測放大器單元SAU判定對應之選擇記憶胞之閾值電壓是否為讀出電壓ER以上。
而且,定序器13基於該判定結果與保存於鎖存電路BDL中之讀出電壓AR之讀出結果確定下位頁資料,並使已確定之下位頁資料例如保存於鎖存電路XDL中。
其次,於時刻t7,定序器13使選擇信號線CGsel、控制信號BLX、BLC1、BLC2及XXL之各個返回至讀出動作前之狀態,結束下位頁資料之讀出動作。而且,記憶體控制器2於偵測半導體記憶體1結束下位頁資料之讀出動作時,使下位頁資料輸出至半導體記憶體1。
如上所述,第1實施形態之半導體記憶體1可執行下位頁資料之讀出動作。再者,第1實施形態之半導體記憶體1於中位頁資料及上位頁資料之各自之讀出動作中,與下位頁資料之讀出動作相同地,可根據讀出結果適當執行突跳動作。  [1-3]第1實施形態之效果
根據以上所說明之第1實施形態之半導體記憶體1,可使半導體記憶體1之讀出動作高速化。以下,對第1實施形態之半導體記憶體1之效果之詳細情況進行說明。
於記憶胞三維地積層之半導體記憶體中,藉由使用作記憶胞之閘極電極之導電體(字元線WL)與層間絕緣膜交替地積層,增加積層數來實現大容量化。
被積層之字元線WL例如於記憶胞陣列之端部中階梯狀地引出,經由連接於所形成之階梯之階面部分之接點施加電壓。然而,具有此種構造之字元線WL有施加電壓時之RC延遲變大之傾向。
例如,可假定於接近驅動器之區域(字元線WL之近端)與遠離驅動器之區域(字元線WL之遠端)之間電壓之上升速度不同,字元線WL之遠端中之電壓較字元線WL之近端中之電壓大幅度延遲而到達至目標之電壓。
因此,於半導體記憶體中,例如為了輔助字元線WL之遠端中之電壓上升,而執行對於字元線WL之突跳動作。於執行對於字元線WL之突跳動作時,字元線WL之遠端中之電壓與不執行突跳動作之情況相比提前到達至目標之電壓。
另一方面,於執行對於字元線WL之突跳動作之情形時,於連接於與字元線WL之近端部分對應之NAND串NS之位元線BL中產生過放電,從而會產生用以使位元線BL之電壓穩定之時間變長之情況。
作為對該位元線BL之過放電之對策,考慮藉由對位元線BL執行突跳動作來對產生過放電之位元線BL進行充電。藉此,可輔助對於產生過放電之位元線BL之充電,使位元線BL之電壓以短時間穩定。
又,可假定對於位元線BL之突跳動作於執行該突跳動作之讀出處理中,根據施加讀出電壓之記憶胞成為接通狀態還係成為斷開狀態,而其效果變化。
例如,於施加讀出電壓之記憶胞之閾值電壓大於該讀出電壓之情形時,於定序器13使位元線BL之電壓反映至節點SEN時,位元線BL之電壓必須為“H”位準之電壓。換言之,於施加讀出電壓之記憶胞成為斷開狀態之情形時,較佳為位元線BL之電壓以較高之狀態維持。
即,於各讀出處理中,於連接於成為斷開狀態之記憶胞(以下,稱為斷開單元)之位元線BL中,由位元線BL之過放電所致之影響較大,會成為誤讀出之原因。因此,較佳為,對連接於明確為成為斷開狀態之記憶胞之位元線BL執行突跳動作。
另一方面,於施加讀出電壓之記憶胞之閾值電壓為該讀出電壓以下之情形時,於使位元線BL之電壓反映至節點SEN時,位元線BL之電壓必須為“L”位準之電壓。換言之,於施加讀出電壓之記憶胞成為接通狀態之情形時,較佳為,位元線BL之電壓過渡至較低之狀態。
即,於各讀出處理中,於連接於成為接通狀態之記憶胞(以下,稱為接通單元)之位元線BL中,由位元線BL之過放電所致之影響較小。因此,較佳為,對連接於明確為成為接通狀態之記憶胞之位元線BL省略突跳動作。
又,於各讀出處理中,於對連接於接通單元之位元線BL執行突跳動作之情形時,位元線BL之電壓之變動變大。於該情形時,可假定與連接於接通單元之位元線BL相鄰之位元線BL之電壓由電容耦合而壓下。例如,於連接於接通單元之位元線BL與連接於斷開單元之位元線BL相鄰之情形時,連接於斷開單元之位元線BL之電壓被壓下,會於連接於該斷開單元之位元線BL中產生誤讀出。
因此,於第1實施形態之半導體記憶體1中,於讀出動作中,將可事前判斷為接通狀態之對於位元線BL之突跳動作省略。
本動作例如可利用使用圖11所說明之感測放大器單元SAU之電路構成來實現。具體而言,直前之讀出處理中之記憶胞電晶體MT之狀態例如由鎖存電路ADL之節點INV(ADL)保存。
例如,於按照讀出電壓AR及ER之順序執行讀出處理之情形時,明確由讀出電壓AR而成為接通狀態之記憶胞電晶體MT由讀出電壓ER而成為接通狀態。此時,定序器13將節點INV(ADL)之電壓例如設定為“H”位準。
另一方面,由讀出電壓AR而成為斷開狀態之記憶胞電晶體MT由讀出電壓ER而成為接通狀態還是成為斷開狀態並不確定。此時,定序器13將節點INV(ADL)之電壓例如設定為“L”位準。
節點INV(ADL)例如連接於p通道MOS電晶體52之閘極與n通道MOS電晶體53之閘極。電晶體52例如包含於執行突跳動作之電流路徑中,電晶體53例如包含於不執行突跳動作之電流路徑中。即,電晶體52及53基於節點INV(ADL)之電壓而一者成為接通狀態,另一者成為斷開狀態。
藉此,第1實施形態之半導體記憶體1可將對於可事前判斷為接通狀態之位元線BL之突跳動作選擇性地省略。
其結果,第1實施形態之半導體記憶體1可抑制由對連接於接通單元之位元線BL執行突跳動作所致之誤讀出。而且,第1實施形態之半導體記憶體1藉由適當地執行對於位元線BL之突跳動作,可縮短位元線BL之穩定時間,因此可使讀出動作高速化。
再者,認為於將讀出電壓自較低者依次施加之情形時,由最初施加之讀出電壓而成為接通狀態之記憶胞電晶體MT之數量少於由之後施加之讀出電壓而成為接通狀態之記憶胞電晶體MT之數量。
換言之,可假定於最初施加之讀出電壓中之讀出處理中,斷開單元之數量較接通單元之數量多。而且,可假定由於斷開單元之數量較多,故而受由連接於接通單元之位元線BL所致之噪音之影響之斷開單元之數量變多。因此,第1實施形態之半導體記憶體1例如於初次之讀出處理中,對所有位元線BL省略突跳動作。又,於第1實施形態之半導體記憶體1中,於第2次以後之讀出處理中,對與不明確為成為接通狀態之記憶胞電晶體MT對應之位元線BL,例如與初次之讀出處理相同地省略突跳動作。
藉此,第1實施形態之半導體記憶體1可抑制錯誤位元數,從而可提高資料之可靠性。
再者,亦可假定例如於第2次以後之讀出處理中,於讀出電壓高於特定之電壓之情形時,接通單元之數量成為優勢。因此,於讀出動作中第2次以後之讀出處理中,定序器13亦可對與不明確為成為接通狀態之記憶胞電晶體MT對應之位元線BL,根據所施加之讀出電壓執行突跳動作。  [1-4]第1實施形態之變化例
於以上所說明之第1實施形態之半導體記憶體1中,例示了將讀出電壓自較低者依次施加之讀出動作,但並不限定於此。例如,即便於讀出動作中將讀出電壓自較高者施加之情形時,亦可應用第1實施形態所說明之動作。
以下,對第1實施形態之變化例中之讀出動作之一例進行說明。
圖14係表示第1實施形態之變化例中之下位頁資料之讀出動作中之時序圖之一例。
如圖14所示,於第1實施形態之變化例中之讀出動作中,對使用圖13所說明之第1實施形態中之讀出動作,更換施加讀出電壓之順序。
即,於第1實施形態之變化例中之讀出動作中,於時刻t1,對選擇信號線CGsel施加讀出電壓ER。於時刻t4,對選擇信號線CGsel施加讀出電壓AR。於將各讀出電壓施加至選擇信號線CGsel時,選擇字元線WLsel之近端(圖14,“Near(附近)”)中之電壓與選擇信號線CGsel相同地下降,選擇字元線WLsel之遠端(圖14,“Far(遠)”)中之電壓較選擇信號線CGsel延遲而下降。
又,於第1實施形態之變化例中之讀出動作中,於初次之突跳動作中,執行對於所有位元線BL之突跳動作。
具體而言,於時刻t1,定序器13將節點INV(ADL)之電壓設定為“L”位準。於節點INV(ADL)之電壓為“L”位準之情形時,電晶體52成為接通狀態,電晶體53成為斷開狀態。即,將節點ND1及ND2間之電流路徑設定為經由電晶體52及54之路徑,對位元線BL例如施加基於控制信號BLC1之電壓。
因此,於時刻t2,對位元線BL施加與執行突跳動作之控制信號BLC1對應之電壓。即,於時刻t2,位元線BL之電壓例如與控制信號BLC1對應地,於短時間施加基於突跳電壓Vblk之電壓之後,變化為基於Vblc之電壓。
第1實施形態之變化例中之讀出動作之其他動作由於與第1實施形態中之讀出動作相同,故而省略說明。再者,作為第1實施形態之變化例而例示了下位頁資料之讀出動作,但對中位頁資料及上位頁資料之各自之讀出動作亦可執行相同之動作。
如上所述,於第1實施形態之變化例中之讀出動作中,對可事前判斷為斷開狀態之位元線BL執行突跳動作。
例如,於按照讀出電壓ER及AR之順序執行讀出處理之情形時,明確由讀出電壓ER而成為斷開狀態之記憶胞電晶體MT由讀出電壓AR而成為斷開狀態。此時,定序器13將節點INV(ADL)之電壓例如設定為“L”位準。
另一方面,由讀出電壓ER而成為接通狀態之記憶胞電晶體MT由讀出電壓AR而成為接通狀態還是成為斷開狀態並不確定。此時,定序器13將節點INV(ADL)之電壓例如設定為“H”位準。
而且,於第1實施形態之變化例中之讀出動作中,與第1實施形態相同地,可設定是否基於節點INV(ADL)之電壓,對位元線BL執行突跳動作。
藉此,於第1實施形態之變化例中之讀出動作中,可對可事前判斷為斷開狀態之位元線BL選擇性地執行突跳動作。
其結果,於第1實施形態之變化例中之讀出動作中,可抑制由不對連接於斷開單元之位元線BL執行突跳動作所致之誤讀出。而且,於第1實施形態之變化例中之讀出動作中,藉由適當執行對於位元線BL之突跳動作,縮短位元線BL之穩定時間,讀出動作可高速化。
再者,認為於將讀出電壓自較高者依次施加之情形時,由最初施加之讀出電壓而成為接通狀態之記憶胞電晶體MT之數量多於由之後施加之讀出電壓而成為接通狀態之記憶胞電晶體MT之數量。
換言之,可假定於最初施加之讀出電壓中之讀出處理中,接通單元之數量多於斷開單元之數量。而且,可假定由於接通單元之數量較多,故而受由連接於接通單元之位元線BL所致之噪音之影響之斷開單元之數量變少。
因此,於第1實施形態之變化例中之讀出動作中,例如對所有位元線BL執行初次之突跳動作。又,於第1實施形態之變化例中之讀出動作中,於第2次以後之讀出處理中,對與不明確為成為斷開狀態之記憶胞電晶體MT對應之位元線BL,例如與初次之讀出動作相同地執行突跳動作。
藉此,於第1實施形態之變化例中之讀出動作中,可抑制錯誤位元數,可提高資料之可靠性。
再者,可假定例如於第2次以後之讀出處理中,於讀出電壓低於特定之電壓之情形時,斷開單元之數量成為優勢。因此,於讀出動作中第2次以後之讀出處理中,定序器13亦可對與不明確為成為斷開狀態之記憶胞電晶體MT對應之位元線BL,根據所施加之讀出電壓省略突跳動作。  [2]第2實施形態
第2實施形態之半導體記憶體1使用與第1實施形態不同之感測放大器模塊16,執行與第1實施形態相同之讀出動作。以下,關於第2實施形態之半導體記憶體1,說明與第1實施形態不同之方面。  [2-1]感測放大器模塊16之電路構成
圖15係將感測放大器模塊16中所包含之複數個感測放大器單元SAU中1個感測放大器單元SAU抽出而表示第2實施形態之半導體記憶體所具備之感測放大器模塊16之電路構成之一例。
如圖15所示,第2實施形態中之感測放大器部SA具有於第1實施形態中使用圖11所說明之感測放大器部SA中將電晶體51~55及58省略並追加電晶體80~84之構成。
例如,電晶體80~82及84分別為n通道MOS電晶體。電晶體83為p通道MOS電晶體。
電晶體80之一端連接於電晶體50之另一端。電晶體80之另一端連接於節點ND2。對電晶體80之閘極輸入控制信號BLX1。
電晶體81連接於電晶體57之一端與節點ND2之間。具體而言,電晶體81之一端連接於節點ND2,電晶體81之另一端連接於電晶體57之一端。對電晶體81之閘極輸入控制信號BLC1。
電晶體82之一端連接於節點ND2。電晶體82之另一端連接於節點SEN。對電晶體82之閘極輸入控制信號BLC2。
電晶體83之一端連接於電源線。電晶體83之閘極連接於匯流排LBUS。對連接於電晶體83之一端之電源線例如施加電源電壓Vdd。
電晶體84之一端連接於電晶體83之另一端。電晶體84之另一端連接於節點SEN。對電晶體84之閘極輸入控制信號BLX2。
第2實施形態之半導體記憶體1之其他構成例如由於與第1實施形態之半導體記憶體1相同,故而省略說明。  [2-2]半導體記憶體1之讀出動作
圖16係表示第2實施形態之半導體記憶體1中之下位頁資料之讀出動作中之時序圖之一例。再者,定義為於第2實施形態中之讀出動作中,電晶體50與第1實施形態相同地為接通狀態,對電晶體80供給電壓。
如圖16所示,於讀出動作之開始時,選擇信號線CGsel、選擇字元線WLsel、控制信號BLX1、BLX2、BLC1及BLC2、以及位元線BL之各自之電壓例如為接地電壓Vss。控制信號STB之電壓例如為“L”位準。
於開始下位頁資料之讀出動作時,例如於時刻t0~t1之期間,定序器13與第1實施形態相同地,執行將通道內之殘留電子去除之動作。於時刻t1~t5之期間,定序器13執行使用讀出電壓AR之讀出處理。於時刻t5~t9之期間,定序器13執行使用讀出電壓ER之讀出處理。
具體而言,於時刻t0,對選擇信號線CGsel例如施加讀出通路電壓Vread。於是,選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓上升。
又,於時刻t0,定序器13例如使控制信號BLX1、BLC1及BLC2之各自之電壓自Vss上升至VblcL,使控制信號BLX2之電壓自Vss上升至VblxL。
此時,對位元線BL例如施加由電晶體80及81箝位之電壓。於是,位元線BL之電壓例如與控制信號BLC1對應地,自Vss上升至基於VblcL之電壓。
其次,於時刻t1,對選擇信號線CGsel施加讀出電壓AR。於是,選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓下降。
又,於時刻t1,定序器13將匯流排LBUS之電壓設定為“H”位準,使控制信號BLX1之電壓例如自VblcL上升至Vblc,使控制信號BLX2之電壓例如自VblxL上升至Vblx。
於將匯流排LBUS之電壓設定為“H”位準時,電晶體83成為斷開狀態,對電晶體84之電壓之供給被遮斷。又,節點ND2中之電壓上升至由電晶體80箝位之電壓。
其次,於時刻t2,定序器13例如對控制信號BLC1及BLC2之各個執行突跳動作。具體而言,定序器13使控制信號BLC1之電壓上升至突跳電壓VblkH為止,使控制信號BLC2之電壓上升至突跳電壓Vblk為止。突跳電壓VblkH高於Vblk。
於對控制信號BLC1及BLC2之各個執行突跳動作之期間,對位元線BL施加通過電晶體50、80及81之路徑之電壓。於是,對位元線BL例如與控制信號BLX1對應地,短時間施加基於Vblc之電壓。
而且,定序器13於對控制信號BLC1及BLC2之各個執行突跳動作之後,使控制信號BLC1之電壓下降至Vblc為止,使控制信號BLC2之電壓下降至Vss為止。於控制信號BLC2之電壓成為Vss時,電晶體82成為斷開狀態。
其次,於時刻t3,定序器13例如使控制信號BLX1之電壓自Vblc上升至Vblx,使控制信號BLX2之電壓自Vblx下降至Vss。於控制信號BLC2之電壓成為Vss時,電晶體84成為斷開狀態。
此時,對位元線BL施加通過電晶體50、80及81之路徑之電壓。於是,對位元線BL例如與控制信號BLC1對應地,施加基於Vblc之電壓。
又,於對選擇字元線WLsel施加讀出電壓AR之期間,位元線BL之電壓與第1實施形態相同地根據選擇記憶胞之狀態而變化。
其次,於時刻t4,定序器13使控制信號BLC2之電壓例如上升至Vxxl。於控制信號BLC2之電壓上升至Vxxl,電晶體82成為接通狀態。於是,節點SEN之電壓根據位元線BL之電壓而變化。
而且,定序器13於位元線BL之電壓反映至節點SEN之後,使控制信號BLC2之電壓下降至Vss。於控制信號XXL之電壓下降至Vss時,電晶體82成為斷開狀態,節點SEN之電壓固定。
然後,定序器13使控制信號STB生效,判定選擇記憶胞所記憶之資料。具體而言,感測放大器單元SAU判定對應之選擇記憶胞之閾值電壓是否為讀出電壓AR以上,將判定結果例如保存於鎖存電路ADL中。
其次,於時刻t5,對選擇信號線CGsel施加讀出電壓ER。此時,定序器13與第1實施形態相同地,對選擇信號線CGsel執行突跳動作。於是,選擇字元線WLsel之電壓與第1實施形態相同地,基於施加至選擇信號線CGsel之電壓上升。
又,於時刻t5,定序器13例如使控制信號BLX1之電壓自Vblx下降至Vblc,使控制信號BLX2之電壓自Vss上升至Vblx,使控制信號BLC2之電壓自Vss上升至Vblc。於控制信號BLX2之電壓成為Vblx時,電晶體84成為接通狀態,於控制信號BLC2之電壓成為Vblc時,電晶體82成為接通狀態。
進而,於時刻t5,定序器13基於保存於鎖存電路ADL中之資料控制匯流排LBUS之電壓。例如,於鎖存電路ADL保存與斷開單元對應之資料之情形時,定序器13將匯流排LBUS之電壓設定為“L”位準。於鎖存電路ADL保存與接通單元對應之資料之情形時,定序器13將匯流排LBUS之電壓設定為“H”位準。
於是,與由讀出電壓AR維持斷開狀態之選擇記憶胞對應之感測放大器單元SAU對所對應之位元線BL施加通過電晶體50、80及81之路徑之電壓與通過電晶體83、84、82及81之路徑之各電壓。
與由讀出電壓AR而成為接通狀態之選擇記憶胞對應之感測放大器單元SAU施加通過電晶體50、80及81之路徑之電壓。如此,於第2實施形態中之讀出動作中,基於之前之讀出結果,而對位元線BL施加電壓之路徑之數量變化。
其次,於時刻t6,定序器例如對控制信號BLC1及BLC2之各個執行突跳動作。具體而言,定序器13與時刻t2相同地,使控制信號BLC1之電壓上升至突跳電壓VblkH為止,使控制信號BLC2之電壓上升至突跳電壓Vblk為止。
於時刻t6,於匯流排LBUS之電壓為“H”位準之情形時,對位元線BL施加通過電晶體50、80及81之路徑之電壓。於是,對位元線BL例如與控制信號BLX1對應地,施加基於Vblc之電壓(圖16,“BLC1”)。
於時刻t6,於匯流排LBUS之電壓為“L”位準之情形時,對位元線BL施加通過電晶體50、80及81之路徑之電壓與通過電晶體83、84、82及81之路徑之電壓。於是,對位元線BL例如與控制信號BLC2對應地,短時間施加基於突跳電壓Vblk之電壓(圖16,“BLC2”)。
其次,於時刻t7,定序器13例如使控制信號BLX1之電壓自Vblc上升至Vblx,使控制信號BLX2之電壓自Vblx下降至Vss。於控制信號BLC2之電壓成為Vss時,電晶體84成為斷開狀態。
此時,對位元線BL施加通過電晶體50、80及81之路徑之電壓。於是,對位元線BL例如與控制信號BLC1對應地,施加基於Vblc之電壓。
又,於對選擇字元線WLsel施加讀出電壓ER之期間,位元線BL之電壓與第1實施形態相同地根據選擇記憶胞之狀態而變化。
其次,於時刻t8,定序器13使控制信號BLC2之電壓例如自Vss上升至Vxxl。於控制信號BLC2之電壓上升至Vxxl時,電晶體82成為接通狀態。於是,節點SEN之電壓根據位元線BL之電壓,即選擇記憶胞之狀態而變化。
而且,定序器13於位元線BL之電壓反映至節點SEN之後,使控制信號BLC2之電壓例如自Vxxl下降至Vss。於控制信號BLC2之電壓下降至Vss時,電晶體82成為斷開狀態,節點SEN之電壓固定。
然後,定序器13使控制信號STB生效,判定選擇記憶胞所記憶之資料。具體而言,感測放大器單元SAU判定對應之選擇記憶胞之閾值電壓是否為讀出電壓ER以上。
而後,定序器13基於該判定結果與保存於鎖存電路ADL中之讀出電壓AR之讀出結果確定下位頁資料,使已確定之下位頁資料例如保存於鎖存電路XDL中。
其次,於時刻t9,定序器13使選擇信號線CGsel、控制信號BLX1、BLX2、BLC1及BLC2分別返回至讀出動作前之狀態,結束下位頁資料之讀出動作。而且,記憶體控制器2於偵測到半導體記憶體1結束下位頁資料之讀出動作時,使下位頁資料輸出至半導體記憶體1。
如上所述,第2實施形態之半導體記憶體1可執行下位頁資料之讀出動作。再者,第2實施形態之半導體記憶體1於中位頁資料及上位頁資料之各自之讀出動作中,與下位頁資料之讀出動作相同地,可根據讀出結果適當執行突跳動作。  [2-3]第2實施形態之效果
第2實施形態之半導體記憶體1於讀出動作中,與第1實施形態相同地,可將對於可事前判斷為接通狀態之位元線BL之突跳動作省略。其結果,第2實施形態之半導體記憶體1可獲得與第1實施形態相同之效果。
又,於第2實施形態之半導體記憶體1中,第1實施形態中之2個電晶體54及58之作用由1個電晶體82來實現。
結果,於第2實施形態之半導體記憶體1中,可使感測放大器單元SAU之元件數較第1實施形態少。因此,第2實施形態之半導體記憶體1與第1實施形態相比可縮小感測放大器單元SAU之電路面積,從而可抑制半導體記憶體1之晶片面積。
再者,第2實施形態之半導體記憶體1與第1實施形態相同地,對所有位元線BL省略初次之讀出處理中之突跳動作。藉此,第2實施形態之半導體記憶體1與第1實施形態相同地可抑制錯誤位元數,可提高資料之可靠性。
又,於第2實施形態之半導體記憶體1中,定序器13與第1實施形態相同地,亦可於第2次以後之讀出處理中對與不明確為成為接通狀態之記憶胞電晶體MT對應之位元線BL,根據所施加之讀出電壓応執行突跳動作。  [2-4]第2實施形態之變化例
於以上所說明之第2實施形態之半導體記憶體1中,例示了將讀出電壓自較低者起依次施加之讀出動作,但並不限定於此。例如,與第1實施形態之變化例相同地,即便於讀出動作中將讀出電壓自較高者起施加之情形時,亦可應用第2實施形態中所說明之動作。
以下,對第2實施形態之變化例中之讀出動作之一例進行說明。
圖17係表示第2實施形態之變化例中之下位頁資料之讀出動作中之時序圖之一例。
如圖17所示,於第1實施形態之變化例中之讀出動作中,對使用圖16所說明之第1實施形態中之讀出動作,更換施加讀出電壓之順序。
即,於第2實施形態之變化例中之讀出動作中,於時刻t1,對選擇信號線CGsel施加讀出電壓ER。於時刻t5,對選擇信號線CGsel施加讀出電壓AR。於是,與第1實施形態之變化例相同地,基於選擇信號線CGsel之電壓,選擇字元線WLsel之電壓下降。
又,於第2實施形態之變化例中之讀出動作中,與第1實施形態之變化例相同地,於初次之突跳動作中,執行對於所有位元線BL之突跳動作。
具體而言,於時刻t1,定序器13將匯流排LBUS之電壓設定為“L”位準。於匯流排LBUS之電壓為“L”位準之情形時,電晶體83成為接通狀態。即,對位元線BL施加通過電晶體50、80及81之路徑之電壓與通過電晶體83、84、82及81之路徑之各電壓。因此,於時刻t2,對位元線BL例如與控制信號BLC2對應地,施加基於突跳電壓Vblk之電壓。
第2實施形態之變化例中之讀出動作之其他動作由於與第2實施形態中之讀出動作相同,故而省略說明。再者,作為第2實施形態之變化例而例示了下位頁資料之讀出動作,但對中位頁資料及上位頁資料各自之讀出動作亦可執行相同之動作。
根據以上所說明之第2實施形態之變化例中之半導體記憶體1,於讀出動作中,與第1實施形態之變化例相同地,可對可事前判斷為斷開狀態之位元線BL執行突跳動作。其結果,第2實施形態之變化例中之讀出動作可獲得與第1實施形態之變化例相同之效果。
再者,第2實施形態之變化例中之讀出動作與第1實施形態之變化例相同地,對所有位元線BL執行初次之讀出處理中之突跳動作。藉此,第2實施形態之變化例中之讀出動作與第1實施形態之變化例相同地可抑制錯誤位元數,可提高資料之可靠性。
又,於第2實施形態之變化例中之讀出動作中,與第1實施形態之變化例相同地,亦可於第2次以後之讀出處理中對與不明確為成為斷開狀態之記憶胞電晶體MT對應之位元線BL,根據所施加之讀出電壓省略突跳動作。  [3]第3實施形態
第3實施形態之半導體記憶體1係感測放大器模塊16之電路構成與第1及第2實施形態不同。而且,第3實施形態之半導體記憶體1於讀出動作中,設定是否針對每個讀出電壓執行突跳動作。以下,關於第3實施形態之半導體記憶體1,說明與第1及第2實施形態不同之方面。  [3-1]感測放大器模塊16之電路構成
圖18係將感測放大器模塊16中所包含之複數個感測放大器單元SAU中1個感測放大器單元SAU抽出而表示第3實施形態之半導體記憶體所具備之感測放大器模塊16之電路構成之一例。
如圖18所示,第3實施形態中之感測放大器部SA具有於第1實施形態中使用圖11所說明之感測放大器部SA中將電晶體51~55及58省略並追加電晶體90~93之構成。
各電晶體90~93例如為n通道MOS電晶體。
電晶體90之一端連接於電晶體50之另一端。電晶體90之另一端連接於節點ND2。對電晶體90之閘極輸入控制信號BLX。
電晶體91連接於電晶體57之一端與節點ND2之間。具體而言,電晶體91之一端連接於節點ND2,電晶體91之另一端連接於電晶體57之一端。對電晶體91之閘極輸入控制信號BLC。
電晶體92之一端連接於電晶體50之另一端。電晶體92之另一端連接於節點SEN。對電晶體92之閘極輸入控制信號HLL。
電晶體93之一端連接於節點SEN。電晶體93之另一端連接於節點ND2。對電晶體93之閘極輸入控制信號XXL。
第3實施形態之半導體記憶體1之其他構成例如由於與第1實施形態之半導體記憶體1相同,故而省略說明。  [3-2]半導體記憶體1之讀出動作
(第3實施形態之比較例中之讀出動作)
於對第3實施形態之半導體記憶體1之讀出動作進行說明之前,對第3實施形態之比較例中之讀出動作進行說明。於第3實施形態之比較例中之讀出動作中,於與所有讀出電壓對應之讀出處理中,執行對於控制信號BLC之突跳動作。
圖19係表示第3實施形態之比較例中之中位頁資料之讀出動作中之時序圖之一例。再者,定義為於第3實施形態之比較例中之讀出動作中電晶體50與第1實施形態相同地為接通狀態,對電晶體90及92供給電壓。
又,於第3實施形態之比較例中,電晶體92利用定序器13對控制信號HLL適當進行控制,將節點SEN適當充電。選擇字元線WLsel及位元線BL之電壓與第1實施形態相同地,分別根據選擇信號線CGsel及控制信號BLC之電壓而變化。
如圖19所示,於讀出動作之開始時,選擇信號線CGsel、選擇字元線WLsel、控制信號BLX、BLC及XXL之各自之電壓例如為接地電壓Vss。控制信號STB之電壓例如為“L”位準。
於開始中位頁資料之讀出動作時,例如於時刻t0~t1之期間,定序器13與第1實施形態相同地,執行將通道內之殘留電子去除之動作。於時刻t1~t4之期間,定序器13執行使用讀出電壓BR之讀出處理。於時刻t4~t7之期間,定序器13執行使用讀出電壓DR之讀出處理。於時刻t7~t10之期間,定序器13執行使用讀出電壓FR之讀出處理。
具體而言,於時刻t0,對選擇信號線CGsel例如施加讀出通路電壓Vread。於是,選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓上升。
又,於時刻t0,定序器13例如使控制信號BLX之電壓自Vss上升至VblxL,使控制信號BLC之電壓自Vss上升至VblcL。此時,對位元線BL例如施加由電晶體90及91箝位之電壓。
其次,於時刻t1,對選擇信號線CGsel施加讀出電壓BR。於是,選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓下降。又,於時刻t1,定序器13使控制信號BLX之電壓例如自VblxL上升至Vblc。
其次,於時刻t2,定序器13對控制信號BLC執行突跳動作。具體而言,對供給控制信號BLC之信號線首先施加突跳電壓Vblk,於短時間施加突跳電壓Vblk之後施加Vblc。
又,於對選擇字元線WLsel施加讀出電壓BR之期間,位元線BL之電壓與第1實施形態相同地根據選擇記憶胞之狀態而變化。
其次,於時刻t3,定序器13使控制信號XXL之電壓自Vss上升至Vxxl。於控制信號XXL之電壓上升至Vxxl時,電晶體93成為接通狀態。於是,節點SEN之電壓根據位元線BL之電壓,即選擇記憶胞之狀態而變化。
而且,定序器13於位元線BL之電壓反映至節點SEN之後,使控制信號XXL之電壓自Vxxl下降至Vss。於控制信號XXL之電壓下降至Vss時,電晶體93成為斷開狀態,節點SEN之電壓固定。
然後,定序器13使控制信號STB生效,判定選擇記憶胞所記憶之資料。具體而言,感測放大器單元SAU判定對應之選擇記憶胞之閾值電壓是否為讀出電壓BR以上,將判定結果例如保存於鎖存電路ADL中。
其次,於時刻t4,對選擇信號線CGsel施加讀出電壓DR。此時,定序器13與第1實施形態相同地,對選擇信號線CGsel執行突跳動作。於是,選擇字元線WLsel之電壓與第1實施形態相同地,基於施加至選擇信號線CGsel之電壓上升。
其次,於時刻t5,定序器13對控制信號BLC執行突跳動作。時刻t5中之半導體記憶體1之動作由於與時刻t2中之動作相同,故而省略說明。於對選擇字元線WLsel施加讀出電壓DR之期間,位元線BL之電壓根據選擇記憶胞之狀態而變化。
其次,於時刻t6,定序器13與時刻t3相同地對控制信號XXL進行控制,使位元線BL之電壓反映至節點SEN之電壓。然後,定序器13使控制信號STB生效判定選擇記憶胞所記憶之資料。
具體而言,感測放大器單元SAU判定對應之選擇記憶胞之閾值電壓是否為讀出電壓ER以上。而且,定序器13基於該判定結果與保存於鎖存電路ADL中之讀出電壓BR中之判定結果進行運算,使運算結果例如保存於鎖存電路BDL中。
其次,於時刻t7,對選擇信號線CGsel施加讀出電壓FR。此時,定序器13與第1實施形態相同地,對選擇信號線CGsel執行突跳動作。於是,選擇字元線WLsel之電壓與第1實施形態相同地,基於施加至選擇信號線CGsel之電壓上升。
其次,於時刻t8,定序器13對控制信號BLC執行突跳動作。時刻t8中之半導體記憶體1之動作由於與時刻t2中之動作相同,故而省略說明。於對選擇字元線WLsel施加讀出電壓FR之期間,位元線BL之電壓根據選擇記憶胞之狀態而變化。
其次,於時刻t9,定序器13與時刻t3相同地對控制信號XXL進行控制,使位元線BL之電壓反映至節點SEN之電壓。然後,定序器13使控制信號STB生效判定選擇記憶胞所記憶之資料。
具體而言,感測放大器單元SAU判定對應之選擇記憶胞之閾值電壓是否為讀出電壓FR以上。而且,定序器13基於該判定結果與保存於鎖存電路BDL中之讀出電壓BR及DR中之判定結果確定中位頁資料,使已確定之中位頁資料例如保存於鎖存電路XDL中。
其次,於時刻t10,定序器13使選擇信號線CGsel、控制信號BLX、BLC及XXL分別返回至讀出動作前之狀態,結束中位頁資料之讀出動作。而且,記憶體控制器2於偵測半導體記憶體1結束中位頁資料之讀出動作時,使下位頁資料輸出至半導體記憶體1。
(第3實施形態中之讀出動作)
相對於以上所說明之第3實施形態之比較例中之讀出動作,於第3實施形態中之讀出動作中,設定是否針對每個讀出電壓而執行對於控制信號BLC之突跳動作。
圖20係表示第3實施形態之半導體記憶體之讀出動作中之突跳動作之條件之一例。
如圖20所示,定序器13例如於與讀出電壓AR、BR及CR對應之讀出處理之各個中,將對於控制信號BLC之突跳動作省略。又,定序器13例如於與讀出電壓DR、ER、FR及GR對應之讀出處理之各個中,執行對於控制信號BLC之突跳動作。
換言之,於第3實施形態之半導體記憶體1中,例如分類為讀出電壓較低之群組(例如讀出電壓AR、BR及CR)與讀出電壓較高之群組(例如讀出電壓DR、ER、FR及GR)之2個群組。而且,定序器13將對於控制信號BLC之突跳動作於讀出電壓較低之群組中省略,於讀出電壓較高之群組中執行。
再者,於讀出動作中是否執行對於控制信號BLC之突跳動作之設定並不限定於以上所說明之群組分類,可變更為任意之設定。
圖21係表示第3實施形態之半導體記憶體1中之中位頁資料之讀出動作中之時序圖之一例。
如圖21所示,於第3實施形態中之讀出動作中,相對於使用圖19所說明之第3實施形態之比較例中之讀出動作,將與讀出電壓BR對應之突跳動作省略。
具體而言,於時刻t2,定序器13使控制信號BLC之電壓不上升至突跳電壓Vblk而上升至Vblc。因此,於時刻t2,對位元線BL例如與控制信號BLC對應地,施加基於Vblc之電壓。第3實施形態中之讀出動作之其他動作由於與第3實施形態之比較例中之讀出動作相同,故而省略說明。
如此,第3實施形態之半導體記憶體1可執行中位頁資料之讀出動作。再者,第3實施形態之半導體記憶體1於下位頁資料及上位頁資料之各自之讀出動作中,與中位頁資料之讀出動作相同地,可針對每個讀出電壓而適當執行突跳動作。  [3-3]第3實施形態之效果
例如,認為由較低之讀出電壓而成為接通狀態之記憶胞電晶體MT之數量少於由較高之讀出電壓而成為接通狀態之記憶胞電晶體MT之數量。
換言之,認為由較低之讀出電壓而成為斷開狀態之記憶胞電晶體MT之數量多於由較高之讀出電壓而成為斷開狀態之記憶胞電晶體MT之數量。
如此,於讀出動作中,接通單元數與斷開單元數之哪一者為優勢可由讀出電壓之值來推測。即,基於接通單元數與斷開單元數之關係,可假定受由連接於接通單元之位元線BL所致之噪音之影響之斷開單元之數量。
因此,於第3實施形態之半導體記憶體1中,設定是否針對每個讀出電壓而執行對於位元線BL之突跳動作。具體而言,定序器13於讀出電壓較低之群組(例如讀出電壓AR、BR及CR)中將突跳動作省略,於讀出電壓較高之群組(例如讀出電壓DR、ER、FR及GR)中執行突跳動作。
即,定序器13於推測為斷開單元數為優勢且由突跳動作可產生誤讀出之記憶胞之數量較多之群組之讀出處理中,將突跳動作省略。另一方面,定序器13於推測為接通單元數為優勢且由突跳動作可產生誤讀出之記憶胞之數較少之群組之讀出處理中執行突跳動作。
如此,第3實施形態之半導體記憶體1於讀出電壓較高之群組與讀出電壓較低之群組之各個中,可執行適當之讀出處理。其結果,第3實施形態之半導體記憶體1與第1實施形態相同地,可抑制錯誤位元數,可提高資料之可靠性。  [3-4]第3實施形態之變化例
於以上所說明之第3實施形態之半導體記憶體1中,例示了將讀出電壓自較低者起依次施加之讀出動作,但並不限定於此。例如,與第1實施形態之變化例相同地,即便於讀出動作中將讀出電壓自較高者起施加之情形時,亦可應用第3實施形態中所說明之動作。
以下,對第3實施形態之變化例中之讀出動作之一例進行說明。
圖22係表示第3實施形態之變化例中之中位頁資料之讀出動作中之時序圖之一例。
如圖22所示,於第3實施形態之變化例中之讀出動作中,相對於使用圖21所說明之第3實施形態中之讀出動作,更換施加讀出電壓之順序。
即,於第3實施形態之變化例中之讀出動作中,於時刻t1,對選擇信號線CGsel施加讀出電壓FR。於時刻t4,對選擇信號線CGsel施加讀出電壓DR。於時刻t7,對選擇信號線CGsel施加讀出電壓BR。於是,與第1實施形態之變化例相同地,基於選擇信號線CGsel之電壓,而選擇字元線WLsel之電壓下降。
又,於第3實施形態之變化例中,定序器13與第3實施形態中之讀出動作相同地,基於圖20所示之對於控制信號BLC之突跳動作之設定執行讀出動作。
具體而言,例如於中位頁之讀出動作中,定序器13執行使用讀出電壓FR及DR之各個讀出處理中之突跳動作,將使用讀出電壓BR之讀出處理中之突跳動作省略。
第3實施形態之變化例中之讀出動作之其他動作由於與第3實施形態中之讀出動作相同,故而省略說明。再者,作為第3實施形態之變化例而例示了中位頁資料之讀出動作,但對於下位頁資料及上位頁資料之各自之讀出動作亦可執行相同之動作。
如上所述,於第3實施形態之變化例中之讀出動作中,與第3實施形態相同地,於讀出電壓較高之群組與讀出電壓較低之群組之各個中,可執行適當之讀出處理。其結果,於第3實施形態之變化例中之讀出動作中,可獲得與第3實施形態相同之效果。  [4]第4實施形態
第4實施形態之半導體記憶體1具有與第3實施形態相同之構成。而且,於第4實施形態之半導體記憶體1中,於讀出動作中,針對每個讀出電壓而變更突跳量。以下,關於第4實施形態之半導體記憶體1,說明與第1~第3實施形態不同之方面。  [4-1]半導體記憶體1之讀出動作
圖23係表示第4實施形態之半導體記憶體之讀出動作中之突跳動作之條件之一例。
如圖23所示,定序器13例如與第3實施形態相同地,於與讀出電壓AR、BR及CR對應之讀出處理之各個中,將對於控制信號BLC之突跳動作省略,於與讀出電壓DR、ER、FR及GR對應之讀出處理之各個中,執行對於控制信號BLC之突跳動作。
而且,於第4實施形態中,定序器13於對於控制信號BLC之突跳動作中,例如與讀出電壓DR及ER之各個對應應用較小之突跳量,與讀出電壓FR及GR之各個對應應用較大之突跳量。
再者,於讀出動作中是否執行對於控制信號BLC之突跳動作之設定與突跳量之設定之各個可變更為任意之設定。突跳量之設定並不限定於“大”或“小”之2種,亦可使用3種以上之設定。
圖24係表示第4實施形態之半導體記憶體1中之中位頁資料之讀出動作中之時序圖之一例。
如圖24所示,於第4實施形態中之讀出動作中,與使用圖21所說明之第3實施形態中之讀出動作相同地,將對於使用時刻t2中之讀出電壓FR之讀出處理之突跳動作省略。
而且,於第4實施形態中之讀出動作中,相對於第3實施形態中之讀出動作,於使用讀出電壓DR之讀出處理與使用讀出電壓FR之讀出處理之間突跳電壓不同。
具體而言,於時刻t5,定序器13執行與讀出電壓DR對應之突跳動作。此時,對供給控制信號BLC之信號線首先施加突跳電壓Vblk1,於短時間施加突跳電壓Vblk1之後施加Vblc。突跳電壓Vblk1為高於Vblc之電壓,Vblk1與Vblc之差量與突跳量Dblk1對應。
於時刻t8,定序器13執行與讀出電壓FR對應之突跳動作。此時,對供給控制信號BLC之信號線首先施加突跳電壓Vblk2,於短時間施加突跳電壓Vblk2之後施加Vblc。突跳電壓Vblk2為高於Vblk1之電壓,Vblk2與Vblc之差量與突跳量Dblk2對應。
如此,於第4實施形態中,將突跳電壓Vblk2之突跳量Dblk2設定得較突跳電壓Vblk1之突跳量Dblk1大。因此,由時刻t8之突跳動作而施加至位元線BL之電壓高於由時刻t5之突跳動作而施加至位元線BL之電壓。第4實施形態中之讀出動作之其他動作由於與第3實施形態中之讀出動作相同,故而省略說明。
如上所述,第4實施形態之半導體記憶體1可執行中位頁資料之讀出動作。再者,第4實施形態之半導體記憶體1於下位頁資料及上位頁資料之各自之讀出動作中,與中位頁資料之讀出動作相同地,可針對每個讀出電壓而適當執行突跳動作,且針對每個讀出電壓而適當變更突跳量。  [4-2]第4實施形態之效果
可推測於讀出動作中適當之突跳量根據執行突跳動作之讀出處理之讀出電壓而不同。
例如,可推測由於有閾值電壓較高之記憶胞難以成為接通狀態之傾向,故而較佳為於應用突跳動作之情形時應用較高之突跳量。另一方面,可推測由於有閾值電壓較低之記憶胞相對容易成為接通狀態之傾向,故而較佳為於應用突跳動作之情形時應用較低之突跳量。
因此,於第4實施形態之半導體記憶體1中,與第3實施形態相同地,設定是否針對每個讀出電壓而執行對於位元線BL之突跳動作。而且,於第4實施形態中,於執行對於位元線BL之突跳動作之情形時,基於對應之讀出電壓變更突跳量。
藉此,第4實施形態之半導體記憶體1可針對每個讀出處理而應用適當之突跳量。即,第4實施形態之半導體記憶體1可抑制由對連接於接通單元之位元線BL執行突跳動作所產生之錯誤位元數之增加。其結果,第4實施形態之半導體記憶體1與第3實施形態相比可抑制錯誤位元數,可提高資料之可靠性。  [4-3]第4實施形態之變化例
於以上所說明之第4實施形態之半導體記憶體1中,例示了將讀出電壓自較低者起依次施加之讀出動作,但並不限定於此。例如,與第1實施形態之變化例相同地,即便於讀出動作中將讀出電壓自較高者起施加之情形時,亦可應用於第4實施形態所說明之動作。
以下,對第4實施形態之變化例中之讀出動作之一例進行說明。
圖25係表示第4實施形態之變化例中之中位頁資料之讀出動作中之時序圖之一例。
如圖25所示,於第4實施形態之變化例中之讀出動作中,相對於使用圖24所說明之第4實施形態中之讀出動作,更換施加讀出電壓之順序。
即,於第4實施形態之變化例中之讀出動作中,於時刻t1,對選擇信號線CGsel施加讀出電壓FR。於時刻t4,對選擇信號線CGsel施加讀出電壓DR。於時刻t7,對選擇信號線CGsel施加讀出電壓BR。於是,與第1實施形態之變化例相同地,基於選擇信號線CGsel之電壓,而選擇字元線WLsel之電壓下降。
又,於第4實施形態之變化例中,定序器13與第4實施形態中之讀出動作相同地,基於圖23所示之對於控制信號BLC之突跳動作之設定執行讀出動作。
具體而言,例如於中位頁之讀出動作中,定序器13於使用讀出電壓FR之讀出處理中,執行應用突跳量Dblk2之突跳動作。於使用讀出電壓DR之讀出處理中,定序器13執行應用突跳量Dblk1之突跳動作。於使用讀出電壓BR之讀出處理中,定序器13將突跳動作省略。
第4實施形態之變化例中之讀出動作之其他動作由於與第4實施形態中之讀出動作相同,故而省略說明。再者,作為第4實施形態之變化例而例示了中位頁資料之讀出動作,但相對於下位頁資料及上位頁資料之各自之讀出動作亦可執行相同之動作。
如上所述,於第4實施形態之變化例中之讀出動作中,與第4實施形態相同地,於讀出電壓較高之群組與讀出電壓較低之群組之各個中,可執行適當之讀出處理。其結果,於第4實施形態之變化例中之讀出動作中,可獲得與第4實施形態相同之效果。  [5]其他變化例
實施形態之半導體記憶體包含第1及第2記憶胞、字元線、第1及第2位元線、第1及第2感測放大器、以及控制器。第1及第2記憶胞分別基於閾值電壓記憶複數位元之資料。字元線連接於第1及第2記憶胞之各自之閘極。第1及第2位元線分別連接於第1及第2記憶胞。第1及第2感測放大器分別連接於第1及第2位元線。第1及第2感測放大器分別包含第1電晶體、第2電晶體、及第3電晶體。第3電晶體之一端分別電性地連接於第1電晶體與第2電晶體,另一端連接於對應之位元線。於第1及第2記憶胞之讀出動作中,控制器對字元線施加第1讀出電壓。於控制器施加第1讀出電壓之第1期間中所包含之第1時刻<例如圖13,t5>中,控制器對第1電晶體施加高於接地電壓之第1電壓<例如圖13,Vblk>,對第2電晶體施加與第1電壓不同之第2電壓<例如圖13,Vblc>。於第1時刻,第1感測放大器經由第1電晶體與第3電晶體對第1位元線施加電壓,第2感測放大器經由第2電晶體與第3電晶體對第2位元線施加電壓。藉此,於實施形態之半導體記憶體中,可使讀出動作高速化。
於第1實施形態中,例示了突跳動作中之突跳量均勻之情況,但並不限定於此。例如,於第1實施形態之半導體記憶體1之讀出動作中,如第4實施形態般,亦可針對所對應之每個讀出電壓而應用不同之突跳量。將此種讀出動作之情況稱為第1變化例,以下進行說明。
圖26係表示第1變化例中之下位頁資料之讀出動作之時序圖之一例。如圖26所示,第1變化例中之讀出動作相對於於第1實施形態中使用圖13所說明之讀出動作,時刻t2中之控制信號BLC之突跳量與時刻t5中之控制信號BLC之突跳量不同。
具體而言,於第1變化例中之讀出動作中,於時刻t2之突跳動作中應用突跳量Dblk1,控制信號BLC1之電壓暫時地上升至Vblk1為止。於時刻t5之突跳動作中,應用大於突跳量Dblk1之突跳量Dblk2,控制信號BLC1之電壓暫時地上升至Vblk2為止。
藉此,於第1變化例中之讀出動作中,與第4實施形態相同地,可針對每個讀出處理應用適當之突跳量。再者,如第1實施形態之變化例般即便於將讀出電壓自較高者起施加之情形時,亦與第4實施形態相同地,可針對每個讀出處理應用適當之突跳量。
又,於第2實施形態中,例示了突跳動作中之突跳量均勻之情況,但如第4實施形態般,亦可針對所對應之每個讀出電壓應用不同之突跳量。將此種讀出動作之情況稱為第2變化例,以下進行說明。
圖27係表示第2變化例中之下位頁資料之讀出動作之時序圖之一例。如圖27所示,第2變化例中之讀出動作相對於在第2實施形態中使用圖16所說明之讀出動作,時刻t2中之控制信號BLC2之突跳量與時刻t6中之控制信號BLC2之突跳量不同。
具體而言,於第2變化例中之讀出動作中,於時刻t2之突跳動作中,控制信號BLC2之電壓暫時地上升至Vblk1為止。於時刻t6之突跳動作中,應用大於時刻t2中之突跳量之突跳量,控制信號BLC1之電壓暫時地上升至Vblk2為止。
藉此,於第2變化例中之讀出動作中,與第4實施形態相同地,可針對每個讀出處理應用適當之突跳量。再者,如第2實施形態之變化例般即便於將讀出電壓自較高者起施加之情形時,亦與第4實施形態相同地,可針對每個讀出處理應用適當之突跳量。
再者,於上述實施形態中,說明了於對於選擇信號線CGsel之突跳動作中應用之突跳量固定之情況,但並不限定於此。例如,與選擇信號線CGsel對應之突跳量亦可針對每個讀出電壓而變更。
於上述實施形態中使用於讀出動作之說明之時序圖只不過為一例。例如,於各時刻控制信號及配線之各自之電壓之時序亦可錯開。於讀出動作中,只要至少各時刻中之動作之前後關係不更換即可。
於上述實施形態中所說明之讀出動作中,例示了於執行讀出處理之前,插入將通道內之殘留電子去除之動作之情況,但並不限定於此。於讀出動作中,亦可省略將通道內之殘留電子去除之動作。
於上述實施形態中所說明之讀出動作可對寫入動作中之驗證讀出亦應用。即便於對驗證讀出應用上述實施形態之情形時,半導體記憶體1亦可獲得與上述實施形態相同之效果。
於第1實施形態中,例示了是否對位元線BL應用突跳動作由鎖存電路ADL之節點INV(ADL)來控制之情況,但並不限定於此。例如,如第2實施形態般,亦可利用匯流排LBUS。於該情形時,匯流排LBUS連接於電晶體52與電晶體53之各自之閘極。
相同地,於第2實施形態中,例示了是否對位元線BL應用突跳動作由匯流排LBUS來控制之情況,但並不限定於此。例如,如第1實施形態般,亦可利用鎖存電路ADL之節點INV(ADL)。於該情形時,電晶體83之閘極連接於節點INV(ADL)。
於上述實施形態中,例示了選擇字元線WLsel之電壓成為與選擇信號線CGsel之電壓相同之電壓之情況,但並不限定於此。選擇字元線WLsel之電壓亦可與選擇信號線CGsel之電壓不同,只要基於選擇信號線CGsel之變化而變化即可。
於上述實施形態中,例示了作為資料之記憶方法應用TLC(Triple-Level Cell,三位準單元)之情況,但並不限定於此。例如,即便於記憶胞電晶體MT記憶2位元或4位元以上之資料之情形時,半導體記憶體1亦可執行上述實施形態中所說明之讀出動作。
於上述實施形態中,突跳動作開始之時序可設定為任意之時序。突跳動作開始之時序只要至少包含於自對應之讀出電壓之施加開始之後至該讀出電壓穩定為止之期間中即可。
於上述實施形態之變化例中,例示了於讀出電壓自較高者過渡至較低者之情形時,將對於選擇信號線CGsel之突跳動作省略之情形時,但並不限定於此。例如,於讀出電壓自較高者過渡至較低者之情形時,亦可執行對於選擇信號線CGsel之突跳動作。於該情形時,突跳動作中之突跳量例如可設定為負之值。
於上述實施形態中,例示了於引出區域HA中將字元線WL之端部形成為3行之階梯狀之情形時,但並不限定於此。字元線WL之端部例如亦可為2行或4行以上之階梯構造。
於上述實施形態中,例示了對排列於Y方向之區塊BLK施加電壓之方向於第偶數個區塊BLK與第奇數個區塊BLK不同之情況,但並不限定於此。例如,引出區域HA亦可為相對於單元區域CA僅設置於X方向之一方側之構造。於該情形時,對與各區塊BLK對應之積層配線自相同之方向施加電壓。
於上述實施形態中,例示了為對字元線WL等積層配線自X方向之一方側施加電壓之構造之情況,但並不限定於此。例如,亦可於某區塊BLK中於引出區域HA1及HA2之各個設置接點CC,自X方向之兩側對字元線WL等施加電壓。即便於此種情形時,例如亦由於會於字元線WL之中央部分中產生RC延遲之影響,故而藉由應用上述實施形態之任一者可獲得相同之效果。
於上述實施形態中,感測放大器模塊16之電路構成可進行各種變更。例如,感測放大器單元SAU所具備之鎖存電路之個數可基於1個記憶胞電晶體MT所記憶之位元數而適當變更。亦存在如下情況:根據感測放大器模塊16之構成,「使控制信號STB生效」動作與定序器13使控制信號STB自“H”位準暫時地變化為“L”位準對應。
於上述實施形態中,記憶體柱MP亦可為複數個柱於Z方向連結之構造。例如,記憶體柱MP亦可為貫通導電體24(選擇閘極線SGD)之柱與貫通複數個導電體23(字元線WL)之柱連結之構造。又,記憶體柱MP亦可為分別貫通複數個導電體23之複數個柱於Z方向連結之構造。
於上述實施形態中,例示了狹縫SLT及SLTa將導電體24分斷之構造,但狹縫SLT及SLTa亦可不將導電體24分斷。於該情形時,記憶體柱MP具有於Z方向連結著複數個柱之構造。例如,設置於下方之柱貫通導電體22及23,設置於上方之柱貫通導電體24。而且,導電體24例如由與狹縫SLT及SLTa不同之狹縫而分斷,分割為複數個之導電體24之各個作為選擇閘極線SGD而發揮功能。
於上述實施形態之半導體記憶體1中,例如藉由執行使用狹縫SLT、SLTa及SLTb之置換處理,可形成導電體23及24。於該情形時,例如於相鄰之狹縫SLT及SLTb間可形成分別由絕緣體形成且貫通形成導電體23及24之積層構造體之複數個支持柱。
於上述實施形態中,例示了半導體記憶體1具有於記憶胞陣列10下設置有感測放大器模塊16等電路之構造之情況,但並不限定於此。例如,半導體記憶體1亦可為於半導體基板20上形成有記憶胞陣列10之構造。於該情形時,記憶體柱MP例如經由記憶體柱MP之底面電性地連接於半導體31與源極線SL。
於上述實施形態中,記憶胞陣列10之構造亦可為其他構造。關於其他記憶胞陣列10之構成,例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號中。記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號中。記載於“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號中。該等專利申請案之整體於本申請說明書中藉由參照而引用。
於上述實施形態中,區塊BLK亦可並非刪除單位。關於其他刪除動作,分別記載於“非揮發性半導體記憶裝置”之2011年9月18日申請之美國專利申請案13/235,389號、“非揮發性半導體記憶裝置”之2010年1月27日申請之美國專利申請案12/694,690號中。該等專利申請案之整體於本申請說明書中藉由參照而引用。
於上述實施形態中,以設置於記憶胞陣列10之記憶胞電晶體MT三維地積層之構造之情況為例進行了說明,但並不限定於此。例如,記憶胞陣列10之構成亦可為記憶胞電晶體MT二維地配置之平面NAND快閃記憶體。
於本說明書中,所謂“連接”,表示電性地連接,例如不將於之間介隔其他元件之情況除外。又,於本說明書中,所謂“斷開狀態”,表示對所對應之電晶體之閘極施加未達該電晶體之閾值電壓之電壓,例如不將如電晶體之洩漏電流般之微少之電流流通之情況除外。
於本說明書中,“控制器施加讀出電壓之期間”例如於圖13中,相當於自與讀出電壓AR對應之時刻t1至時刻t4為止之期間與自與讀出電壓ER對應之時刻t4至時刻t7為止之期間。即,於本說明書中,該期間包含開始讀出電壓之施加時間點與執行突跳動作之期間。
於本說明書中,所謂“導電型”之詞語係為了將為n通道MOS電晶體還是為p通道MOS電晶體加以區別而使用。例如,第1導電型之電晶體與n通道MOS電晶體對應,與第1導電型不同之第2導電型之電晶體與p通道MOS電晶體對應。
對本發明之幾個實施形態進行了說明,但該等實施形態係作為示例而提出,並不意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施,於不脫離發明之主旨之範圍內,可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中,並且包含於申請專利範圍所記載之發明與其均等之範圍中。  [相關申請案]
本申請案享有以日本專利申請案2018-151665號(申請日:2018年8月10日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶體 2:記憶體控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動器模塊 15:列解碼器模塊 16:感測放大器模塊 20:半導體基板 21~25:導電體 30:核心構件 31:半導體 32:積層膜 33:隧道氧化膜 34:絕緣膜 35:阻擋絕緣膜 40,41:導電體 50~60:電晶體 61:電容器 70,71:電晶體 72,73:反相器 80~84:電晶體 90~93:電晶體 ADD:位址資訊 ADL:鎖存電路 ALE:位址鎖存賦能信號 AR:讀出電壓 ATL:控制信號 AV:驗證電壓 BD:區塊解碼器 BDL:鎖存電路 BL:位元線 BL0~BLm:位元線 BLC1:控制信號 BLC2:控制信號 BLK:區塊 BLK0~BLKn:區塊 BLS:控制信號 BLX:控制信號 BR:讀出電壓 BV:驗證電壓 CA:單元區域 CG0~CG7:信號線 CGsel:選擇信號線 CLE:指令鎖存賦能信號 CMD:指令 CP,V1,CC:接點 CR:讀出電壓 CU:單元 CV:驗證電壓 DAT:寫入資料 Dblk:突跳量 Dcgk:突跳量 DJ:狹縫分斷部 DMP:虛設柱 DR:讀出電壓 DV:驗證電壓 ER:讀出電壓 EV:驗證電壓 FR:讀出電壓 FV:驗證電壓 GR:讀出電壓 GV:驗證電壓 HA1:引出區域 HA2:引出區域 INV:節點 I/O:輸入輸出信號 LAT:節點 LBUS:匯流排 MP:記憶體柱 MT:記憶胞電晶體 MT0~MT11:記憶胞電晶體 ND1:節點 ND2:節點 RBn:就緒忙碌信號 RD0~RDn:列解碼器 Ren:讀出賦能信號 SAU0~SAUm:感測放大器單元 SEN:節點 SDL:鎖存電路 SGD:選擇閘極線 SGD0~SGD3:選擇閘極線 SGDD0~SGDD3:信號線 SGS:選擇閘極線 SHE:狹縫 SL:源極線 SLT,SLTa,SLTb:狹縫 ST1,ST2:選擇電晶體 STB:控制信號 STI:控制信號 STL:控制信號 SU:串單元 SU0~SU3:串單元 TG:傳送閘極線 TR1~TR13:電晶體 Vblc:電壓 VblcL:電壓 Vblk:突跳電壓 Vblx:電壓 VblxL:電壓 Vdd:電源電壓 Vread:通路電壓 Vss:接地電壓 Vxxl:電壓 Wen:寫入賦能信號 WL:字元線 WL0~WL11:字元線 WLsel:選擇字元線 XDL:鎖存電路 XXL:控制信號
圖1係表示第1實施形態之半導體記憶體之構成例之方塊圖。  圖2係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之電路構成之一例之電路圖。  圖3係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之平面佈局之一例之俯視圖。  圖4係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之單元區域中之平面佈局之一例之俯視圖。  圖5係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之單元區域中之剖面構造之一例之剖視圖。  圖6係表示第1實施形態之半導體記憶體中之記憶體柱之剖面構造之一例之剖視圖。  圖7係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之引出區域中之平面佈局之一例之俯視圖。  圖8係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之引出區域中之剖面構造之一例之剖視圖。  圖9係表示第1實施形態之半導體記憶體所具備之列解碼器模塊之電路構成之一例之電路圖。  圖10係表示第1實施形態之半導體記憶體所具備之感測放大器模塊之電路構成之一例之電路圖。  圖11係表示第1實施形態之半導體記憶體所具備之感測放大器模塊之更詳細之電路構成之一例之電路圖。  圖12係表示第1實施形態之半導體記憶體中之記憶胞電晶體之閾值分佈、資料之分配、及讀出電壓之一例之圖。  圖13係表示第1實施形態之半導體記憶體之讀出動作之一例之時序圖。  圖14係表示第1實施形態之變化例中之讀出動作之一例之時序圖。  圖15係表示第2實施形態之半導體記憶體所具備之感測放大器模塊之電路構成之一例之電路圖。  圖16係表示第2實施形態之半導體記憶體之讀出動作之一例之時序圖。  圖17係表示第2實施形態之變化例中之讀出動作之一例之時序圖。  圖18係表示第3實施形態之半導體記憶體所具備之感測放大器模塊之電路構成之一例之電路圖。  圖19係表示第3實施形態之比較例中之讀出動作之一例之時序圖。  圖20係表示第3實施形態之半導體記憶體之讀出動作中之突跳動作之設定之一例之表格。  圖21係表示第3實施形態之半導體記憶體之讀出動作之一例之時序圖。  圖22係表示第3實施形態之變化例中之讀出動作之一例之時序圖。  圖23係表示第4實施形態之半導體記憶體之讀出動作中之突跳動作之設定之一例之表格。  圖24係表示第4實施形態之半導體記憶體之讀出動作之一例之時序圖。  圖25係表示第4實施形態之變化例中之讀出動作之一例之時序圖。  圖26係表示第1變化例中之讀出動作之一例之時序圖。  圖27係表示第2變化例中之讀出動作之一例之時序圖。
ADL:鎖存電路
AR:讀出電壓
BL:位元線
BLC1:控制信號
BLC2:控制信號
BLX:控制信號
CGsel:選擇信號線
Dblk:突跳量
Dcgk:突跳量
ER:讀出電壓
INV:節點
STB:控制信號
Vblc:電壓
VblcL:電壓
Vblk:突跳電壓
Vblx:電壓
VblxL:電壓
Vread:通路電壓
Vss:接地電壓
Vxxl:電壓
WLsel:選擇字元線
XXL:控制信號

Claims (9)

  1. 一種半導體記憶體,其包含:複數個記憶胞電晶體,上述記憶胞電晶體各自之閾值電壓可變化以儲存多位元資料;字元線,其電性地連接於上述記憶胞電晶體之閘極;複數條位元線,其分別電性地連接於上述記憶胞電晶體之一端;源極線,其電性地連接於上述記憶胞電晶體之另一端;複數個感測放大器部,其分別電性地連接於上述位元線,上述感測放大器部各自包括:感測放大器,第1鎖存器,及第2鎖存器;以及控制器;其中上述感測放大器各自包括:第1電晶體,其具有閘極,其被供給第1控制信號,一端,其電性地連接於上述位元線中之對應一者,及另一端,其電性地連接於第1節點,第2電晶體,其具有閘極,其被供給第2控制信號,及一端,其電性地連接於上述第1電晶體之另一端,第3電晶體,其具有 閘極,其被供給基於儲存於上述第1鎖存器中之對應一者中之資料的信號,一端,其電性地連接於上述第2電晶體之另一端,及另一端,其電性地連接於電源節點,第4電晶體,其具有閘極,其被供給第3控制信號,及一端,其電性地連接於上述第1電晶體之另一端,第5電晶體,其具有閘極,其被供給基於儲存於上述第2鎖存器中之對應一者中之資料的信號,及一端,其電性地連接於上述第4電晶體之另一端。
  2. 如請求項1之半導體記憶體,其中於上述感測放大器之各個中,上述第1鎖存器及上述第2鎖存器各自為靜態鎖存器。
  3. 如請求項1之半導體記憶體,其中上述記憶胞電晶體包括第1記憶胞電晶體,及第2記憶胞電晶體,且上述位元線包括第1位元線,其電性地連接於上述第1記憶胞電晶體之上述一端,及 第2位元線,其電性地連接於上述第2記憶胞電晶體之上述一端,其中上述感測放大器包括第1感測放大器,其電性地連接於上述第1位元線,及第2感測放大器,其電性地連接於上述第2位元線,且其中當上述控制器執行動作時,上述第1感測放大器對上述第1位元線供給高於接地電壓之第1電壓,且上述第2感測放大器對上述第2位元線供給低於上述第1電壓且高於上述接地電壓之第2電壓。
  4. 如請求項3之半導體記憶體,其中當上述控制器執行上述動作時,上述第1感測放大器經由上述第1電晶體與上述第2電晶體對上述第1位元線供給上述第1電壓,且上述第2感測放大器經由上述第1電晶體與上述第4電晶體對上述第2位元線供給上述第2電壓。
  5. 如請求項1之半導體記憶體,其中上述感測放大器之各個進而包括:第6電晶體,其具有閘極,其被供給基於儲存於上述第2鎖存器中之對應一者中之資料的信號, 一端,其電性地連接於上述第2電晶體之另一端,及另一端,其電性地連接於上述第5電晶體之另一端,第7電晶體,其具有閘極,其被供給第4控制信號,一端,其電性地連接於上述第5電晶體之另一端及上述第6電晶體之另一端,及另一端,其電性地連接於上述第3電晶體之上述一端,以及第8電晶體,其具有閘極,其被供給第5控制信號,一端,其電性地連接於上述第5電晶體之另一端及上述第6電晶體之另一端,及另一端,其電性地連接於感測節點。
  6. 如請求項5之半導體記憶體,其中上述第1記憶胞電晶體之閾值電壓設定為高於上述第2記憶胞電晶體之閾值電壓,且當上述控制器執行讀出動作時,於上述控制器對上述字元線施加第1讀出電壓之第1期間之第1時刻,上述控制器將上述第2控制信號設定為高於接地電壓之第1電壓,且將上述第3控制信號設定為低於上述第1電壓且高於上述接地電壓之第2電壓,且 上述第1感測放大器經由上述第1電晶體與上述第2電晶體對上述第1位元線施加電壓,且上述第2感測放大器經由上述第1電晶體與上述第4電晶體對上述第2位元線施加電壓。
  7. 如請求項6之半導體記憶體,其中於上述第1期間中遲於上述第1時刻之第2時刻,上述控制器將上述第2控制信號設定為上述第2電壓,且將上述第3控制信號設定為上述第2電壓。
  8. 如請求項7之半導體記憶體,其中當上述控制器執行讀出動作時,在為上述字元線施加上述第1讀出電壓之前,上述控制器對上述字元線施加低於上述第1讀出電壓之第2讀出電壓,且於上述控制器施加上述第2讀出電壓之第2期間中之第3時刻,上述第1感測放大器經由上述第1電晶體與上述第2電晶體對上述第1位元線施加電壓,且上述第2感測放大器經由上述第1電晶體與上述第2電晶體對上述第2位元線施加電壓。
  9. 如請求項8之半導體記憶體,其中於上述讀出動作期間,上述控制器基於在上述第2期間經由上述位元線獲得之各別讀出結果更新儲存於上述第2鎖存器中之資訊。
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