TW201928972A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠提升記憶之資料之可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置包含隔著絕緣體而積層之複數個導電體及柱。柱通過複數個導電體，且包含第1及第2柱狀部、及接合部。第1柱狀部所通過之複數個導電體中距接合部最近之導電體與其他任一個導電體係分別作為第1虛設字元線LDWL及第1字元線WL(LMH)發揮功能。第2柱狀部所通過之複數個導電體中距接合部最近之導電體與其他任一個導電體係分別作為第2虛設字元線UDWL及第2字元線WL(UMH)發揮功能。於選擇第2字元線之寫入動作中之預充電動作中，對第2虛設字元線及第2字元線各者施加第1電壓，對第1字元線施加低於第1電壓之第2電壓。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種能夠使記憶之資料之可靠性提昇之半導體記憶裝置。
實施形態之半導體記憶裝置包含複數個導電體、柱、及控制器。複數個導電體隔著絕緣體而積層。柱通過複數個導電體，包含第1柱狀部、第2柱狀部、以及第1柱狀部及第2柱狀部間之接合部，且與複數個導電體之交叉部分之各者作為電晶體發揮功能。控制器執行寫入動作。第1柱狀部所通過之複數個導電體中距接合部最近之導電體與其他任一個導電體係分別作為第1虛設字元線、及第1字元線發揮功能。第2柱狀部所通過之複數個導電體中距接合部最近之導電體與其他任一個導電體係分別作為第2虛設字元線、及第2字元線發揮功能。控制器於寫入動作中，執行包括包含預充電動作之編程動作之編程迴圈。控制器於選擇第1字元線之寫入動作中之預充電動作中，對第1字元線、第1虛設字元線、第2虛設字元線、及第2字元線各者施加高於接地電壓之第1電壓。控制器於選擇第2字元線之寫入動作中之預充電動作中，對第1字元線施加低於第1電壓之第2電壓，對第2虛設字元線及第2字元線各者施加第1電壓。
以下，參照模式性之圖式對實施形態進行說明。實施形態例示用以將發明之技術思想具體化之裝置及方法。於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之字母之後之數字以包含相同字母之參照符號之形式被參照，且用於對具有相同構成之要素彼此加以區別。於不需要將以包含相同字母之參照符號表示之要素相互區別之情形時，該等要素藉由僅包含相同字母之參照符號被參照。
[實施形態] 以下，對實施形態之半導體記憶裝置進行說明。
[1]構成 [1-1]半導體記憶裝置10之整體構成 圖1表示實施形態之半導體記憶裝置10之整體構成之一例。如圖1所示，半導體記憶裝置10包含記憶胞陣列11、輸入輸出電路12、暫存器部13、邏輯控制器14、定序器15、就緒/忙碌控制電路16、以及電壓產生電路17、列解碼器模組18、及感測放大器模組19。
記憶胞陣列11包含區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係與位元線及字元線建立關聯之複數個非揮發性記憶胞之集合，例如成為資料之刪除單位。並不限定於此，關於其他刪除動作，分別記載於題為“非揮發性半導體記憶裝置”之於2011年9月18日提出申請之美國專利申請13/235,389號、題為“非揮發性半導體記憶裝置”之於2010年1月27日提出申請之美國專利申請12/694,690號中。該等專利申請之全部內容藉由參照而引用於本案說明書中。
輸入輸出電路12於與外部之記憶體控制器之間收發例如8位元寬度之輸入輸出信號I/O1～I/O8。輸入輸出信號I/O例如包含資料DAT、位址資訊ADD、或指令CMD等。例如，輸入輸出電路12將自外部之記憶體控制器接收到之資料DAT傳輸至感測放大器模組19。又，輸入輸出電路12將由感測放大器模組19自記憶胞陣列11讀出並自感測放大器模組19傳輸來之資料DAT發送至外部之記憶體控制器。
暫存器部13包含狀態暫存器13A、位址暫存器13B、及指令暫存器13C。狀態暫存器13A例如保存定序器15之狀態資訊STS，並根據定序器15之指示將狀態資訊STS傳輸至輸入輸出電路12。位址暫存器13B保存自輸入輸出電路12傳輸來之位址資訊ADD。位址資訊ADD例如包含區塊位址、頁位址、及行位址。指令暫存器13C保存自輸入輸出電路12傳輸來之指令CMD。
邏輯控制器14根據自外部之記憶體控制器接收到之各種控制信號，分別對輸入輸出電路12及定序器15進行控制。作為各種控制信號，例如使用晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號/RE、及寫入保護信號/WP。晶片賦能信號/CE係用以使半導體記憶裝置10成為賦能之信號。指令鎖存賦能信號CLE係用以向輸入輸出電路12通知接收到之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE係用以向輸入輸出電路12通知接收到之輸入輸出信號I/O為位址資訊ADD之信號。寫入賦能信號/WE係用以對輸入輸出電路12命令輸入輸出信號I/O之輸入之信號。讀出賦能信號/RE係用以對輸入輸出電路12命令輸入輸出信號I/O之輸出之信號。寫入保護信號/WP係用以當電源接通斷開時使半導體記憶裝置10為保護狀態之信號。
定序器15根據保存於暫存器部13之位址資訊ADD及指令CMD，控制半導體記憶裝置10整體之動作。例如，定序器15控制電壓產生電路17、列解碼器模組18、感測放大器模組19等而執行寫入動作。
就緒/忙碌控制電路16根據定序器15之動作狀態，產生就緒/忙碌信號RBn。就緒/忙碌信號RBn係用以向外部之控制器通知如下之信號，即，半導體記憶裝置10是接收來自外部之記憶體控制器之命令之就緒狀態還是不接收命令之忙碌狀態。
電壓產生電路17根據定序器15之控制產生所需電壓，並將所產生之電壓供給至記憶胞陣列11、列解碼器模組18、感測放大器模組19等。例如，電壓產生電路17對根據保存於位址暫存器13B之頁位址所選擇之字元線施加所需電壓。
列解碼器模組18根據保存於位址暫存器13B之區塊位址，選擇執行各種動作之區塊BLK。然後，列解碼器模組18將自電壓產生電路17供給之電壓施加至例如所選擇之區塊BLK中設置之字元線。
感測放大器模組19自記憶胞陣列11讀出資料DAT，並將所讀出之資料DAT傳輸至輸入輸出電路12。又，感測放大器模組19基於自輸入輸出電路12接收到之資料DAT，對各位元線施加所需電壓。
[1-2]記憶胞陣列11之構成 (記憶胞陣列11之電路構成) 圖2係實施形態之記憶胞陣列11之電路構成之一例，抽取1個區塊BLK進行表示。如圖2所示，區塊BLK包含例如4個串單元SU0～SU3。
各串單元SU包含複數個NAND串NS。複數個NAND串NS分別與位元線BL0～BLm(m為1以上之整數)建立關聯。又，各NAND串NS例如包含記憶胞電晶體MT0～MT15、虛設電晶體LDT及UDT、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷儲存層，將資料非揮發地記憶。虛設電晶體LDT及UDT之各者例如為與記憶胞電晶體MT相同之構成，係不用於記憶資料之記憶胞電晶體。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
於各NAND串NS中，選擇電晶體ST1之汲極連接於對應之位元線BL。於選擇電晶體ST1之源極與虛設電晶體UDT之汲極之間串聯連接有記憶胞電晶體MT8～MT15。虛設電晶體UDT之源極連接於虛設電晶體LDT之汲極。於虛設電晶體LDT之源極與選擇電晶體ST2之汲極之間串聯連接有記憶胞電晶體MT0～MT7。
於同一區塊BLK中，記憶胞電晶體MT0～MT15各自之控制閘極分別共通連接於字元線WL0～WL15。虛設電晶體UDT之控制閘極共通連接於虛設字元線UDWL。虛設電晶體LDT之控制閘極共通連接於虛設字元線LDWL。串單元SU0～SU3各自中所包含之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
對位元線BL0～BLm分配互不相同之行位址，各位元線BL共通連接複數個區塊BLK間對應之NAND串NS之選擇電晶體ST1。字元線WL0～WL15以及虛設字元線UDWL及LDWL分別針對每一區塊BLK而設置。源極線SL於複數個區塊BLK間被共用。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT被稱為胞單元CU。胞單元CU之記憶容量根據記憶胞電晶體MT記憶之資料之位元數而變化。例如，胞單元CU於各記憶胞電晶體MT記憶1位元資料之情形時記憶1頁資料，於記憶2位元資料之情形時記憶2頁資料。
以下，以應用使1個記憶胞電晶體MT記憶2位元資料之MLC(Multi-Level Cell，多層單元)方式作為記憶胞電晶體MT之寫入方式之情形為例進行說明。
(記憶胞電晶體MT之閾值分佈) 圖3係記憶胞電晶體MT之閾值分佈及讀出電壓之一例，縱軸表示記憶胞電晶體MT之個數，橫軸表示記憶胞電晶體MT之閾值電壓Vth。應用MLC方式之複數個記憶胞電晶體MT如圖3所示，形成4個閾值分佈。
該等4個閾值分佈例如按照閾值電壓由低至高之順序稱為“ER”位準、“A”位準、“B”位準、“C”位準。對“ER”位準、“A”位準、“B”位準、及“C”位準各自之閾值分佈分配互不相同之2位元資料。刪除狀態之記憶胞電晶體MT之閾值電壓包含於“ER”位準。寫入有資料之記憶胞電晶體MT之閾值電壓根據所寫入之資料而包含於“ER”位準、“A”位準、“B”位準、或“C”位準。
於相鄰之閾值分佈之間分別設定讀出電壓。例如，讀出電壓AR設定於“ER”位準中之最大之閾值電壓與“A”位準中之最小之閾值電壓之間。於使用讀出電壓AR之讀出動作中，對所選擇之字元線WL施加讀出電壓AR，使與“ER”位準對應之記憶胞電晶體MT成為接通狀態，使包含於“A”位準以上之閾值分佈之記憶胞電晶體MT成為斷開狀態。藉此，感測放大器模組19可判定記憶胞電晶體MT之閾值電壓包含於“ER”位準之閾值分佈還是包含於“A”位準以上之閾值分佈。
其他讀出電壓亦同樣地設定，讀出電壓BR設定於“A”位準之閾值分佈與“B”位準之閾值分佈之間，讀出電壓CR設定於“B”位準之閾值分佈與“C”位準之閾值分佈之間。於較最高之閾值分佈中之最大之閾值電壓高之電壓中設定讀出通過電壓VREAD。閘極被施加讀出通過電壓VREAD之記憶胞電晶體MT無關於記憶之資料而成為接通狀態。
(記憶胞陣列11之構造) 圖4係實施形態之記憶胞陣列11之剖面構造之一例，分別示出省略了層間絕緣膜之記憶胞陣列11之剖面、以及X軸、Y軸、及Z軸。如圖4所示，半導體記憶裝置10包含半導體基板20、導電體21～28、記憶體柱MH、及接觸插塞BLC。
半導體基板20之表面對應於XY平面。於半導體基板20之上方隔著絕緣膜設置有導電體21。導電體21形成為沿著XY平面之板狀，作為源極線SL發揮功能。於導電體21上，於X方向上排列有沿著YZ平面之複數個狹縫SLT。導電體21上且相鄰之狹縫SLT間之構造體例如對應於1個串單元SU。
具體而言，於導電體21上且相鄰之狹縫SLT間，自下層起依次設置有導電體22、8個導電體23、導電體24、導電體25、8個導電體26、及導電體27。該等導電體中，於Z方向上相鄰之導電體隔著層間絕緣膜而積層。導電體22～27分別形成為沿著XY平面之板狀。
導電體22作為選擇閘極線SGS發揮功能。8個導電體23自下層起依次分別作為字元線WL0～WL7發揮功能。導電體24及25分別作為虛設字元線LDWL及UDWL發揮功能。8個導電體26自下層起依次分別作為字元線WL8～WL15發揮功能。導電體27作為選擇閘極線SGD發揮功能。
複數個記憶體柱MH例如沿Y方向呈錯位狀排列(未圖示)，且各自作為1個NAND串NS發揮功能。各記憶體柱MH以自導電體27之上表面到達至導電體21之上表面之方式，通過導電體22～27而設置。又，各記憶體柱MH係連結設置有複數個柱狀部，包含下部柱LMH、上部柱UMH、及下部柱LMH與上部柱UMH間之接合部JT。
上部柱UMH設置於下部柱LMH上，下部柱LMH與上部柱UMH之間經由接合部JT而接合。例如，接合部JT之外徑大於下部柱LMH與接合部JT之接觸部分之外徑，且大於上部柱UMH與接合部JT之接觸部分之外徑。設置有接合部JT之接合層之Z方向上之間隔(導電體24及25間之間隔)較相鄰之導電體23之間隔寬，且較相鄰之導電體26之間隔寬。
又，記憶體柱MH例如包含阻擋絕緣膜29、絕緣膜30、隧道氧化膜31、及導電性之半導體材料32。阻擋絕緣膜29設置於形成記憶體柱MH之記憶孔之內壁。絕緣膜30設置於阻擋絕緣膜29之內壁，作為記憶胞電晶體MT之電荷儲存層發揮功能。隧道氧化膜31設置於絕緣膜30之內壁。半導體材料32設置於隧道氧化膜31之內壁，於半導體材料32內形成NAND串NS之電流路徑。記憶體柱MH亦可於半導體材料32之內壁包含不同材料。
記憶體柱MH與導電體22交叉之部分係作為選擇電晶體ST2發揮功能。記憶體柱MH與8個導電體23交叉之部分自下層起依次分別作為記憶胞電晶體MT0～MT7發揮功能。記憶體柱MH與導電體24交叉之部分係作為虛設電晶體LDT發揮功能。如圖所示，選擇電晶體ST2、記憶胞電晶體MT0～MT7、及虛設電晶體LDT各者由下部柱LMH所通過之部分形成。
記憶體柱MH與導電體25交叉之部分係作為虛設電晶體UDT發揮功能。記憶體柱MH與8個導電體26交叉之部分自下層起依次分別作為記憶胞電晶體MT8～MT15發揮功能。記憶體柱MH與導電體27交叉之部分作為選擇電晶體ST1發揮功能。如圖所示，虛設電晶體UDT、記憶胞電晶體MT8～MT15、及選擇電晶體ST1各者由上部柱UMH所通過之區域形成。
於較記憶體柱MH之上表面更上層，隔著層間絕緣膜設置有導電體28。導電體28形成為於X方向上延伸之線狀，作為位元線BL發揮功能。複數個導電體28沿Y方向排列(未圖示)，導電體28與對應於每一串單元SU之1個記憶體柱MH電性連接。具體而言，於各串單元SU，於各記憶體柱MH內之半導體材料32上設置有導電性之接觸插塞BLC，於接觸插塞BLC上設置有1個導電體28。記憶體柱MH及導電體28間之連接亦可經由複數個接觸插塞、配線等。
再者，記憶胞陣列11之構成並不限定於上述構成。例如，各區塊BLK包含之串單元SU之個數可設計為任意個數。又，各NAND串NS包含之記憶胞電晶體MT、虛設電晶體UDT及LDT、以及選擇電晶體ST1及ST2分別可設計為任意個數。
又，字元線WL、虛設字元線UDWL及LDWL、以及選擇閘極線SGD及SGS之條數分別根據記憶胞電晶體MT、虛設電晶體UDT及LDT、以及選擇電晶體ST1及ST2之個數變更。亦可對選擇閘極線SGS分配分別設置於複數層之複數個導電體22，亦可對選擇閘極線SGD分配分別設置於複數層之複數個導電體27。
關於其他記憶胞陣列11之構成，例如分別記載於題為“三維積層非揮發性半導體記憶體”之於2009年3月19日提出申請之美國專利申請12/407,403號、題為“三維積層非揮發性半導體記憶體”之於2009年3月18日提出申請之美國專利申請12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日提出申請之美國專利申請12/679,991號、題為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請12/532,030號中。該等專利申請之全部內容藉由參照而引用於本案說明書中。
[1-3]列解碼器模組18之構成 圖5表示實施形態之列解碼器模組18之電路構成之一例，一併示出電壓產生電路17與列解碼器模組18之間之配線。如圖5所示，列解碼器模組18包含列解碼器RD0～RDn。
列解碼器RD0～RDn分別與區塊BLK0～BLKn建立關聯。即，1個列解碼器RD與1個區塊BLK建立關聯。以下，著眼於區塊BLK0對應之列解碼器RD0，對列解碼器RD之詳細之電路構成進行說明。
列解碼器RD包含區塊解碼器BD以及高耐壓n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體TR0～TR22。區塊解碼器BD將區塊位址解碼，並根據解碼結果對傳輸閘極線TG施加特定之電壓。傳輸閘極線TG共通連接於電晶體TR0～TR22各自之閘極。電晶體TR0～TR22分別連接於自電壓產生電路17配線之信號線與設置於區塊BLK0之配線之間。
具體而言，電晶體TR0之汲極連接於信號線SGSD，電晶體TR0之源極連接於區塊BLK0之選擇閘極線SGS。電晶體TR1～TR8各自之汲極分別連接於信號線CG0～CG7，電晶體TR1～TR8各自之源極分別連接於設置於區塊BLK0之字元線WL0～WL7各自之一端。電晶體TR9之汲極連接於信號線LCGD，電晶體TR9之源極連接於虛設字元線LDWL。
電晶體TR10之汲極連接於信號線UCGD，電晶體TR10之源極連接於虛設字元線UDWL。電晶體TR11～TR18各自之汲極分別連接於信號線CG8～CG15，電晶體TR11～TR18各自之源極分別連接於設置於區塊BLK0之字元線WL8～WL15各自之一端。電晶體TR19～22各自之汲極分別連接於信號線SGDD0～SGDD3，電晶體TR19～22各自之源極分別連接於選擇閘極線SGD0～SGD3。
藉由以上構成，列解碼器模組18可選擇執行各種動作之區塊BLK，並對所選擇之區塊BLK施加自電壓產生電路17供給之電壓。具體而言，於各種動作時，選擇及非選擇區塊BLK對應之區塊解碼器BD分別將“H”位準及“L”位準之電壓施加至傳輸閘極線TG。
例如，於選擇了區塊BLK0之情形時，列解碼器RD0中包含之電晶體TR0～TR22成為接通狀態，其他列解碼器RD中包含之電晶體TR0～TR22成為斷開狀態。即，形成設置於區塊BLK0之各配線與對應之信號線之間之電流路徑，而將設置於其他區塊BLK之各配線與對應之信號線之間之電流路徑阻斷。其結果，藉由電壓產生電路17分別施加至各信號線之電壓經由列解碼器RD0，分別施加至所選擇之區塊BLK0中設置之各配線。
[2]動作 (寫入動作之概略) 於實施形態之半導體記憶裝置10之寫入動作中，定序器15重複執行編程動作與驗證動作之組合即編程迴圈。
於編程動作中，對寫入對象之記憶胞電晶體MT之控制閘極施加編程電壓VPGM，而該記憶胞電晶體MT之閾值電壓上升。編程電壓VPGM係可將電子注入至記憶胞電晶體MT之電荷儲存層之高電壓，每當重複編程迴圈時便會升高。又，於編程動作中，例如使用自升壓技術，抑制寫入禁止之記憶胞電晶體MT中之閾值電壓之上升。
進而，實施形態之編程動作包含預充電動作。預充電動作係如下動作，即，使寫入對象之記憶胞電晶體MT對應之NAND串NS之通道中之殘留電子減少，而使寫入禁止之記憶胞電晶體MT對應之NAND串NS之通道電位上升。預充電動作於對所選擇之字元線WL施加編程電壓VPGM之前執行。
驗證動作係判定記憶胞電晶體MT之閾值電壓是否已達到所需電壓之讀出動作。實施驗證動作之讀出位準可隨著寫入動作進行而適當變更。通過驗證動作之記憶胞電晶體MT於之後之編程動作中被設定為寫入禁止。
圖6係表示實施形態之半導體記憶裝置10之寫入動作之一例之流程圖。於寫入動作中，首先，半導體記憶裝置10如圖6所示，自外部之記憶體控制器接收指示寫入動作之指令CMD、寫入資料DAT、及位址資訊ADD(步驟S10)。
繼而，定序器15確認接收到之位址資訊ADD所指定之位址(步驟S11)。具體而言，定序器15確認根據接收到之位址資訊ADD選擇之字元線WL與下部柱LMH對應還是與上部柱UMH對應。
於所選擇之字元線WL與下部柱LMH對應之情形時(步驟S12為是(YES))，定序器15執行第1寫入動作(步驟S13)。另一方面，於所選擇之字元線WL與上部柱UMH對應之情形時(步驟S12為否(NO))，定序器15執行第2寫入動作(步驟S14)。
然後，定序器15當藉由執行第1寫入動作或第2寫入動作，使所選擇之字元線WL對應之各記憶胞電晶體MT之閾值電壓分別變化為基於對應之寫入資料DAT之電壓時，結束寫入動作。
於以上所說明之第1寫入動作與第2寫入動作之間，編程動作中之預充電動作之方法不同。以下，分別對第1寫入動作及第2寫入動作之詳細動作進行說明。
於以下之說明中，將所選擇之字元線WL稱為選擇字元線WLsel。將連接於寫入對象之記憶胞電晶體MT之位元線BL稱為寫入對象之位元線BL。將連接於寫入禁止之記憶胞電晶體MT之位元線BL稱為寫入禁止之位元線BL。
於選擇了與下部柱LMH對應之字元線WL之情形時，將設置於選擇字元線WLsel與虛設字元線LDWL之間之字元線WL稱為字元線WLD，於選擇了與上部柱UMH對應之字元線WL之情形時，將設置於選擇字元線WLsel與選擇閘極線SGD之間之字元線WL稱為字元線WLD。
於選擇了與下部柱LMH對應之字元線WL之情形時，將設置於選擇字元線WLsel與選擇閘極線SGS之間之字元線WL稱為字元線WLS，於選擇了與上部柱UMH對應之字元線WL之情形時，將設置於選擇字元線WLsel與虛設字元線UDWL之間之字元線WL稱為字元線WLS。
(第1寫入動作) 圖7表示實施形態之半導體記憶裝置10中之第1寫入動作之編程動作中之選擇閘極線SGD、字元線WL、虛設字元線LDWL及UDWL、以及位元線BL各自之電壓之一例。又，於第1寫入動作中，選擇與下部柱LMH對應之字元線WL，因此，圖7表示與下部柱LMH對應之字元線WLD及WLS各自之電壓。
如圖7所示，於時刻t0以前之初始狀態下，各選擇閘極線SGD、各字元線WL、虛設字元線LDWL及UDWL、以及位元線BL各自之電壓例如成為電壓VSS。電壓VSS係半導體記憶裝置10之接地電壓。
於時刻t0，列解碼器模組18對各選擇閘極線SGD施加電壓VSGDH，對上部柱UMH之字元線WL、虛設字元線LDWL及UDWL、下部柱LMH之字元線WLD、以及選擇字元線WLsel分別施加電壓VPC。電壓VSGDH及VPC分別係較電壓VSS高之電壓。電壓VPC例如設定為較電壓VSGDH低之電壓。
若對選擇閘極線SGD施加電壓VSGDH，則選擇電晶體ST1成為接通狀態。若對上部柱UMH之字元線WL、虛設字元線LDWL及UDWL、下部柱LMH之字元線WLD、以及選擇字元線WLsel分別施加電壓VPC，則該等配線對應之電晶體分別成為接通狀態。
又，於時刻t0，感測放大器模組19對寫入對象之位元線BL施加電壓VSS，對寫入禁止之位元線BL施加電壓VBL。電壓VBL係較電壓VSS高之電壓。
此時，於連接有寫入對象之位元線BL之NAND串NS中，由於選擇字元線WLsel對應之記憶胞電晶體MT與選擇電晶體ST1之間之電晶體成為接通狀態，以及對應之位元線BL被施加電壓VSS，故自選擇字元線WLsel對應之記憶胞電晶體MT至選擇電晶體ST1為止之區域中之通道內之殘留電子被提取至位元線BL。
另一方面，於連接有寫入禁止之位元線BL之NAND串NS中，由於選擇字元線WLsel對應之記憶胞電晶體MT與選擇電晶體ST1之間之電晶體成為接通狀態，以及對應之位元線BL被施加電壓VBL，故自選擇字元線WLsel對應之記憶胞電晶體MT至選擇電晶體ST1為止之區域中之通道電位變得較連接於寫入對象之位元線BL之NAND串NS之通道電位高。
於時刻t1，列解碼器模組18使各選擇閘極線SGD、上部柱UMH之字元線WL、虛設字元線LDWL及UDWL、下部柱LMH之字元線WLD、以及選擇字元線WLsel各自之電壓下降至VSS。
若各選擇閘極線SGD之電壓下降至VSS，則各選擇閘極線SGD所對應之選擇電晶體ST1成為斷開狀態，各自所對應之NAND串NS之通道成為浮動狀態。此時，連接有寫入禁止之位元線BL之NAND串NS之通道電位保持藉由時刻t0時之動作上升後之狀態。
以上所說明之時刻t0及t1時之動作對應於第1寫入動作之編程動作中之預充電動作。
於時刻t2，列解碼器模組18對所選擇之串單元SU對應之選擇閘極線SGD施加電壓VSGD，並對非選擇之串單元SU對應之選擇閘極線SGD施加電壓VSS。電壓VSGD係較電壓VSS高且較電壓VSGDH低之電壓。
若對選擇閘極線SGD施加電壓VSGD，且對位元線BL施加電壓VBL，則選擇電晶體ST1成為斷開狀態，對應之NAND串NS之通道成為浮動狀態。即，於所選擇之串單元SU中，連接於寫入禁止之位元線BL之NAND串NS之通道成為浮動狀態。
然後，列解碼器模組18對上部柱UMH之字元線WL、虛設字元線LDWL及UDWL、下部柱LMH之字元線WLD及WLS、以及選擇字元線WLsel分別施加電壓VPASS。電壓VPASS係較電壓VSGD高之電壓。
若對上部柱UMH之字元線WL、虛設字元線LDWL及UDWL、下部柱LMH之字元線WLD及WLS、以及選擇字元線WLsel分別施加電壓VPASS，則成為浮動狀態之NAND串NS之通道電位因與字元線WL之耦合而上升(自升壓)。另一方面，於連接於寫入對象之位元線BL之NAND串NS中，由於該位元線BL被施加電壓VSS，故通道電位之上升得以抑制。
於時刻t3，列解碼器模組18對選擇字元線WLsel施加編程電壓VPGM。
若對選擇字元線WLsel施加編程電壓VPGM，則藉由選擇字元線WLsel與連接於寫入對象之位元線BL之NAND串NS之通道之電壓差，向寫入對象之記憶胞電晶體MT之電荷儲存層注入電子，從而該記憶胞電晶體MT之閾值電壓上升。
另一方面，選擇字元線WLsel與連接於寫入禁止之位元線BL之NAND串NS之通道之電壓差藉由自升壓而變小，因此寫入禁止之記憶胞電晶體MT中之閾值電壓之變動得以抑制。
於時刻t4，列解碼器模組18使選擇字元線WLsel之電壓下降至VPASS。
於時刻t5，列解碼器模組18使上部柱UMH之字元線WL、虛設字元線LDWL及UDWL、下部柱LMH之字元線WLD及WLS、以及選擇字元線WLsel各自之電壓下降至VSS。如此一來，成為浮動狀態之NAND串NS之通道電壓隨著字元線WL之電壓下降而下降。
又，於時刻t5，列解碼器模組18使所選擇之串單元SU對應之選擇閘極線SGD之電壓下降至VSS，感測放大器模組19使寫入禁止之位元線BL之電壓下降至VSS。如此一來，各配線之電壓恢復為初始狀態。
以上所說明之一系列動作對應於1次編程動作。定序器15當編程動作結束時執行驗證動作，並根據該驗證結果，決定是否執行下一編程迴圈。然後，定序器15當例如藉由重複編程迴圈偵測到已通過最高位準之驗證時，結束第1寫入動作。
(第2寫入動作) 圖8表示實施形態之半導體記憶裝置10中之第2寫入動作之編程動作中之選擇閘極線SGD、字元線WL、虛設字元線LDWL及UDWL、以及位元線BL各自之電壓之一例。又，於第2寫入動作中，選擇與上部柱UMH對應之字元線WL，因此，圖8表示與上部柱UMH對應之字元線WLD及WLS各自之電壓。
如圖8所示，第2寫入動作之編程動作相對於利用圖7所說明之第1寫入動作之編程動作而言，時刻t0及t1各自所對應之動作(預充電動作)不同。
具體而言，於時刻t0，列解碼器模組18對各選擇閘極線SGD施加電壓VSGDH，對上部柱UMH之字元線WLD、選擇字元線WLsel、以及虛設字元線LDWL及UDWL分別施加電壓VPC，對上部柱UMH之字元線WLS施加電壓VPCH，對下部柱LMH之字元線WL施加例如電壓VSS。電壓VPCH係高於電壓VPC之電壓。較佳為閘極被施加電壓VPCH之記憶胞電晶體MT無關於記憶之資料皆成為接通狀態，電壓VPCH例如設定為相當於電壓VREAD之電壓。
若對選擇閘極線SGD施加電壓VSGDH，則選擇電晶體ST1成為接通狀態。若對上部柱UMH之字元線WLD、選擇字元線WLsel、以及虛設字元線LDWL及UDWL分別施加電壓VPC，則該等配線對應之電晶體各者成為接通狀態。
又，若對上部柱UMH之字元線WLS施加電壓VPCH，則與上部柱之字元線WLS對應之記憶胞電晶體MT例如無關於保持之資料皆成為接通狀態。
又，於時刻t0，感測放大器模組19對寫入對象之位元線BL施加電壓VSS，對寫入禁止之位元線BL施加電壓VBL。電壓VBL係高於電壓VSS之電壓。
此時，於連接有寫入對象之位元線BL之NAND串NS中，由於虛設電晶體LDT與選擇電晶體ST1之間之電晶體成為接通狀態，以及對應之位元線BL被施加電壓VSS，故自虛設電晶體LDT至選擇電晶體ST1之區域中之通道內之殘留電子被提取至位元線BL。
另一方面，於連接有寫入禁止之位元線BL之NAND串NS中，由於虛設電晶體LDT與選擇電晶體ST1之間之電晶體成為接通狀態，以及對應之位元線BL被施加電壓VBL，故自虛設電晶體LDT至選擇電晶體ST1為止之區域中之通道電位變得較連接於寫入對象之位元線BL之NAND串NS之通道電位高。
於時刻t1，列解碼器模組18使各選擇閘極線SGD、上部柱UMH之字元線WLD及WLS、選擇字元線WLsel、虛設字元線LDWL及UDWL、以及下部柱LMH之字元線WL各自之電壓下降至VSS。第2寫入動作中之其他動作由於與第1寫入動作相同，故省略說明。
[3]效果 根據以上所說明之實施形態之半導體記憶裝置10，能夠使半導體記憶裝置記憶之資料之可靠性提昇。以下，對實施形態之半導體記憶裝置10之詳細效果進行說明。
作為於記憶胞三維地積層而成之半導體記憶裝置中增加記憶胞之積層數之方法，考慮沿積層方向連結地形成複數個記憶孔，利用經連結之記憶孔形成1個記憶體柱MH。於該情形時，於半導體記憶裝置之製造步驟中，可降低記憶孔加工時之蝕刻步驟之縱橫比，從而可降低蝕刻步驟之製程難易度。
於具有此種構造之半導體記憶裝置中，記憶體柱MH例如包含用以將下層側之記憶孔與上層側之記憶孔連結之接合部JT。與接合部JT相鄰之記憶胞電晶體MT(或虛設電晶體)間之間隔多數情況下設計為較其他記憶胞電晶體MT間之間隔寬。
於此種情形時，存在如下傾向，即，與接合部JT相鄰之記憶胞電晶體MT之特性與其他記憶胞電晶體MT之特性不同。而且，存在如下傾向，即，於NAND串NS之通道內之接合部JT對應之區域，與其他區域相比，電子更容易殘留。接合部JT中之殘留電子於對於與上部柱UMH對應之記憶胞電晶體MT之寫入動作中，可能會導致誤寫入。以下，對由接合部JT引起之誤寫入之模型之一例進行說明。
圖9表示實施形態之比較例之第2寫入動作之編程動作中之選擇閘極線SGD、字元線WL、虛設字元線LDWL及UDWL、以及位元線BL各自之電壓之一例。
如圖9所示，比較例之第2寫入動作之編程動作相對於利用圖8所說明之實施形態之第2寫入動作之編程動作而言，時刻t0及t1各自所對應之動作(預充電動作)不同。
具體而言，於時刻t0，列解碼器模組18對各選擇閘極線SGD施加電壓VSGDH，對上部柱UMH之字元線WLD、及選擇字元線WLsel分別施加電壓VPC，對上部柱UMH之字元線WLS、虛設字元線LDWL及UDWL、以及下部柱LMH之字元線WL分別施加例如電壓VSS。
此時，於連接有寫入對象之位元線BL之NAND串NS中，與利用圖7所說明之實施形態之第1寫入動作之編程動作同樣地，自選擇字元線WLsel對應之記憶胞電晶體MT至選擇電晶體ST1為止之區域中之通道內之殘留電子被提取至位元線BL。即，於比較例之預充電動作中，對接近之字元線施加電壓VPC，於殘留電子被提取之通道之區域中不包含接合部JT。
圖10表示實施形態之比較例之第2寫入動作之編程動作中之半導體柱內部之電子之行為之一例。又，圖10抽取記憶胞陣列11之一部分區域進行表示，例示出選擇了上部柱UMH之字元線WL8之情形。
如圖10所示，於比較例之第2寫入動作之編程動作中，對上部柱UMH之字元線WL8施加編程電壓時，接合部JT中之NAND串NS之通道(半導體材料32)內之殘留電子有可能被注入至所選擇之記憶胞電晶體MT之電荷儲存層。
該現象可能會於選擇與上部柱UMH對應之記憶胞電晶體MT之第2寫入動作中產生。其原因在於，於選擇與下部柱LMH對應之記憶胞電晶體MT之第1寫入動作中，於預充電動作中NAND串NS之通道內之殘留電子被提取之區域中包含與接合部JT對應之區域。
圖11表示實施形態之比較例之記憶胞電晶體MT之閾值分佈之一例。根據上述原因，存在如下情形，即，比較例之與上部柱UMH對應之記憶胞電晶體MT之閾值分佈相對於與下部柱LMH對應之記憶胞電晶體MT之閾值分佈，具有如圖11所示之上下端之擴展。
相對於此，於實施形態之第2寫入動作之編程動作中之預充電動作中，列解碼器模組18對與接合部JT相鄰之虛設字元線UDWL及LDWL分別施加電壓VPC，對上部柱UMH之字元線WLS施加電壓VPCH。
即，於實施形態之預充電動作中，虛設電晶體LDT及UDT成為接通狀態，對接合部JT之區域亦施加虛設字元線UDWL及LDWL之電壓。進而，對寫入已結束之與上部柱UMH之字元線WLS對應之記憶胞電晶體MT施加電壓VPCH，因此，無關於寫入之資料，該等記憶胞電晶體MT成為接通狀態。
其結果，於實施形態之半導體記憶裝置10中，自選擇字元線WLsel對應之記憶胞電晶體MT至選擇電晶體ST1為止之區域中之通道內之殘留電子被提取至位元線BL，故能夠使與接合部JT對應之區域中之殘留電子減少。
藉此，實施形態之半導體記憶裝置10可抑制接合部JT中之殘留電子所引起之誤寫入，從而可抑制與上部柱UMH對應之記憶胞電晶體MT中之閾值分佈之擴展。因此，實施形態之半導體記憶裝置10可抑制讀出動作中之錯誤位元數，從而能夠使記憶之資料之可靠性提昇。
[變化例等] 實施形態之半導體記憶裝置包含複數個導電體、柱＜例如圖4、MH＞ 、及控制器＜例如圖1、15＞。複數個導電體隔著絕緣體而積層。柱通過複數個導電體，包含第1柱狀部＜例如圖4、LMH＞、第2柱狀部＜例如圖4、UMH＞、以及第1柱狀部及第2柱狀部間之接合部＜例如圖4、JT＞，且與複數個導電體之交叉部分分別作為電晶體發揮功能。控制器執行寫入動作。第1柱狀部所通過之複數個導電體中，距接合部最近之導電體＜例如圖4、24＞與其他任一個導電體＜例如圖4、23＞分別作為第1虛設字元線＜例如圖4、LDWL＞、及第1字元線＜例如圖4、WL(LMH)＞發揮功能。第2柱狀部所通過之複數個導電體中，距接合部最近之導電體＜例如圖4、25＞與其他任一個導電體＜例如圖4、26＞分別作為第2虛設字元線＜例如圖4、UDWL＞、及第2字元線＜例如圖4、WL(UMH)＞發揮功能。控制器於寫入動作中，執行包括包含預充電動作之編程動作之編程迴圈。控制器於選擇了第1字元線之寫入動作中之預充電動作＜例如圖7、第1寫入動作＞中，對第1字元線、第1虛設字元線、第2虛設字元線、及第2字元線分別施加較接地電壓高之第1電壓＜例如圖7、VPC＞。控制器於選擇了第2字元線之寫入動作中之預充電動作＜例如圖8、第2寫入動作＞中，對第1字元線施加較第1電壓低之第2電壓＜例如圖8、VSS＞，對第2虛設字元線及第2字元線分別施加第1電壓。藉此，半導體記憶裝置10能夠使記憶之資料之可靠性提昇。
再者，於實施形態所說明之第2寫入動作中，亦可使上部柱UMH對應之虛設字元線UDWL與下部柱LMH對應之虛設字元線LDWL進行不同動作。以下，利用圖12對本變化例進行說明。
圖12表示實施形態之變化例之第2寫入動作之編程動作中所選擇之區塊BLK對應的選擇閘極線SGD、字元線WL、虛設字元線LDWL及UDWL、以及位元線BL各自之電壓之一例。
如圖12所示，變化例之第2寫入動作之編程動作相對於利用圖8所說明之實施形態之第2寫入動作之編程動作而言，時刻t0及t1時之虛設字元線LDWL及UDWL之動作不同。
具體而言，於時刻t0，列解碼器模組18對各選擇閘極線SGD施加電壓VSGDH，對上部柱UMH之字元線WLD、選擇字元線WLsel、及虛設字元線LDWL分別施加電壓VPC，對上部柱UMH之字元線WLS、虛設字元線UDWL、以及下部柱LMH之字元線施加例如電壓VSS。實施形態之變化例之第2寫入動作之其他動作由於與利用圖8所說明之實施形態之第2寫入動作相同，故省略說明。
如此，於變化例之第2寫入動作之預充電動作中，對虛設電晶體LDT施加電壓VSS。於變化例之第2寫入動作之預充電動作中，與上部柱UMH對應之虛設電晶體UDT成為接通狀態，因此，能夠使接合部中之NAND串NS之通道內之殘留電子相較比較例之第2寫入動作之預充電動作減少。
因此，變化例之第2寫入動作可抑制接合部JT中之殘留電子所引起之誤寫入，從而可抑制與上部柱UMH對應之記憶胞電晶體MT中之閾值分佈之擴展。因此，實施形態之變化例之半導體記憶裝置10可抑制讀出動作中之錯誤位元數，從而能夠使記憶之資料之可靠性提昇。
於上述實施形態中，以應用使1個記憶胞電晶體MT記憶2位元之資料之MLC(Multi-Level Cell)方式作為記憶胞電晶體MT之寫入方式之情形為例進行了說明，但並不限定於此。例如，亦可使1個記憶胞電晶體MT記憶1位元之資料，亦可記憶3位元以上之資料。於此種情形時，藉由應用上述實施形態中之第2寫入動作，亦能夠使記憶之資料之可靠性提昇。
於上述實施形態中，以利用與接合部JT相鄰之電晶體作為虛設電晶體之情形為例進行了說明，但並不限定於此。例如，亦可利用相對於接合部JT設置於一側之電晶體作為虛設電晶體，亦可利用設置於另一側之電晶體作為記憶胞電晶體，還可利用設置於兩側之電晶體作為記憶胞電晶體。於此種情形時，於第2寫入動作中，藉由使連接於與接合部JT相鄰之記憶胞電晶體之字元線之動作與利用圖8所說明之與上部柱UMH對應之字元線WLS同樣地動作，亦能夠獲得與實施形態相同之效果。
於上述實施形態中，以與接合部JT之一側或另一側相鄰之虛設電晶體設置有1個之情形為例進行了說明，但並不限定於此。例如，亦可利用與接合部JT接近之區域中之複數個電晶體作為虛設電晶體。於此種情形時，於第2寫入動作中，藉由使與接合部JT接近之虛設字元線之動作與利用圖8所說明之虛設字元線UDWL或LDWL同樣地動作，亦能夠獲得與實施形態相同之效果。
於上述實施形態中，以1根記憶體柱MH由下部柱LMH及上部柱UMH之2段構造形成之情形為例進行了說明，但並不限定於此。例如，1根記憶體柱亦可包含3段以上之柱部、及2個以上之接合部JT。於此種情形時，例如，於設置有選擇電晶體ST2之柱執行第1寫入動作，於其他柱執行第2寫入動作。於該第2寫入動作中，例如，於預充電動作中，可自最下層之接合部JT對上層之字元線及虛設字元線施加電壓VPC或VPCH，以能夠將所有接合部JT中之殘留電子去除，亦可自該接合部JT對上層之字元線及虛設字元線施加電壓VPC或VPCH，以能夠將與所選擇之字元線對應之柱接近之接合部JT中之殘留電子去除。
於上述實施形態中，以接合部JT之外徑較下部柱LMH與接合部JT之接觸部分之外徑大且較上部柱UMH與接合部JT之接觸部分之外徑大之情形為例進行了說明，但並不限定於此。例如，於下部柱LMH之上表面與上部柱UMH之下表面直接接合之構造之情形時，該下部柱LMH之上表面與該上部柱UMH之下表面接觸之區域相當於接合部JT。
於上述實施形態中，利用分別示出選擇閘極線、字元線、及虛設字元線之電壓之時序圖對寫入動作進行了說明，該等配線之電壓成為例如與電壓產生電路17對列解碼器模組18供給電壓之信號線之電壓相同之電壓。
即，於上述實施形態中，對各配線施加之電壓、或施加電壓之期間可藉由調查對應之信號線之電壓而粗略知曉。於根據連接於電壓產生電路17之各信號線之電壓估計選擇閘極線、字元線、及虛設字元線等之電壓之情形時，亦可考慮列解碼器RD中包含之電晶體TR之電壓降。於該情形時，選擇閘極線、字元線、及虛設字元線各自之電壓與施加至分別對應之信號線之電壓相比，降低電晶體TR之電壓降之量。
本說明書中，所謂“連接”，表示電性連接，不排除例如於中間插入其他元件。又，本說明書中，所謂“斷開狀態”，表示對應之電晶體之閘極被施加未達該電晶體之閾值電壓之電壓，不排除例如電晶體之漏電流之類之微小電流流過。
再者，於上述各實施形態中， (1)於讀出動作中，施加至“A”位準之讀出動作中選擇之字元線之電壓例如為0～0.55 V之間。並不限定於此，亦可設為0.1～0.24 V、0.21～0.31 V、0.31～0.4 V、0.4～0.5 V、0.5～0.55 V中之任一範圍之間。
施加至“B”位準之讀出動作中選擇之字元線之電壓例如為1.5～2.3 V之間。並不限定於此，亦可設為1.65～1.8 V、1.8～1.95 V、1.95～2.1 V、2.1～2.3 V中之任一範圍之間。
施加至“C”位準之讀出動作中選擇之字元線之電壓例如為3.0 V～4.0 V之間。並不限定於此，亦可設為3.0～3.2 V、3.2～3.4 V、3.4～3.5 V、3.5～3.6 V、3.6～4.0 V中之任一範圍之間。
作為讀出動作之時間(tRead)，亦可設為例如25～38 μs、38～70 μs、70～80 μs之間。
(2)寫入動作如上所述包含編程動作與驗證動作。最初施加至編程動作時所選擇之字元線之電壓例如為13.7～14.3 V之間。並不限定於此，亦可設為例如13.7～14.0 V、14.0～14.6 V中之任一範圍之間。作為施加至編程動作時非選擇之字元線之電壓，亦可設為例如6.0～7.3 V之間。並不限定於該情形，亦可設為例如7.3～8.4 V之間，還可設為6.0 V以下。
於寫入動作中，選擇第奇數條字元線時最初施加至所選擇字元線之電壓、與選擇第偶數條字元線時最初施加至所選擇字元線之電壓亦可不同。於寫入動作中，亦可根據非選擇字元線為第奇數條字元線還是第偶數條字元線來改變要施加之通過電壓。
作為將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時之編程電壓之升高幅度，列舉例如0.5 V左右。
作為寫入動作之時間(tProg)，亦可設為例如1700～1800 μs、1800～1900 μs、1900～2000 μs之間。
(3)刪除動作中，最初施加至形成於半導體基板上部且於上方配置有上述記憶胞之井之電壓例如為12.0～13.6 V之間。並不限定於該情形，亦可為例如13.6～14.8 V、14.8～19.0 V、19.0～19.8 V、19.8～21.0 V之間。
作為刪除動作之時間(tErase)，亦可設為例如3000～4000 μs、4000～5000 μs、4000～9000 μs之間。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請] 本申請享有以日本專利申請2017-242858號(申請日：2017年12月19日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10‧‧‧半導體記憶裝置
11‧‧‧記憶胞陣列
12‧‧‧輸入輸出電路
13‧‧‧暫存器部
13A‧‧‧狀態暫存器
13B‧‧‧位址暫存器
13C‧‧‧指令暫存器
14‧‧‧邏輯控制器
15‧‧‧定序器
16‧‧‧就緒/忙碌控制電路
17‧‧‧電壓產生電路
18‧‧‧列解碼器模組
19‧‧‧感測放大器模組
20‧‧‧半導體基板
21～28‧‧‧導電體
29‧‧‧阻擋絕緣膜
30‧‧‧絕緣膜
31‧‧‧隧道氧化膜
32‧‧‧半導體材料
ADD‧‧‧位址資訊
ALE‧‧‧位址鎖存賦能信號
AR‧‧‧讀出電壓
BD‧‧‧區塊解碼器
BL‧‧‧位元線
BL0～BLm‧‧‧位元線
BLC‧‧‧接觸插塞
BLK‧‧‧區塊
BLK0～BLKn‧‧‧區塊
BR‧‧‧讀出電壓
/CE‧‧‧晶片賦能信號
CG0～CG7‧‧‧信號線
CG8～CG15‧‧‧信號線
CLE‧‧‧指令鎖存賦能信號
CMD‧‧‧指令
CR‧‧‧讀出電壓
CU‧‧‧胞單元
DAT‧‧‧資料
I/O1～I/O8‧‧‧輸入輸出信號
JT‧‧‧接合部
LCGD‧‧‧信號線
LDT‧‧‧虛設電晶體
LDWL‧‧‧第1虛設字元線
LMH‧‧‧下部柱
MH‧‧‧記憶體柱
MT0～MT15‧‧‧記憶胞電晶體
NS‧‧‧NAND串
RBn‧‧‧就緒/忙碌信號
/RE‧‧‧讀出賦能信號
RD0～RDn‧‧‧列解碼器
SGD‧‧‧選擇閘極線
SGD0～SGD3‧‧‧選擇閘極線
SGDD0～SGDD3‧‧‧信號線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SLT‧‧‧狹縫
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STS‧‧‧狀態資訊
SU‧‧‧串單元
SU0～SU3‧‧‧串單元
t0‧‧‧時刻
t1‧‧‧時刻
t2‧‧‧時刻
t3‧‧‧時刻
t4‧‧‧時刻
t5‧‧‧時刻
TR1～TR8‧‧‧電晶體
TR9‧‧‧電晶體
TR10‧‧‧電晶體
TR11～TR18‧‧‧電晶體
TR19～TR22‧‧‧電晶體
TG‧‧‧傳輸閘極線
UCGD‧‧‧信號線
UDT‧‧‧虛設電晶體
UDWL‧‧‧第2虛設字元線
UMH‧‧‧上部柱
VBL‧‧‧電壓
VPASS‧‧‧電壓
VPC‧‧‧電壓
VPCH‧‧‧電壓
VPGM‧‧‧編程電壓
VREAD‧‧‧讀出通過電壓
VSGD‧‧‧電壓
VSGDH‧‧‧電壓
VSS‧‧‧電壓
Vth‧‧‧閾值電壓
/WE‧‧‧寫入賦能信號
WL‧‧‧字元線
WL0～WL15‧‧‧字元線
WLD‧‧‧字元線
WLS‧‧‧字元線
WLsel‧‧‧選擇字元線
/WP‧‧‧寫入保護信號
圖1係表示實施形態之半導體記憶裝置之整體構成之一例之方塊圖。 圖2係表示實施形態之記憶胞陣列之電路構成之一例之電路圖。 圖3係表示實施形態之記憶胞電晶體之閾值電壓之分佈之一例之閾值分佈圖。 圖4係表示實施形態之記憶胞陣列之剖面構成之一例之剖視圖。 圖5係表示實施形態之列解碼器模組之電路構成之一例之電路圖。 圖6係表示實施形態之半導體記憶裝置中之寫入動作之一例之流程圖。 圖7係表示實施形態之半導體記憶裝置中之第1寫入動作之編程動作中之各配線之電壓之一例之時序圖。 圖8係表示實施形態之半導體記憶裝置中之第2寫入動作之編程動作中之各配線之電壓之一例之時序圖。 圖9係表示實施形態之比較例之半導體記憶裝置中之第2寫入動作之編程動作中之各配線之電壓之一例之時序圖。 圖10係表示實施形態之比較例之半導體記憶裝置中之第2寫入動作之編程動作中之記憶體柱內部之電子之行為之一例的模式圖。 圖11係表示實施形態之比較例之半導體記憶裝置中之記憶胞電晶體之閾值電壓之分佈之一例的閾值分佈圖。 圖12係表示實施形態之變化例之半導體記憶裝置中之第2寫入動作之編程動作中之各配線之電壓之一例的時序圖。

Claims (20)

  1. 一種半導體記憶裝置，其具備： 複數個導電體，其等隔著絕緣體而積層； 柱，其通過上述複數個導電體，包含第1柱狀部、上述第1柱狀部之上方之第2柱狀部、以及上述第1柱狀部及上述第2柱狀部間之接合部，且該柱與上述複數個導電體之交叉部分之各者作為電晶體發揮功能；及 控制器，其執行寫入動作； 上述第1柱狀部所通過之上述複數個導電體中距上述接合部最近之導電體與其他任一個導電體係分別作為第1虛設字元線及第1字元線發揮功能， 上述第2柱狀部所通過之上述複數個導電體中距上述接合部最近之導電體與其他任一個導電體係分別作為第2虛設字元線及第2字元線發揮功能， 上述控制器係 於上述寫入動作中，執行包括包含預充電動作之編程動作之編程迴圈， 於選擇上述第1字元線之上述寫入動作中之上述預充電動作中，對上述第1字元線、上述第1虛設字元線、上述第2虛設字元線、及上述第2字元線各者施加高於接地電壓之第1電壓， 於選擇上述第2字元線之上述寫入動作中之上述預充電動作中，對上述第1字元線施加低於上述第1電壓之第2電壓，對上述第2虛設字元線及上述第2字元線各者施加上述第1電壓。
  2. 如請求項1之半導體記憶裝置，其中於選擇上述第2字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第1虛設字元線施加上述第1電壓。
  3. 如請求項2之半導體記憶裝置，其中設置於作為上述第2虛設字元線發揮功能之上述導電體與作為上述第2字元線發揮功能之上述導電體之間之上述導電體中，任一個導電體作為第3字元線發揮功能，且 於選擇上述第2字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第3字元線施加高於上述第1電壓之第3電壓。
  4. 如請求項3之半導體記憶裝置，其中與上述第1柱狀部所通過之上述複數個導電體中作為上述第1字元線發揮功能之上述導電體相比，距離上述接合部較遠之導電體中之任一個導電體係作為第4字元線發揮功能，且 於選擇上述第1字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第4字元線施加上述第2電壓。
  5. 如請求項3之半導體記憶裝置，其中與上述第2柱狀部所通過之上述複數個導電體中作為上述第2字元線發揮功能之上述導電體相比，距離上述接合部較遠之導電體中之任一個導電體係作為第5字元線發揮功能，且 於選擇上述第2字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第5字元線施加上述第1電壓。
  6. 如請求項3之半導體記憶裝置，其中與上述第1柱狀部所通過之上述複數個導電體中作為上述第1字元線發揮功能之上述導電體相比，距離上述接合部較近之導電體中之任一個導電體係作為第6字元線發揮功能，且 於選擇上述第1字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第6字元線施加上述第1電壓。
  7. 如請求項1之半導體記憶裝置，其中於選擇上述第2字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第1虛設字元線施加上述第2電壓。
  8. 如請求項7之半導體記憶裝置，其中設置於作為上述第2虛設字元線發揮功能之上述導電體與作為上述第2字元線發揮功能之上述導電體之間之上述導電體中之任一個導電體係作為第3字元線發揮功能，且 於選擇上述第2字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第3字元線施加高於上述第1電壓之第3電壓。
  9. 如請求項8之半導體記憶裝置，其中與上述第1柱狀部所通過之上述複數個導電體中作為上述第1字元線發揮功能之上述導電體相比，距離上述接合部較遠之導電體中之任一個導電體係作為第4字元線發揮功能，且 於選擇上述第1字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第4字元線施加上述第2電壓。
  10. 如請求項8之半導體記憶裝置，其中與上述第2柱狀部所通過之上述複數個導電體中作為上述第2字元線發揮功能之上述導電體相比，距離上述接合部較遠之導電體中之任一個導電體係作為第5字元線發揮功能，且 於選擇上述第2字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第5字元線施加上述第1電壓。
  11. 如請求項8之半導體記憶裝置，其中與上述第1柱狀部所通過之上述複數個導電體中作為上述第1字元線發揮功能之上述導電體相比，距離上述接合部較近之導電體中之任一個導電體係作為第6字元線發揮功能，且 於選擇上述第1字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第6字元線施加上述第1電壓。
  12. 如請求項1之半導體記憶裝置，其中於上述編程動作中，上述控制器於對所選擇之字元線施加編程電壓之前執行上述預充電動作。
  13. 如請求項12之半導體記憶裝置，其中上述柱所通過之上述複數個導電體包含作為選擇閘極線發揮功能之導電體， 上述控制器係 於上述預充電動作中，對上述選擇閘極線施加高於上述第2電壓之第4電壓， 於對所選擇之字元線施加編程電壓之期間，對上述選擇閘極線施加高於上述第2電壓且低於上述第4電壓之第5電壓。
  14. 如請求項1之半導體記憶裝置，其中上述接合部與上述第1柱狀部及上述第2柱狀部各者相鄰。
  15. 如請求項1之半導體記憶裝置，其中設置於作為上述第1虛設字元線發揮功能之上述導電體與上述第1柱狀部之交叉部分之電晶體、及設置於作為上述第2虛設字元線發揮功能之上述導電體與上述第2柱狀部之交叉部分之電晶體各者不使用於記憶資料。
  16. 一種半導體記憶裝置，其具備： 複數個導電體，其等隔著絕緣體而積層； 柱，其通過上述複數個導電體，包含第1柱狀部、第2柱狀部、以及上述第1柱狀部及上述第2柱狀部間之接合部，且該柱與上述複數個導電體之交叉部分之各者作為電晶體發揮功能；及 控制器，其執行寫入動作； 上述第1柱狀部所通過之上述複數個導電體中之任一個導電體係作為第1字元線發揮功能， 上述第2柱狀部所通過之上述複數個導電體中之任一個導電體係作為第2字元線發揮功能， 設置於作為上述第2字元線發揮功能之上述導電體與上述接合部之間之上述導電體中之任一個導電體係作為第3字元線發揮功能， 上述控制器係 於上述寫入動作中，執行包括包含預充電動作之編程動作之編程迴圈， 於選擇上述第1字元線之上述寫入動作中之上述預充電動作中，對上述第1字元線、上述第2字元線、及上述第3字元線各者施加高於接地電壓之第1電壓， 於選擇上述第2字元線之上述寫入動作中之上述預充電動作中，對上述第1字元線施加低於上述第1電壓之第2電壓，對上述第2字元線施加上述第1電壓，對上述第3字元線施加高於上述第1電壓之第3電壓。
  17. 如請求項16之半導體記憶裝置，其中與上述第1柱狀部所通過之上述複數個導電體中作為上述第1字元線發揮功能之上述導電體相比，距離上述接合部較遠之導電體中之任一個導電體係作為第4字元線發揮功能，且 於選擇上述第1字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第4字元線施加上述第2電壓。
  18. 如請求項17之半導體記憶裝置，其中與上述第1柱狀部所通過之上述複數個導電體中作為上述第1字元線發揮功能之上述導電體相比，距離上述接合部較近之導電體中之任一個導電體係作為第5字元線發揮功能，且 於選擇上述第1字元線之上述寫入動作中之上述預充電動作中，上述控制器對上述第5字元線施加上述第1電壓。
  19. 如請求項16之半導體記憶裝置，其中上述第2柱狀部所通過之上述複數個導電體包含作為選擇閘極線發揮功能之導電體， 上述控制器係 於上述預充電動作中，對上述選擇閘極線施加高於上述第2電壓之第4電壓， 於對所選擇之字元線施加編程電壓之期間，對上述選擇閘極線施加高於上述第2電壓且低於上述第4電壓之第5電壓。
  20. 如請求項16之半導體記憶裝置，其中上述接合部與上述第1柱狀部及上述第2柱狀部各者相鄰。
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