JP5134208B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関する。
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディを備えたＮ型ＭＯＳトランジスタをメモリセルとして備え、このボディ領域に蓄積されているホール数によってデータ“１”またはデータ“０”を記憶する。例えば、メモリセルがＮ型ＦＥＴである場合、ボディ領域内のホール数が多い状態をデータ“１”とし、ホール数が少ない状態をデータ“０”とする。その結果、データ“1”を記憶したメモリセルの閾値電圧は低くなる。データ“０”を記憶したメモリセルの閾値電圧は高くなる。
メモリセルをオン状態にしたときに反転層内の電子の一部がゲート酸化膜とボディ領域との界面にある界面準位にトラップされる。ボディ領域に蓄積されていた正孔はこの電子と再結合して消滅する。これが繰り返されると、非選択メモリセルのデータ“１”の状態はデータ“０”に変化してしまう。これは、チャージポンピング現象と呼ばれている。
したがって、ＦＢＣメモリ装置では、データ“１”のセルに対して、いわゆるリフレッシュ動作が定期的に必要になる。
しかし、ＦＢＣの場合には、データ“1”を記憶したメモリセルの閾値電圧は低く、データ“０”を記憶したメモリセルの閾値電圧は高い。このため、センスノード対の間に設けられたＣＭＯＳクロスカップル型ラッチセンスアンプは、データの読出しにおいてセンスノードの電位差をラッチした後に、そのデータを論理的に反転してメモリセルへ書き戻す必要がある。例えば、読出し時にビット線対ＢＬおよびＢＢＬのデータがセンスノード対ＳＮおよびＢＳＮにそれぞれ伝達され、書込み時にセンスノード対ＳＮおよびＢＳＮのデータがビット線対ＢＢＬおよびＢＬにそれぞれ伝達される。このように、リフレッシュ時にデータを反転してリストアするために、ビット線ＢＬとセンスノードＳＮとの間、および、ビット線ＢＢＬとセンスノードＢＳＮとの間を接続するトランスファゲートＴＧ１のほかに、ビット線ＢＬとセンスノードＢＳＮとの間、および、ビット線ＢＢＬとセンスノードＳＮとの間を接続するトランスファゲートＴＧ２が設けられている。読出し時には、ゲートＴＧ１がオンし、ゲートＴＧ２がオフしており、リストア時には、ゲートＴＧ２がオンし、ゲートＴＧ１がオフしている。
ここで、読出し動作からリストア動作へシフトする際に、ゲートＴＧ１をオフにするタイミングおよびラッチセンスアンプをオフにするタイミングが問題となる。従来、ゲートＴＧ１およびラッチセンスアンプを同時またはそれ以前にオフにする仕様１と、ラッチセンスアンプをオフにした後にゲートＴＧ１をオフにする仕様２があった。
仕様１では、データのラッチ時にセンスノードがビット線と切断されてしまうので、センスノードの容量が小さくなり、センスノード上のデータが不安定になる。その結果、ラッチセンスアンプがデータを誤って認識するおそれがある。一方、仕様２では、ラッチセンスアンプがデータをラッチする時に、センスノードとビット線とが接続されているので、反転した論理信号がビット線に伝達されるおそれがある。その結果、データのラッチ時に、逆論理のデータがメモリセルに記憶されてしまう。リフレッシュ時におけるデータ“１”の書戻しは、データ“１”の書込みよりもドレイン電圧が弱い。このため、一旦データ“０”が誤って書き戻されたてしまった場合、データ“１”に戻すことができない可能性が高い。
T.Ohsawa et al., "An 18.5ns 128Mb SOI DRAM with a Floating Body Cell," ISSCC Dig. Tech. Papers, pp.458-459, Feb., 2005
メモリセルのリフレッシュ時に、メモリセルのデータを正確に検出し、かつ、正確に書き戻すことができる半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶する相補メモリセルと、
前記相補メモリセルのゲートに接続されたワード線と、
前記相補メモリセルのドレインまたはソースに接続され、前記相補メモリセルのデータを伝達するビット線対と、
前記ビット線対に接続され、前記相補メモリセルのデータを伝達するセンスノード対と、
前記ビット線対と前記センスノード対との間に接続された読出し用トランスファゲート対および再書込み用トランスファゲート対と、
前記センスノード対にデータをラッチするラッチ回路とを備え、
データの読出しにおいて、前記ラッチ回路がデータのラッチ動作を開始する直前から、該ラッチ動作が完了して前記読出し用トランスファゲート対が前記ビット線対と前記センスノード対との間を切断するまでのラッチ期間の間、前記ワード線のうちデータの読出し対象である選択ワード線は非活性状態とされ、
前記センスノード対が前記相補メモリセルのデータを検知するセンス期間、および、前記ラッチ回路がラッチしたデータを前記ビット線対に接続された前記相補メモリセルに書き戻すリストア期間において、前記選択ワード線は活性状態とされることを特徴とする。
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶する相補メモリセルと、
前記相補メモリセルのゲートに接続されたワード線と、
前記相補メモリセルのドレインまたはソースに接続され、前記相補メモリセルのデータを伝達するローカルビット線対と、
複数の前記ローカルビット線対に対応して設けられたグローバルビット線対と、
前記グローバルビット線対と前記ローカルビット線対との間に接続された第１のトランスファゲート対と、
前記グローバルビット線対に接続され、前記相補メモリセルのデータを伝達するセンスノード対と、
前記グローバルビット線対と前記センスノード対との間に接続された読出し用トランスファゲート対および再書込み用トランスファゲート対と、
前記センスノード対のデータをラッチするラッチ回路とを備え、
データの読出しにおいて、前記ラッチ回路がデータのラッチ動作を開始する直前から、該ラッチ動作が完了して前記読出し用トランスファゲート対が前記グローバルビット線対と前記センスノード対との間を切断するまでのラッチ期間の間、データの読出し対象である選択ローカルビット線対と前記グローバルビット線対との間の第１のトランスファゲート対をオフにし、
前記センスノード対が前記相補メモリセルのデータを検知するセンス期間、および、前記ラッチ回路がラッチしたデータをデータの読出し対象である選択ローカルビット線対に接続された前記相補メモリセルに書き戻すリストア期間において、前記選択ローカルビット線対と前記グローバルビット線対との間の第１のトランスファゲート対をオンにすることを特徴とする。
本発明による半導体記憶装置は、メモリセルのリフレッシュ時に、メモリセルのデータを正確に検出し、かつ、正確に書き戻すことができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ１００の構成を示すブロック図である。図1の実線矢印はアドレス信号の経路を示す。破線矢印は制御信号の経路を示す。一点鎖線は電源電圧の経路を示している。
ＦＢＣメモリ１００は、メモリセルアレイＭＣＡと、隣り合うメモリセルアレイＭＣＡ間に設けられたセンスアンプＳＡと、ワード線ドライバＷＬＤと、ロウデコーダＲＤと、カラムデコーダＣＤと、ワード線コントローラＷＬＣと、カラムアドレスバッファＣＡＢと、ロウアドレスバッファＲＡＢと、ＤＱバッファＤＱＢと、センスアンプ制御回路ＳＡＣＣと、内部電圧生成回路ＩＶＧＣと、チップ制御回路ＣＣＣと、ワード線制御回路ＷＬＣＣとを備えている。尚、本実施形態では、ワード線ＷＬが延伸している方向をカラム（column）方向とし、ビット線ＢＬが延伸している方向をロウ(row)方向としている。
ロウデコーダＲＤは、ロウアドレスバッファＲＡＢからロウアドレスを受け取り、ワード線ドライバＷＬＤをロウアドレス信号に従って動作させる。ワード線ドライバＷＬＤは、ロウデコーダＲＤからのロウアドレスに従ってメモリセルアレイＭＣＡのワード線を選択し、これを駆動する。カラムデコーダＣＤは、カラムアドレスバッファＣＡＢからカラムアドレスを受け取る。カラムデコーダＣＤは、このカラムアドレスに従ってメモリセルアレイＭＣＡのビット線を選択する。選択されたワード線（以下、選択ワード線ともいう）および選択されたビット線（以下、選択ビット線ともいう）に接続されたメモリセル、即ち、選択されたワード線および選択されたビット線の交点に位置するメモリセルが選択メモリセルとしてデータの読出し／書込みの対象となる。選択ワード線に接続されたメモリセルのうち、選択メモリセル以外のメモリセルは非選択メモリセルである。
ＤＱバッファＤＱＢは、外部装置との接続用のパッドＩＯ０〜ＩＯｎに接続されている。これにより、ＤＱバッファＤＱＢは、データ読出し時には外部装置へ出力されるデータを一時的に格納し、データ書込み時には外部装置から入力されるデータを一時的に格納することができる。データの読出し／書込み動作は、メモリセルＭＣのデータを読出しＤＱバッファを介して外部へこのデータを出力する動作、および、メモリセルＭＣへ新しいデータを書き込むことによってデータを更新する動作である。リフレッシュ動作とは、活性化されたワード線に接続されたメモリセルＭＣからデータを一旦読出し、同一データを同一メモリセルへ書き戻す動作をいう。リフレッシュ動作は、ワード線ＷＬをアドレス順に選択することによって全メモリセルＭＣに対して行われる。リフレッシュ動作では、実質的にＤＱバッファＤＱＢを用いない。
センスアンプ制御回路ＳＡＣＣは、センスアンプＳＡに入力される様々な信号群の動作を制御する。このセンスアンプ制御回路ＳＡＣＣの制御を受けて、センスアンプＳＡは、ビット線ＢＬを介してメモリセルアレイＭＣＡ内のメモリセルのデータを読出し、このデータをラッチすることができる。さらに、センスアンプＳＡは、ビット線ＢＬを介してラッチされたデータをメモリセルへ書き込むことができる。
内部電位生成回路ＩＶＧＣは、電源ＶＣＣおよびグランドＧＮＤからＦＢＣメモリ装置１００内の各構成に必要な電位を生成し、この電位を各構成に供給する。チップ制御回路ＣＣＣは、信号ｂＲＡＳ、ｂＣＡＳ、ｂＣＳ、ｂＷＥを入力し、カラムアドレスバッファＣＡＢ、ロウアドレスバッファＲＡＢ、内部電位発生回路ＩＶＧＣ、ＤＱバッファＤＱＢ、センスアンプ制御回路ＳＡＣＣ、ワード線制御回路ＷＬＣＣを制御する。
ワード線制御回路ＷＬＣＣは、ワード線ドライバＷＬＤとロウデコーダＲＤとの間に接続されており、チップ制御回路ＣＣＣの制御を受けて、ワード線ドライバＷＬＤを制御する。ワード線制御回路ＷＬＣＣの制御を受けて、ワード線ドライバＷＬＤは、選択ワード線を所定のタイミングで立ち上げ、あるいは、立ち下げることができる。
図２は、メモリセルアレイＭＣＡの内部の一部を示す回路図である。メモリセルアレイＭＣＡは、マトリクス状に配列されたメモリセルＭＣを含む。図２では、４つのメモリセルＭＣが示されているが、実際には、より多くのメモリセルＭＣがマトリクス状に配列されている。ワード線ＷＬｉ（ｉは整数）は、メモリセルＭＣのゲートに接続されている。ビット線ＢＬｉは、メモリセルＭＣのドレインに接続され、メモリセルＭＣのデータを伝達する。ワード線ＷＬｉおよびビット線ＢＬｉは、互いに直交しており、その交点にメモリセルＭＣが存在する。メモリセルＭＣのソースはソース線ＳＬに接続されている。
図３は、メモリセルＭＣの構成を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ（Berried Oxidation）層２０およびＳＯＩ層３０からなるＳＯＩ基板上に形成されている。ＳＯＩ層３０には、ソースＳ、ドレインＤおよびフローティングボディ領域（以下、単にボディ領域という）Ｂが形成されている。ソースＳはソース線ＳＬに接続されており、ドレインＤはビット線ＢＬに接続されている。ボディ領域Ｂ上には、ゲート絶縁膜４０が設けられている。ゲート絶縁膜４０上には、ゲート電極５０が設けられている。ゲート電極５０は、ワード線ＷＬに接続されている。
ｐ型半導体からなるボディ領域Ｂは、その左右をｎ＋型半導体からなるソースＳおよびドレインＤに挟まれている。また、ボディ領域Ｂの上下にはゲート絶縁膜４０およびＢＯＸ層２０がある。さらに、ボディ領域Ｂの前後には素子分離領域としてＳＴＩ（Shallow Trench Isolation）（図示せず）がある。ボディ領域Ｂは、ソースＳ、ドレインＤ、ゲート絶縁膜４０、ＢＯＸ層２０およびＳＴＩにより取り囲まれているので、電気的に浮遊状態になっている。
ＦＢＣは、このボディ領域Ｂに多数キャリアとしてのホールを蓄積／放出することによってデータ“１”およびデータ“０”を記憶することができる。メモリセルＭＣがｎ型ＦＥＴである場合、センスアンプＳＡは、ボディ領域Ｂ内に蓄積されたホール数が比較的多いときにデータ“１”を検出し、それが比較的少ないときにデータ“０”を検出する。
図４は、センスアンプＳＡの内部構成を示す回路図である。図４では、ビット線対ＢＬＬ、ｂＢＬＬおよびビット線対ＢＬＲ、ｂＢＬＲに対応したセンスアンプＳＡを示している。ビット線ＢＬＬ、ｂＢＬＬは、図１の左側に位置するメモリセルアレイＭＣＡに接続されたビット線である。ビット線ＢＬＲ、ｂＢＬＲは、図１の右側に位置するメモリセルアレイＭＣＡに接続されたビット線である。
本実施形態では、フォールデッド型ビット線構成を採用している。従って、データ読出し時には、ビット線対ＢＬＬ、ｂＢＬＬおよびビット線対ＢＬＲ、ｂＢＬＲのうち一方がデータを伝達し、他方が基準電位を伝達する。基準電位は、データ“１”の検出電位とデータ“０”検出電位との間の電位である。データ書込み時には、ビット線ｂＢＬＬはビット線ＢＬＬに対して反転信号を伝達し、ビット線ｂＢＬＲはビット線ＢＬＲに対して反転信号を伝達する。
センスアンプＳＡは、センスノードＳＮおよびｂＳＮを含む。センスノードＳＮは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続されている。センスノードｂＳＮは、トランスファゲートＴＧＬ２を介してビット線ｂＢＬＬに接続され、トランスファゲートＴＧＲ２を介してビット線ｂＢＬＲに接続されている。さらに、センスノードＳＮは、トランスファゲートＴＧＬ３を介してビット線ｂＢＬＬに接続され、トランスファゲートＴＧＲ３を介してビット線ｂＢＬＲに接続されている。センスノードｂＳＮは、トランスファゲートＴＧＬ４を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ４を介してビット線ＢＬＲに接続されている。
トランスファゲートＴＧＬ１およびＴＧＬ２は、信号ＶΦＴＬによってオン／オフ制御される。トランスファゲートＴＧＲ１およびＴＧＲ２は、信号ＶΦＴＲによってオン／オフ制御される。トランスファゲートＴＧＬ３およびＴＧＬ４は、信号ＦＢＬおよびｂＦＢＬによってオン／オフ制御される。トランスファゲートＴＧＲ３およびＴＧＲ４は、信号ＦＢＬおよびｂＦＢＬによってオン／オフ制御される。
センスノードＳＮは、データ読出し時にトランスファゲートＴＧＬ１またはＴＧＲ１を介してビット線ＢＬＬまたはＢＬＲに接続され、それによりメモリセルＭＣのデータを伝達する。センスノードｂＳＮは、データ読出し時にトランスファゲートＴＧＬ２またはＴＧＲ２を介してビット線ｂＢＬＬまたはｂＢＬＲに接続され、それによりメモリセルＭＣのデータを伝達する。また、センスノードＳＮは、データ書込み時にトランスファゲートＴＧＬ３またはＴＧＲ３を介してビット線ｂＢＬＬまたはｂＢＬＲに接続され、それによりメモリセルＭＣへデータを書き込む。センスノードｂＳＮは、データ書込み時にトランスファゲートＴＧＬ４またはＴＧＲ４を介してビット線ＢＬＬまたはＢＬＲに接続され、それによりメモリセルＭＣへデータを書き込む。
例えば、ビット線ＢＬＬからのデータを読み出す場合、ビット線ｂＢＬＬから基準電圧を得て、ビット線ＢＬＬの電位を基準電圧と比較する。これによって、センスアンプＳＡは、ビット線ＢＬＬに伝達されたデータが“１”であるか“０”であるかを判断することができる。尚、ビット線ＢＬＬおよびｂＢＬＬからデータを読み出す場合には、ビット線ＢＬＲおよびｂＢＬＲはセンスノードＳＮ、ｂＳＮに接続されない。逆に、ビット線ＢＬＲからデータを読み出す場合には、ビット線ＢＬＬおよびｂＢＬＬは、センスノードＳＮ、ｂＳＮに接続されない。
ビット線ＢＬＬ上のデータが“１”である場合、メモリセルＭＣの閾値電圧は基準電位より低くなるので、センスノードＳＮの電位はセンスノードｂＳＮの電位よりも低くなる。よって、この場合、リフレッシュ動作では、データ“１”をメモリセルＭＣへ書き戻すためにビット線ＢＬＬへ高電位を与えなければならない。そこで、トランスファゲートＴＧＬ４をオンさせることによって、高電位であるセンスノードｂＳＮをビット線ＢＬＬに接続する。また、ビット線ｂＢＬＬへ低電位を与えるために、トランスファゲートＴＧＬ３をオンさせることによって、低電位であるセンスノードＳＮをビット線ｂＢＬＬに接続する。
センスアンプＳＡは、ＣＭＯＳクロスカップル型ラッチセンスアンプ（以下、ラッチ回路という）ＲＣ１およびＲＣ２を含む。ラッチ回路ＲＣ１は、センスノードＳＮとｂＳＮとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードｂＳＮに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。ラッチ回路ＲＣ２は、センスノードＳＮとｂＳＮとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードｂＳＮに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。
センスアンプＳＡは、ｐ型トランジスタＴＰ３〜ＴＰ６をさらに含む。トランジスタＴＰ５およびＴＰ６は、カレントミラーを構成し、センスノードＳＮとｂＳＮとに同じ電流を流すことができる。トランジスタＴＰ３およびＴＰ４は、信号ｂＬＯＡＤＯＮによって制御され、電源ＶＢＬＨと上記カレントミラーとの間をスイッチングすることができる。これにより、データ読出し時に電源ＶＢＬＨからビット線を介してメモリセルＭＣへ電流を流し、センスノードＳＮ、ｂＳＮに電位差を生じさせる。
ｎ型トランジスタＴＮ３は、センスノードＳＮとｂＳＮとの間に接続されており、信号ＳＨＯＲＴによって制御される。トランジスタＴＮ３は、読出し／書込み動作前にセンスノードＳＮとｂＳＮとを短絡することによってセンスノードＳＮおよびｂＳＮをイコライジングする。
図５は、ワード線制御回路ＷＬＣＣ、ワード線ドライバＷＬＤおよびロウデコーダＲＤの構成を示す回路図である。ワード線ドライバＷＬＤおよびロウデコーダＲＤは、従来のものと同様でよい。しかし、本実施形態は、ワード線制御回路ＷＬＣＣがロウデコーダＲＤとワード線ドライバＷＬＤとの間に設けられている。ワード線制御回路ＷＬＣＣは、排他的論理和ゲートＧＸＯＲと、ＮＡＮＤゲートＧＮＡＮＤとを備えている。ゲートＧＸＯＲは、負荷信号ｂＬＯＡＤＯＮおよび制御信号ＶΦＴＬ（またはＶΦＴＲ）を入力し、これらの排他的論理和を演算する。ゲートＧＮＡＮＤは、ゲートＧＸＯＲの出力と、ロウデコーダＲＤの出力とのＮＡＮＤ演算をする。
この構成により、ワード線制御回路ＷＬＣＣは、負荷信号ｂＬＯＡＤＯＮおよび制御信号ＶΦＴＬ（またはＶΦＴＲ）が逆相信号であるときにロウデコーダＲＤからの信号の反転信号をワード線ドライバＷＬＤへ通過させる。一方、ワード線制御回路ＷＬＣＣは、負荷信号ｂＬＯＡＤＯＮおよび制御信号ＶΦＴＬ（またはＶΦＴＲ）が同相信号であるときにロウデコーダＲＤからの信号にかかわらず、選択ワード線を非活性にする。
図６は、本実施形態によるＦＢＣメモリ装置１００のリフレッシュ動作を示すタイミング図である。図６では、図１のセンスアンプＳＡの左側に示すメモリセルアレイＭＣＡ内のワード線ＷＬおよびビット線ＢＬが選択されるものとする。従って、信号ＶΦＴＲはＬＯＷを維持し、図４のトランスファゲートＴＧＲ１〜ＴＧＲ４はオフ状態のままである。
信号ＳＨＯＲＴをＬＯＷにしてイコライジングを終了した後に、ｔ１において信号ＳＡＰおよび負荷信号ｂＬＯＡＤＯＮが活性になる。ここで、負荷信号ｂＬＯＡＤＯＮの活性は、図４のトランジスタＴＰ３およびＴＰ４がオンになる信号レベル、即ち、ＬＯＷになることをいう。負荷信号ｂＬＯＡＤＯＮが活性化されることによって、電源ＶＢＨＬからの電流がセンスノードＳＮおよびｂＳＮに流れる。さらに、制御信号ＶΦＴＬがＨＩＧＨであるので、トランスファゲートＴＧＬ１およびＴＧＬ２がオンし、電源ＶＢＨＬからの電流はビット線ＢＬＬ、ｂＢＬＬを介してメモリセルＭＣへ流れる。このとき、信号ＦＢＬ、ｂＦＢＬは非活性であるので、トランスファゲートＴＧＬ３およびＴＧＬ４はオフ状態である。
負荷信号ｂＬＯＡＤＯＮおよび制御信号ＶΦＴＬは逆相信号であるので、図５に示すロウデコーダＲＤの反転信号がワード線ドライバＷＬＤへ伝達される。これにより、選択ワード線ＷＬに対応するロウデコーダはＬＯＷを出力し、電源ＶＧが選択ワード線ＷＬに接続される。その結果、選択ワード線ＷＬがＨＩＧＨに立ち上がり、センス期間（データ読出し期間）が開始される。また、ｔ１において、信号ＳＡＰが立ち上がり、ラッチ回路ＲＣ１が動作する。
データ“０”を格納したメモリセルＭＣの閾値電圧と、データ“１”を格納したメモリセルＭＣの閾値電圧の相違によって、センスノードＳＮとｂＳＮとの間に電位差が生じる。この電位差が充分大きくなったとき（ｔ２）に、負荷信号ｂＬＡＯＤＯＮが非活性（ＨＩＧＨ）になる。これにより、電源ＶＢＬＨがセンスノードＳＮ、ｂＳＮから切断され、センス期間が終了する。このとき、信号ｂＬＯＡＤＯＮおよびＶΦＴＬが同相信号になるので、図５に示すワード線制御回路ＷＬＣＣは、ロウデコーダＲＤからの出力に無関係にゲートＧＮＡＮＤからＨＩＧＨを出力する。その結果、選択ワード線ＷＬは、ロウアドレス信号に関係なく、非活性（ＬＯＷ）になる。
選択ワード線ＷＬが非活性になった後、信号ｂＳＡＮは、図４に示すように、ラッチ回路ＲＣ２を動作させる信号である。信号ｂＳＡＮが活性になることによって、ラッチ回路ＲＣ２が動作し、ラッチ動作期間に移行する。これにより、センスノードＳＮ、ｂＳＮ上のデータが増幅される。上述のとおり、センスノードＳＮ、ｂＳＮ上のデータは、データ“１”の場合、基準電位より低電位であり、データ“０”の場合、基準電位より高電位となる。即ち、センスノードＳＮ、ｂＳＮ上には、書き込みの電位と逆電位のデータが読み出される。
信号ＶΦＴＬは非活性にならず、活性状態を維持しているので、センスノードＳＮ、ｂＳＮ上の逆電位のデータがビット線ＢＬＬ、ｂＢＬＬに伝達する。しかし、このとき、選択ワード線ＷＬは、非活性状態であるので、メモリセルＭＣに逆のデータは書き込まれない。
ラッチ期間は、ラッチ回路ＲＣ１またはＲＣ２がデータのラッチ動作を開始する直前からラッチ動作が完了しトランスファゲートがビット線とセンスノードとの間を切断するまでの期間である。
次に、ｔ３において、信号ＶΦＴＬがＬＯＷに立ち下がる。これにより、トランスファゲートＴＧＬ１、ＴＧＬ２がオフになり、センスノードＳＮがビット線ＢＬＬと切断され、かつ、センスノードｂＳＮがビット線ｂＢＬＬと切断される。これとほぼ同時に、信号ＦＢＬ、ｂＦＢＬが活性になる。これにより、トランスファゲートＴＧＬ３およびＴＧＬ４がオンになり、センスノードＳＮがビット線ｂＢＬＬと接続され、かつ、センスノードｂＳＮがビット線ＢＬＬと接続される。ここで、ラッチ回路ＲＣ１およびＲＣ２は、メモリセルＭＣに格納されているデータと逆のデータをセンスノードＳＮ、ｂＳＮにラッチしている。従って、センスノードＳＮがビット線ｂＢＬＬと接続され、かつ、センスノードｂＳＮがビット線ＢＬＬと接続されることによって、正しいデータがメモリセルＭＣへ書き込まれる。
本実施形態では、センス期間とラッチ動作期間との間のｔ２において、信号ｂＳＡＮの活性化によってラッチ回路ＲＣ２を動作させる。その後、ラッチ動作期間とリストア期間との間のｔ３において、信号ＶΦＴＬの非活性化によってセンスノードＳＮ、ｂＳＮをビット線ＢＬＬ、ｂＢＬＬから切断する。ｔ２〜ｔ３にわたってワード線ＷＬが非活性であるので、ラッチ動作期間中における逆の信号は、メモリセルＭＣへ書き込まれない。その結果、本実施形態では、メモリセルのリフレッシュ時にセンスノードＳＮ、ｂＳＮが不安定にならず、メモリセルのデータを正確に検出／ラッチし、かつ、正確にリストアする（書き戻す）ことができる。
（第２の実施形態）
図７は、本発明に係る実施形態に従ったＦＢＣメモリ装置のメモリセルアレイＭＣＡ内部を示す回路図である。第２の実施形態では、メモリセルＭＣのドレイン（またはソース）に接続され、メモリセルのデータを伝達するローカルビット線ＬＢＬ００、０１、１０、１１・・・（以下、単にＬＢＬとする）と、複数のローカルビット線ＬＢＬに対応して設けられたグローバルビット線ＧＢＬｉと、グローバルビット線ＧＢＬｉとローカルビット線ＬＢＬとの間に接続された第１のトランスファゲートとしてのビット線トランスファゲートＢＴＧ００、０１、１０、１１・・・（以下、単にＢＴＧとする）とを備えている。このように、第２の実施形態は、階層化ビット線構成を有する。ビット線トランスファゲートＢＴＧは、ローカルビット線ＬＢＬに対応して設けられている。
ビット線トランスファゲートＢＴＧは、信号ＢＬＳｉ、ｂＢＬＳｉによって制御される。信号ＢＬＳｉ、ｂＢＬＳｉの信号線は、ワード線ＷＬに対応して設けられており、ワード線ＷＬの延伸方向（カラム方向）に延びている。信号ＢＬＳｉ、ｂＢＬＳｉは、カラム方向に配列されたビット線トランスファゲートＢＴＧを同時にオン／オフ制御する。即ち、信号ＢＬＳ０、ｂＢＬＳ０はビット線トランスファゲートＢＴＧｉ０を同時に制御し、信号ＢＬＳ１、ｂＢＬＳ１はビット線トランスファゲートＢＴＧｉ１を同時に制御する。第２の実施形態において、装置全体の構成、メモリセルＭＣの構成およびセンスアンプＳＡの構成は、それぞれ第1の実施形態で示したもの（図１、図３および図４）と同様でよい。
図８は、第２の実施形態によるＦＢＣメモリ装置の動作を示すタイミング図である。第２の実施形態では、ビット線トランスファゲートＢＴＧを制御することによって、ラッチ動作期間（ｔ２〜ｔ３）の間、選択ワード線ＷＬを非活性にする。信号ＢＬＳ、ｂＢＬＳおよび選択ワード線ＷＬ以外の信号の動作は、第１の実施形態と同様である。ここで、図８に示す信号ＢＬＳ、ｂＢＬＳは、選択ワード線ＷＬに対応した信号である。例えば、図７のＷＬ０またはＷＬ１が選択ワード線である場合、信号ＢＬＳ、ｂＢＬＳは信号ＢＬＳ０、ｂＢＬＳ０を意味する。
信号ＢＬＳは、例えば、図９に示す排他的論理和ゲートＧＸＯＲ１によって生成される。ゲートＧＸＯＲ１は、負荷信号ｂＬＯＡＤＯＮおよび制御信号ＶΦＴＬの排他的論理和を演算し、その結果を出力する。信号ｂＢＬＳは信号ＢＬＳの反転信号である。
ｔ１〜ｔ２のセンス期間では、信号ＢＬＳおよびｂＢＬＳがそれぞれＨＩＧＨおよびＬＯＷに活性化される。これにより、選択ワード線ＷＬに対応するローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続される。例えば、ワード線ＷＬ１が選択ワード線である場合、信号ＢＬＳ０、ｂＢＬＳ０がそれぞれＨＩＧＨ、ＬＯＷに活性化される。これにより、ローカルビット線ＬＢＬｉ０がグローバルビット線ＧＢＬｉに接続される。このとき信号ＢＬＳ０、ｂＢＬＳ０以外の信号ＢＬＳｉ、ｂＢＬＳｉは非活性のままである。
ｔ２〜ｔ３において、負荷信号ｂＬＯＡＤＯＮがＨＩＧＨに非活性化されると、信号ＢＬＳおよびｂＢＬＳがそれぞれＬＯＷおよびＨＩＧＨに非活性化される。これにより、選択ワード線ＷＬに対応するローカルビット線ＬＢＬがグローバルビット線ＧＢＬから切断される。このとき、選択ワード線ＷＬは、図８に示す２点鎖線のように活性状態であるが、ローカルビット線ＬＢＬがグローバルビット線ＧＢＬから切断されているので、ラッチ回路ＲＣ１およびＲＣ２でラッチされた逆のデータはメモリセルＭＣに書き込まれない。
ｔ３において、信号ＶΦＴＬが非活性（ＬＯＷ）になるので、選択ワード線ＷＬに対応するローカルビット線ＬＢＬは、再度グローバルビット線ＧＢＬに接続される。このとき、信号ＦＢＬ、ｂＦＢＬが活性になるので、センス期間で読み出したデータは、図４のトランスファゲートＴＧＬ３、ＴＧＬ４を介してメモリセルＭＣへリストアされる。
第２の実施形態では、ラッチ動作時に選択ワード線を非活性にするのではなく、ローカルビット線とグローバルビット線とを切断することによってメモリセルへ誤ったデータをリストアすることを防止している。これにより第２の実施形態は、第１の実施形態と同様の効果を有する。
第１および第２の実施形態では、データの読出し後、ｔ２において、負荷信号ｂＬＯＡＤＯＮの非活性化と、信号ｂＳＡＮの活性化が同時であった。しかし、信号ｂＳＡＮの活性化のタイミングは、負荷信号ｂＬＯＡＤＯＮの非活性化の直後であっても良い。
信号ｂＳＡＮの活性化が負荷信号ｂＬＯＡＤＯＮの非活性化よりも前に実行されると、電源ＶＧＬＨからの負荷電流およびラッチ回路ＲＣ２からの電流が重複してメモリセルＭＣへ流れる。ラッチ回路ＲＣ２からの電流はカレントミラーを介していないので、この場合、メモリセルＭＣからのデータが正確に検出できなくなるおそれがある。一方、負荷信号ｂＬＯＡＤＯＮの非活性化後、長時間経過すると、センスノードＳＮ、ｂＳＮの電位差が次第に低下する。よって、信号ｂＳＡＮの活性化のタイミングは、負荷信号ｂＬＯＡＤＯＮの非活性化の直後であることが好ましい。
本発明に係る第１の実施形態に従ったＦＢＣメモリ１００の構成を示すブロック図。 メモリセルアレイＭＣＡの内部の一部を示す回路図。 メモリセルＭＣの構成を示す断面図。 センスアンプＳＡの内部構成を示す回路図。 ワード線制御回路ＷＬＣＣ、ワード線ドライバＷＬＤおよびロウデコーダＲＤの構成を示す回路図。 本実施形態によるＦＢＣメモリ装置１００のリフレッシュ動作を示すタイミング図。 本発明に係る実施形態に従ったＦＢＣメモリ装置のメモリセルアレイＭＣＡ内部を示す回路図。 第２の実施形態によるＦＢＣメモリ装置の動作を示すタイミング図。 信号ＢＬＳ、ｂＢＬＳの生成回路を示す回路図。
符号の説明
１００ ＦＢＣメモリ装置
ＭＣ メモリセル
Ｂ フローティングボディ
Ｄ ドレイン
Ｓ ソース
ＷＬ ワード線
ＢＬ ビット線
ＳＡ センスアンプ
ＳＮ、ｂＳＮ センスノード
ＴＧ１〜ＴＧ４ トランスファゲート
ＲＣ１、ＲＣ２ ラッチ回路
ＲＤ ロウデコーダ
ＷＬＤ ワード線ドライバ
ＷＬＣＣ ワード線制御回路

Claims (4)

  1. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶する相補メモリセルと、
    前記相補メモリセルのゲートに接続されたワード線と、
    前記相補メモリセルのドレインまたはソースに接続され、前記相補メモリセルのデータを伝達するビット線対と、
    前記ビット線対に接続され、前記相補メモリセルのデータを伝達するセンスノード対と、
    前記ビット線対と前記センスノード対との間に接続された読出し用トランスファゲート対および再書込み用トランスファゲート対と、
    前記センスノード対にデータをラッチするラッチ回路とを備え、
    データの読出しにおいて、前記ラッチ回路がデータのラッチ動作を開始する直前から、該ラッチ動作が完了して前記読出し用トランスファゲート対が前記ビット線対と前記センスノード対との間を切断するまでのラッチ期間の間、前記ワード線のうちデータの読出し対象である選択ワード線は非活性状態とされ、
    前記センスノード対が前記相補メモリセルのデータを検知するセンス期間、および、前記ラッチ回路がラッチしたデータを前記ビット線対に接続された前記相補メモリセルに書き戻すリストア期間において、前記選択ワード線は活性状態とされることを特徴とする半導体記憶装置。
  2. 前記選択ワード線を駆動するワード線ドライバと、
    前記ワード線ドライバをロウアドレス信号に従って動作させるロウデコーダと、
    前記ワード線ドライバと前記ロウデコーダとの間に接続され、前記ビット線対に電流を流すための負荷信号と前記読出し用トランスファゲート対を制御する制御信号との論理演算によって、前記ラッチ期間の間、前記選択ワード線を非活性状態にするワード線制御回路とをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
  3. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶する相補メモリセルと、
    前記相補メモリセルのゲートに接続されたワード線と、
    前記相補メモリセルのドレインまたはソースに接続され、前記相補メモリセルのデータを伝達するローカルビット線対と、
    複数の前記ローカルビット線対に対応して設けられたグローバルビット線対と、
    前記グローバルビット線対と前記ローカルビット線対との間に接続された第１のトランスファゲート対と、
    前記グローバルビット線対に接続され、前記相補メモリセルのデータを伝達するセンスノード対と、
    前記グローバルビット線対と前記センスノード対との間に接続された読出し用トランスファゲート対および再書込み用トランスファゲート対と、
    前記センスノード対のデータをラッチするラッチ回路とを備え、
    データの読出しにおいて、前記ラッチ回路がデータのラッチ動作を開始する直前から、該ラッチ動作が完了して前記読出し用トランスファゲート対が前記グローバルビット線対と前記センスノード対との間を切断するまでのラッチ期間の間、データの読出し対象である選択ローカルビット線対と前記グローバルビット線対との間の第１のトランスファゲート対をオフにし、
    前記センスノード対が前記相補メモリセルのデータを検知するセンス期間、および、前記ラッチ回路がラッチしたデータをデータの読出し対象である選択ローカルビット線対に接続された前記相補メモリセルに書き戻すリストア期間において、前記選択ローカルビット線対と前記グローバルビット線対との間の第１のトランスファゲート対をオンにすることを特徴とする半導体記憶装置。
  4. データの読出し後、前記選択ローカルビット線対に電流を流すための負荷信号を非活性にするのと同時に、あるいは、その直後に前記ラッチ回路を動作させることを特徴とする請求項３に記載の半導体記憶装置。
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KR100979362B1 (ko) * 2008-04-24 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20100023642A (ko) 2008-08-22 2010-03-04 삼성전자주식회사 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이 장치의 센스 앰프
JP2012123893A (ja) * 2010-11-19 2012-06-28 Elpida Memory Inc 半導体装置
JP2020027674A (ja) * 2018-08-10 2020-02-20 キオクシア株式会社 半導体メモリ
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148399A (en) * 1988-06-28 1992-09-15 Oki Electric Industry Co., Ltd. Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory
KR920005150A (ko) * 1990-08-31 1992-03-28 김광호 씨모오스디램의 센스 앰프 구성방법
US6205076B1 (en) * 1998-03-27 2001-03-20 Fujitsu Limited Destructive read type memory circuit, restoring circuit for the same and sense amplifier
US6567330B2 (en) 2001-08-17 2003-05-20 Kabushiki Kaisha Toshiba Semiconductor memory device
US7313041B1 (en) * 2003-06-23 2007-12-25 Cypress Semiconductor Corporation Sense amplifier circuit and method
JP2006073055A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 半導体記憶装置
JP2006338793A (ja) 2005-06-02 2006-12-14 Toshiba Corp 半導体記憶装置
JP4373972B2 (ja) * 2005-11-14 2009-11-25 東芝メモリシステムズ株式会社 半導体記憶装置

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