CN116564378A - 半导体存储器 - Google Patents

Abstract

本申请涉及半导体存储器。实施方式提供一种能够使读出动作高速化的半导体存储器。实施方式的半导体存储器包含第1及第2存储单元、连接于第1及第2存储单元的字线、分别连接于第1及第2存储单元的第1及第2位线、分别连接于第1及第2位线的第1及第2感测放大器、以及控制器。第1及第2感测放大器分别包含第1至第3晶体管。第3晶体管的一端电连接于第1及第2晶体管，另一端连接于位线。在读出动作中控制器对字线施加读出电压ER。在第1时刻t5，控制器对第1及第2晶体管分别施加第1电压Vblk及第2电压Vblc，第1感测放大器经由第1及第3晶体管对第1位线施加电压，第2感测放大器经由第2及第3晶体管对第2位线施加电压。

Description

半导体存储器

分案申请的相关信息

本申请为发明名称为“半导体存储器”的原中国发明专利申请的分案申请。原申请的中国申请号为201811553220.1；原申请的申请日为2018年12月19日。

[相关申请案]

本申请案享有以日本专利申请案2018-151665号(申请日：2018年8月10日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储器。

背景技术

已知有能够将数据非易失地存储的NAND(Not And，与非)型闪速存储器。

发明内容

实施方式提供一种能够使读出动作高速化的半导体存储器。

实施方式的半导体存储器包含第1及第2存储单元、字线、第1及第2位线、第1及第2感测放大器、以及控制器。第1及第2存储单元分别基于阈值电压存储多比特的数据。字线连接于第1及第2存储单元的各自的栅极。第1及第2位线分别连接于第1及第2存储单元。第1及第2感测放大器分别连接于第1及第2位线。第1及第2感测放大器分别包含第1晶体管、第2晶体管、及第3晶体管。第3晶体管的一端分别电连接于第1晶体管与第2晶体管，另一端连接于对应的位线。在第1及第2存储单元的读出动作中，控制器对字线施加第1读出电压。在控制器施加第1读出电压的第1期间所包含的第1时刻，控制器对第1晶体管施加高于接地电压的第1电压，对第2晶体管施加与第1电压不同的第2电压。在第1时刻，第1感测放大器经由第1晶体管与第3晶体管对第1位线施加电压，第2感测放大器经由第2晶体管与第3晶体管对第2位线施加电压。

附图说明

图1是表示第1实施方式的半导体存储器的构成例的框图。

图2是表示第1实施方式的半导体存储器所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储器所具备的存储单元阵列的平面布局的一例的俯视图。

图4是表示第1实施方式的半导体存储器所具备的存储单元阵列的单元区域中的平面布局的一例的俯视图。

图5是表示第1实施方式的半导体存储器所具备的存储单元阵列的单元区域中的截面结构的一例的剖视图。

图6是表示第1实施方式的半导体存储器中的存储器柱的截面结构的一例的剖视图。

图7是表示第1实施方式的半导体存储器所具备的存储单元阵列的引出区域中的平面布局的一例的俯视图。

图8是表示第1实施方式的半导体存储器所具备的存储单元阵列的引出区域中的截面结构的一例的剖视图。

图9是表示第1实施方式的半导体存储器所具备的行解码器模块的电路构成的一例的电路图。

图10是表示第1实施方式的半导体存储器所具备的感测放大器模块的电路构成的一例的电路图。

图11是表示第1实施方式的半导体存储器所具备的感测放大器模块的更详细的电路构成的一例的电路图。

图12是表示第1实施方式的半导体存储器中的存储单元晶体管的阈值分布、数据的分配、及读出电压的一例的图。

图13是表示第1实施方式的半导体存储器的读出动作的一例的时序图。

图14是表示第1实施方式的变化例中的读出动作的一例的时序图。

图15是表示第2实施方式的半导体存储器所具备的感测放大器模块的电路构成的一例的电路图。

图16是表示第2实施方式的半导体存储器的读出动作的一例的时序图。

图17是表示第2实施方式的变化例中的读出动作的一例的时序图。

图18是表示第3实施方式的半导体存储器所具备的感测放大器模块的电路构成的一例的电路图。

图19是表示第3实施方式的比较例中的读出动作的一例的时序图。

图20是表示第3实施方式的半导体存储器的读出动作中的突跳动作的设定的一例的表格。

图21是表示第3实施方式的半导体存储器的读出动作的一例的时序图。

图22是表示第3实施方式的变化例中的读出动作的一例的时序图。

图23是表示第4实施方式的半导体存储器的读出动作中的突跳动作的设定的一例的表格。

图24是表示第4实施方式的半导体存储器的读出动作的一例的时序图。

图25是表示第4实施方式的变化例中的读出动作的一例的时序图。

图26是表示第1变化例中的读出动作的一例的时序图。

图27是表示第2变化例中的读出动作的一例的时序图。

具体实施方式

以下，参照附图对实施方式进行说明。各实施方式例示了用来使发明的技术性思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必限定为与现实的图相同。本发明的技术思想并不由构成要素的形状、结构、配置等而特定。

此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的文字之后的数字由包含相同的文字的参照符号来参照，且是为了将具有相同的构成的要素彼此区别而使用。在无须将由包含相同文字的参照符号所示的要素相互区别的情况下，这些要素分别由仅包含文字的参照符号来参照。

[1]第1实施方式

以下，对第1实施方式的半导体存储器1进行说明。

[1-1]半导体存储器1的构成

[1-1-1]半导体存储器1的整体构成

半导体存储器1例如为能够将数据非易失地存储的NAND型闪速存储器。半导体存储器1例如由外部的存储器控制器2而控制。图1表示了实施方式的半导体存储器1的构成例。

如图1所示，半导体存储器1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、及感测放大器模块16。

存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK为能够将数据非易失地存储的多个存储单元的集合，例如作为数据的删除单位而使用。

另外，在存储单元阵列10中，设置着多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细的构成将在下文叙述。

指令寄存器11保存半导体存储器1从存储器控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。

地址寄存器12保存半导体存储器1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd、及列地址CAd。例如，区块地址BAd、页地址PAd、及列地址CAd分别使用于区块BLK、字线、及位线的选择。

定序器13对半导体存储器1整体的动作进行控制。例如，定序器13基于保存在指令寄存器11中的指令CMD对驱动器模块14、行解码器模块15、及感测放大器模块16等进行控制，执行读出动作、写入动作、删除动作等。

驱动器模块14产生读出动作、写入动作、删除动作等中所使用的电压。而且，驱动器模块14例如基于保存在地址寄存器12中的页地址PAd，对与已选择的字线对应的信号线施加所产生的电压。

行解码器模块15基于保存在地址寄存器12中的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。而且，行解码器模块15例如将施加至与已选择的字线对应的信号线的电压传送至已选择的区块BLK内的已选择的字线。

感测放大器模块16在写入动作中，根据从存储器控制器2接收的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储在存储单元中的数据，将判定结果作为读出数据DAT传送至存储器控制器2。

半导体存储器1与存储器控制器2之间的通信例如支持NAND接口标准。例如，在半导体存储器1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪忙碌信号RBn、及输入输出信号I/O。

指令锁存使能信号CLE为表示半导体存储器1所接收的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE为表示半导体存储器1所接收的信号I/O为地址信息ADD的信号。写入使能信号WEn为将输入输出信号I/O的输入命令给半导体存储器1的信号。读出使能信号REn为将输入输出信号I/O的输出命令给半导体存储器1的信号。

就绪忙碌信号RBn为将半导体存储器1受理来自存储器控制器2的命令的就绪状态还是不受理命令的忙碌状态通知给存储器控制器2的信号。输入输出信号I/O例如为8比特宽的信号，可包含指令CMD、地址信息ADD、数据DAT等。

以上所说明的半导体存储器1及存储器控制器2也可以利用它们的组合而构成1个半导体装置。作为此种半导体装置，例如可列举像SD^TM卡一样的存储器卡或SSD(solidstate drive，固态驱动器)等。

[1-1-2]存储单元阵列10的电路构成

图2是将存储单元阵列10中所包含的多个区块BLK中1个区块BLK抽出而表示实施方式的半导体存储器1所具备的存储单元阵列10的电路构成的一例。

如图2所示，区块BLK例如包含4个串单元SU0～SU3。各串单元SU包含多个NAND串NS。

多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)建立关联。各NAND串NS例如包含存储单元晶体管MT0～MT11、以及选择晶体管ST1及ST2。

存储单元晶体管MT包含控制栅极及电荷储存层，且将数据非易失地保存。选择晶体管ST1及ST2分别使用于各种动作时的串单元SU的选择。

在各NAND串NS中，存储单元晶体管MT0～MT11串联连接于选择晶体管ST1及ST2间。在相同的区块BLK中，存储单元晶体管MT0～MT11的控制栅极分别共通连接于字线WL0～WL11。

在各NAND串NS中，选择晶体管ST1的漏极连接于被建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT11的一端。在相同的区块BLK中，串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。

在各NAND串NS中，选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT11的另一端。在相同的区块BLK中，选择晶体管ST2的源极共通连接于源极线SL，选择晶体管ST2的栅极共通连接于选择栅极线SGS。

在以上所说明的存储单元阵列10的电路构成中，位线BL例如在与每个区块BLK对应的多个NAND串NS间共通连接。源极线SL例如在多个区块BLK间共通连接。

在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元CU的存储容量定义为“1页数据”。单元CU可根据存储单元晶体管MT所存储的数据的比特数，具有2页数据以上的存储容量。

此外，实施方式的半导体存储器1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设计为任意的个数。各区块BLK所包含的串单元SU的个数可设计为任意的个数。

[1-1-3]存储单元阵列10的结构

以下，对实施方式的半导体存储器1的结构的一例进行说明。

此外，在以下参照的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于形成着半导体存储器1的半导体基板20的表面的铅垂方向对应。

另外，在以下参照的剖视图中，为了容易观察图，而将绝缘层(层间绝缘膜)、配线、接点等构成要素适当省略。另外，在俯视图中，为了容易观察图，而适当附加了影线。附加至俯视图的影线未必与附加了影线的构成要素的素材或特性关联。

(存储单元阵列10的平面布局)

图3是将多个区块BLK中8个区块BLK0～BLK7抽出而表示实施方式的半导体存储器1所具备的存储单元阵列10的平面布局的一例。

如图3所示，区块BLK0～BLK7分别沿着X方向延伸。区块BLK0～BLK7排列在Y方向。

存储单元阵列10的区域例如可分割为单元区域CA、以及引出区域HA1及HA2。例如，引出区域HA1及HA2分别配置在区块BLK的X方向上的一端部分与另一端部分。单元区域CA配置在引出区域HA1与引出区域HA2之间。

单元区域CA为形成着多个NAND串NS的区域。引出区域HA1及HA2分别为形成着用来将连接于NAND串NS的选择栅极线SGD及SGS以及字线WL的各个与行解码器模块15之间电连接的接点的区域。

另外，在设置着区块BLK的区域中，例如设置着多个狭缝SLT、SLTa及SLTb。在狭缝SLT、SLTa及SLTb的各个中，例如嵌入着绝缘体。

各狭缝SLT沿着X方向从引出区域HA1延伸设置至引出区域HA2为止，且多个狭缝SLT排列在Y方向。在相邻的狭缝SLT间，例如配置着1根狭缝SLTa与2根狭缝SLTb。

例如，在相邻的狭缝SLT间，狭缝SLTa及SLTb分别沿着X方向延伸设置。2根狭缝SLTb分别配置在引出区域HA1及HA2内。狭缝SLTa配置在引出区域HA1内的狭缝SLTb与引出区域HA2内的狭缝SLTb之间。

换句话说，在相邻的狭缝SLT间，例如设置着在X方向延伸且包含狭缝分断部DJ的横方向狭缝。横方向狭缝在引出区域HA1及HA2的各个中，由狭缝分断部DJ而分断。

在被分断的横方向狭缝中，从引出区域HA1延伸至引出区域HA2为止的狭缝部分与狭缝SLTa对应，设置在引出区域HA1及HA2内的各个狭缝部分与狭缝SLTb对应。

以上所说明的相邻的狭缝SLT间的结构体例如与1个区块BLK对应。此外，配置在狭缝SLT间的狭缝SLTa及SLTb的个数可设计为任意的个数。在狭缝SLT间，也可以将狭缝分断部DJ省略。

(单元区域CA中的存储单元阵列10的结构)

图4是将1个区块BLK抽出而表示第1实施方式的半导体存储器1所具备的存储单元阵列10的单元区域CA中的平面布局的一例。

如图4所示，在单元区域CA中存储单元阵列10例如包含多个存储器柱MP、及多个虚设柱DMP。在狭缝SLT与狭缝SLTa之间，例如设置着狭缝SHE。

狭缝SHE沿着X方向从引出区域HA1延伸设置至引出区域HA2为止。在狭缝SHE中，例如嵌入着绝缘体。

虚设柱DMP例如为具有与存储器柱MP相同的结构，但不使用于数据的存储的结构体。虚设柱DMP例如以与狭缝SHE重叠的方式配置。

多个存储器柱MP在狭缝SLT与狭缝SHE之间，例如格子状地配置。相同地，多个存储器柱MP在狭缝SLTa与狭缝SHE之间，例如格子状地配置。

存储器柱MP例如作为1个NAND串NS而发挥功能。例如，设置在狭缝SLT与狭缝SHE之间的多个存储器柱MP的集合与1个串单元SU对应。相同地，设置在狭缝SLTa与狭缝SHE之间的多个存储器柱MP的集合与1个串单元SU对应。

另外，在单元区域CA中，在存储单元阵列10中，与存储器柱MP的配置对应地，设置着多条位线BL与多个接点CP。

多条位线BL分别在Y方向延伸，且排列在X方向。各位线BL以针对每个串单元SU而与至少1个存储器柱MP重叠的方式配置。在各存储器柱MP中，例如2条位线BL重叠。

接点CP配置在与存储器柱MP重叠的多条位线BL中1条位线BL与该存储器柱MP之间。各存储器柱MP经由接点CP与对应的位线BL电连接。

此外，设置在相邻的狭缝SLT间的串单元SU的个数可设计为任意的个数。图示的存储器柱MP的个数及配置只不过为一例，存储器柱MP可设计为任意的个数及配置。与各存储器柱MP重叠的位线BL的条数可设计为任意的条数。

图5是沿着图4的V-V线的存储单元阵列10的剖视图，表示了单元区域CA中的区块BLK的截面结构的一例。

如图5所示，在与单元区域CA对应的区域中，例如包含导电体21～25、存储器柱MP、虚设柱DMP、接点CP、以及狭缝SLT、SLTa及SHE。

在半导体基板20的上方，介隔绝缘层而设置着导电体21。虽然图示省略，但是在半导体基板20与导电体21之间的绝缘层，例如设置着行解码器模块15或感测放大器模块16等的电路。

导电体21例如形成为沿着XY平面扩展的板状，且作为源极线SL使用。

在导电体21上，介隔绝缘层而设置着导电体22。导电体22例如形成为沿着XY平面扩展的板状，且作为选择栅极线SGS使用。

在导电体22上，交替地积层着绝缘层与导电体23。导电体23例如形成为沿着XY平面扩展的板状。例如，已积层的多个导电体23从半导体基板20侧起依次分别作为字线WL0～WL11使用。

在导电体23上，介隔绝缘层而设置着导电体24。导电体24例如形成为沿着XY平面扩展的板状，且作为选择栅极线SGD使用。

在导电体24上，介隔绝缘层而设置着导电体25。导电体25例如形成为沿着Y方向延伸的线状，且作为位线BL使用。也就是说，在未图示的区域中，多个导电体25排列在X方向。

存储器柱MP形成为沿着Z方向延伸的柱状，例如贯通导电体22～24。例如，存储器柱MP的上端包含在设置着导电体24的层与设置着导电体25的层之间的层中。存储器柱MP的下端例如包含在设置着导电体21的层中，且接触于导电体21。

另外，存储器柱MP例如包含核心部件30、半导体31、及积层膜32。核心部件30例如为绝缘体，且形成为沿着Z方向延伸的柱状。核心部件30的上端例如包含在比设置着导电体24的层靠上层。核心部件30的下端例如包含在设置着导电体21的层中。

核心部件30由半导体31覆盖。半导体31介隔存储器柱MP的侧面而与导电体21接触。积层膜32将导电体21与半导体31接触的部分除外，覆盖半导体31的侧面及底面。

在半导体31上，设置着柱状的接点CP。在接点CP的上表面，接触着1个导电体25，也就是说1条位线BL。此外，存储器柱MP与导电体25之间既可以经由2个以上的接点电连接，也可以经由其他配线电连接。

虚设柱DMP形成为沿着Z方向延伸的柱状，例如贯通导电体22～24。虚设柱DMP的详细的结构例如与存储器柱MP的结构相同。在虚设柱DMP中，例如未连接接点CP。

狭缝SLT例如形成为沿着XZ平面扩展的板状，且将导电体22～24分断。例如，狭缝SLT的上端包含在包含存储器柱MP的上端的层与设置着导电体25的层之间的层中。狭缝SLT的下端例如包含在设置着导电体21的层中。狭缝SLTa的结构例如与狭缝SLT的结构相同。

狭缝SHE例如在X方向延伸设置，且将导电体24分断。狭缝SHE也可以将虚设柱DMP的一部分分断。例如，狭缝SHE的上端包含在包含存储器柱MP的上端的层与设置着导电体25的层之间的层中。狭缝SHE的下端例如包含在最上层的导电体23与导电体24之间的层。在X方向延伸的狭缝SHE也可以在与虚设柱DMP重叠的位置由虚设柱DMP分断。

图6是表示与半导体基板20的表面平行且包含导电体23的截面中的存储器柱MP的截面结构的一例。

如图6所示，在包含导电体23的层中，核心部件30设置在存储器柱MP的中央部。半导体31包围核心部件30的侧面。积层膜32包围半导体31的侧面。积层膜32例如包含隧道氧化膜33、绝缘膜34、及区块绝缘膜35。

隧道氧化膜33包围半导体31的侧面。绝缘膜34包围隧道氧化膜33的侧面。区块绝缘膜35包围绝缘膜34的侧面。导电体23包围区块绝缘膜35的侧面。

在以上所说明的存储器柱MP的构成中，例如存储器柱MP与导电体22交叉的部分作为选择晶体管ST2而发挥功能。存储器柱MP与导电体23交叉的部分作为存储单元晶体管MT而发挥功能。存储器柱MP与导电体24交叉的部分作为选择晶体管ST1而发挥功能。

也就是说，存储器柱MP内的半导体31作为存储单元晶体管MT以及选择晶体管ST1及ST2的各自的通道而发挥功能。存储器柱MP内的绝缘膜34作为存储单元晶体管MT的电荷储存层而发挥功能。

(引出区域HA中的存储单元阵列10的结构)

图7是将多个区块BLK中相邻的区块BLK0及BLK1抽出而表示第1实施方式的半导体存储器1所具备的存储单元阵列10的引出区域HA1中的平面布局的一例。首先，对引出区域HA1中的区块BLK0的平面布局进行说明。

如图7所示，在引出区域HA1内与区块BLK0对应的区域中，选择栅极线SGD(导电体24)由狭缝SLT、SLTa及SHE而分离为4个。该被分离为4个的选择栅极线SGD分别与串单元SU0～SU3对应。

字线WL0～WL11(导电体23)具有不与上层的导电体重叠的部分(阶面部分)。例如，与字线WL0～WL11分别对应的多个导电体23设置为在Y方向具有2段的阶差且在X方向形成着阶差的3列的阶梯状。

狭缝分断部DJ例如配置在字线WL11的阶面部分。在相同的区块BLK内设置在相同层的字线WL经由狭缝分断部DJ短路。狭缝SLTb例如以将字线WL1、WL4、WL7、及WL10的阶面部分分断的方式配置。

选择栅极线SGS(导电体22)例如从字线WL0～WL2的端部区域向X方向引出。狭缝SLTb既可以将选择栅极线SGS分断，也可以不分断。设置在相邻的区块BLK的各个选择栅极线SGS由狭缝SLT而分断。

另外，在与区块BLK0对应的区域中，例如在选择栅极线SGS、字线WL0～WL11、以及选择栅极线SGD的阶面部分，分别设置着接点CC。

区块BLK0的选择栅极线SGS、字线WL0～WL11、及选择栅极线SGD分别经由设置在引出区域HA1的接点CC，电连接于行解码器模块15。

引出区域HA1中的区块BLK1的平面布局例如与将区块BLK0的平面布局以X方向为对称轴反转且省略了接点CC的布局相同。

在该情况下，区块BLK1的选择栅极线SGS、字线WL0～WL11、及选择栅极线SGD分别经由设置在引出区域HA2的接点CC，电连接于行解码器模块15。

具体来说，引出区域HA2中的区块BLK0及BLK1的平面布局例如与将引出区域HA1中的区块BLK0及BLK1的平面布局以Y方向为对称轴反转且在区块BLK1内的配线对应地设置着接点CC的平面布局相同。

图8是沿着图7的VIII-VIII线的存储单元阵列10的剖视图，表示了引出区域HA中的区块BLK的截面结构的一例。另外，在图8中，设置在该剖视图的深度方向的狭缝SHE的配置由虚线表示。

如图8所示，在引出区域HA1内与区块BLK0对应的区域中，例如包含导电体21～24、导电体40及41、以及接点CC及V1。

在引出区域HA1中，与源极线SL对应的导电体21的端部例如设置在比导电体22靠内侧。导电体21只要至少设置在单元区域CA内即可。与选择栅极线SGS、字线WL、及选择栅极线SGD分别对应的导电体22、导电体23、及导电体24的各自的端部具有不与至少设置在上层的导电体23或24重叠的部分。

狭缝SHE以将与选择栅极线SGD对应的导电体24分断的方式设置。各接点CC形成为沿着Z方向延伸的柱状。接点CC例如包含形成为柱状的导电体。

导电体40及41分别为用来将从单元区域CA引出至引出区域HA1的导电体22～24与行解码器模块15之间连接的配线。多个导电体40分别设置在多个接点CC上。

在多个导电体40上，分别设置着多个接点V1。在多个接点V1上，分别设置着多个导电体41。导电体40及41间既可以经由多个接点连接，也可以在多个接点间连接着不同的配线。

在以上所说明的引出区域HA1中的区块BLK0的结构中，经由接点CC而引出的配线例如经由比引出区域HA1靠外侧的区域电连接于存储单元阵列10下的电路。

并不限定于此，经由接点CC引出的配线也可以相对于存储单元阵列10下的电路，例如经由贯通设置在引出区域HA1内的虚设区块的接点电连接，也可以经由贯通设置在引出区域HA1的较宽的阶面部分的接点电连接。

像以上一样，在第1实施方式的半导体存储器1中，字线WL(导电体23)经由连接于X方向的一方侧的接点CC被施加电压。存在根据字线WL的结构，在远离接点CC的连接部位的字线WL的部分中，无法忽视配线的RC延迟的影响的情况。

在本说明书中，所谓“RC延迟”，表示了表示从对配线施加电压之后至该配线的电压上升至目标值为止的时间的RC延迟时间的长度。另外，在以下的说明中，将远离接点CC的连接部位的字线WL的部分称为“字线WL的远端”，将接近接点CC的连接部位的字线WL的部分称为“字线WL的近端”。

此外，在以上所说明的存储单元阵列10的结构中，导电体23的个数基于字线WL的条数设计。在选择栅极线SGS中，也可以分配设置在多层的多个导电体22。在选择栅极线SGS设置在多层的情况下，也可以使用与导电体22不同的导电体。在选择栅极线SGD中，也可以分配设置在多层的多个导电体24。

[1-1-4]行解码器模块15的电路构成

图9是表示第1实施方式的半导体存储器1所具备的行解码器模块15的电路构成的一例。

如图9所示，行解码器模块15例如包含行解码器RD0～RDn。行解码器RD使用于区块BLK的选择。行解码器RD0～RDn分别与区块BLK0～BLKn建立关联。

以下，着眼于与区块BLK0对应的行解码器RD0，对行解码器RD的详细的电路构成进行说明。

行解码器RD例如包含区块解码器BD以及高耐压n通道MOS(metal oxidesemiconductor，金属氧化物半导体)晶体管TR1～TR13。

区块解码器BD将区块地址BA解码。而且，区块解码器BD基于解码结果，将特定的电压施加至传送栅极线TG。传送栅极线TG共通连接于晶体管TR1～TR13的栅极。晶体管TR1～TR13连接于从驱动器模块14配线的各种信号线与被建立关联的区块BLK的各种配线之间。

具体来说，在驱动器模块14中，连接着信号线SGDD0～SGDD3、信号线CG0～CG7、及信号线SGSD。信号线SGDD0～SGDD3分别与选择栅极线SGD0～SGD3对应。信号线CG0～CG7分别与字线WL0～WL7对应。信号线SGSD与选择栅极线SGS对应。

晶体管TR1的一端连接于信号线SGSD。晶体管TR1的另一端连接于选择栅极线SGS。晶体管TR2～TR9的一端分别连接于信号线CG0～CG7。晶体管TR2～TR9的另一端分别连接于字线WL0～WL7。晶体管TR10～TR13的一端连接于信号线SGDD0～SGDD3。晶体管TR10～TR13的另一端连接于选择栅极线SGD0～SGD3。

根据以上的构成，行解码器模块15能够选择执行各种动作的区块BLK。

具体来说，在各种动作时，与已选择的区块BLK对应的区块解码器BD将“H”电平的电压施加至传送栅极线TG，与非选择的区块BLK对应的区块解码器BD将“L”电平的电压施加至传送栅极线TG。

在本说明书中，“H”电平为n通道MOS晶体管成为接通状态，p通道MOS晶体管成为断开状态的电压。“L”电平为n通道MOS晶体管成为断开状态，p通道MOS晶体管成为接通状态的电压。

例如，在选择区块BLK0的情况下，行解码器RD0中所包含的晶体管TR1～TR13成为接通状态，其他行解码器RD中所包含的晶体管TR1～TR13成为断开状态。在该情况下，形成设置在区块BLK0的各种配线与对应的信号线之间的电流路径，设置在其他区块BLK的各种配线与对应的信号线之间的电流路径被遮断。

结果，由驱动器模块14施加至各信号线的电压经由行解码器RD0施加至设置在已选择的区块BLK0的各种配线。行解码器模块15关于选择其他区块BLK的情况下也能够相同地动作。

[1-1-5]感测放大器模块16的电路构成

图10是表示第1实施方式的半导体存储器1所具备的感测放大器模块16的电路构成的一例。

如图10所示，感测放大器模块16例如包含感测放大器单元SAU0～SAUm。感测放大器单元SAU0～SAUm分别与位线BL0～BLm分别建立关联。

各感测放大器单元SAU例如包含感测放大器部SA、以及锁存电路SDL、ADL、BDL及XDL。感测放大器部SA、以及锁存电路SDL、ADL、BDL及XDL以能够相互发送接收数据的方式连接。

感测放大器部SA例如在读出动作中，基于对应的位线BL的电压，判定读出数据为“0”还是为“1”。换句话说，感测放大器部SA将读出至对应的位线BL的数据感测，判定已选择的存储单元所存储的数据。

锁存电路SDL、ADL、BDL及XDL分别将读出数据或写入数据等暂时地保存。锁存电路XDL连接于未图示的输入输出电路，可使用于感测放大器单元SAU与输入输出电路之间的数据的输入输出。

锁存电路XDL也能够作为半导体存储器1的高速缓冲存储器而发挥功能。例如，半导体存储器1即便在锁存电路SDL、ADL及BDL为使用过程中，只要锁存电路XDL空闲则也能够成为就绪状态。

图11是将感测放大器模块16中所包含的多个感测放大器单元SAU中1个感测放大器单元SAU抽出而表示第1实施方式的半导体存储器所具备的感测放大器模块16的更详细的电路构成的一例。

如图11所示，感测放大器部SA例如包含晶体管50～60、以及电容器61。锁存电路SDL例如包含晶体管70及71、以及反相器72及73。

例如，晶体管50及52分别为p通道MOS晶体管。晶体管51、53～56、58～60、70及71分别为n通道MOS晶体管。晶体管57为高耐压的n通道MOS晶体管。

晶体管50的一端连接于电源线。晶体管50的栅极连接于锁存电路SDL的节点INV(SDL)。对连接于晶体管50的一端的电源线例如施加电源电压Vdd。

晶体管51的一端连接于晶体管50的另一端。晶体管51的另一端连接于节点ND1。对晶体管51的栅极输入控制信号BLX。

晶体管52及53的各自的一端连接于节点ND1。晶体管52及53的各自的栅极连接于锁存电路ADL的节点INV(ADL)。

晶体管54及55的一端分别连接于晶体管52及53的另一端。晶体管54及55的各自的另一端连接于节点ND2。对晶体管54及55的栅极分别输入控制信号BLC1及BLC2。

晶体管56的一端连接于节点ND2。晶体管56的另一端连接于节点SRC。晶体管56的栅极连接于锁存电路SDL的节点INV(SDL)。对节点SRC例如施加接地电压VSS。

晶体管57的一端连接于节点ND2。晶体管57的另一端连接于对应的位线BL。对晶体管57的栅极输入控制信号BLS。

晶体管58的一端连接于节点ND1。晶体管58的另一端连接于节点SEN。对晶体管58的栅极输入控制信号XXL。晶体管59的一端接地。晶体管59的栅极连接于节点SEN。

晶体管60的一端连接于晶体管59的另一端。晶体管60的另一端连接于总线LBUS。对晶体管60的栅极输入控制信号STB。电容器61的一端连接于节点SEN。对电容器61的另一端输入时钟CLK。

在锁存电路SDL中，晶体管70及71各自的一端连接于总线LBUS。晶体管70及71的另一端分别连接于节点INV及LAT。对晶体管70及71的栅极分别输入控制信号STI及STL。

反相器72的输入节点与反相器73的输出节点分别连接于节点LAT。反相器72的输出节点与反相器73的输入节点分别连接于节点INV。

锁存电路ADL、BDL及XDL的电路构成例如与锁存电路SDL的电路构成相同。例如，在锁存电路ADL中，对晶体管70及71的栅极分别输入控制信号ATI及ATL。在锁存电路BDL及XDL的各个中，对晶体管70及71分别输入与锁存电路SDL不同的控制信号。另外，锁存电路SDL、ADL、BDL及XDL各自的节点INV及LAT针对每个锁存电路而独立地设置。

以上所说明的控制信号BLX、BLC1、BLC2、BLS、XXL、STB、STI、STL、ATI及ATL的各者例如由定序器13产生。例如，定序器13能够独立地控制锁存电路SDL、ADL、BDL及XDL。

感测放大器部SA判定读出至位线BL的数据的时序基于定序器13确立控制信号STB的时序。在以下的说明中，所谓“确立控制信号STB”是对应于定序器13使控制信号STB从“L”电平暂时地变化为“H”电平。

[1-1-6]关于数据的分配

图12是表示第1实施方式的半导体存储器1中的存储单元晶体管MT的阈值分布、读出电压、及验证电压的一例。图12所示的阈值分布的纵轴与存储单元晶体管MT的个数对应，横轴与存储单元晶体管MT的阈值电压Vth对应。

如图12所示，在第1实施方式的半导体存储器1中，例如由1个单元CU中所包含的多个存储单元晶体管MT的阈值电压，可形成8种阈值分布。

在本说明书中，将所述8种阈值分布(写入电平)按阈值电压从低到高依次称为“ER”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、“G”电平。

在相邻的阈值分布之间，分别设定在读出动作中使用的读出电压。例如，在“ER”电平中的最大的阈值电压与“A”电平中的最小的阈值电压之间，设定读出电压AR。

相同地，在“A”电平及“B”电平间，设定读出电压BR。在“B”电平及“C”电平间，设定读出电压CR。在“C”电平及“D”电平间，设定读出电压DR。在“D”电平及“E”电平间，设定读出电压ER。在“E”电平及“F”电平间，设定读出电压FR。在“F”电平及“G”电平间，设定读出电压GR。

例如，存储单元晶体管MT在对栅极施加读出电压AR时，在阈值电压分布在“ER”电平的情况下成为接通状态，在分布在“A”电平以上的情况下成为断开状态。

相同地，存储单元晶体管MT在对栅极施加读出电压BR时，在阈值电压包含在“A”电平以下的情况下成为接通状态，在包含在“B”电平以上的情况下成为断开状态。在对栅极施加其他读出电压的情况下，存储单元晶体管MT也根据阈值电压而成为接通状态或断开状态。

对高于最高的阈值分布的电压读出设定通路电压Vread。具体来说，读出通路电压Vread设定为高于“G”电平中的最大的阈值电压的电压。存储单元晶体管MT在对栅极施加读出通路电压Vread时，与所存储的数据无关成为接通状态。

另外，在相邻的阈值分布之间，分别设定在写入动作中使用的验证电压。具体来说，与“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平对应地，分别设定验证电压AV、BV、CV、DV、EV、FV及GV。

验证电压AV设定在“ER”电平中的最大的阈值电压与“A”电平中的最小的阈值电压之间，且“A”电平的附近。验证电压BV设定在“A”电平中的最大的阈值电压与“B”电平中的最小的阈值电压之间，且“B”电平的附近。其他验证电压也相同地，设定在对应的写入电平的附近。也就是说，验证电压AV、BV、CV、DV、EV、FV及GV分别设定为高于读出电压AR、BR、CR、DR、ER、FR及GR的电压。

在写入动作中，半导体存储器1在侦测存储某数据的存储单元晶体管MT的阈值电压超过与该数据对应的验证电压时，完成该存储单元晶体管MT的程序。

在以上所说明的8种存储单元晶体管MT的阈值分布中，分别分配不同的3比特数据。以下，罗列相对于阈值分布的数据的分配的一例。

“ER”电平：“111(上位比特/中位比特/下位比特)”数据

“A”电平：“110”数据

“B”电平：“100”数据

“C”电平：“000”数据

“D”电平：“010”数据

“E”电平：“011”数据

“F”电平：“001”数据

“G”电平：“101”数据。

在应用此种数据的分配的情况下，由下位比特构成的1页数据(下位页数据)利用使用读出电压AR及ER的读出处理来确定。由中位比特构成的1页数据(中位页数据)利用使用读出电压BR、DR及FR的读出处理来确定。由上位比特构成的1页数据(上位页数据)利用使用读出电压CR及GR的各个读出处理来确定。

也就是说，下位页数据、中位页数据、及上位页数据分别利用使用2种、3种、及2种读出电压的读出处理来确定。此种数据的分配例如称为“2-3-2代码”。在本说明书中，以存储单元晶体管MT的数据的分配应用“2-3-2代码”的情况为例进行说明。

[1-2]半导体存储器1的读出动作

在第1实施方式的半导体存储器1中，在读出动作中，执行突跳动作的位线BL与不执行突跳动作的位线BL混合存在。

所谓突跳动作，是指将驱动器模块14的驱动电压暂时设定为高于目标的电压值的值，且在经过固定时间之后降低为目标的电压值的电压的施加方法。突跳动作例如对信号线CG或控制信号BLC执行。

例如，在对信号线CG执行突跳动作的情况下，能够使字线WL的远端中的电压提前到达至目标的电压值。在对控制信号BLC执行突跳动作的情况下，利用对栅极输入控制信号BLC的晶体管供给至位线BL的电流量变多，位线BL被充电。

对信号线CG执行突跳动作的情况与对字线WL执行突跳动作的情况同义。对控制信号BLC执行突跳动作的情况与对位线BL执行突跳动作的情况同义。

因此，在本说明书中，也将对于信号线CG的突跳动作的情况称为对于字线WL的突跳动作。也将对于控制信号BLC的突跳动作的情况称为对于位线BL的突跳动作

另外，在以下的说明中，将比在突跳动作时在施加目标的电压之前施加的目标的电压高的电压称为突跳电压。将在突跳动作目标的电压与突跳电压的差量称为突跳量。将读出对象的单元CU中所包含的存储单元晶体管MT称为选择存储单元。将连接于选择存储单元的字线WL称为选择字线WLsel。将连接于选择字线WLsel的信号线CG称为选择信号线CGsel。

以下，以页单位的读出动作中下位页数据的读出动作为代表，对第1实施方式的半导体存储器1的读出动作的一例进行说明。

图13是表示第1实施方式的半导体存储器1中的下位页数据的读出动作中的时序图的一例。

此外，在以下所说明的读出动作中，定义为对选择信号线CGsel利用驱动器模块14与行解码器模块15来施加电压。节点SEN在施加各读出电压的期间中被适当充电。

以下参照的时序图所示的位线BL的电压表示将基于该电压的电压施加至位线BL。对位线BL施加已经施加至使位线BL的电压箝位的晶体管的栅极的电压与基于该晶体管的阈值电压的电压。

另外，定义为锁存电路SDL的节点INV(SDL)的电压设定为“L”电平。也就是说，在执行读出动作的期间中，晶体管50为接通状态，对晶体管51供给电压。另外，晶体管56为断开状态，且将节点ND2及SRC间的电流路径遮断。

如图13所示，在读出动作的开始时，选择信号线CGsel、选择字线WLsel、控制信号BLX、BLC1、BLC2及XXL、以及位线BL的各自的电压例如为接地电压Vss。节点INV(ADL)及控制信号STB的各自的电压例如为“L”电平。

在节点INV(ADL)的电压为“L”电平的情况下，晶体管52成为接通状态，晶体管53成为断开状态。也就是说，节点ND1及ND2间的电流路径被设定为经由晶体管52及54的路径。

在开始下位页数据的读出动作时，例如在时刻t0～t1的期间，定序器13执行将通道内的残留电子去除的动作。在时刻t1～t4的期间，定序器13执行使用读出电压AR的读出处理。在时刻t4～t7的期间，定序器13执行使用读出电压ER的读出处理。

具体来说，在时刻t0，对选择信号线CGsel例如施加读出通路电压Vread。于是，选择字线WLsel的电压基于施加至选择信号线CGsel的电压上升。

例如，选择字线WLsel的近端中的电压(图13，“Near(附近)”)与选择信号线CGsel相同地上升至读出通路电压Vread为止，选择字线WLsel的远端中的电压(图13，“Far(远)”)比选择信号线CGsel延迟而上升至读出通路电压Vread为止。

另外，在时刻t0，定序器13例如使控制信号BLX的电压从Vss上升至VblxL，使控制信号BLC1及BLC2的各自的电压从Vss上升至VblcL。VblcL的电压值例如低于VblxL。

此时，由于节点INV(ADL)的电压为“L”电平，所以对位线BL施加由晶体管52及54箝位的电压。于是，位线BL的电压例如与控制信号BLC1相同地，从Vss上升至VblcL为止。

在选择字线WLsel的电压上升至Vread为止，控制信号BLC1及BLC2的各自的电压从Vss上升至VblcL时，NAND串NS内的晶体管成为接通状态，该NAND串NS的通道的残留电子被去除。

其次，在时刻t1，对选择信号线CGsel施加读出电压AR。于是，选择字线WLsel的电压基于施加至选择信号线CGsel的电压下降。具体来说，例如选择字线WLsel的近端中的电压与选择信号线CGsel相同地下降至读出电压AR为止，选择字线WLsel的远端中的电压比选择信号线CGsel延迟而下降至读出电压AR为止。

另外，在时刻t1，定序器13使控制信号BLX的电压例如从VblxL上升至Vblx，将节点INV(ADL)的电压设定为“H”电平。于是，节点ND1中的电压上升至由晶体管51箝位的电压。在节点INV(ADL)的电压为“H”电平的情况下，晶体管52成为断开状态，晶体管53成为接通状态。也就是说，节点ND1及ND2间的电流路径设定为经由晶体管53及55的路径，对位线BL例如施加基于控制信号BLC2的电压。

其次，在时刻t2，定序器13使控制信号BLC1及BLC2的电压从VblcL上升至Vblc。此时，定序器13对控制信号BLC1执行突跳动作。Vblc的电压值例如低于Vblx。

具体来说，对供给控制信号BLC1的信号线首先施加突跳电压Vblk，在突跳电压Vblk短时间施加之后施加Vblc。突跳电压Vblk为高于Vblc的电压，Vblk与Vblc的差量与突跳量Dblk对应。

在时刻t2，由于节点INV(ADL)的电压为“H”电平，所以对位线BL施加由晶体管53及55箝位的电压。于是，位线BL的电压例如与控制信号BLC2对应地，不施加基于突跳电压Vblk的电压，上升至基于Vblc的电压。

另外，在对选择字线WLsel施加读出电压AR的期间，根据选择存储单元的状态而位线BL的电压变化。具体来说，选择存储单元根据它的阈值电压与读出电压，而成为接通状态或断开状态。

例如，在选择存储单元为接通状态的情况下，位线BL的电压比断开单元的位线BL电压降低(图13，接通单元)。在选择存储单元为断开状态的情况下，位线BL的电压维持基于Vblc的电压(图13，断开单元)。

其次，在时刻t3，定序器13使控制信号XXL的电压从Vss上升至Vxxl。在控制信号XXL的电压上升至Vxxl时，晶体管58成为接通状态。于是，节点SEN的电压根据位线BL的电压而变化。

而且，定序器13在位线BL的电压反映至节点SEN之后，使控制信号XXL的电压从Vxxl下降至Vss。当控制信号XXL的电压下降至Vss时，晶体管58成为断开状态，节点SEN的电压固定。

然后，定序器13确立控制信号STB，判定选择存储单元所存储的数据。具体来说，感测放大器单元SAU判定对应的选择存储单元的阈值电压是否为读出电压AR以上，并将判定结果例如保存在锁存电路BDL中。

然后，定序器13基于保存在锁存电路BDL中的数据，变更锁存电路ADL内的节点INV(ADL)的电压。换句话说，定序器13基于读出电压AR的读出结果，设定节点ND1及ND2间的电流路径。

例如，在锁存电路BDL保存与断开单元对应的数据的情况下，定序器13将节点INV(ADL)的电压设定为“L”电平。在锁存电路BDL保存与接通单元对应的数据的情况下，定序器13将节点INV(ADL)的电压设定为“H”电平。

也就是说，在与由读出电压AR维持断开状态的选择存储单元对应的感测放大器单元SAU中，将节点ND1及ND2间的电流路径设定为经由晶体管52及54的路径。在与由读出电压AR成为接通状态的选择存储单元对应的感测放大器单元SAU中，将节点ND1及ND2间的电流路径设定为经由晶体管53及55的路径。

其次，在时刻t4，对选择信号线CGsel施加读出电压ER。此时，定序器13对选择信号线CGsel执行突跳动作。具体来说，对选择信号线CGsel，在施加读出电压ER之前短时间施加突跳电压。对于选择信号线CGsel的突跳电压例如相当于对于对象的读出电压加上对于选择信号线CGsel的突跳量Dcgk所得的电压。

于是，选择字线WLsel的电压基于施加至选择信号线CGsel的电压上升。具体来说，例如选择字线WLsel的近端中的电压与选择信号线CGsel相同地，在施加突跳电压之后到达至读出电压ER。选择字线WLsel的远端中的电压由于配线的RC延迟的影响，例如不超过读出电压ER而到达至读出电压ER。

其次，在时刻t5，定序器对控制信号BLC1执行突跳动作。具体来说，对供给控制信号BLC1的信号线首先施加突跳电压Vblk，在突跳电压Vblk短时间施加之后施加Vblc。

在时刻t5，在节点INV(ADL)的电压为“L”电平的情况下，对位线BL施加由晶体管52及54箝位的电压。于是，位线BL的电压例如与控制信号BLC1对应地，在短时间施加基于突跳电压Vblk的电压之后，变化为基于Vblc的电压(图13，“BLC1”)。

在时刻t5，在节点INV(ADL)的电压为“H”电平的情况下，对位线BL施加由晶体管53及55箝位的电压。于是，位线BL的电压例如与控制信号BLC2对应地，维持基于Vblc的电压(图13，“BLC2”)。

然后，位线BL的电压根据施加读出电压ER的选择存储单元的状态而变化。该位线BL的电压变化由于与在时刻t2所说明的读出电压AR的读出处理相同，所以省略说明。

其次，在时刻t6，定序器13使控制信号XXL的电压从Vss上升至Vxxl。在控制信号XXL的电压上升至Vxxl时，晶体管58成为接通状态。于是，节点SEN的电压根据位线BL的电压而变化。

而且，定序器13在位线BL的电压反映至节点SEN之后，使控制信号XXL的电压从Vxxl下降至Vss。在控制信号XXL的电压下降至Vss时，晶体管58成为断开状态，节点SEN的电压固定。

然后，定序器13确立控制信号STB，判定选择存储单元所存储的数据。具体来说，感测放大器单元SAU判定对应的选择存储单元的阈值电压是否为读出电压ER以上。

而且，定序器13基于该判定结果与保存在锁存电路BDL中的读出电压AR的读出结果确定下位页数据，并使已确定的下位页数据例如保存在锁存电路XDL中。

其次，在时刻t7，定序器13使选择信号线CGsel、控制信号BLX、BLC1、BLC2及XXL的各个返回至读出动作前的状态，结束下位页数据的读出动作。而且，存储器控制器2在侦测半导体存储器1结束下位页数据的读出动作时，使下位页数据输出至半导体存储器1。

像以上一样，第1实施方式的半导体存储器1能够执行下位页数据的读出动作。此外，第1实施方式的半导体存储器1在中位页数据及上位页数据的各自的读出动作中，与下位页数据的读出动作相同地，能够根据读出结果适当执行突跳动作。

[1-3]第1实施方式的效果

根据以上所说明的第1实施方式的半导体存储器1，能够使半导体存储器1的读出动作高速化。以下，对第1实施方式的半导体存储器1的效果的详细情况进行说明。

在存储单元三维地积层的半导体存储器中，通过使用作存储单元的栅极电极的导电体(字线WL)与层间绝缘膜交替地积层，增加积层数来实现大容量化。

被积层的字线WL例如在存储单元阵列的端部中阶梯状地引出，经由连接于所形成的阶梯的阶面部分的接点施加电压。然而，具有此种结构的字线WL有施加电压时的RC延迟变大的倾向。

例如，可假定在接近驱动器的区域(字线WL的近端)与远离驱动器的区域(字线WL的远端)之间电压的上升速度不同，字线WL的远端中的电压比字线WL的近端中的电压大幅度延迟而到达至目标的电压。

因此，在半导体存储器中，例如为了辅助字线WL的远端中的电压上升，而执行对于字线WL的突跳动作。在执行对于字线WL的突跳动作时，字线WL的远端中的电压与不执行突跳动作的情况相比提前到达至目标的电压。

另一方面，在执行对于字线WL的突跳动作的情况下，在连接于与字线WL的近端部分对应的NAND串NS的位线BL中产生过放电，从而会产生用来使位线BL的电压稳定的时间变长的情况。

作为对该位线BL的过放电的对策，考虑通过对位线BL执行突跳动作来对产生过放电的位线BL进行充电。由此，能够辅助对于产生过放电的位线BL的充电，使位线BL的电压以短时间稳定。

另外，可假定对于位线BL的突跳动作在执行该突跳动作的读出处理中，根据施加读出电压的存储单元成为接通状态还是成为断开状态，而它的效果变化。

例如，在施加读出电压的存储单元的阈值电压大于该读出电压的情况下，在定序器13使位线BL的电压反映至节点SEN时，位线BL的电压必须为“H”电平的电压。换句话说，在施加读出电压的存储单元成为断开状态的情况下，优选为位线BL的电压以较高的状态维持。

也就是说，在各读出处理中，在连接于成为断开状态的存储单元(以下，称为断开单元)的位线BL中，由位线BL的过放电所致的影响较大，会成为误读出的原因。因此，优选为，对连接于明确为成为断开状态的存储单元的位线BL执行突跳动作。

另一方面，在施加读出电压的存储单元的阈值电压为该读出电压以下的情况下，在使位线BL的电压反映至节点SEN时，位线BL的电压必须为“L”电平的电压。换句话说，在施加读出电压的存储单元成为接通状态的情况下，优选为，位线BL的电压过渡至较低的状态。

也就是说，在各读出处理中，在连接于成为接通状态的存储单元(以下，称为接通单元)的位线BL中，由位线BL的过放电所致的影响较小。因此，优选为，对连接于明确为成为接通状态的存储单元的位线BL省略突跳动作。

另外，在各读出处理中，在对连接于接通单元的位线BL执行突跳动作的情况下，位线BL的电压的变动变大。在该情况下，可假定与连接于接通单元的位线BL相邻的位线BL的电压由电容耦合而压下。例如，在连接于接通单元的位线BL与连接于断开单元的位线BL相邻的情况下，连接于断开单元的位线BL的电压被压下，会在连接于该断开单元的位线BL中产生误读出。

因此，在第1实施方式的半导体存储器1中，在读出动作中，将能够事前判断为接通状态的对于位线BL的突跳动作省略。

本动作例如可利用使用图11所说明的感测放大器单元SAU的电路构成来实现。具体来说，直前的读出处理中的存储单元晶体管MT的状态例如由锁存电路ADL的节点INV(ADL)保存。

例如，在按照读出电压AR及ER的顺序执行读出处理的情况下，明确由读出电压AR而成为接通状态的存储单元晶体管MT由读出电压ER而成为接通状态。此时，定序器13将节点INV(ADL)的电压例如设定为“H”电平。

另一方面，由读出电压AR而成为断开状态的存储单元晶体管MT由读出电压ER而成为接通状态还是成为断开状态并不确定。此时，定序器13将节点INV(ADL)的电压例如设定为“L”电平。

节点INV(ADL)例如连接于p通道MOS晶体管52的栅极与n通道MOS晶体管53的栅极。晶体管52例如包含在执行突跳动作的电流路径中，晶体管53例如包含在不执行突跳动作的电流路径中。也就是说，晶体管52及53基于节点INV(ADL)的电压而一者成为接通状态，另一者成为断开状态。

由此，第1实施方式的半导体存储器1能够将对于能够事前判断为接通状态的位线BL的突跳动作选择性地省略。

结果，第1实施方式的半导体存储器1能够抑制由对连接于接通单元的位线BL执行突跳动作所致的误读出。而且，第1实施方式的半导体存储器1通过适当地执行对于位线BL的突跳动作，能够缩短位线BL的稳定时间，因此能够使读出动作高速化。

此外，认为在将读出电压从较低者依次施加的情况下，由最初施加的读出电压而成为接通状态的存储单元晶体管MT的数量少于由之后施加的读出电压而成为接通状态的存储单元晶体管MT的数量。

换句话说，可假定在最初施加的读出电压中的读出处理中，断开单元的数量比接通单元的数量多。而且，可假定由于断开单元的数量较多，所以受由连接于接通单元的位线BL所致的噪音的影响的断开单元的数量变多。因此，第1实施方式的半导体存储器1例如在初次的读出处理中，对所有位线BL省略突跳动作。另外，在第1实施方式的半导体存储器1中，在第2次以后的读出处理中，对与不明确为成为接通状态的存储单元晶体管MT对应的位线BL，例如与初次的读出处理相同地省略突跳动作。

由此，第1实施方式的半导体存储器1能够抑制错误比特数，从而能够提高数据的可靠性。

此外，也可以假定例如在第2次以后的读出处理中，在读出电压高于特定的电压的情况下，接通单元的数量成为优势。因此，在读出动作中第2次以后的读出处理中，定序器13也可以对与不明确为成为接通状态的存储单元晶体管MT对应的位线BL，根据所施加的读出电压执行突跳动作。

[1-4]第1实施方式的变化例

在以上所说明的第1实施方式的半导体存储器1中，例示了将读出电压从较低者依次施加的读出动作，但并不限定于此。例如，即便在读出动作中将读出电压从较高者施加的情况下，也可应用第1实施方式所说明的动作。

以下，对第1实施方式的变化例中的读出动作的一例进行说明。

图14是表示第1实施方式的变化例中的下位页数据的读出动作中的时序图的一例。

如图14所示，在第1实施方式的变化例中的读出动作中，对使用图13所说明的第1实施方式中的读出动作，更换施加读出电压的顺序。

也就是说，在第1实施方式的变化例中的读出动作中，在时刻t1，对选择信号线CGsel施加读出电压ER。在时刻t4，对选择信号线CGsel施加读出电压AR。在将各读出电压施加至选择信号线CGsel时，选择字线WLsel的近端(图14，“Near(附近)”)中的电压与选择信号线CGsel相同地下降，选择字线WLsel的远端(图14，“Far(远)”)中的电压比选择信号线CGsel延迟而下降。

另外，在第1实施方式的变化例中的读出动作中，在初次的突跳动作中，执行对于所有位线BL的突跳动作。

具体来说，在时刻t1，定序器13将节点INV(ADL)的电压设定为“L”电平。在节点INV(ADL)的电压为“L”电平的情况下，晶体管52成为接通状态，晶体管53成为断开状态。也就是说，将节点ND1及ND2间的电流路径设定为经由晶体管52及54的路径，对位线BL例如施加基于控制信号BLC1的电压。

因此，在时刻t2，对位线BL施加与执行突跳动作的控制信号BLC1对应的电压。也就是说，在时刻t2，位线BL的电压例如与控制信号BLC1对应地，在短时间施加基于突跳电压Vblk的电压之后，变化为基于Vblc的电压。

第1实施方式的变化例中的读出动作的其他动作由于与第1实施方式中的读出动作相同，所以省略说明。此外，作为第1实施方式的变化例而例示了下位页数据的读出动作，但对中位页数据及上位页数据的各自的读出动作也可执行相同的动作。

像以上一样，在第1实施方式的变化例中的读出动作中，对能够事前判断为断开状态的位线BL执行突跳动作。

例如，在按照读出电压ER及AR的顺序执行读出处理的情况下，明确由读出电压ER而成为断开状态的存储单元晶体管MT由读出电压AR而成为断开状态。此时，定序器13将节点INV(ADL)的电压例如设定为“L”电平。

另一方面，由读出电压ER而成为接通状态的存储单元晶体管MT由读出电压AR而成为接通状态还是成为断开状态并不确定。此时，定序器13将节点INV(ADL)的电压例如设定为“H”电平。

而且，在第1实施方式的变化例中的读出动作中，与第1实施方式相同地，可设定是否基于节点INV(ADL)的电压，对位线BL执行突跳动作。

由此，在第1实施方式的变化例中的读出动作中，可对能够事前判断为断开状态的位线BL选择性地执行突跳动作。

结果，在第1实施方式的变化例中的读出动作中，可抑制由不对连接于断开单元的位线BL执行突跳动作所致的误读出。而且，在第1实施方式的变化例中的读出动作中，通过适当执行对于位线BL的突跳动作，缩短位线BL的稳定时间，读出动作可高速化。

此外，认为在将读出电压从较高者依次施加的情况下，由最初施加的读出电压而成为接通状态的存储单元晶体管MT的数量多于由之后施加的读出电压而成为接通状态的存储单元晶体管MT的数量。

换句话说，可假定在最初施加的读出电压中的读出处理中，接通单元的数量多于断开单元的数量。而且，可假定由于接通单元的数量较多，所以受由连接于接通单元的位线BL所致的噪音的影响的断开单元的数量变少。

因此，在第1实施方式的变化例中的读出动作中，例如对所有位线BL执行初次的突跳动作。另外，在第1实施方式的变化例中的读出动作中，在第2次以后的读出处理中，对与不明确为成为断开状态的存储单元晶体管MT对应的位线BL，例如与初次的读出动作相同地执行突跳动作。

由此，在第1实施方式的变化例中的读出动作中，能够抑制错误比特数，可提高数据的可靠性。

此外，可假定例如在第2次以后的读出处理中，在读出电压低于特定的电压的情况下，断开单元的数量成为优势。因此，在读出动作中第2次以后的读出处理中，定序器13也可以对与不明确为成为断开状态的存储单元晶体管MT对应的位线BL，根据所施加的读出电压省略突跳动作。

[2]第2实施方式

第2实施方式的半导体存储器1使用与第1实施方式不同的感测放大器模块16，执行与第1实施方式相同的读出动作。以下，关于第2实施方式的半导体存储器1，说明与第1实施方式不同的方面。

[2-1]感测放大器模块16的电路构成

图15是将感测放大器模块16中所包含的多个感测放大器单元SAU中1个感测放大器单元SAU抽出而表示第2实施方式的半导体存储器所具备的感测放大器模块16的电路构成的一例。

如图15所示，第2实施方式中的感测放大器部SA具有在第1实施方式中使用图11所说明的感测放大器部SA中将晶体管51～55及58省略并追加晶体管80～84的构成。

例如，晶体管80～82及84分别为n通道MOS晶体管。晶体管83为p通道MOS晶体管。

晶体管80的一端连接于晶体管50的另一端。晶体管80的另一端连接于节点ND2。对晶体管80的栅极输入控制信号BLX1。

晶体管81连接于晶体管57的一端与节点ND2之间。具体来说，晶体管81的一端连接于节点ND2，晶体管81的另一端连接于晶体管57的一端。对晶体管81的栅极输入控制信号BLC1。

晶体管82的一端连接于节点ND2。晶体管82的另一端连接于节点SEN。对晶体管82的栅极输入控制信号BLC2。

晶体管83的一端连接于电源线。晶体管83的栅极连接于总线LBUS。对连接于晶体管83的一端的电源线例如施加电源电压Vdd。

晶体管84的一端连接于晶体管83的另一端。晶体管84的另一端连接于节点SEN。对晶体管84的栅极输入控制信号BLX2。

第2实施方式的半导体存储器1的其他构成例如由于与第1实施方式的半导体存储器1相同，所以省略说明。

[2-2]半导体存储器1的读出动作

图16是表示第2实施方式的半导体存储器1中的下位页数据的读出动作中的时序图的一例。此外，定义为在第2实施方式中的读出动作中，晶体管50与第1实施方式相同地为接通状态，对晶体管80供给电压。

如图16所示，在读出动作的开始时，选择信号线CGsel、选择字线WLsel、控制信号BLX1、BLX2、BLC1及BLC2、以及位线BL的各自的电压例如为接地电压Vss。控制信号STB的电压例如为“L”电平。

在开始下位页数据的读出动作时，例如在时刻t0～t1的期间，定序器13与第1实施方式相同地，执行将通道内的残留电子去除的动作。在时刻t1～t5的期间，定序器13执行使用读出电压AR的读出处理。在时刻t5～t9的期间，定序器13执行使用读出电压ER的读出处理。

具体来说，在时刻t0，对选择信号线CGsel例如施加读出通路电压Vread。于是，选择字线WLsel的电压基于施加至选择信号线CGsel的电压上升。

另外，在时刻t0，定序器13例如使控制信号BLX1、BLC1及BLC2的各自的电压从Vss上升至VblcL，使控制信号BLX2的电压从Vss上升至VblxL。

此时，对位线BL例如施加由晶体管80及81箝位的电压。于是，位线BL的电压例如与控制信号BLC1对应地，从Vss上升至基于VblcL的电压。

其次，在时刻t1，对选择信号线CGsel施加读出电压AR。于是，选择字线WLsel的电压基于施加至选择信号线CGsel的电压下降。

另外，在时刻t1，定序器13将总线LBUS的电压设定为“H”电平，使控制信号BLX1的电压例如从VblcL上升至Vblc，使控制信号BLX2的电压例如从VblxL上升至Vblx。

在将总线LBUS的电压设定为“H”电平时，晶体管83成为断开状态，对晶体管84的电压的供给被遮断。另外，节点ND2中的电压上升至由晶体管80箝位的电压。

其次，在时刻t2，定序器13例如对控制信号BLC1及BLC2的各个执行突跳动作。具体来说，定序器13使控制信号BLC1的电压上升至突跳电压VblkH为止，使控制信号BLC2的电压上升至突跳电压Vblk为止。突跳电压VblkH高于Vblk。

在对控制信号BLC1及BLC2的各个执行突跳动作的期间，对位线BL施加通过晶体管50、80及81的路径的电压。于是，对位线BL例如与控制信号BLX1对应地，短时间施加基于Vblc的电压。

而且，定序器13在对控制信号BLC1及BLC2的各个执行突跳动作之后，使控制信号BLC1的电压下降至Vblc为止，使控制信号BLC2的电压下降至Vss为止。在控制信号BLC2的电压成为Vss时，晶体管82成为断开状态。

其次，在时刻t3，定序器13例如使控制信号BLX1的电压从Vblc上升至Vblx，使控制信号BLX2的电压从Vblx下降至Vss。在控制信号BLC2的电压成为Vss时，晶体管84成为断开状态。

此时，对位线BL施加通过晶体管50、80及81的路径的电压。于是，对位线BL例如与控制信号BLC1对应地，施加基于Vblc的电压。

另外，在对选择字线WLsel施加读出电压AR的期间，位线BL的电压与第1实施方式相同地根据选择存储单元的状态而变化。

其次，在时刻t4，定序器13使控制信号BLC2的电压例如上升至Vxxl。在控制信号BLC2的电压上升至Vxxl，晶体管82成为接通状态。于是，节点SEN的电压根据位线BL的电压而变化。

而且，定序器13在位线BL的电压反映至节点SEN之后，使控制信号BLC2的电压下降至Vss。在控制信号XXL的电压下降至Vss时，晶体管82成为断开状态，节点SEN的电压固定。

然后，定序器13确立控制信号STB，判定选择存储单元所存储的数据。具体来说，感测放大器单元SAU判定对应的选择存储单元的阈值电压是否为读出电压AR以上，将判定结果例如保存在锁存电路ADL中。

其次，在时刻t5，对选择信号线CGsel施加读出电压ER。此时，定序器13与第1实施方式相同地，对选择信号线CGsel执行突跳动作。于是，选择字线WLsel的电压与第1实施方式相同地，基于施加至选择信号线CGsel的电压上升。

另外，在时刻t5，定序器13例如使控制信号BLX1的电压从Vblx下降至Vblc，使控制信号BLX2的电压从Vss上升至Vblx，使控制信号BLC2的电压从Vss上升至Vblc。在控制信号BLX2的电压成为Vblx时，晶体管84成为接通状态，在控制信号BLC2的电压成为Vblc时，晶体管82成为接通状态。

进而，在时刻t5，定序器13基于保存在锁存电路ADL中的数据控制总线LBUS的电压。例如，在锁存电路ADL保存与断开单元对应的数据的情况下，定序器13将总线LBUS的电压设定为“L”电平。在锁存电路ADL保存与接通单元对应的数据的情况下，定序器13将总线LBUS的电压设定为“H”电平。

于是，与由读出电压AR维持断开状态的选择存储单元对应的感测放大器单元SAU对所对应的位线BL施加通过晶体管50、80及81的路径的电压与通过晶体管83、84、82及81的路径的各电压。

与由读出电压AR而成为接通状态的选择存储单元对应的感测放大器单元SAU施加通过晶体管50、80及81的路径的电压。这样，在第2实施方式中的读出动作中，基于之前的读出结果，而对位线BL施加电压的路径的数量变化。

其次，在时刻t6，定序器例如对控制信号BLC1及BLC2的各个执行突跳动作。具体来说，定序器13与时刻t2相同地，使控制信号BLC1的电压上升至突跳电压VblkH为止，使控制信号BLC2的电压上升至突跳电压Vblk为止。

在时刻t6，在总线LBUS的电压为“H”电平的情况下，对位线BL施加通过晶体管50、80及81的路径的电压。于是，对位线BL例如与控制信号BLX1对应地，施加基于Vblc的电压(图16，“BLC1”)。

在时刻t6，在总线LBUS的电压为“L”电平的情况下，对位线BL施加通过晶体管50、80及81的路径的电压与通过晶体管83、84、82及81的路径的电压。于是，对位线BL例如与控制信号BLC2对应地，短时间施加基于突跳电压Vblk的电压(图16，“BLC2”)。

其次，在时刻t7，定序器13例如使控制信号BLX1的电压从Vblc上升至Vblx，使控制信号BLX2的电压从Vblx下降至Vss。在控制信号BLC2的电压成为Vss时，晶体管84成为断开状态。

此时，对位线BL施加通过晶体管50、80及81的路径的电压。于是，对位线BL例如与控制信号BLC1对应地，施加基于Vblc的电压。

另外，在对选择字线WLsel施加读出电压ER的期间，位线BL的电压与第1实施方式相同地根据选择存储单元的状态而变化。

其次，在时刻t8，定序器13使控制信号BLC2的电压例如从Vss上升至Vxxl。在控制信号BLC2的电压上升至Vxxl时，晶体管82成为接通状态。于是，节点SEN的电压根据位线BL的电压，也就是说选择存储单元的状态而变化。

而且，定序器13在位线BL的电压反映至节点SEN之后，使控制信号BLC2的电压例如从Vxxl下降至Vss。在控制信号BLC2的电压下降至Vss时，晶体管82成为断开状态，节点SEN的电压固定。

然后，定序器13确立控制信号STB，判定选择存储单元所存储的数据。具体来说，感测放大器单元SAU判定对应的选择存储单元的阈值电压是否为读出电压ER以上。

而且，定序器13基于该判定结果与保存在锁存电路ADL中的读出电压AR的读出结果确定下位页数据，使已确定的下位页数据例如保存在锁存电路XDL中。

其次，在时刻t9，定序器13使选择信号线CGsel、控制信号BLX1、BLX2、BLC1及BLC2分别返回至读出动作前的状态，结束下位页数据的读出动作。而且，存储器控制器2在侦测半导体存储器1结束下位页数据的读出动作时，使下位页数据输出至半导体存储器1。

像以上一样，第2实施方式的半导体存储器1能够执行下位页数据的读出动作。此外，第2实施方式的半导体存储器1在中位页数据及上位页数据的各自的读出动作中，与下位页数据的读出动作相同地，能够根据读出结果适当执行突跳动作。

[2-3]第2实施方式的效果

第2实施方式的半导体存储器1在读出动作中，与第1实施方式相同地，能够将对于能够事前判断为接通状态的位线BL的突跳动作省略。结果，第2实施方式的半导体存储器1能够获得与第1实施方式相同的效果。

另外，在第2实施方式的半导体存储器1中，第1实施方式中的2个晶体管54及58的作用由1个晶体管82来实现。

结果，在第2实施方式的半导体存储器1中，能够使感测放大器单元SAU的元件数比第1实施方式少。因此，第2实施方式的半导体存储器1与第1实施方式相比能够缩小感测放大器单元SAU的电路面积，从而能够抑制半导体存储器1的芯片面积。

此外，第2实施方式的半导体存储器1与第1实施方式相同地，对所有位线BL省略初次的读出处理中的突跳动作。由此，第2实施方式的半导体存储器1与第1实施方式相同地能够抑制错误比特数，能够提高数据的可靠性。

另外，在第2实施方式的半导体存储器1中，定序器13与第1实施方式相同地，也可以在第2次以后的读出处理中对与不明确为成为接通状态的存储单元晶体管MT对应的位线BL，根据所施加的读出电压応执行突跳动作。

[2-4]第2实施方式的变化例

在以上所说明的第2实施方式的半导体存储器1中，例示了将读出电压从较低者起依次施加的读出动作，但并不限定于此。例如，与第1实施方式的变化例相同地，即便在读出动作中将读出电压从较高者起施加的情况下，也可以应用第2实施方式中所说明的动作。

以下，对第2实施方式的变化例中的读出动作的一例进行说明。

图17是表示第2实施方式的变化例中的下位页数据的读出动作中的时序图的一例。

如图17所示，在第1实施方式的变化例中的读出动作中，对使用图16所说明的第1实施方式中的读出动作，更换施加读出电压的顺序。

也就是说，在第2实施方式的变化例中的读出动作中，在时刻t1，对选择信号线CGsel施加读出电压ER。在时刻t5，对选择信号线CGsel施加读出电压AR。于是，与第1实施方式的变化例相同地，基于选择信号线CGsel的电压，选择字线WLsel的电压下降。

另外，在第2实施方式的变化例中的读出动作中，与第1实施方式的变化例相同地，在初次的突跳动作中，执行对于所有位线BL的突跳动作。

具体来说，在时刻t1，定序器13将总线LBUS的电压设定为“L”电平。在总线LBUS的电压为“L”电平的情况下，晶体管83成为接通状态。也就是说，对位线BL施加通过晶体管50、80及81的路径的电压与通过晶体管83、84、82及81的路径的各电压。因此，在时刻t2，对位线BL例如与控制信号BLC2对应地，施加基于突跳电压Vblk的电压。

第2实施方式的变化例中的读出动作的其他动作由于与第2实施方式中的读出动作相同，所以省略说明。此外，作为第2实施方式的变化例而例示了下位页数据的读出动作，但对中位页数据及上位页数据各自的读出动作也可执行相同的动作。

根据以上所说明的第2实施方式的变化例中的半导体存储器1，在读出动作中，与第1实施方式的变化例相同地，可对能够事前判断为断开状态的位线BL执行突跳动作。结果，第2实施方式的变化例中的读出动作能够获得与第1实施方式的变化例相同的效果。

此外，第2实施方式的变化例中的读出动作与第1实施方式的变化例相同地，对所有位线BL执行初次的读出处理中的突跳动作。由此，第2实施方式的变化例中的读出动作与第1实施方式的变化例相同地能够抑制错误比特数，能够提高数据的可靠性。

另外，在第2实施方式的变化例中的读出动作中，与第1实施方式的变化例相同地，也可以在第2次以后的读出处理中对与不明确为成为断开状态的存储单元晶体管MT对应的位线BL，根据所施加的读出电压省略突跳动作。

[3]第3实施方式

第3实施方式的半导体存储器1是感测放大器模块16的电路构成与第1及第2实施方式不同。而且，第3实施方式的半导体存储器1在读出动作中，设定是否针对每个读出电压执行突跳动作。以下，关于第3实施方式的半导体存储器1，说明与第1及第2实施方式不同的方面。

[3-1]感测放大器模块16的电路构成

图18是将感测放大器模块16中所包含的多个感测放大器单元SAU中1个感测放大器单元SAU抽出而表示第3实施方式的半导体存储器所具备的感测放大器模块16的电路构成的一例。

如图18所示，第3实施方式中的感测放大器部SA具有在第1实施方式中使用图11所说明的感测放大器部SA中将晶体管51～55及58省略并追加晶体管90～93的构成。

各晶体管90～93例如为n通道MOS晶体管。

晶体管90的一端连接于晶体管50的另一端。晶体管90的另一端连接于节点ND2。对晶体管90的栅极输入控制信号BLX。

晶体管91连接于晶体管57的一端与节点ND2之间。具体来说，晶体管91的一端连接于节点ND2，晶体管91的另一端连接于晶体管57的一端。对晶体管91的栅极输入控制信号BLC。

晶体管92的一端连接于晶体管50的另一端。晶体管92的另一端连接于节点SEN。对晶体管92的栅极输入控制信号HLL。

晶体管93的一端连接于节点SEN。晶体管93的另一端连接于节点ND2。对晶体管93的栅极输入控制信号XXL。

第3实施方式的半导体存储器1的其他构成例如由于与第1实施方式的半导体存储器1相同，所以省略说明。

[3-2]半导体存储器1的读出动作

(第3实施方式的比较例中的读出动作)

在对第3实施方式的半导体存储器1的读出动作进行说明之前，对第3实施方式的比较例中的读出动作进行说明。在第3实施方式的比较例中的读出动作中，在与所有读出电压对应的读出处理中，执行对于控制信号BLC的突跳动作。

图19是表示第3实施方式的比较例中的中位页数据的读出动作中的时序图的一例。此外，定义为在第3实施方式的比较例中的读出动作中晶体管50与第1实施方式相同地为接通状态，对晶体管90及92供给电压。

另外，在第3实施方式的比较例中，晶体管92利用定序器13对控制信号HLL适当进行控制，将节点SEN适当充电。选择字线WLsel及位线BL的电压与第1实施方式相同地，分别根据选择信号线CGsel及控制信号BLC的电压而变化。

如图19所示，在读出动作的开始时，选择信号线CGsel、选择字线WLsel、控制信号BLX、BLC及XXL的各自的电压例如为接地电压Vss。控制信号STB的电压例如为“L”电平。

在开始中位页数据的读出动作时，例如在时刻t0～t1的期间，定序器13与第1实施方式相同地，执行将通道内的残留电子去除的动作。在时刻t1～t4的期间，定序器13执行使用读出电压BR的读出处理。在时刻t4～t7的期间，定序器13执行使用读出电压DR的读出处理。在时刻t7～t10的期间，定序器13执行使用读出电压FR的读出处理。

具体来说，在时刻t0，对选择信号线CGsel例如施加读出通路电压Vread。于是，选择字线WLsel的电压基于施加至选择信号线CGsel的电压上升。

另外，在时刻t0，定序器13例如使控制信号BLX的电压从Vss上升至VblxL，使控制信号BLC的电压从Vss上升至VblcL。此时，对位线BL例如施加由晶体管90及91箝位的电压。

其次，在时刻t1，对选择信号线CGsel施加读出电压BR。于是，选择字线WLsel的电压基于施加至选择信号线CGsel的电压下降。另外，在时刻t1，定序器13使控制信号BLX的电压例如从VblxL上升至Vblc。

其次，在时刻t2，定序器13对控制信号BLC执行突跳动作。具体来说，对供给控制信号BLC的信号线首先施加突跳电压Vblk，在短时间施加突跳电压Vblk之后施加Vblc。

另外，在对选择字线WLsel施加读出电压BR的期间，位线BL的电压与第1实施方式相同地根据选择存储单元的状态而变化。

其次，在时刻t3，定序器13使控制信号XXL的电压从Vss上升至Vxxl。在控制信号XXL的电压上升至Vxxl时，晶体管93成为接通状态。于是，节点SEN的电压根据位线BL的电压，也就是说选择存储单元的状态而变化。

而且，定序器13在位线BL的电压反映至节点SEN之后，使控制信号XXL的电压从Vxxl下降至Vss。在控制信号XXL的电压下降至Vss时，晶体管93成为断开状态，节点SEN的电压固定。

然后，定序器13确立控制信号STB，判定选择存储单元所存储的数据。具体来说，感测放大器单元SAU判定对应的选择存储单元的阈值电压是否为读出电压BR以上，将判定结果例如保存在锁存电路ADL中。

其次，在时刻t4，对选择信号线CGsel施加读出电压DR。此时，定序器13与第1实施方式相同地，对选择信号线CGsel执行突跳动作。于是，选择字线WLsel的电压与第1实施方式相同地，基于施加至选择信号线CGsel的电压上升。

其次，在时刻t5，定序器13对控制信号BLC执行突跳动作。时刻t5中的半导体存储器1的动作由于与时刻t2中的动作相同，所以省略说明。在对选择字线WLsel施加读出电压DR的期间，位线BL的电压根据选择存储单元的状态而变化。

其次，在时刻t6，定序器13与时刻t3相同地对控制信号XXL进行控制，使位线BL的电压反映至节点SEN的电压。然后，定序器13确立控制信号STB判定选择存储单元所存储的数据。

具体来说，感测放大器单元SAU判定对应的选择存储单元的阈值电压是否为读出电压ER以上。而且，定序器13基于该判定结果与保存在锁存电路ADL中的读出电压BR中的判定结果进行运算，使运算结果例如保存在锁存电路BDL中。

其次，在时刻t7，对选择信号线CGsel施加读出电压FR。此时，定序器13与第1实施方式相同地，对选择信号线CGsel执行突跳动作。于是，选择字线WLsel的电压与第1实施方式相同地，基于施加至选择信号线CGsel的电压上升。

其次，在时刻t8，定序器13对控制信号BLC执行突跳动作。时刻t8中的半导体存储器1的动作由于与时刻t2中的动作相同，所以省略说明。在对选择字线WLsel施加读出电压FR的期间，位线BL的电压根据选择存储单元的状态而变化。

其次，在时刻t9，定序器13与时刻t3相同地对控制信号XXL进行控制，使位线BL的电压反映至节点SEN的电压。然后，定序器13确立控制信号STB判定选择存储单元所存储的数据。

具体来说，感测放大器单元SAU判定对应的选择存储单元的阈值电压是否为读出电压FR以上。而且，定序器13基于该判定结果与保存在锁存电路BDL中的读出电压BR及DR中的判定结果确定中位页数据，使已确定的中位页数据例如保存在锁存电路XDL中。

其次，在时刻t10，定序器13使选择信号线CGsel、控制信号BLX、BLC及XXL分别返回至读出动作前的状态，结束中位页数据的读出动作。而且，存储器控制器2在侦测半导体存储器1结束中位页数据的读出动作时，使下位页数据输出至半导体存储器1。

(第3实施方式中的读出动作)

相对于以上所说明的第3实施方式的比较例中的读出动作，在第3实施方式中的读出动作中，设定是否针对每个读出电压而执行对于控制信号BLC的突跳动作。

图20是表示第3实施方式的半导体存储器的读出动作中的突跳动作的条件的一例。

如图20所示，定序器13例如在与读出电压AR、BR及CR对应的读出处理的各个中，将对于控制信号BLC的突跳动作省略。另外，定序器13例如在与读出电压DR、ER、FR及GR对应的读出处理的各个中，执行对于控制信号BLC的突跳动作。

换句话说，在第3实施方式的半导体存储器1中，例如分类为读出电压较低的群组(例如读出电压AR、BR及CR)与读出电压较高的群组(例如读出电压DR、ER、FR及GR)的2个群组。而且，定序器13将对于控制信号BLC的突跳动作在读出电压较低的群组中省略，在读出电压较高的群组中执行。

此外，在读出动作中是否执行对于控制信号BLC的突跳动作的设定并不限定于以上所说明的群组分类，可变更为任意的设定。

图21是表示第3实施方式的半导体存储器1中的中位页数据的读出动作中的时序图的一例。

如图21所示，在第3实施方式中的读出动作中，相对于使用图19所说明的第3实施方式的比较例中的读出动作，将与读出电压BR对应的突跳动作省略。

具体来说，在时刻t2，定序器13使控制信号BLC的电压不上升至突跳电压Vblk而上升至Vblc。因此，在时刻t2，对位线BL例如与控制信号BLC对应地，施加基于Vblc的电压。第3实施方式中的读出动作的其他动作由于与第3实施方式的比较例中的读出动作相同，所以省略说明。

这样，第3实施方式的半导体存储器1能够执行中位页数据的读出动作。此外，第3实施方式的半导体存储器1在下位页数据及上位页数据的各自的读出动作中，与中位页数据的读出动作相同地，能够针对每个读出电压而适当执行突跳动作。

[3-3]第3实施方式的效果

例如，认为由较低的读出电压而成为接通状态的存储单元晶体管MT的数量少于由较高的读出电压而成为接通状态的存储单元晶体管MT的数量。

换句话说，认为由较低的读出电压而成为断开状态的存储单元晶体管MT的数量多于由较高的读出电压而成为断开状态的存储单元晶体管MT的数量。

这样，在读出动作中，接通单元数与断开单元数的哪一者为优势可由读出电压的值来推测。也就是说，基于接通单元数与断开单元数的关系，可假定受由连接于接通单元的位线BL所致的噪音的影响的断开单元的数量。

因此，在第3实施方式的半导体存储器1中，设定是否针对每个读出电压而执行对于位线BL的突跳动作。具体来说，定序器13在读出电压较低的群组(例如读出电压AR、BR及CR)中将突跳动作省略，在读出电压较高的群组(例如读出电压DR、ER、FR及GR)中执行突跳动作。

也就是说，定序器13在推测为断开单元数为优势且由突跳动作可产生误读出的存储单元的数量较多的群组的读出处理中，将突跳动作省略。另一方面，定序器13在推测为接通单元数为优势且由突跳动作可产生误读出的存储单元的数较少的群组的读出处理中执行突跳动作。

这样，第3实施方式的半导体存储器1在读出电压较高的群组与读出电压较低的群组的各个中，能够执行适当的读出处理。结果，第3实施方式的半导体存储器1与第1实施方式相同地，能够抑制错误比特数，能够提高数据的可靠性。

[3-4]第3实施方式的变化例

在以上所说明的第3实施方式的半导体存储器1中，例示了将读出电压从较低者起依次施加的读出动作，但并不限定于此。例如，与第1实施方式的变化例相同地，即便在读出动作中将读出电压从较高者起施加的情况下，也可应用第3实施方式中所说明的动作。

以下，对第3实施方式的变化例中的读出动作的一例进行说明。

图22是表示第3实施方式的变化例中的中位页数据的读出动作中的时序图的一例。

如图22所示，在第3实施方式的变化例中的读出动作中，相对于使用图21所说明的第3实施方式中的读出动作，更换施加读出电压的顺序。

也就是说，在第3实施方式的变化例中的读出动作中，在时刻t1，对选择信号线CGsel施加读出电压FR。在时刻t4，对选择信号线CGsel施加读出电压DR。在时刻t7，对选择信号线CGsel施加读出电压BR。于是，与第1实施方式的变化例相同地，基于选择信号线CGsel的电压，而选择字线WLsel的电压下降。

另外，在第3实施方式的变化例中，定序器13与第3实施方式中的读出动作相同地，基于图20所示的对于控制信号BLC的突跳动作的设定执行读出动作。

具体来说，例如在中位页的读出动作中，定序器13执行使用读出电压FR及DR的各个读出处理中的突跳动作，将使用读出电压BR的读出处理中的突跳动作省略。

第3实施方式的变化例中的读出动作的其他动作由于与第3实施方式中的读出动作相同，所以省略说明。此外，作为第3实施方式的变化例而例示了中位页数据的读出动作，但对于下位页数据及上位页数据的各自的读出动作也可执行相同的动作。

像以上一样，在第3实施方式的变化例中的读出动作中，与第3实施方式相同地，在读出电压较高的群组与读出电压较低的群组的各个中，可执行适当的读出处理。结果，在第3实施方式的变化例中的读出动作中，能够获得与第3实施方式相同的效果。

[4]第4实施方式

第4实施方式的半导体存储器1具有与第3实施方式相同的构成。而且，在第4实施方式的半导体存储器1中，在读出动作中，针对每个读出电压而变更突跳量。以下，关于第4实施方式的半导体存储器1，说明与第1～第3实施方式不同的方面。

[4-1]半导体存储器1的读出动作

图23是表示第4实施方式的半导体存储器的读出动作中的突跳动作的条件的一例。

如图23所示，定序器13例如与第3实施方式相同地，在与读出电压AR、BR及CR对应的读出处理的各个中，将对于控制信号BLC的突跳动作省略，在与读出电压DR、ER、FR及GR对应的读出处理的各个中，执行对于控制信号BLC的突跳动作。

而且，在第4实施方式中，定序器13在对于控制信号BLC的突跳动作中，例如与读出电压DR及ER的各个对应应用较小的突跳量，与读出电压FR及GR的各个对应应用较大的突跳量。

此外，在读出动作中是否执行对于控制信号BLC的突跳动作的设定与突跳量的设定的各个可变更为任意的设定。突跳量的设定并不限定于“大”或“小”的2种，也可以使用3种以上的设定。

图24是表示第4实施方式的半导体存储器1中的中位页数据的读出动作中的时序图的一例。

如图24所示，在第4实施方式中的读出动作中，与使用图21所说明的第3实施方式中的读出动作相同地，将对于使用时刻t2中的读出电压FR的读出处理的突跳动作省略。

而且，在第4实施方式中的读出动作中，相对于第3实施方式中的读出动作，在使用读出电压DR的读出处理与使用读出电压FR的读出处理之间突跳电压不同。

具体来说，在时刻t5，定序器13执行与读出电压DR对应的突跳动作。此时，对供给控制信号BLC的信号线首先施加突跳电压Vblk1，在短时间施加突跳电压Vblk1之后施加Vblc。突跳电压Vblk1为高于Vblc的电压，Vblk1与Vblc的差量与突跳量Dblk1对应。

在时刻t8，定序器13执行与读出电压FR对应的突跳动作。此时，对供给控制信号BLC的信号线首先施加突跳电压Vblk2，在短时间施加突跳电压Vblk2之后施加Vblc。突跳电压Vblk2为高于Vblk1的电压，Vblk2与Vblc的差量与突跳量Dblk2对应。

这样，在第4实施方式中，将突跳电压Vblk2的突跳量Dblk2设定得比突跳电压Vblk1的突跳量Dblk1大。因此，由时刻t8的突跳动作而施加至位线BL的电压高于由时刻t5的突跳动作而施加至位线BL的电压。第4实施方式中的读出动作的其他动作由于与第3实施方式中的读出动作相同，所以省略说明。

像以上一样，第4实施方式的半导体存储器1能够执行中位页数据的读出动作。此外，第4实施方式的半导体存储器1在下位页数据及上位页数据的各自的读出动作中，与中位页数据的读出动作相同地，能够针对每个读出电压而适当执行突跳动作，且针对每个读出电压而适当变更突跳量。

[4-2]第4实施方式的效果

可推测在读出动作中适当的突跳量根据执行突跳动作的读出处理的读出电压而不同。

例如，可推测由于有阈值电压较高的存储单元难以成为接通状态的倾向，所以优选为在应用突跳动作的情况下应用较高的突跳量。另一方面，可推测由于有阈值电压较低的存储单元相对容易成为接通状态的倾向，所以优选为在应用突跳动作的情况下应用较低的突跳量。

因此，在第4实施方式的半导体存储器1中，与第3实施方式相同地，设定是否针对每个读出电压而执行对于位线BL的突跳动作。而且，在第4实施方式中，在执行对于位线BL的突跳动作的情况下，基于对应的读出电压变更突跳量。

由此，第4实施方式的半导体存储器1能够针对每个读出处理而应用适当的突跳量。也就是说，第4实施方式的半导体存储器1能够抑制由对连接于接通单元的位线BL执行突跳动作所产生的错误比特数的增加。结果，第4实施方式的半导体存储器1与第3实施方式相比能够抑制错误比特数，能够提高数据的可靠性。

[4-3]第4实施方式的变化例

在以上所说明的第4实施方式的半导体存储器1中，例示了将读出电压从较低者起依次施加的读出动作，但并不限定于此。例如，与第1实施方式的变化例相同地，即便在读出动作中将读出电压从较高者起施加的情况下，也可应用在第4实施方式所说明的动作。

以下，对第4实施方式的变化例中的读出动作的一例进行说明。

图25是表示第4实施方式的变化例中的中位页数据的读出动作中的时序图的一例。

如图25所示，在第4实施方式的变化例中的读出动作中，相对于使用图24所说明的第4实施方式中的读出动作，更换施加读出电压的顺序。

也就是说，在第4实施方式的变化例中的读出动作中，在时刻t1，对选择信号线CGsel施加读出电压FR。在时刻t4，对选择信号线CGsel施加读出电压DR。在时刻t7，对选择信号线CGsel施加读出电压BR。于是，与第1实施方式的变化例相同地，基于选择信号线CGsel的电压，而选择字线WLsel的电压下降。

另外，在第4实施方式的变化例中，定序器13与第4实施方式中的读出动作相同地，基于图23所示的对于控制信号BLC的突跳动作的设定执行读出动作。

具体来说，例如在中位页的读出动作中，定序器13在使用读出电压FR的读出处理中，执行应用突跳量Dblk2的突跳动作。在使用读出电压DR的读出处理中，定序器13执行应用突跳量Dblk1的突跳动作。在使用读出电压BR的读出处理中，定序器13将突跳动作省略。

第4实施方式的变化例中的读出动作的其他动作由于与第4实施方式中的读出动作相同，所以省略说明。此外，作为第4实施方式的变化例而例示了中位页数据的读出动作，但相对于下位页数据及上位页数据的各自的读出动作也可执行相同的动作。

像以上一样，在第4实施方式的变化例中的读出动作中，与第4实施方式相同地，在读出电压较高的群组与读出电压较低的群组的各个中，可执行适当的读出处理。结果，在第4实施方式的变化例中的读出动作中，能够获得与第4实施方式相同的效果。

[5]其他变化例

实施方式的半导体存储器包含第1及第2存储单元、字线、第1及第2位线、第1及第2感测放大器、以及控制器。第1及第2存储单元分别基于阈值电压存储多比特的数据。字线连接于第1及第2存储单元的各自的栅极。第1及第2位线分别连接于第1及第2存储单元。第1及第2感测放大器分别连接于第1及第2位线。第1及第2感测放大器分别包含第1晶体管、第2晶体管、及第3晶体管。第3晶体管的一端分别电连接于第1晶体管与第2晶体管，另一端连接于对应的位线。在第1及第2存储单元的读出动作中，控制器对字线施加第1读出电压。在控制器施加第1读出电压的第1期间中所包含的第1时刻＜例如图13，t5＞中，控制器对第1晶体管施加高于接地电压的第1电压＜例如图13，Vblk＞，对第2晶体管施加与第1电压不同的第2电压＜例如图13，Vblc＞。在第1时刻，第1感测放大器经由第1晶体管与第3晶体管对第1位线施加电压，第2感测放大器经由第2晶体管与第3晶体管对第2位线施加电压。由此，在实施方式的半导体存储器中，能够使读出动作高速化。

在第1实施方式中，例示了突跳动作中的突跳量均匀的情况，但并不限定于此。例如，在第1实施方式的半导体存储器1的读出动作中，像第4实施方式一样，也可以针对所对应的每个读出电压而应用不同的突跳量。将此种读出动作的情况称为第1变化例，以下进行说明。

图26是表示第1变化例中的下位页数据的读出动作的时序图的一例。如图26所示，第1变化例中的读出动作相对于在第1实施方式中使用图13所说明的读出动作，时刻t2中的控制信号BLC的突跳量与时刻t5中的控制信号BLC的突跳量不同。

具体来说，在第1变化例中的读出动作中，在时刻t2的突跳动作中应用突跳量Dblk1，控制信号BLC1的电压暂时地上升至Vblk1为止。在时刻t5的突跳动作中，应用大于突跳量Dblk1的突跳量Dblk2，控制信号BLC1的电压暂时地上升至Vblk2为止。

由此，在第1变化例中的读出动作中，与第4实施方式相同地，能够针对每个读出处理应用适当的突跳量。此外，像第1实施方式的变化例一样即便在将读出电压从较高者起施加的情况下，也与第4实施方式相同地，能够针对每个读出处理应用适当的突跳量。

另外，在第2实施方式中，例示了突跳动作中的突跳量均匀的情况，但像第4实施方式一样，也可以针对所对应的每个读出电压应用不同的突跳量。将此种读出动作的情况称为第2变化例，以下进行说明。

图27是表示第2变化例中的下位页数据的读出动作的时序图的一例。如图27所示，第2变化例中的读出动作相对于在第2实施方式中使用图16所说明的读出动作，时刻t2中的控制信号BLC2的突跳量与时刻t6中的控制信号BLC2的突跳量不同。

具体来说，在第2变化例中的读出动作中，在时刻t2的突跳动作中，控制信号BLC2的电压暂时地上升至Vblk1为止。在时刻t6的突跳动作中，应用大于时刻t2中的突跳量的突跳量，控制信号BLC1的电压暂时地上升至Vblk2为止。

由此，在第2变化例中的读出动作中，与第4实施方式相同地，能够针对每个读出处理应用适当的突跳量。此外，像第2实施方式的变化例一样即便在将读出电压从较高者起施加的情况下，也与第4实施方式相同地，能够针对每个读出处理应用适当的突跳量。

此外，在所述实施方式中，说明了在对于选择信号线CGsel的突跳动作中应用的突跳量固定的情况，但并不限定于此。例如，与选择信号线CGsel对应的突跳量也可以针对每个读出电压而变更。

在所述实施方式中使用于读出动作的说明的时序图只不过为一例。例如，在各时刻控制信号及配线的各自的电压的时序也可以错开。在读出动作中，只要至少各时刻中的动作的前后关系不更换即可。

在所述实施方式中所说明的读出动作中，例示了在执行读出处理之前，插入将通道内的残留电子去除的动作的情况，但并不限定于此。在读出动作中，也可以省略将通道内的残留电子去除的动作。

在所述实施方式中所说明的读出动作能够对写入动作中的验证读出也应用。即便在对验证读出应用所述实施方式的情况下，半导体存储器1也能够获得与所述实施方式相同的效果。

在第1实施方式中，例示了是否对位线BL应用突跳动作由锁存电路ADL的节点INV(ADL)来控制的情况，但并不限定于此。例如，像第2实施方式一样，也可以利用总线LBUS。在该情况下，总线LBUS连接于晶体管52与晶体管53的各自的栅极。

相同地，在第2实施方式中，例示了是否对位线BL应用突跳动作由总线LBUS来控制的情况，但并不限定于此。例如，像第1实施方式一样，也可以利用锁存电路ADL的节点INV(ADL)。在该情况下，晶体管83的栅极连接于节点INV(ADL)。

在所述实施方式中，例示了选择字线WLsel的电压成为与选择信号线CGsel的电压相同的电压的情况，但并不限定于此。选择字线WLsel的电压也可以与选择信号线CGsel的电压不同，只要基于选择信号线CGsel的变化而变化即可。

在所述实施方式中，例示了作为数据的存储方法应用TLC(Triple-Level Cell，三电平单元)的情况，但并不限定于此。例如，即便在存储单元晶体管MT存储2比特或4比特以上的数据的情况下，半导体存储器1也能够执行所述实施方式中所说明的读出动作。

在所述实施方式中，突跳动作开始的时序可设定为任意的时序。突跳动作开始的时序只要至少包含在从对应的读出电压的施加开始之后至该读出电压稳定为止的期间中即可。

在所述实施方式的变化例中，例示了在读出电压从较高者过渡至较低者的情况下，将对于选择信号线CGsel的突跳动作省略的情况下，但并不限定于此。例如，在读出电压从较高者过渡至较低者的情况下，也可以执行对于选择信号线CGsel的突跳动作。在该情况下，突跳动作中的突跳量例如可设定为负的值。

在所述实施方式中，例示了在引出区域HA中将字线WL的端部形成为3列的阶梯状的情况下，但并不限定于此。字线WL的端部例如也可以为2列或4列以上的阶梯结构。

在所述实施方式中，例示了对排列在Y方向的区块BLK施加电压的方向在第偶数个区块BLK与第奇数个区块BLK不同的情况，但并不限定于此。例如，引出区域HA也可以为相对于单元区域CA仅设置在X方向的一方侧的结构。在该情况下，对与各区块BLK对应的积层配线从相同的方向施加电压。

在所述实施方式中，例示了为对字线WL等积层配线从X方向的一方侧施加电压的结构的情况，但并不限定于此。例如，也可以在某区块BLK中在引出区域HA1及HA2的各个设置接点CC，从X方向的两侧对字线WL等施加电压。即便在此种情况下，例如也由于会在字线WL的中央部分中产生RC延迟的影响，所以通过应用所述实施方式的任一者能够获得相同的效果。

在所述实施方式中，感测放大器模块16的电路构成能够进行各种变更。例如，感测放大器单元SAU所具备的锁存电路的个数可基于1个存储单元晶体管MT所存储的比特数而适当变更。也存在如下情况：根据感测放大器模块16的构成，“确立控制信号STB”动作与定序器13使控制信号STB从“H”电平暂时地变化为“L”电平对应。

在所述实施方式中，存储器柱MP也可以为多个柱在Z方向连结的结构。例如，存储器柱MP也可以为贯通导电体24(选择栅极线SGD)的柱与贯通多个导电体23(字线WL)的柱连结的结构。另外，存储器柱MP也可以为分别贯通多个导电体23的多个柱在Z方向连结的结构。

在所述实施方式中，例示了狭缝SLT及SLTa将导电体24分断的结构，但狭缝SLT及SLTa也可以不将导电体24分断。在该情况下，存储器柱MP具有在Z方向连结着多个柱的结构。例如，设置在下方的柱贯通导电体22及23，设置在上方的柱贯通导电体24。而且，导电体24例如由与狭缝SLT及SLTa不同的狭缝而分断，分割为多个的导电体24的各个作为选择栅极线SGD而发挥功能。

在所述实施方式的半导体存储器1中，例如通过执行使用狭缝SLT、SLTa及SLTb的置换处理，可形成导电体23及24。在该情况下，例如在相邻的狭缝SLT及SLTb间可形成分别由绝缘体形成且贯通形成导电体23及24的积层结构体的多个支持柱。

在所述实施方式中，例示了半导体存储器1具有在存储单元阵列10下设置着感测放大器模块16等电路的结构的情况，但并不限定于此。例如，半导体存储器1也可以为在半导体基板20上形成着存储单元阵列10的结构。在该情况下，存储器柱MP例如经由存储器柱MP的底面电连接于半导体31与源极线SL。

在所述实施方式中，存储单元阵列10的结构也可以为其他结构。关于其他存储单元阵列10的构成，例如记载在“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407,403号中。记载在“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请案12/406,524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号中。记载在“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号中。这些专利申请案的整体在本申请说明书中通过参照而引用。

在所述实施方式中，区块BLK也可以并非删除单位。关于其他删除动作，分别记载在“非易失性半导体存储装置”的2011年9月18日申请的美国专利申请案13/235,389号、“非易失性半导体存储装置”的2010年1月27日申请的美国专利申请案12/694,690号中。这些专利申请案的整体在本申请说明书中通过参照而引用。

在所述实施方式中，以设置在存储单元阵列10的存储单元晶体管MT三维地积层的结构的情况为例进行了说明，但并不限定于此。例如，存储单元阵列10的构成也可以为存储单元晶体管MT二维地配置的平面NAND闪速存储器。

在本说明书中，所谓“连接”，表示电连接，例如不将在之间介隔其他元件的情况除外。另外，在本说明书中，所谓“断开状态”，表示对所对应的晶体管的栅极施加未达该晶体管的阈值电压的电压，例如不将像晶体管的泄漏电流一样的微少的电流流通的情况除外。

在本说明书中，“控制器施加读出电压的期间”例如在图13中，相当于从与读出电压AR对应的时刻t1至时刻t4为止的期间与从与读出电压ER对应的时刻t4至时刻t7为止的期间。也就是说，在本说明书中，该期间包含开始读出电压的施加时间点与执行突跳动作的期间。

在本说明书中，所谓“导电型”的词语是为了将为n通道MOS晶体管还是为p通道MOS晶体管加以区别而使用。例如，第1导电型的晶体管与n通道MOS晶体管对应，与第1导电型不同的第2导电型的晶体管与p通道MOS晶体管对应。

对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或它的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。

[符号的说明]

1 半导体存储器

2 存储器控制器

10 存储单元阵列

11 指令寄存器

12 地址寄存器

13 定序器

14 驱动器模块

15 行解码器模块

16 感测放大器模块

20 半导体基板

21～25 导电体

30 核心部件

31 半导体

32 积层膜

33 隧道氧化膜

34 绝缘膜

35 区块绝缘膜

40、41 导电体

MP 存储器柱

CP、V1、CC 接点

BLK 区块

SU 串单元

MT 存储单元晶体管

ST1、ST2 选择晶体管

BL 位线

WL 字线

SGD 选择栅极线

Claims (52)

1.一种半导体存储器，包括：

第1及第2存储单元，每个存储单元具有对应于存储在其中的多比特的数据的阈值电压；

字线，其电连接于所述第1及第2存储单元中的每一者的栅极；

第1及第2位线，其分别电连接于所述第1及第2存储单元；

第1及第2感测放大器，其分别电连接于所述第1及第2位线，所述第1及第2感测放大器中的每一者分别包含第1晶体管、第2晶体管、及第3晶体管，所述第3晶体管具有电连接于所述第1晶体管和所述第2晶体管中的每一者的一端、以及电连接于对应的位线的另一端；以及

控制器，其中在读出动作期间：

所述控制器对所述字线施加第1读出电压；

在所述控制器对所述字线施加所述第1读出电压的第1期间的第1时刻，所述控制器对所述第1晶体管施加高于接地电压的第1电压，且对所述第2晶体管施加与所述第1电压不同的第2电压；并且

在所述第1时刻，所述第1感测放大器经由所述第1晶体管与所述第3晶体管对所述第1位线施加电压，且所述第2感测放大器经由所述第2晶体管与所述第3晶体管对所述第2位线施加电压。

2.根据权利要求1所述的半导体存储器，

其中所述控制器经配置以将所述第1及第2存储单元的所述阈值电压设置为第1阈值电压以在其中存储第1数据、且设置为高于所述第1阈值电压的第2阈值电压以在其中存储第2数据，以及

其中在所述读出动作期间，所述第1存储单元具有所述第2阈值电压，且所述第2存储单元具有所述第1阈值电压。

3.根据权利要求2所述的半导体存储器，

其中所述第1及第2感测放大器中的每一者还包含：第4晶体管，其具有电连接于第1节点的一端和电连接于所述第1晶体管的另一端；第5晶体管，其具有电连接于所述第1节点的一端和电连接于所述第2晶体管的另一端；栅极，其电连接于所述第4晶体管的栅极，且导电型不同于所述第4晶体管的导电型；以及第6晶体管，其电连接于电源线与所述第1节点之间，

其中在所述第1及第2感测放大器的每一者中，所述第1晶体管的另一端、所述第2晶体管的另一端、及所述第3晶体管的所述一端中的每一者电连接于第2节点，并且

其中所述第2电压为所述接地电压与所述第1电压之间的电压。

4.根据权利要求3所述的半导体存储器，

其中在所述第1期间中的比所述第1时刻靠后的第2时刻，所述控制器对所述第1晶体管与所述第2晶体管中的每一者施加所述第1电压。

5.根据权利要求3所述的半导体存储器，

其中在所述读出动作期间，所述控制器在对所述字线施加所述第1读出电压之前，对所述字线施加低于所述第1读出电压的第2读出电压，

其中在所述控制器施加所述第2读出电压的第2期间中的第3时刻，所述控制器对所述第1晶体管施加高于所述第2电压的第3电压，且对所述第2晶体管施加所述第2电压，且

其中在所述第3时刻，所述第1感测放大器经由所述第2晶体管与所述第3晶体管对所述第1位线施加电压，且所述第2感测放大器经由所述第2晶体管与所述第3晶体管对所述第2位线施加电压。

6.根据权利要求5所述的半导体存储器，

其中所述第1电压高于所述第3电压。

7.根据权利要求3所述的半导体存储器，

其中在所述读出动作期间，所述控制器在对所述字线施加所述第1读出电压之前，对所述字线施加高于所述第1读出电压的第2读出电压，

其中在所述控制器施加所述第2读出电压的第2期间中的第3时刻，所述控制器对所述第1晶体管施加高于所述第2电压的第3电压，且对所述第2晶体管施加所述第2电压，且

其中在所述第3时刻，所述第1感测放大器经由所述第1晶体管与所述第3晶体管对所述第1位线施加电压，且所述第2感测放大器经由所述第1晶体管与所述第3晶体管对所述第2位线施加电压。

8.根据权利要求7所述的半导体存储器，

其中所述第1电压低于所述第3电压。

9.根据权利要求8所述的半导体存储器，

其中所述第1及第2感测放大器中的每一者包含多个锁存电路，所述锁存电路包含连接于所述第4晶体管的栅极与所述第5晶体管的栅极中的每一者的第1锁存电路，且

其中在所述读出动作期间，所述控制器基于在所述第2期间获得的读出结果来更新存储在所述第1锁存电路中的信息。

10.根据权利要求1所述的半导体存储器，

其中所述第1及第2感测放大器中的每一者还包含：第4晶体管，其具有被供给电源电压的一端；第5晶体管，其具有电连接于所述第4晶体管的另一端的一端、和电连接于所述第1晶体管的一端的另一端；第6晶体管，其具有被供给电源电压的一端；及第7晶体管，其具有电连接于所述第6晶体管的另一端的一端、和电连接于所述第2晶体管的一端的另一端，

其中在所述第1及第2感测放大器的每一者中，所述第1晶体管的另一端电连接于所述第3晶体管的一端，所述第2晶体管的另一端电连接于所述第1晶体管的所述一端，

其中在所述第1时刻，所述控制器对所述第5晶体管施加第3电压、对所述第7晶体管施加高于所述第3电压的第4电压、对所述第1感测放大器的所述第6晶体管施加第1逻辑电平的电压、且对所述第2感测放大器的所述第6晶体管施加与所述第1逻辑电平不同的第2逻辑电平的电压，且

其中所述第2电压低于所述第1电压。

11.根据权利要求10所述的半导体存储器，

其中在所述第1期间中的比所述第1时刻靠后的第2时刻，所述控制器对所述第1晶体管施加所述第3电压、对所述第2晶体管施加低于所述第3电压的第5电压、对所述第5晶体管施加所述第4电压、且对所述第7晶体管施加低于所述第3电压的第6电压。

12.根据权利要求10所述的半导体存储器，

其中在所述读出动作期间，所述控制器在对所述字线施加所述第1读出电压之前，对所述字线施加低于所述第1读出电压的第2读出电压，

其中在所述控制器施加所述第2读出电压的第2期间中的第3时刻，所述控制器对所述第1晶体管施加所述第1电压、且对所述第2晶体管施加低于所述第2电压的第5电压，且

其中在所述第3时刻，所述控制器对所述第5晶体管施加所述第3电压、对所述第7晶体管施加所述第4电压、对所述第1感测放大器的所述第6晶体管施加所述第1逻辑电平的电压、且对所述第2感测放大器的所述第6晶体管施加所述第1逻辑电平的所述电压。

13.根据权利要求12所述的半导体存储器，

其中所述第2电压高于所述第5电压。

14.根据权利要求10所述的半导体存储器，

其中在所述读出动作期间，所述控制器在对所述字线施加所述第1读出电压之前，对所述字线施加高于所述第1读出电压的第2读出电压，

其中在所述控制器施加所述第2读出电压的期间中的第3时刻，所述控制器对所述第1晶体管施加所述第1电压、且对所述第2晶体管施加高于所述第2电压的第5电压，且

其中在所述第3时刻，所述控制器对所述第5晶体管施加所述第3电压、对所述第7晶体管施加所述第4电压、对所述第1感测放大器的所述第6晶体管施加所述第1逻辑电平的电压、且对所述第2感测放大器的所述第6晶体管施加所述第1逻辑电平的所述电压。

15.根据权利要求14所述的半导体存储器，

其中所述第2电压低于所述第5电压。

16.根据权利要求15所述的半导体存储器，

其中所述控制器基于在所述第2期间确定的读出结果来变更在所述第1时刻施加到所述第6晶体管的电压。

17.一种半导体存储器，包括：

多个存储单元晶体管，所述存储单元晶体管中的每一者的阈值电压是可变的以存储多比特的数据；

字线，其电连接于所述存储单元晶体管的栅极；

多个位线，其分别电连接于所述存储单元晶体管的一端；

源极线，其电连接于所述存储单元晶体管的另一端；

多个感测放大器单元，其分别电连接于所述位线，所述感测放大器单元中的每一者包含感测放大器、第1锁存器和第2锁存器；以及

控制器，

其中所述感测放大器中的每一者包含：

第1晶体管，其具有被供给第1控制信号的栅极、电连接于所述位线的相应一者的一端、以及电连接于第1节点的另一端，

第2晶体管，其具有被供给第2控制信号的栅极、以及电连接于所述第1晶体管的所述另一端的一端，

第3晶体管，其具有被供给基于存储在所述第1锁存器的相应一者中的数据的信号的栅极、电连接于所述第2晶体管的另一端的一端、以及电连接于电源节点的另一端，

第4晶体管，其具有被供给第3控制信号的栅极、以及电连接于所述第1晶体管的所述另一端的一端，以及

第5晶体管，其具有被供给基于存储在所述第2锁存器的相应一者中的数据的信号的栅极、以及电连接于所述第4晶体管的另一端的一端。

18.根据权利要求17所述的半导体存储器，其中，在所述感测放大器的每一者中，所述第1锁存器和所述第2锁存器中的每一者是静态锁存器。

19.根据权利要求17所述的半导体存储器，

其中，所述存储单元晶体管包括第1存储单元晶体管和第2存储单元晶体管，且所述位线包括电连接于所述第1存储单元晶体管的所述一端的第1位线、和电连接于所述第2存储单元晶体管的所述一端的第2位线，且

其中所述感测放大器包括电连接于所述第1位线的第1感测放大器、和电连接于所述第2位线的第2感测放大器，且

其中，当所述控制器执行动作时，所述第1感测放大器向所述第1位线供应高于接地电压的第1电压，且所述第2感测放大器向所述第2位线供应低于所述第1电压且高于所述接地电压的第2电压。

20.根据权利要求19所述的半导体存储器，其中，

当所述控制器执行动作时，所述第1感测放大器经由所述第1晶体管和所述第2晶体管向所述第1位线供应所述第1电压，且所述第2感测放大器经由所述第1晶体管和所述第4晶体管向所述第2位线供应所述第2电压。

21.根据权利要求17所述的半导体存储器，其中所述感测放大器中的每一者还包含：

第6晶体管，其具有被供给基于存储在所述第2锁存器的相应一者中的数据的信号的栅极、电连接于所述第2晶体管的另一端的一端、以及电连接于所述第5晶体管的另一端的另一端，

第7晶体管，其具有被供给第4控制信号的栅极、电连接于所述第5晶体管的所述另一端和所述第6晶体管的所述另一端的一端、和电连接于所述第3晶体管的所述一端的另一端，以及

第8晶体管，其具有被供给第5控制信号的栅极、电连接于所述第5晶体管的所述另一端和所述第6晶体管的所述另一端的一端、和电连接于感测节点的另一端。

22.根据权利要求21所述的半导体存储器，其中：

所述第1存储单元晶体管的阈值电压被设置为高于所述第2存储单元晶体管的阈值电压，且

当所述控制器执行读出动作时，在所述控制器对所述字线施加第1读出电压的第1期间的第1时刻，所述控制器将所述第2控制信号设置为高于接地电压的第1电压、并将所述第3控制信号设置为低于所述第1电压且高于所述接地电压的第2电压，且

所述第1感测放大器经由所述第1晶体管和所述第2晶体管对所述第1位线施加电压，且所述第2感测放大器经由所述第1晶体管和所述第4晶体管对所述第2位线施加电压。

23.根据权利要求22所述的半导体存储器，其中：

在所述第1期间中的比所述第1时刻靠后的第2时刻，所述控制器将所述第2控制信号设置为所述第2电压、并将所述第3控制信号设置为所述第2电压。

24.根据权利要求23所述的半导体存储器，其中：

当所述控制器执行读出动作时，所述控制器在对所述字线施加所述第1读出电压之前，对所述字线施加低于所述第1读出电压的第2读出电压，并且

在所述控制器施加所述第2读出电压的第2期间中的第3时刻，

所述第1感测放大器经由所述第1晶体管和所述第2晶体管向所述第1位线施加电压，且

所述第2感测放大器经由所述第1晶体管和所述第2晶体管向所述第2位线施加电压。

25.根据权利要求24所述的半导体存储器，其中：

在所述读出动作期间，所述控制器基于在所述第2期间经由所述位线获得的相应读出结果来更新存储在所述第2锁存器中的信息。

26.一种半导体存储器，包括：

多个存储单元晶体管，所述存储单元晶体管中的每一者的阈值电压是可变的以存储多比特的数据；

字线，其电连接于所述存储单元晶体管的栅极；

多个位线，其分别电连接于所述存储单元晶体管的一端；

源极线，其电连接于所述存储单元晶体管的另一端；

多个感测放大器单元，其分别电连接于所述位线，所述感测放大器单元中的每一者包含感测放大器、第1锁存器和第2锁存器；以及

控制器，

其中所述感测放大器中的每一者包含：

第1晶体管，其具有被供给第1控制信号的栅极、以及电连接于所述位线的相应一者的一端，

第2晶体管，其具有被供给第2控制信号的栅极、电连接于所述第1晶体管的另一端的一端、以及电连接于第1节点的另一端，

第3晶体管，其具有被供给第3控制信号的栅极、以及电连接于所述第1节点的一端，

第4晶体管，其具有被供给基于存储在所述第1锁存器的相应一者中的数据的信号的栅极、电连接于所述第3晶体管的另一端的一端、以及电连接于第1电源节点的另一端，

第5晶体管，其具有被供给第4控制信号的栅极、以及电连接于所述第1节点的一端，以及

第6晶体管，其具有被供给基于存储在所述第2锁存器的相应一者中的数据的信号的栅极、电连接于所述第5晶体管的另一端的一端、以及电连接于第2电源节点的另一端。

27.根据权利要求26所述的半导体存储器，其中，在所述感测放大器的每一者中，所述第1锁存器和所述第2锁存器中的每一者是静态锁存器。

28.根据权利要求26所述的半导体存储器，其中：

所述第1电源节点供应第1电源电压，且所述第2电源节点供应第2电源电压。

29.根据权利要求28所述的半导体存储器，

其中所述第1电源电压与所述第2电源电压基本相同。

30.根据权利要求26所述的半导体存储器，其中：

所述存储单元晶体管包括第1存储单元晶体管和第2存储单元晶体管；

所述位线包括电连接于所述第1存储单元晶体管的所述一端的第1位线、和电连接于所述第2存储单元晶体管的所述一端的第2位线，

所述感测放大器包括电连接于所述第1位线的第1感测放大器、和电连接于所述第2位线的第2感测放大器，且

在所述控制器执行的动作期间，

所述第1感测放大器向所述第1位线供应高于接地电压的第1电压，且所述第2感测放大器向所述第2位线供应低于所述第1电压且高于所述接地电压的第2电压。

31.根据权利要求30所述的半导体存储器，其中：

在所述控制器执行的动作期间，

所述第1感测放大器经由所述第1晶体管、所述第2晶体管、和所述第5晶体管向所述第1位线供应来自所述第1电源节点的所述第1电压，且

所述第2感测放大器经由所述第1晶体管、所述第2晶体管、和所述第3晶体管向所述第2位线供应来自所述第2电源节点的所述第2电压。

32.根据权利要求26所述的半导体存储器，其中所述感测放大器中的每一者还包含第7晶体管，其具有被供给第5控制信号的栅极、电连接于所述第5晶体管的所述另一端的一端、和电连接于所述第6晶体管的所述一端的另一端，以使得所述第5晶体管的所述另一端和所述第6晶体管的所述一端经由所述第7晶体管电连接。

33.根据权利要求32所述的半导体存储器，其中：

当所述第1存储单元晶体管的阈值电压高于所述第2存储单元晶体管的阈值电压且所述控制器执行读出动作时，

在所述控制器对所述字线施加第1读出电压的第1期间的第1时刻：

所述控制器：

将所述第2控制信号设置为高于接地电压的第1电压，

将所述第3控制信号设置为低于所述第1电压且高于所述接地电压的第2电压，

将所述第4控制信号设置为低于所述第1电压且高于所述接地电压的第3电压，且

将所述第5控制信号设置为低于所述第1电压且高于所述第2电压的第4电压；

所述第1感测放大器经由所述第1晶体管、所述第2晶体管、所述第5晶体管、和所述第7晶体管向所述第1位线供应来自所述第1电源节点的所述第4电压，且所述第2感测放大器经由所述第1晶体管、所述第2晶体管、和所述第3晶体管向所述第2位线供应来自所述第2电源节点的所述第2电压。

34.根据权利要求33所述的半导体存储器，其中：

在所述第1期间中的比所述第1时刻靠后的第2时刻，所述控制器：

将所述第2控制信号设置为所述第2电压，

将所述第3控制信号设置为高于所述第2电压的第5电压，

将所述第4控制信号设置为低于所述第2电压的第6电压，且

将所述第5控制信号设置为低于所述第2电压的第7电压。

35.根据权利要求34所述的半导体存储器，其中：

当所述控制器执行读出动作时，在所述控制器对所述字线施加低于所述第1电压的第2读出电压的第2期间的第2时刻：

所述控制器：

将所述第2控制信号设置为所述第1电压，

将所述第3控制信号设置为所述第2电压，

将所述第4控制信号设置为所述第3电压，且

将所述第5控制信号设置为所述第4电压；

所述第1感测放大器经由所述第1晶体管、所述第2晶体管、和所述第3晶体管向所述第1位线供应来自所述第2电源节点的所述第2电压，且

所述第2感测放大器经由所述第1晶体管、所述第2晶体管、和所述第3晶体管向所述第2位线供应来自所述第2电源节点的所述第2电压。

36.根据权利要求34所述的半导体存储器，其中：

在所述读出动作期间，所述控制器基于所述第2期间的读出结果来更新存储在所述第1锁存器或所述第2锁存器中的至少一者中的信息。

37.一种半导体存储器，包括：

多个存储单元晶体管，所述存储单元晶体管中的每一者的阈值电压是可变的以存储多比特的数据；

字线，其电连接于所述存储单元晶体管的栅极；

多个位线，其分别电连接于所述存储单元晶体管的一端；

源极线，其电连接于所述存储单元晶体管的另一端；

多个感测放大器单元，其分别电连接于所述位线，所述感测放大器单元中的每一者包含感测放大器、第1锁存器和第2锁存器；以及

控制器，

其中所述感测放大器中的每一者包含：

第1电压供应路径，其能够基于存储在所述第1锁存器的相应一者中的数据向所述位线中的相应一者供应第1电压，以及

第2电压供应路径，其能够基于存储在所述第2锁存器的相应一者中的数据向所述位线中的相应一者供应第2电压。

38.一种半导体存储器，包括：

多个存储单元晶体管，所述存储单元晶体管中的每一者的阈值电压是可变的以存储多比特的数据；

字线，其电连接于所述存储单元晶体管的栅极；

多个位线，其分别电连接于所述存储单元晶体管的一端；

源极线，其电连接于所述存储单元晶体管的另一端；

多个感测放大器单元，其分别电连接于所述位线，所述感测放大器单元中的每一者包含：

感测放大器，以及

多个锁存器，所述锁存电路包含第1锁存器；以及

控制器；

其中所述感测放大器中的每一者包含：

第1晶体管，其具有电连接于所述位线的相应一者的一端，

第2晶体管，其具有电连接于所述第1晶体管的另一端的一端、以及电连接于第1节点的另一端，

第3晶体管，其具有电连接于所述第1节点的一端，

第4晶体管，其具有电连接于所述第1锁存器的栅极、电连接于所述第3晶体管的另一端的一端、以及电连接于第1电源节点的另一端，

第5晶体管，其具有电连接于所述第1节点的一端、以及电连接于第2节点的另一端，

第6晶体管，其具有电连接于所述第2节点的一端，以及

第7晶体管，其具有电连接于所述锁存器中的一者的栅极、电连接于所述第6晶体管的另一端的一端、以及电连接于第2电源节点的另一端。

39.根据权利要求38所述的半导体存储器，其中，在所述感测放大器单元中的每一者中：

所述第1晶体管、所述第2晶体管、所述第3晶体管、所述第5晶体管、以及所述第6晶体管中的每一者为NMOS晶体管，且

所述第4晶体管和所述第7晶体管中的每一者为PMOS晶体管。

40.根据权利要求38所述的半导体存储器，其中，在所述感测放大器单元中的每一者中：

所述锁存器还包含第2锁存器，且

所述第7晶体管的所述栅极电连接于所述第2锁存器。

41.根据权利要求38所述的半导体存储器，其中，在所述感测放大器单元中的每一者中，所述锁存器中的每一者是静态锁存器。

42.根据权利要求38所述的半导体存储器，

其中所述第1电源节点供应第1电源电压、且所述第2电源节点供应第2电源电压。

43.根据权利要求42所述的半导体存储器，

其中所述第1电源电压与所述第2电源电压基本相同。

44.根据权利要求38所述的半导体存储器，其中，在所述感测放大器单元中的每一者中：

所述第1晶体管还具有被供给第1控制信号的栅极，

所述第2晶体管还具有被供给第2控制信号的栅极，

所述第3晶体管还具有被供给第3控制信号的栅极，

所述第5晶体管还具有被供给第4控制信号的栅极，

所述第6晶体管还具有被供给第5控制信号的栅极。

45.根据权利要求43所述的半导体存储器，

其中所述存储单元晶体管包括第1存储单元晶体管和第2存储单元晶体管，

其中所述位线包括：电连接于所述第1存储单元晶体管的所述一端的第1位线、和电连接于所述第2存储单元晶体管的所述一端的第2位线，

其中所述感测放大器包括：电连接于所述第1位线的第1感测放大器、和电连接于所述第2位线的第2感测放大器，且

其中，当所述控制器执行动作时，

所述第1感测放大器向所述第1位线供应高于接地电压的第1电压，

所述第2感测放大器向所述第2位线供应高于所述第1电压的第2电压。

46.根据权利要求45所述的半导体存储器，其中，当所述控制器执行所述动作时，

所述第1感测放大器经由所述第1晶体管、所述第2晶体管、所述第3晶体管、和所述第4晶体管向所述第1位线供应来自所述第1电源节点的所述第1电压，且所述第2感测放大器经由所述第1晶体管、所述第2晶体管、所述第5晶体管、所述第6晶体管、和所述第7晶体管向所述第2位线供应来自所述第2电源节点的所述第2电压。

47.根据权利要求46所述的半导体存储器，

其中所述第1存储单元晶体管的阈值电压被设置为低于所述第2存储单元晶体管的阈值电压。

48.根据权利要求47所述的半导体存储器，

其中，当所述控制器对所述第1存储单元和所述第2存储单元执行读出动作时，

在所述控制器对所述字线施加第1读出电压的第1期间的第1时刻，

所述控制器：

将所述第2控制信号设置为高于所述第2电压的第3电压，

将所述第3控制信号设置为低于所述第3电压且高于所述接地电压的第4电压，

将所述第4控制信号设置为低于所述第3电压且高于所述接地电压的第5电压，且

将所述第5控制信号设置为低于所述第3电压且高于所述第4电压的第6电压。

49.根据权利要求48所述的半导体存储器，

其中在所述第1期间中的比所述第1时刻靠后的第2时刻，所述控制器：

将所述第2控制信号设置为所述第4电压，

将所述第3控制信号设置为高于所述第4电压的第7电压，

将所述第4控制信号设置为低于所述第4电压的第8电压，且

将所述第5控制信号设置为低于所述第4电压的第9电压。

50.根据权利要求49所述的半导体存储器，

其中当所述控制器执行所述读出动作时，

在所述控制器对所述字线施加低于所述第1电压的第2读出电压的第2期间的第2时刻，所述控制器：

将所述第2控制信号设置为所述第3电压，

将所述第3控制信号设置为所述第4电压，

将所述第4控制信号设置为所述第5电压，且

将所述第5控制信号设置为所述第6电压。

51.根据权利要求50所述的半导体存储器，

其中在所述读出动作期间，所述控制器基于在所述第1期间之前的所述第2期间的读出结果来更新存储在所述第1锁存器或所述第2锁存器中的至少一者中的信息。

52.一种半导体存储器，包括：

多个存储单元晶体管，所述存储单元晶体管中的每一者的阈值电压是可变的以存储多比特的数据；

字线，其电连接于所述存储单元晶体管的栅极；

多个位线，其分别电连接于所述存储单元晶体管的一端；

源极线，其电连接于所述存储单元晶体管的另一端；

多个感测放大器单元，其分别电连接于所述位线，所述感测放大器单元中的每一者包含：

感测放大器，

第1锁存器，以及

多个锁存器，所述锁存电路包括第1锁存器；以及

控制器，

其中所述感测放大器中的每一者包含：

感测节点，

连接晶体管，其具有电连接于所述位线中的相应一者的一端、和电连接于所述感测节点的另一端，

第1电压供应路径，其能够基于存储在所述第1锁存器中的数据向所述位线中的相应一者供应第1电压，以及

第2电压供应路径，其能够基于存储在所述锁存器的一者中的数据向所述感测节点供应第2电压。