KR20190012570A

KR20190012570A - 반도체 메모리 장치 및 그 동작 방법

Info

Publication number: KR20190012570A
Application number: KR1020170095723A
Authority: KR
Inventors: 이희열
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2017-07-27
Filing date: 2017-07-27
Publication date: 2019-02-11
Also published as: US10468110B2; US20190035476A1; US20190304545A1; US10510418B2

Abstract

반도체 메모리 장치는 셀 스트링, 공통 소스 라인 제어기 및 페이지 버퍼를 포함한다. 상기 셀 스트링은 공통 소스 라인과 비트 라인 사이에서 직렬 연결된 복수의 메모리 셀들을 포함한다. 리드 동작 시에, 상기 공통 소스 라인 제어기는 상기 공통 소스 라인을 통해 상기 셀 스트링에 채널 전류를 제공한다. 상기 페이지 버퍼는 상기 채널 전류가 제공될 때 상기 비트 라인의 전류를 감지하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 감지한다. 또한, 상기 공통 소스 라인 제어기는 상기 공통 소스 라인을 통해 상기 셀 스트링에 채널 전류를 제공하여 상기 비트 라인을 프리차지한다. 상기 비트 라인의 프리차지 이후에, 상기 페이지 버퍼는 상기 비트 라인의 전압을 센싱 노드로 전달하여 상기 선택된 메모리 셀에 저장된 데이터를 감지한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.

본 발명의 일 실시 예는 리드 동작의 신뢰성이 향상된 반도체 메모리 장치를 제공한다.

본 발명의 다른 실시 예는 신뢰성이 향상된 반도체 메모리 장치의 리드 방법을 제공한다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치는 셀 스트링, 공통 소스 라인 제어기 및 페이지 버퍼를 포함한다. 상기 셀 스트링은 공통 소스 라인과 비트 라인 사이에서 직렬 연결된 복수의 메모리 셀들을 포함한다. 상기 공통 소스 라인 제어기는 리드 동작 시에, 상기 공통 소스 라인을 통해 상기 셀 스트링에 채널 전류를 제공한다. 상기 페이지 버퍼는 상기 채널 전류가 제공될 때 상기 비트 라인의 전류를 감지하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 감지한다. 상기 공통 소스 라인 제어기는 상기 공통 소스 라인을 통해 상기 셀 스트링에 채널 전류를 제공하여 상기 비트 라인을 프리차지 한다. 상기 비트 라인의 프리차지 이후에, 상기 페이지 버퍼는 상기 비트 라인의 전압을 센싱 노드로 전달하여 상기 선택된 메모리 셀에 저장된 데이터를 감지한다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치는 셀 스트링, 공통 소스 라인 제어기 및 페이지 버퍼를 포함한다. 상기 셀 스트링은 공통 소스 라인과 비트 라인 사이에서 직렬 연결된 복수의 메모리 셀들을 포함한다. 리드 동작 시에, 상기 공통 소스 라인 제어기는 상기 공통 소스 라인을 통해 상기 셀 스트링에 채널 전류를 제공한다. 상기 페이지 버퍼는 상기 채널 전류가 제공될 때 상기 비트 라인의 전류를 감지하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 감지한다. 또한, 상기 공통 소스 라인 제어기는 상기 공통 소스 라인을 통해 상기 셀 스트링에 채널 전류를 제공하여 상기 비트 라인을 프리차지한다. 상기 비트 라인의 프리차지 이후에, 상기 페이지 버퍼는 상기 비트 라인의 전압을 센싱 노드로 전달하여 상기 선택된 메모리 셀에 저장된 데이터를 감지한다.

일 실시 예에서, 상기 페이지 버퍼는 비트 라인 센싱 트랜지스터, 방출 트랜지스터, 전달 트랜지스터 및 전원 공급 트랜지스터를 포함할 수 있다. 상기 비트 라인 센싱 트랜지스터는 상기 비트 라인과 공통 노드 사이에 연결될 수 있다. 상기 방출 트랜지스터는 상기 공통 노드와 제1 전원 사이에 연결될 수 있다. 상기 전달 트랜지스터는 상기 공통 노드와 센싱 노드 사이에 연결될 수 있다. 상기 전원 공급 트랜지스터는 상기 센싱 노드와 제2 전원 사이에 연결될 수 있다. 상기 비트 라인이 프리차지 되는 동안, 상기 전달 트랜지스터 및 전원 공급 트랜지스터는 제1 턴온 상태로 턴온 되고, 상기 비트 라인 센싱 트랜지스터는 제2 턴온 상태로 턴온 되며, 상기 방출 트랜지스터는 턴오프 될 수 있다.

일 실시 예에서, 상기 페이지 버퍼는 센싱 트랜지스터, 스트로브 트랜지스터 및 래치 회로를 더 포함할 수 있다. 상기 센싱 트랜지스터의 게이트 전극은 상기 센싱 노드에 연결될 수 있다. 상기 스트로브 트랜지스터는 상기 센싱 트랜지스터의 제1 전극과 제3 전원 사이에 연결될 수 있다. 상기 래치 회로는 상기 센싱 트랜지스터의 제2 전극에 연결될 수 있다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 공통 소스 라인에 채널 전압을 제공하여, 셀 스트링의 선택된 메모리 셀의 프로그램 상태에 따라 비트 라인을 프리차지 하고, 프리차지된 상기 비트 라인의 전압을 센싱 트랜지스터의 게이트 전극과 연결된 센싱 노드에 전달하며, 상기 센싱 노드에 전달된 전압에 기초하여, 상기 선택된 메모리 셀의 데이터를 래치 회로에 저장한다.

일 실시 예에서, 상기 비트 라인을 프리차지 하는 단계는, 상기 셀 스트링의 상기 공통 소스 라인에 양의 전압값을 갖는 채널 전압을 인가하는 단계 및 상기 셀 스트링의 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 제1 턴온 상태로 턴온 하는 단계를 포함할 수 있다.

본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 공통 소스 라인에 채널 전압을 제공하고, 상기 채널 전압의 제공에 기초하여, 셀 스트링의 선택된 메모리 셀의 프로그램 상태에 따른 비트 라인의 전압을 센싱 트랜지스터의 게이트 전극과 연결된 센싱 노드에 전달하며, 상기 센싱 노드에 전달된 전압에 기초하여, 상기 선택된 메모리 셀의 데이터를 래치 회로에 저장한다.

본 발명의 일 실시 예에 의하면, 리드 동작의 신뢰성이 향상된 반도체 메모리 장치를 제공할 수 있다.

본 발명의 다른 실시 예에 의하면, 신뢰성이 향상된 반도체 메모리 장치의 리드 방법을 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 페이지 버퍼들 중 어느 하나를 나타내는 블록도이다.
도 6은 리드 동작 시 도 5에 도시된 페이지 버퍼의 동작의 일 실시 예를 설명하기 위한 타이밍도이다.
도 7은 선택된 메모리 셀이 소거 상태일 때 도 6의 실시 예에 따른 페이지 버퍼의 프리차지 동작을 설명하기 위한 도면이다.
도 8은 선택된 메모리 셀이 소거 상태일 때 도 6의 실시 예에 따른 페이지 버퍼의 센싱 동작을 설명하기 위한 도면이다.
도 9는 선택된 메모리 셀이 프로그램 상태일 때 도 6의 실시 예에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 10은 리드 동작 시 도 5에 도시된 페이지 버퍼의 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 11은 선택된 메모리 셀이 소거 상태일 때 도 10의 실시 예에 따른 페이지 버퍼의 리드 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 13은 도 12에 도시된 비트 라인 프리차지 단계의 보다 구체적인 실시 예를 나타내는 순서도이다.
도 14는 도 12에 도시된 비트 라인 전압을 센싱 노드에 전달하는 단계의 보다 구체적인 실시 예를 나타내는 순서도이다.
도 15는 도 12에 도시된, 선택된 메모리 셀의 데이터를 래치 회로에 저장하는 단계의 보다 구체적인 실시 예를 나타내는 순서도이다.
도 16은 도 1의 메모리 셀 어레이의 다른 실시 예를 보여주는 블록도이다.
도 17은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)를 나타내는 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 공통 소스 라인 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150), 데이터 버퍼(160) 및 제어 로직(170)을 포함한다.

메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결되고, 공통 소스 라인(CSL)을 통해 공통 소스 라인 제어기(130)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(150)에 연결된다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다.

실시 예로서, 복수의 셀 스트링들 각각은 기판 위(above)에 적층되는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cells)로 정의될 수 있다. 메모리 셀 어레이(110)에 대해서 도 2 내지 도 4를 참조하여 더 상세히 설명된다.

어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들 및 소스 선택 라인들을 포함한다. 실시 예로서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

어드레스 디코더(120)는 제어 로직(170)의 제어에 응답하여 동작한다. 어드레스 디코더(120)는 제어 로직(170)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)에 따라 행 라인들(RL)을 구동하도록 구성된다.

실시 예로서, 리드 동작 시에 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(140)로부터 제공받은 리드 전압을 선택된 메모리 블록의 선택된 워드 라인에 인가하고, 전압 발생기(140)로부터 제공되는 패스 전압을 선택된 메모리 블록의 비선택된 워드 라인들에 인가한다.

어드레스 디코더(120)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

공통 소스 라인 제어기(130)는 제어 로직(170)의 제어에 응답하여 공통 소스 라인(CSL)을 제어하도록 구성된다. 공통 소스 라인 제어기(130)는 리드 동작 시에 공통 소스 라인(CSL)에 채널 전류를 제공할 수 있다. 채널 전류가 제공됨에 따라, 공통 소스 라인(CSL)은 양 전압을 갖는다.

전압 발생기(140)은 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(140)은 제어 로직(170)의 제어에 응답하여 동작한다.

실시 예로서, 전압 발생기(140)은 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 실시 예로서, 전압 발생기(140)은 복수의 펌핑 커패시터들을 포함하고, 전원 전압을 제공받는 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다. 생성된 복수의 전압들은 어드레스 디코더(120), 공통 소스 라인 제어기(130), 읽기 및 쓰기 회로(150), 데이터 버퍼(160) 및 제어 로직(170)에 제공될 것이다.

읽기 및 쓰기 회로(150)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(150)은 제어 로직(170)의 제어에 응답하여 동작한다.

읽기 및 쓰기 회로(150)는 제 1 내지 제 m 비트 라인들(BL1~BLm)에 각각 연결되는 제 1 내지 제 m 페이지 버퍼들(150)을 포함한다. 리드 동작 시에, 제 1 내지 제 m 페이지 버퍼들(150)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)의 전류들을 감지하여 선택된 워드 라인에 연결된 메모리 셀들(이하, 선택된 메모리 셀들)의 데이터를 판별하도록 구성된다. 읽기 및 쓰기 회로(150)는 읽어진 데이터(DATA)를 데이터 라인들(DL)을 통해 데이터 버퍼(160)에 제공한다.

실시 예로서, 읽기 및 쓰기 회로(150)은 열 선택 회로를 더 포함할 수 있다.

데이터 버퍼(160)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(150)에 연결된다. 데이터 버퍼(160)는 제어 로직(170)의 제어에 응답하여 동작한다. 데이터 버퍼(160)는 읽기 및 쓰기 회로(150)로부터 제공된 데이터(DATA)를 외부로 출력할 수 있다.

제어 로직(170)은 어드레스 디코더(120), 공통 소스 라인 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150) 및 데이터 버퍼(160)에 연결된다. 제어 로직(170)은 외부로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(170)은 커맨드(CMD)에 응답하여 어드레스 디코더(120), 공통 소스 라인 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150) 및 데이터 버퍼(160)를 제어하도록 구성된다. 제어 로직(170)은 어드레스(ADDR)를 어드레스 디코더(120)에 제공한다.

도 1에서, 하나의 비트 라인마다 하나의 페이지 버퍼가 제공되는 것이 도시된다. 그러나, 이는 예시적인 것으로서 본 발명의 기술적 사상은 여기에 한정되지 않는다. 실시 예로서, 2개의 비트 라인들 마다 하나의 페이지 버퍼가 제공되고 2개의 비트 라인들 중 어느 하나와 페이지 버퍼를 전기적으로 연결하기 위한 스위칭 유닛이 제공될 수 있다. 예를 들면, 이븐-오드(even-odd) 라인 구조의 반도체 메모리 장치가 제공될 수 있다.

도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.

도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.

도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.

도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 3에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 파이프 트랜지스터(PT), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다.

각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 공통 연결된다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 해당 드레인 선택 트랜지스터들을 통해 동일한 드레인 선택 라인(예를 들면 DSL1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1 및 DSL2)에 연결된다.

도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.

도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 제 1 메모리 블록(BLK1') 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 4에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.

복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결된다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.

도 4에서, 행 방향으로 배열되는 제 1 내지 제 m 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m')은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결되어 있다. 다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있음이 이해될 것이다.

도 5는 도 1의 페이지 버퍼들 중 어느 하나를 나타내는 블록도이다.

도 5는 도 1의 페이지 버퍼들(PB1~PBm) 중 어느 하나(PB1)를 보여주는 블록도이다. 도 5에서, 설명의 편의를 위해, 비트 라인(BL1)에 연결된 셀 스트링들(CS11, CS21) 중 선택된 셀 스트링(CS11)만 도시된다. 즉 제 1 드레인 선택 라인(DSL1)이 선택되고, 제 2 드레인 선택 라인(DSL2)은 비선택된다고 가정한다. 한편, 도 5에서 제i 메모리 셀(MCi)의 데이터가 페이지 버퍼(PB1)에 의해 리드된다고 가정하자. 즉, 리드 동작 시에 제1 내지 제(i-1) 워드 라인(WL1 ~ WLi-1) 및 제(i+1) 내지 제n 워드 라인(WLi+1 ~ WLn)에는 리드 패스 전압이 인가 되고, 제i 워드 라인(WLi)에는 리드 전압이 인가 된다.

도 5를 참조하면, 페이지 버퍼(PB1)는 제1 트랜지스터(TR1)를 포함하는 제1 전류 경로, 제2 및 제3 트랜지스터들(TR2, TR3)을 포함하는 제 2 전류 경로, 제 4 내지 제 6 트랜지스터들(TR4~TR6) 및 래치 회로(LAT)를 포함한다. 실시 예로서, 제 1 내지 제 6 트랜지스터들(TR1~TR6)은 NMOS 트랜지스터들일 수 있다.

제1 트랜지스터(TR1)는 게이트 단자로 입력되는 제1 제어 신호(CS1)가 활성화됨에 따라 턴온 되어, 공통 노드(SO)와 제1 전원(Va) 사이에 제1 전류 경로를 형성할 수 있다. 일 실시 예에서, 제1 전원(Va)은 접지 전원(0V)일 수 있다. 상기 제1 전류 경로를 통해, 공통 노드(SO)로부터 상기 제1 전원(Va)으로 전류가 흐를 수 있으며, 제1 트랜지스터(TR1)은 공통 노드(SO)로부터 제1 전원(Va)으로 전류를 방출시킨다. 이러한 점에서, 제1 트랜지스터는 "방출 트랜지스터"로 지칭할 수 있다. 한편, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)는 각각의 게이트 단자로 입력되는 제2 제어 신호(CS2) 및 제3 제어 신호(CS3)가 활성화 됨에 따라 턴온 되어, 공통 노드(SO)와 제2 전원(Vb) 사이에 제2 전류 경로를 형성할 수 있다. 일 실시 예에서, 제2 전원(Vb)는 접지 전원(0V)일 수 있다. 한편, 제3 트랜지스터가 충분히 턴온 되는 경우(fully turned on), 공통 노드(SO)의 전위 레벨은 센싱 노드(SEN)로 전달된다. 이러한 점에서, 제3 트랜지스터(TR3)는 "전달 트랜지스터"로 지칭할 수 있다. 또한, 제2 트랜지스터(TR2)가 충분히 턴온 되는 경우, 제2 전원(Vb)이 상기 제2 전류 경로에 전달된다. 이러한 점에서, 제2 트랜지스터(TR2)는 "전원 공급 트랜지스터"로 지칭할 수 있다.

제4 트랜지스터(TR4)는 비트 라인(BL1)과 공통 노드(SO) 사이에 연결된다. 본 발명의 일 실시 예에 의하면, 리드 동작에 따른 프리차지 기간 동안 반도체 메모리 장치(100)의 공통 소스 라인 제어기(130)는 리드 동작 시에 셀 스트링(CS11)의 공통 소스 라인(CSL)에 채널 전압을 제공한다. 셀 스트링(CS11)의 채널 전위가 상승하고, 제i 메모리 셀(MCi)의 프로그램 상태에 따라 비트 라인(BL1)의 전위가 상승하거나, 유지된다. 제4 트랜지스터(TR4)는 페이지 버퍼 센싱 신호(PB_SENSE)가 충분히 활성화되는 경우, 비트 라인(BL1) 전압을 공통 노드(SO)에 전달한다. 한편, 페이지 버퍼(PB1)는 제4 트랜지스터(TR4)를 통해 셀 스트링(CS11)의 비트 라인(BL1)과 연결된다. 이러한 점에서, 제4 트랜지스터(TR4)는 "비트 라인 센싱 트랜지스터"로 지칭할 수 있다.

제6 트랜지스터(TR6)의 게이트 단자에는 센싱 노드(SEN)의 전압이 인가된다. 따라서, 센싱 노드(SEN)의 전압에 따라 제6 트랜지스터(TR6)가 턴온 되거나 또는 턴오프 된다. 센싱 노드(SEN)의 전압은 제i 메모리 셀(MCi)의 프로그램 상태에 따라 결정된다. 따라서, 제6 트랜지스터(TR6)는 제i 메모리 셀(MCi)의 프로그램 상태에 따라 선택적으로 턴온 또는 턴오프 된다. 이러한 점에서, 제6 트랜지스터(TR6)는 "센싱 트랜지스터"로 지칭할 수 있다.

제5 트랜지스터(TR5)는 제6 트랜지스터(TR6)와 접지 단자(ground) 사이에 연결된다. 제5 트랜지스터(TR5)는 게이트 단자로 스트로브 신호(STB)를 입력받는다. 스트로브 신호(STB)가 활성화 되면, 제5 트랜지스터(TR5)는 턴온 되고, 제6 트랜지스터(TR6)의 턴온 또는 턴오프 상태에 따라 래치 회로(LAT)의 상태를 바꾸거나 유지시킨다. 래치 회로(LAT)는 2개의 인버터들을 포함하여 데이터를 래치한다. 래치 회로(LAT)는 제 5 트랜지스터(TR5)와 연결된다. 래치 회로(LAT)는 제5 및 제6 트랜지스터들(TR5, TR6)이 턴온 되는지 또는 턴오프 되는지에 따라 해당 데이터를 저장한다. 도 5의 실시 예에서, 래치 회로(LAT)의 노드(Q)는 논리-하이(logical high) 상태로 초기화되며, 이에 따라 노드(QS)는 논리-로우(logical low) 상태를 갖는다.

제6 트랜지스터(TR6)가 턴온 된 상태에서 제5 트랜지스터(TR5)가 턴온 되면, 노드(Q)와 접지 단자가 전기적으로 연결되고, 이에 따라 래치 회로(LAT) 상태는 변경된다. 보다 구체적으로, 래치 회로(LAT)의 노드(Q)는 논리-로우 상태로 천이하고, 노드(QS)는 논리-하이 상태로 천이한다.

제6 트랜지스터(TR6)가 턴오프 된 상태에서는 제5 트랜지스터(TR5)가 턴온 되더라도 노드(Q)는 접지 단자와 전기적으로 연결되지 않는다. 이에 따라 래치 회로(LAT)의 상태는 변경되지 않는다.

즉, 래치 회로(LAT)의 상태가 변화하는지 여부는 제6 트랜지스터(TR6)의 턴온 또는 턴오프 상태에 따라 결정된다. 한편, 제5 트랜지스터(TR5)가 턴온 되는 시점에 래치 회로(LAT)의 상태가 변화하거나, 유지된다. 이러한 점에서, 제5 트랜지스터(TR5)는 "스트로브 트랜지스터"로 지칭할 수 있다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 리드 동작 시 비트 라인(BL1)을 프리차지 하도록, 양의 값을 갖는 바이어스를 공통 소스 라인(CSL)에 인가한다. 이에 따라 인접한 셀 스트링과 소스 라인을 공유하는 메모리 셀 어레이 구조에서, 비선택된 스트링의 채널 전위도 함께 상승하여, 리드 디스터브를 개선시킬 수 있다. 한편, 선택된 스트링의 채널 전위도 일부 상승하므로, 이에 따라 리드 디스터브가 개선된다. 또한, 드레인 단의 저항이 증가하여, 소스 라인 바운싱 현상 또한 개선될 수 있다.

도 5에 도시된 페이지 버퍼(PB1)의 보다 상세한 동작에 대하서는 도 6 내지 도 9를 참조하여 후술하기로 한다.

도 6은 리드 동작 시 도 5에 도시된 페이지 버퍼의 동작의 일 실시 예를 설명하기 위한 타이밍도이다.

도 6을 참조하면, 제1 기간(T1) 동안 비트 라인(BL1)이 프리차지 된다. 이를 위해, 공통 소스 라인(CSL)의 채널 전류가 선택된 메모리 셀의 문턱 전압에 따라 비트 라인(BL1)으로 전달된다.

제1 기간(T1) 동안, 공통 소스 라인(CSL)에 양의 바이어스가 인가된다. 예를 들면, 공통 소스 라인에 1.5V의 바이어스가 전달될 수 있다. 이에 따라 셀 스트링(CS11)에 채널 전류가 제공될 것이다.

소스 선택 라인(SSL)에 소스 선택 전압이 인가되고, 드레인 선택 라인(DSL1)에 드레인 선택 전압이 인가된다. 이에 따라 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 턴온 된다. 예를 들면, 상기 소스 선택 전압 및 드레인 선택 전압은 1.5V+Vth(Vth는 해당 트랜지스터의 문턱 전압)일 수 있다. 이에 따라 선택된 드레인 선택 라인(DSL1)에 연결된 드레인 선택 트랜지스터(DST)는 채널 전류를 비트 라인(BL1)으로 전달할 수 있다.

한편, 페이지 버퍼 센싱 전압(PB_SENSE)이 상승한다. 페이지 버퍼 센싱 전압(PB_SENSE)은 제4 트랜지스터(TR4)를 약하게(slightly) 턴온 시키도록 설정된다. 제4 트랜지스터(TR4)가 "약하게" 턴온 된다는 의미는, 제4 트랜지스터(TR4)의 게이트에 인가되는 실효 전압(effective voltage)이 일정한 기준 전압보다 낮은 범위에 있음을 뜻한다. 실효 전압은 게이트 전압에서 트랜지스터의 문턱 전압을 뺀 값으로서, 실효 전압이 커지면 채널 깊이가 증가하여 채널 저항이 감소한다. 따라서 실효 전압이 일정한 기준보다 낮은 범위 내에 있는 경우, 채널 저항은 큰 값으로 유지되어, 트랜지스터의 소스-드레인 전압에도 불구하고 전류가 흐르지 않거나(게이트 전압이 문턱 전압과 같은 경우), 또는 소량의 전류만이 흐르게 된다. 상기 기준 전압은 트랜지스터 특성에 따라 다양한 값으로 결정될 수 있을 것이다. 예시적으로, 제4 트랜지스터(TR4)에 대한 상기 기준 전압은 0.3V일 수 있고, 이 경우 페이지 버퍼 센싱 전압(PB_SENSE)은 "Vth"보다 크고 "0.3+Vth"보다 작은 값으로 설정될 수 있다. 예를 들면, 페이지 버퍼 센싱 전압(PB_SENSE)은 0.1V+Vth의 값으로 설정될 수 있다. 이에 따라, 프리차지 기간 동안 제4 트랜지스터(TR4)를 통해 전류가 흐르지 않거나, 소량의 전류만이 흐를 것이다.

제1 제어 신호(CS1)는 상승하지 않으며, 이에 따라 제1 트랜지스터(TR1)는 턴오프 상태를 유지한다. 따라서, 프리차지 기간 동안 공통 노트(SO)와 제1 전원(Va) 사이에 형성되는 제1 전류 경로에는 전류가 흐르지 않는다.

제2 및 제3 제어 신호(CS2, CS3)가 상승한다. 제2 및 제3 제어 신호(CS2, CS3)는 제2 및 제3 트랜지스터(TR2, TR3)를 충분히(fully) 턴온 시키도록 설정된다. 제2 및 제3 트랜지스터(TR2, TR3)가 "충분히" 턴온 된다는 의미는, 제2 및 제3 트랜지스터(TR2, TR3)의 게이트에 인가되는 실효 전압이 일정한 기준 전압보다 높은 범위에 있음을 뜻한다. 즉, 실효 전압이 높은 범위에 있어 채널 저항이 낮은 값으로 유지되어, 트랜지스터의 소스-드레인 전압 인가시 전류가 충분히 흐르게 된다. 예를 들면 제2 및 제3 제어 신호(CS2, CS3)는 2.5V+Vth이다.

본 명세서에서, 트랜지스터가 "충분히" 턴온된 상태를 "제1 턴온 상태"로 지칭하고, 이에 대비하여 트랜지스터가 "약하게" 턴온된 상태를 "제2 턴온 상태"로 지칭하도록 한다. 전술한 바와 같이, 트랜지스터가 제1 턴온 상태로 턴온 되는 경우 전류가 충분히 흐르게 되며, 트랜지스터가 제2 턴온 상태로 턴온 되는 경우 전류가 흐르지 않거나 소량의 전류만이 흐르게 된다.

선택된 메모리 셀(MCi)이 소거 상태를 갖는다고 가정한다. 즉 선택된 메모리 셀(MCi)의 문턱 전압은 선택된 워드 라인(WLi)에 인가되는 읽기 전압보다 낮다. 이때 선택된 메모리 셀은 턴온되어, 공통 소스 라인(CSL)의 채널 전류는 셀 스트링(CS11)을 통해 비트 라인(BL1)에 전달될 것이다. 이때, 비트 라인(BL1)은 특정 전압을 갖는다. 예를 들면, 상기 비트 라인(BL1)의 전압(V_BL)은 1.5V이다.

제1 트랜지스터(TR1)는 턴오프 상태이고, 제2 및 제3 트랜지스터(TR2, TR3)는 턴온 상태이며, 제4 트랜지스터(TR4)는 제2 턴온 상태로 약하게 턴온 된다. 따라서, 비트 라인(BL1), 제4 트랜지스터(TR4), 제3 트랜지스터(TR3), 제2 트랜지스터(TR2) 및 제2 전원(Vb)으로 작은 전류가 흐를 것이다. 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 턴온 되므로, 센싱 노드(SEN)의 전압(V_SEN)과 공통 노드(SO)의 전압(V_SO)은 0V 상태를 유지한다. 또한, 비트 라인(BL1)의 전압(예를 들어, 1.5V)과 제2 전원(Vb, 즉 0V) 사이의 전압 차이는 대부분 제4 트랜지스터(TR4)에 걸릴 것이다. 위와 같은 과정을 통해, 선택된 메모리 셀(MCi)이 소거 상태인 경우 비트 라인(BL1)이 1.5V의 전압값으로 프리차지 된다.

선택된 메모리 셀(MCi)이 프로그램 상태를 갖는다고 가정한다. 선택된 메모리 셀(MCi)의 문턱 전압은 선택된 워드 라인(WLi)에 인가되는 읽기 전압보다 높다. 선택된 메모리 셀(MCi)은 턴 오프되고, 공통 소스 라인(CSL)에 제공되는 채널 전류는 선택된 메모리 셀(MCi)에 의해 차단될 것이다. 즉 공통 소스 라인(CSL)의 채널 전류는 비트 라인(BL1)에 전달되지 않으며, 비트 라인(BL1)의 전압(V_BL)은 낮은 전압값(예를 들어, 0V)을 유지할 것이다.

도 6의 제2 기간(T2) 동안, 공통 소스 라인(CSL)의 전압은 1.5V로 유지되고, 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL)의 전압은 1.5V+Vth로 유지된다.

제4 트랜지스터(TR4)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)가 0.1V+Vth에서 1.5V+Vth로 상승한다. 이에 따라 제4 트랜지스터(TR4)는 제1 턴온 상태로 충분히 턴온(fully turned on)되며, 비트 라인(BL)의 전압값에 따라 공통 노드(SO)의 전압값(V_SO)이 결정된다. 전술한 바와 같이, 선택된 메모리 셀(MCi)이 소거 상태를 갖는 경우, 제1 기간(T1)에 비트 라인(BL1)의 전압(V_BL)은 1.5V이다. 이 경우, 제4 트랜지스터가 충분히 턴온됨에 따라 공통 노드(SO)의 전압값(V_SO) 또한 1.5V가 된다. 선택된 메모리 셀(MCi)이 프로그램 상태를 갖는 경우, 제1 기간(T1)에 비트 라인(BL1)의 전압(V_BL)은 0V이다. 이 경우, 제4 트랜지스터가 턴온되더라도, 공통 노드(SO)의 전압값(V_SO)은 0V를 유지할 것이다. 한편, 후술하는 바와 같이 제2 기간(T2)에서 제3 트랜지스터(TR3)가 턴온 되고 제2 트랜지스터(TR2)가 턴오프 됨에 따라 공통 노드(SO)의 전압값(V_SO)은 센싱 노드(SEN)로 전달된다.

제1 트랜지스터(TR1)에 인가되는 제1 제어 신호(CS1)의 전압값은 0.1V+Vth로 상승한다. 이에 따라, 제1 기간(T1)동안 턴오프 되었던 제1 트랜지스터(TR1)가 제2 턴온 상태로 약하게 턴온되며, 제1 트랜지스터(TR1)를 통해 전류가 흐르지 않거나, 소량의 전류만이 흐를 것이다.

한편, 제2 트랜지스터(TR2)에 인가되는 제2 제어 신호(CS2)의 전압값이 0V로 하락한다. 이에 따라 제2 트랜지스터(TR2)는 턴오프 되고, 센싱 노드(SEN)와 제2 전원(Vb) 사이의 전기적 연결이 차단된다.

제3 트랜지스터(TR3)에 인가되는 제3 제어 신호(CS3)는 제2 기간(T2) 중 시점(P1)에 하락한다. 따라서 제3 트랜지스터(TR3)는 시점(P1)에 턴오프 된다. 한편, 제4 트랜지스터(TR4)가 턴온 되므로, 비트라인(BL1)의 전압(V_BL)이 공통 노드(SO)로 전달된다. 또한, 제3 트랜지스터(TR3)가 턴오프되는 시점(P1) 이전에 비트라인(BL1)의 전압(V_BL)이 공통 노드(SO)로 전달되므로, 상기 공통 노드(SO)의 전압(V_SO)은 시점(P1) 전에 센싱 노드(SEN)로 전달된다. 결과적으로, 비트 라인(BL1)의 전압(V_BL)이 공통 노드(SO)를 거쳐 센싱 노드(SEN)로 전달된다. 제3 트랜지스터(TR3)는 비트 라인(BL1)의 전압(V_BL)이 공통 노드(SO)를 거쳐 센싱 노드(SEN)로 전달된 이후에 턴오프 된다. 도 6에는 제3 제어 신호(CS3)가 시점(P1)에서 하락하는 것으로 도시되었으나, 이는 예시적인 것으로서 시점(P1) 이후에 하락할 수도 있다. 예를 들어, 제3 제어 신호(CS3)가 시점(P2)에서 하락할 수도 있고, 또는 제2 기간(T2)이 끝나는 시점에 하락할 수도 있다. 제3 제어 신호(CS3)가 하락하면 제3 트랜지스터(TR3)가 턴오프되어 센싱 노드(SEN)가 플로팅될 것이다.

센싱 노드(SEN)의 전압값에 따라 제6 트랜지스터(TR6)가 턴온 또는 턴오프 된다. 예를 들어, 선택된 메모리 셀(MCi)이 소거 상태인 경우, 도 6에 도시된 바와 같이 제2 기간(T2) 동안 센싱 노드(SEN)의 전압(V_SEN)은 1.5V를 유지하므로, 제6 트랜지스터(TR6)는 턴온 된다. 선택된 메모리 셀(MCi)이 프로그램 상태인 경우, 도 6에 도시된 바와 같이 제2 기간(T2) 동안 센싱 노드(SEN)의 전압(V_SEN)은 0V를 유지하므로, 제6 트랜지스터(TR6)는 턴오프 된다.

비트 라인(BL1)의 전압(V_BL)이 공통 노드(SO)를 거쳐 센싱 노드(SEN)로 전달된 이후에, 시점(P2)에 스트로브 신호(STB)가 활성화되어, 제5 트랜지스터(TR5)가 턴온 된다. 제6 트랜지스터(TR6)가 턴온 된 상태라면, 래치 회로(LAT)의 노드(Q)가 접지 전원과 전기적으로 연결된다. 전술한 바와 같이, 래치 회로(LAT)의 노드(Q)는 논리-하이 상태로 초기화 되어 있었으므로, 위와 같은 경우 래치 회로(LAT)의 데이터 값이 변경 된다. 제6 트랜지스터(TR6)가 턴오프 된 상태라면, 래치 회로(LAT)의 노드(Q)는 접지 전원과 연결되지 않는다. 따라서 이 경우 래치 회로(LAT)의 데이터 값은 변경되지 않는다.

제6 트랜지스터(TR6)는 선택된 메모리 셀(MCi)이 소거 상태인 경우 턴온 되므로, 래치 회로(LAT)의 데이터 값 또한 선택된 메모리 셀(MCi)이 소거 상태인 경우에 변경된다. 한편, 제6 트랜지스터(TR6)는 선택된 메모리 셀(MCi)이 프로그램 상태인 경우 턴오프 되므로, 래치 회로(LAT)의 데이터 값 또한 선택된 메모리 셀(MCi)이 프로그램 상태인 경우에는 변경되지 않는다.

상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치(100)는 채널 영역에 전류를 공급하여 비트 라인을 프리차지 함으로써, 선택된 메모리 셀(MCi)에 저장된 데이터를 래치 회로(LAT)로 전달할 수 있다.

도 7은 선택된 메모리 셀이 소거 상태일 때 도 6의 실시 예에 따른 페이지 버퍼의 프리차지 동작을 설명하기 위한 도면이다. 도 6 및 도 7을 함께 참조하면, 도 7에는 제1 기간(T1) 동안의 동작이 도시되어 있다.

셀 스트링(CS11)의 선택된 메모리 셀(MCi)이 소거 상태이므로, 공통 소스 라인(CSL)에 1.5V의 전압이 인가되는 경우, 비트 라인(BL1) 또한 1.5V의 전압을 갖게 된다. 제4 트랜지스터(TR4)는 약하게 턴온(slightly turned on)된 상태, 즉 제2 턴온 상태이며, 따라서 제4 트랜지스터(TR4)를 통해 약하게 전류가 흐르거나 또는 흐르지 않는다. 제1 트랜지스터(TR1)는 턴오프 되었으므로, 제4 트랜지스터(TR4)를 통해 흐르는 전류는 제3 트랜지스터(TR3), 제2 트랜지스터(TR2) 및 제2 전원(Vb) 방향으로 흐르게 된다. 제2 및 제3 트랜지스터(TR2, TR3)는 충분히 턴온 되었으므로, 공통 노드(SO) 및 센싱 노드(SEN)의 전압값은 제2 전원(Vb)의 전압값, 즉 0V를 유지하게 된다.

즉, 선택된 메모리 셀(MCi)이 소거 상태인 경우, 비트 라인(BL1)은 1.5V의 전압값으로 프리차지 되고, 공통 노드(SO) 및 센싱 노드(SEN)의 전압값은 0V를 유지하게 된다.

도 8은 선택된 메모리 셀이 소거 상태일 때 도 6의 실시 예에 따른 페이지 버퍼의 센싱 동작을 설명하기 위한 도면이다.

도 7에 도시된 프리차지 동작 이후에, 제2 기간(T2)에서 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값이 1.5V+Vth로 상승한다. 이에 따라 제4 트랜지스터(TR4)가 충분히 턴온 되며, 비트 라인(BL1)의 전압이 공통 노드(SO)로 전달된다. 제2 기간(T2)이 시작함에 따라 제2 트랜지스터(TR2)는 턴오프 되며, 센싱 노드(SEN)와 제2 전원(Vb) 사이의 전기적 연결이 차단된다. 한편, 제2 기간(T2)이 시작된 후 일정 시간 동안 제3 트랜지스터(TR3)는 턴온 상태를 유지하였다가, 시점(P1)에 턴오프 된다. 따라서, 시점(P1) 이전에 제3 트랜지스터(TR3)가 턴온 상태를 유지하는 동안 공통 노드(SO)의 전압이 센싱 노드(SEN)로 전달된다. 시점(P1)에 제3 트랜지스터(TR3)가 턴오프 되면, 센싱 노드(SEN)는 플로팅되어 현재 전압을 유지하게 된다. 즉, 선택된 메모리 셀(MCi)이 소거 상태인 경우, 센싱 노드(SEN)에는 1.5V가 전달되고 시점(P1) 이후에도 해당 전압값을 유지하게 된다.

시점(P1) 이후에는 제3 트랜지스터(TR3)가 턴오프 된다. 제1 트랜지스터(TR1)는 제2 턴온 상태로 약하게 턴온 되며, 따라서 도 8에 도시된 바와 같이 공통 노드(SO)에서 제1 트랜지스터(TR1)를 통해 제1 전원(Va) 방향으로 약한 전류가 흐르거나, 흐르지 않는다. 한편, 시점(P2)에 제5 트랜지스터(TR5)가 턴온 된다. 제6 트랜지스터(TR6)가 턴온 된 상태이므로, 래치 회로(LAT)의 노드(Q)와 접지 사이에 전류 경로가 형성된다. 이에 따라 초기에 논리-하이 상태였던 노드(Q)의 전압값이 하락하여 논리-로우 상태로 천이한다. 결과적으로, 래치 회로(LAT)에 저장된 값이 변경된다. 도 7 및 도 8을 참조하여 상술한 내용을 요약하면, 선택된 메모리 셀(MCi)이 소거 상태인 경우, 제1 기간(T1) 동안 비트 라인(BL1)의 전압이 상승하고 이에 따라 제2 기간(T2)에 제6 트랜지스터(TR6)가 턴온 되어 스트로브 신호에 의해 래치 회로(LAT)에 저장된 데이터가 변경된다.

도 9는 선택된 메모리 셀이 프로그램 상태일 때 도 6의 실시 예에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.

전술한 바와 같이, 선택된 메모리 셀이 프로그램 상태인 경우, 공통 소스 라인(CSL)에 양의 전압(1.5V)이 인가되더라도 비트 라인(BL1) 방향으로 전류가 흐르지 않게 된다. 이에 따라 비트 라인(BL1) 전압은 상승하지 않으며, 0V의 전압값을 유지한다. 이후, 기간(T2)에 제6 트랜지스터(TR6)는 턴온 되지 않으며, 따라서 스트로브 신호(STB)가 활성화 되더라도 래치 회로(LAT)에 저장된 데이터는 변경되지 않는다.

도 10은 리드 동작 시 도 5에 도시된 페이지 버퍼의 동작의 다른 실시 예를 설명하기 위한 타이밍도이다. 도 11은 선택된 메모리 셀이 소거 상태일 때 도 10의 실시 예에 따른 페이지 버퍼의 리드 동작을 설명하기 위한 도면이다. 이하에서는 도 10 및 도 11을 함께 참조하여 설명하기로 한다.

도 10을 참조하면, 도 6과는 달리 기간이 구분되지 않는다. 기간(T3) 동안, 공통 소스 라인(CSL)으로 양의 전압값이 제공되고, 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1)에 1.5V+Vth의 전압이 공급되고, 페이지 버퍼 센싱 신호(PB_SENSE) 또한 1.5V+Vth의 전압값으로 유지된다. 이에 따라 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST) 및 제4 트랜지스터(TR4)가 충분히 턴온 된다. 이에 따라, 선택된 메모리 셀(MCi)이 소거 상태인 경우, 도 11에 도시된 바와 같이 비트 라인(BL1)이 1.5V로 프리차지 되고, 상기 비트 라인(BL1)의 전압(V_BL)은 공통 노드(SO)로 전달된다.

기간(T3) 동안 제1 제어 신호(CS1)는 0.1V+Vth의 전압값을 갖는다. 이에 따라 제1 트랜지스터(TR1)는 제2 턴온 상태로 약하게 턴온 된다. 한편, 제2 제어 신호(CS2)가 0V의 전압값을 유지하므로 제2 트랜지스터(TR2)는 턴오프되며, 이에 따라 센싱 노드(SEN)와 제2 전원(Vb) 사이의 전기적 연결이 차단된다.

기간(T3)에서 시점(P3) 이전까지 제3 제어 신호(CS3)는 2.5V+Vth의 전압값을 유지하며, 따라서 제3 트랜지스터(TR3)는 충분히 턴온 되어, 공통 노드(SO)의 전압값(V_SO)을 센싱 노드(SEN)로 전달한다. 도 11에 도시된 바와 같이 선택된 메모리 셀(MCi)이 소거 상태인 경우 센싱 노드(SEN)에 1.5V의 전압값이 전달되고, 이에 따라 제6 트랜지스터(TR6)가 턴온 상태를 유지한다. 이 상태에서, 시점(P3)에 제3 트랜지스터(TR3)가 턴오프 되더라도, 센싱 노드(SEN)는 플로팅되어 1.5V의 전압값을 유지하므로, 제6 트랜지스터(TR6) 또한 턴온 상태를 유지한다.

시점(P4)에 스트로브 신호(STB)가 활성화되어 제5 트랜지스터(TR5)가 턴온 된다. 도 11에 도시된 바와 같이 선택된 메모리 셀(MCi)이 소거 상태인 경우 제6 트랜지스터(TR6)가 턴온 된 상태이므로, 래치 회로(LAT)의 노드(Q)와 접지 사이에 전류 경로가 형성된다. 이에 따라 초기에 논리-하이 상태였던 노드(Q)의 전압값이 하락하여 논리-로우 상태로 천이한다. 결과적으로, 래치 회로(LAT)에 저장된 값이 변경된다.

만약 선택된 메모리 셀(MCi)이 프로그램 상태인 경우라면 시점(P4)에 제6 트랜지스터(TR6)는 턴오프 상태일 것이다. 따라서 이 경우, 래치 회로(LAT)의 노드(Q)와 접지 사이에 전류 경로가 형성되지 않는다. 이에 따라 초기에 논리-하이 상태였던 노드(Q)의 전압값은 유지되며, 래치 회로(LAT)에 저장된 값은 변경되지 않는다.

상술한 바와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는 리드 동작 시 비트 라인(BL1)을 프리차지 하도록, 양의 값을 갖는 바이어스를 공통 소스 라인(CSL)에 인가한다. 이에 따라 인접한 셀 스트링과 소스 라인을 공유하는 메모리 셀 어레이 구조에서, 비선택된 스트링의 채널 전위도 함께 상승하여, 리드 디스터브를 개선시킬 수 있다. 한편, 선택된 스트링의 채널 전위도 일부 상승하므로, 이에 따라 리드 디스터브가 개선된다. 또한, 드레인 단의 저항이 증가하여, 소스 라인 바운싱 현상 또한 개선될 수 있다.

도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.

도 12를 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 공통 소스 라인에 채널 전압을 제공하여, 셀 스트링의 선택된 메모리 셀의 프로그램 상태에 따라 비트 라인을 프리차지 하는 단계(S110), 프리차지된 상기 비트 라인의 전압을 센싱 트랜지스터의 게이트 전극과 연결된 센싱 노드에 전달하는 단계(S130) 및 상기 센싱 노드에 전달된 전압에 기초하여, 상기 선택된 메모리 셀의 데이터를 래치 회로에 저장하는 단계(S150)를 포함한다. 각 단계에 대한 상세한 설명은 도 13 내지 도 15를 참조하여 후술하기로 한다.

도 13은 도 12에 도시된 비트 라인 프리차지 단계의 보다 구체적인 실시 예를 나타내는 순서도이다.

도 13을 참조하면, 도 12의 단계(S110)는, 셀 스트링(CS11)과 연결된 공통 소스 라인(CSL)에 양의 전압값(예를 들면, 1.5V)을 갖는 채널 전압을 인가하는 단계(S210) 및 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)를 턴온 하는 단계(S230)를 포함한다.

도 6에 도시된 바와 같이, 기간(T1)에 공통 소스 라인(CSL)에 1.5V의 전압값을 갖는 채널 전압이 인가된다(S210). 또한, 기간 (T1)에 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL)에 1.5V+Vth의 전압값을 갖는 신호들이 인가된다(S210).

또는, 도 10에 도시된 바와 같이, 기간(T3)에 공통 소스 라인(CSL)에 1.5V의 전압값을 갖는 채널 전압이 인가된다(S210). 또한, 기간 (T3)에 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL)에 1.5V+Vth의 전압값을 갖는 신호들이 인가된다(S210).

도 7 또는 도 11에 도시된 바와 같이, 상기 단계들(S210, S230)에 의해, 비트 라인(BL1)이 프리차지 된다(S110).

도 14는 도 12에 도시된 비트 라인 전압을 센싱 노드에 전달하는 단계의 보다 구체적인 실시 예를 나타내는 순서도이다.

도 14를 참조하면, 도 12의 단계(S130)는, 센싱 노드(SEN)와 외부 전원 단자, 즉 제2 전원(Vb) 사이에 연결된 전원 공급 트랜지스터, 즉 제2 트랜지스터(TR2)를 턴오프 하는 단계(S310) 및 비트 라인(BL1)과 공통 노드(SO) 사이에 연결된 비트 라인 센싱 트랜지스터, 즉 제4 트랜지스터(TR4)의 게이트 단자에 인가되는 전압값, 즉 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 상승시키는 단계(S330)를 포함한다.

도 6에 도시된 바와 같이, 기간(T2)에서 제2 제어 신호(CS2)의 전압값이 하락함으로써 제2 트랜지스터(TR2)가 턴오프 된다(S310). 이에 따라 제2 전원(Vb)과 센싱 노드(SEN) 사이의 전기적 연결이 차단된다. 또한, 기간(T2)에서 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값이 0.1V+Vth에서 1.5V+Vth로 상승한다(S330). 이에 따라 제4 트랜지스터(TR4)가 턴온 되어, 비트 라인(BL1)의 전압(V_BL)이 공통 노드(SO)로 전달된다.

도 15는 도 12에 도시된, 선택된 메모리 셀의 데이터를 래치 회로에 저장하는 단계의 보다 구체적인 실시 예를 나타내는 순서도이다.

도 15를 참조하면, 도 12의 단계(S150)는, 센싱 노드(SEN)와 공통 노드(SO) 사이에 연결된 전달 트랜지스터, 즉 제3 트랜지스터(TR3)를 턴오프 하는 단계(S410) 및 센싱 노드(SEN)에 게이트 전극이 연결되는 센싱 트랜지스터, 즉 제6 트랜지스터(TR6)의 제1 전극과 접지 단자 사이에 연결되는 스트로브 트랜지스터, 즉, 제5 트랜지스터(TR5)를 턴온 하는 단계(S430)를 포함한다.

도 6에 도시된 바와 같이, 기간(T2) 중 시점(P1)에서 제3 제어 신호(CS3)의 전압값이 하락한다. 이에 따라 제3 트랜지스터(TR3)가 턴오프 되며(S410), 센싱 노드(SEN)는 플로팅 된다. 또한, 기간(T2) 중 시점(P2)에서 스트로브 신호(STB)가 활성화 되어 제5 트랜지스터(TR5)가 턴온 되며(S430), 선택된 메모리 셀(MCi)의 프로그램 상태에 따라 래치 회로(LAT)에 저장된 데이터가 변경되거나 유지된다.

도 16은 도 1의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.

본 발명의 기술적 사상은 메모리 셀들이 2차원으로 배열된 경우에도 적용될 수 있다. 도 16을 참조하면, 메모리 셀 어레이(110)는 복수의 플래너(planar) 메모리 블록들(PBLK1~PBLKz)을 포함한다. 복수의 플래너 메모리 블록들(PBLK1~PBLKz) 각각은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.

복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1의 행 라인들(RL)에 포함된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다. 공통 소스 라인(CSL)은 공통 소스 라인 제어기(130)에 의해 구동된다.

실시 예로서, 각 메모리 셀들은 불휘발성 메모리 셀들이다.

도 17은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.

도 17을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.

반도체 메모리 장치(100)는 도 1 내지 도 16을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 리드, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.

컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 18은 도 17의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.

도 18을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 18에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 17을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 18에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

도 19는 도 18을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.

도 19를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 19에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 19에서, 도 18을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 17을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 17 및 도 18을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

110: 메모리 셀 어레이
120: 어드레스 디코더
130: 공통 소스 라인 제어기
140: 전압 발생기
150: 읽기 및 쓰기 회로
PB1~PBm: 제 1 내지 제 m 페이지 버퍼들
160: 데이터 버퍼
170: 제어 로직

Claims

공통 소스 라인과 비트 라인 사이에서 직렬 연결된 복수의 메모리 셀들을 포함하는 셀 스트링;
리드 동작 시에, 상기 공통 소스 라인을 통해 상기 셀 스트링에 채널 전류를 제공하도록 구성되는 공통 소스 라인 제어기; 및
상기 채널 전류가 제공될 때 상기 비트 라인의 전류를 감지하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 감지하도록 구성되는 페이지 버퍼를 포함하는 반도체 메모리 장치로서,
상기 공통 소스 라인 제어기는 상기 공통 소스 라인을 통해 상기 셀 스트링에 채널 전류를 제공하여 상기 비트 라인을 프리차지하고,
상기 비트 라인의 프리차지 이후에, 상기 페이지 버퍼는 상기 비트 라인의 전압을 센싱 노드로 전달하여 상기 선택된 메모리 셀에 저장된 데이터를 감지하는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 페이지 버퍼는:
상기 비트 라인과 공통 노드 사이에 연결되는 비트 라인 센싱 트랜지스터;
상기 공통 노드와 제1 전원 사이에 연결되는 방출 트랜지스터;
상기 공통 노드와 센싱 노드 사이에 연결되는 전달 트랜지스터; 및
상기 센싱 노드와 제2 전원 사이에 연결되는 전원 공급 트랜지스터를 포함하고,
상기 비트 라인이 프리차지 되는 동안, 상기 전달 트랜지스터 및 전원 공급 트랜지스터는 제1 턴온 상태로 턴온 되고, 상기 비트 라인 센싱 트랜지스터는 제2 턴온 상태로 턴온 되며, 상기 방출 트랜지스터는 턴오프 되는 것을 특징으로 하는, 반도체 메모리 장치.
제2 항에 있어서,
상기 비트 라인이 프리차지 되는 동안, 상기 제2 전원단은 접지 전압을 공급하고, 상기 공통 노드 및 센싱 노드의 전위는 0V인 것을 특징으로 하는, 반도체 메모리 장치.
제3 항에 있어서,
상기 비트 라인이 프리차지 된 이후에, 상기 방출 트랜지스터는 제2 턴온 상태로 턴온 되고, 상기 전원 공급 트랜지스터는 턴오프 되며, 상기 전달 트랜지스터는 제1 턴온 상태를 유지하는 것을 특징으로 하는, 반도체 메모리 장치.
제4 항에 있어서,
상기 전달 트랜지스터가 제1 턴온 상태로 턴온 됨으로써, 상기 공통 노드의 전압이 상기 센싱 노드로 전달되는 것을 특징으로 하는, 반도체 메모리 장치.
제5 항에 있어서, 상기 페이지 버퍼는:
상기 센싱 노드에 게이트 전극이 연결되는 센싱 트랜지스터;
상기 센싱 트랜지스터의 제1 전극과 제3 전원 사이에 연결되는 스트로브 트랜지스터; 및
상기 센싱 트랜지스터의 제2 전극에 연결되는 래치 회로를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제6 항에 있어서, 상기 스트로브 트랜지스터는 NMOS 트랜지스터이고, 상기 제3 전원은 접지 전원인 것을 특징으로 하는, 반도체 메모리 장치.
제6 항에 있어서, 상기 공통 노드의 전압이 상기 센싱 노드로 전달된 상태에서, 상기 스트로브 트랜지스터가 제1 턴온 상태로 턴온 되는 것을 특징으로 하는, 반도체 메모리 장치.
제8 항에 있어서, 상기 스트로브 트랜지스터가 제1 턴온 상태로 턴온 됨에 따라, 상기 선택된 메모리 셀에 저장된 데이터가 상기 래치 회로로 전달되는 것을 특징으로 하는, 반도체 메모리 장치.
제8 항에 있어서, 상기 공통 노드의 전압이 상기 센싱 노드로 전달된 이후에, 상기 전달 트랜지스터가 턴오프 되는 것을 특징으로 하는, 반도체 메모리 장치.
공통 소스 라인에 채널 전압을 제공하여, 셀 스트링의 선택된 메모리 셀의 프로그램 상태에 따라 비트 라인을 프리차지 하는 단계;
프리차지된 상기 비트 라인의 전압을 센싱 트랜지스터의 게이트 전극과 연결된 센싱 노드에 전달하는 단계; 및
상기 센싱 노드에 전달된 전압에 기초하여, 상기 선택된 메모리 셀의 데이터를 래치 회로에 저장하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
제10 항에 있어서, 상기 비트 라인을 프리차지 하는 단계는:
상기 셀 스트링의 상기 공통 소스 라인에 양의 전압값을 갖는 채널 전압을 인가하는 단계; 및
상기 셀 스트링의 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 제1 턴온 상태로 턴온 하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
제12 항에 있어서, 상기 프리차지된 상기 비트 라인의 전압을 센싱 트랜지스터의 게이트 전극과 연결된 센싱 노드에 전달하는 단계는:
센싱 노드와 외부 전원 단자 사이에 연결된 전원 공급 트랜지스터를 턴오프 하는 단계; 및
상기 비트 라인과 공통 노드 사이에 연결된 비트 라인 센싱 트랜지스터의 게이트 단자에 인가되는 전압값을 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
제13 항에 있어서, 상기 센싱 노드에 전달된 전압에 기초하여, 상기 선택된 메모리 셀의 데이터를 래치 회로에 저장하는 단계는:
상기 센싱 노드와 상기 공통 노드 사이에 연결된 전달 트랜지스터를 턴오프 하는 단계; 및
상기 센싱 노드에 게이트 전극이 연결되는 센싱 트랜지스터의 제1 전극과 접지 단자 사이에 연결되는 스트로브 트랜지스터를 제1 턴온 상태로 턴온 하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
제14 항에 있어서, 상기 스트로브 트랜지스터가 제1 턴온 상태로 턴온 됨에 따라, 상기 센싱 트랜지스터의 제2 전극에 연결된 래치 회로에 상기 선택된 메모리 셀에 저장된 데이터가 전달되는 것을 특징으로 하는, 반도체 메모리의 동작 방법.
공통 소스 라인에 채널 전압을 제공하는 단계;
상기 채널 전압의 제공에 기초하여, 셀 스트링의 선택된 메모리 셀의 프로그램 상태에 따른 비트 라인의 전압을 센싱 트랜지스터의 게이트 전극과 연결된 센싱 노드에 전달하는 단계; 및
상기 센싱 노드에 전달된 전압에 기초하여, 상기 선택된 메모리 셀의 데이터를 래치 회로에 저장하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
제16 항에 있어서, 상기 공통 소스 라인에 채널 전압을 제공하는 단계에서는,
상기 셀 스트링의 상기 공통 소스 라인에 양의 전압값을 갖는 채널 전압을 인가하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
제17 항에 있어서, 비트 라인의 전압을 센싱 트랜지스터의 게이트 전극과 연결된 센싱 노드에 전달하는 단계는:
상기 비트 라인과 공통 노드 사이에 연결된 비트 라인 센싱 트랜지스터의 게이트 단자에 인가되는 전압값을 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
제18 항에 있어서, 상기 센싱 노드에 전달된 전압에 기초하여, 상기 선택된 메모리 셀의 데이터를 래치 회로에 저장하는 단계는:
상기 센싱 노드와 상기 공통 노드 사이에 연결된 전달 트랜지스터를 턴오프 하는 단계; 및
상기 센싱 노드에 게이트 전극이 연결되는 센싱 트랜지스터의 제1 전극과 접지 단자 사이에 연결되는 스트로브 트랜지스터를 제1 턴온 상태로 턴온 하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
제19 항에 있어서, 상기 스트로브 트랜지스터가 제1 턴온 상태로 턴온 됨에 따라, 상기 센싱 트랜지스터의 제2 전극에 연결된 래치 회로에 상기 선택된 메모리 셀에 저장된 데이터가 전달되는 것을 특징으로 하는, 반도체 메모리의 동작 방법.