KR101201662B1 - 불휘발성 메모리 소자 및 이의 독출 방법 - Google Patents

불휘발성 메모리 소자 및 이의 독출 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자 및 이의 독출 방법에 관한 것으로, 선택된 메모리 셀의 워드라인에 제1 독출 전압을 인가하는 단계와, 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하여 페이지 버퍼의 캐시 래치부에 노멀 독출 데이터를 저장하는 단계와, 상기 선택된 메모리 셀의 워드라인에 상기 제1 독출 전압보다 낮은 제2 독출 전압 및 상기 제1 독출 전압보다 높은 제3 독출 전압을 순차적으로 인가하고 상기 비트라인의 전위를 센싱하여 상기 페이지 버퍼의 메인 래치부에 오버 샘플링 독출 데이터를 저장하고, 상기 캐시 래치부에 저장된 노멀 독출 데이터를 데이터 라인으로 출력하는 단계, 및 상기 메인 래치부에 저장된 상기 오버 샘플링 독출 데이터를 상기 캐시 래치부로 전송한 후 상기 데이터 라인으로 출력하는 단계를 포함한다.

Description

불휘발성 메모리 소자 및 이의 독출 방법{Non volatile memory device and reading method therof}
본 발명은 불휘발성 메모리 소자 및 이의 독출 방법에 관한 것으로, 독출 동작시 노멀 독출 데이터 및 오버 샘플링 독출 데이터를 독출하는 불휘발성 메모리 소자 및 이의 독출 방법에 관한 것이다.
불휘발성 메모리 소자는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않고 보존되는 특성을 가지고 있다.
최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 불휘발성 메모리 소자들이 보편화되고 있다. 멀티 비트 데이터를 저장하는 불휘발성 메모리 소자들은 문턱 전압 분포들 간의 간격이 조밀하여 인접한 문턱 전압 분포들의 일부분이 서로 중첩될 수 있다.
도 1은 종래 기술에 따른 불휘발성 메모리 소자의 문턱 전압 분포도이다.
도 1을 참조하면, 불휘발성 메모리 소자는 메모리 셀들의 문턱전압 분포들의 간격이 서로 조밀하여 프로그램 동작 후 도면과 같이 분포들이 중첩되는 부분이 발생할 수 있다. 이러한 중첩된 부분에 포함된 문턱 전압 값을 갖는 메모리 셀들은 독출 동작시 독출 데이터가 잘못 독출되어 출력될 수 있다. 이를 정정하기 위하여 독출 동작시, 메모리 컨트롤러를 이용하여 독출된 데이터에 포함된 에러(Error)를 정정한다.
본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 독출 동작시 정상 독출 전압을 이용하여 선택된 메모리 셀의 노멀 데이터 및 정상 독출 전압보다 일정 전압 만큼 작은 제1 독출 전압과 정상 독출 전압보다 일정 전압 만큼 높은 제2 독출 전압을 이용하여 선택된 메모리 셀의 문턱 전압이 설정된 전압 분포 범위에 포함되었는지를 나타내는 오버 샘플링 데이터를 독출하되 이들을 캐시(Cache) 리드 방법으로 독출함으로써, 독출 시간을 감소시킬 수 있는 불휘발성 메모리 소자 및 이의 독출 방법을 제공하는 데 있다.
본 발명이 일실시 예에 따른 불휘발성 메모리 소자는 비트라인과 공통 소스 라인 사이에 직렬 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 독출 동작시 상기 메모리 셀 어레이의 선택된 워드라인에 다수의 독출 전압을 순차적으로 인가하여 상기 다수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 독출하기 위한 주변 회로들, 및 상기 독출 동작시 상기 다수의 독출 전압 중 제1 독출 전압이 인가될 때 상기 비트라인의 전위를 센싱하도록 상기 주변 회로들을 제어하고, 상기 선택된 메모리 셀의 문턱 전압 분포가 설정된 문턱 전압 분포에서 벗어났는지를 검출하기 위하여 상기 제1 독출 전압보다 일정 전압만큼 낮은 제2 독출 전압 및 상기 제1 독출 전압보다 상기 일정 전압만큼 높은 제3 독출 전압이 인가될 때 상기 비트라인의 전위를 센싱하도록 상기 주변 회로들을 제어하기 위한 콘트롤러를 포함한다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 독출 방법은 선택된 메모리 셀의 워드라인에 제1 독출 전압을 인가하는 단계와, 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하여 페이지 버퍼의 캐시 래치부에 제1 데이터를 저장하는 단계와, 상기 선택된 메모리 셀의 문턱 전압 분포가 설정된 문턱 전압 분포에서 벗어났는지를 검출하기 위하여 상기 선택된 메모리 셀의 워드라인에 상기 제1 독출 전압보다 낮은 제2 독출 전압 및 상기 제1 독출 전압보다 높은 제3 독출 전압을 순차적으로 인가하고 상기 비트라인의 전위를 센싱하여 상기 페이지 버퍼의 메인 래치부에 제2 데이터를 저장하고, 상기 캐시 래치부에 저장된 상기 제1 데이터를 데이터 라인으로 출력하는 단계, 및 상기 메인 래치부에 저장된 상기 제2 데이터를 상기 캐시 래치부로 전송한 후 상기 데이터 라인으로 출력하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 독출 방법은 선택된 메모리 셀의 워드라인에 제1 독출 전압을 인가하고 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하여 페이지 버퍼의 메인 래치부에 제1 노멀 독출 데이터를 저장하는 단계와, 상기 선택된 메모리 셀의 워드라인에 제2 독출 전압을 인가하고 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하여 상기 제1 노멀 독출 데이터가 저장된 상기 메인 래치부에 제2 노멀 독출 데이터 중첩하여 저장하는 단계와, 상기 제2 노멀 독출 데이터를 상기 페이지 버퍼의 캐시 래치부로 전송하여 저장하는 단계와, 상기 선택된 메모리 셀의 워드라인에 상기 제1 독출 전압보다 낮은 제3 독출 전압, 상기 제1 독출 전압보다 높은 제4 독출 전압, 상기 제2 독출 전압보다 낮은 제5 독출 전압, 상기 제2 독출 전압보다 높은 제6 독출 전압을 순차적으로 인가하고 상기 비트라인의 전위를 센싱하여 상기 페이지 버퍼의 상기 메인 래치부에 오버 샘플링 독출 데이터를 저장하는 단계와, 상기 캐시 래치부에 저장된 상기 제2 노멀 독출 데이터를 데이터 라인으로 출력하는 단계, 및 상기 메인 래치부에 저장된 상기 오버 샘플링 독출 데이터를 상기 캐시 래치부로 전송한 후 상기 데이터 라인으로 출력하는 단계를 포함한다.
본 발명의 일실시 예에 따르면, 불휘발성 메모리 소자의 독출 동작시 독출 동작시 정상 독출 전압을 이용하여 선택된 메모리 셀의 노멀 데이터 및 정상 독출 전압보다 일정 전압 만큼 작은 제1 독출 전압과 정상 독출 전압보다 일정 전압 만큼 높은 제2 독출 전압을 이용하여 선택된 메모리 셀의 문턱 전압이 설정된 문턱 전압 분포 범위에 포함되었는지를 나타내는 오버 샘플링 데이터를 독출하되 이들을 캐시(Cache) 리드 방법으로 독출함으로써, 독출 시간을 감소시킬 수 있다.
도 1은 종래 기술에 따른 불휘발성 메모리 소자의 문턱 전압 분포도이다.
도 2는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 구성도이다.
도 3은 도 2의 메모리 셀 어레이 및 페이지 버퍼를 나타내는 상세 회로도이다.
도 4는 본 발명의 일실시 예에 따른 하위 비트 데이터 독출 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 일실시 예에 따른 하위 비트 데이터 독출 동작을 설명하기 위한 문턱 전압 분포도이다.
도 6은 본 발명의 일실시 예에 따른 상위 비트 데이터 독출 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 일실시 예에 따른 상위 비트 데이터 독출 동작을 설명하기 위한 문턱 전압 분포도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 구성도이다.
도 2를 참조하면, 블휘발성 메모리 소자는 메모리 셀 어레이(100), 페이지 버퍼(200), 컨트롤러(300), 전압 공급부(400) 및 X 디코더(500)를 포함한다.
메모리 셀 어레이(100)는 데이터가 저장될 수 있는 다수의 메모리 셀을 포함한다.
페이지 버퍼(200)는 메모리 셀 어레이(100)의 비트라인(BL)과 데이터 라인(DL) 사이에 연결되며, 독출 동작시 컨트롤러(300)에서 출력되는 다수의 페이지 버퍼 제어 신호들에 응답하여 메모리 셀 어레이(100)의 비트라인 전위를 센싱하여 노멀 독출 데이터 및 오버 샘플링 독출 데이터를 독출한다.
컨트롤러(300)는 불휘발성 메모리 소자의 독출 동작시 페이지 버퍼(200), 전압 공급부(400) 및 X 디코더(500)를 제어하기 위한 다수의 제어신호들을 출력한다.
전압 공급부(400)는 불휘발성 메모리 소자의 독출 동작 시 컨트롤러(300)에서 출력되는 독출 전압 제어 신호에 응답하여 독출 전압(Vread)을 생성하여 출력한다.
X 디코더(500)는 불휘발성 메모리 소자의 독출 동작시 컨트롤러(300)에서 출력된 디코더 제어 신호에 응답하여 전압 공급부(400)에서 생성된 독출 전압을 메모리셀 어레이(100)의 선택된 워드라인에 인가한다.
도 3은 도 2의 메모리 셀 어레이 및 페이지 버퍼를 나타내는 상세 회로도이다.
도 3을 참조하면, 불휘발성 메모리 소자는 메모리 셀 어레이(100) 및 페이지 버퍼(200)를 포함한다.
메모리 셀 어레이(100)는 비트라인들(BLe, BLo)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링(String)을 포함한다. 각각의 스트링(String)은 비트라인(BLe)과 공통 소스 라인(CSL) 사이에 직렬 연결된 드레인 선택 트랜지스터(DST), 다수의 메모리 셀(MC0 내지 MCn), 및 소스 선택 트랜지스터(SST)를 포함한다. 다수의 메모리 셀(MC0 내지 MCn) 각각의 게이트에는 대응하는 하나의 워드라인이 연결되며, 독출 동작시 워드라인을 통해 독출 전압이 인가된다.
페이지 버퍼(200)는 메모리 셀 어레이(100)의 비트라인(BLe, BLo)과 데이터 라인(DL) 사이에 연결된다.
페이지 버퍼(200)는 비트라인 선택부(210), 프리차지부(220), 캐시 래치부(230), 메인 래치부(240), 감지 노드 센싱부(250), 데이터 독출부(260)를 포함한다.
비트라인 선택부(210)는 독출 동작시 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하여 감지 노드(SO)와 연결한다. 비트라인 선택부(210)는 다수의 트랜지스터(N1 내지 N5)를 포함한다. 트랜지스터(N1)는 이븐 비트라인(BLe)과 가상 전압 공급 단자 사이에 연결되며, 이븐 디스차지 신호(DISCHe)에 응답하여 이븐 비트라인(BLe)에 가상 전압(VIRPWR)을 인가한다. 트랜지스터(N2)는 오드 비트라인(BLo)과 가상 전압 공급 단자 사이에 연결되며, 오드 디스차지 신호(DISCHo)에 응답하여 오드 비트라인(BLo)에 가상 전압(VIRPWR)을 인가한다. 트랜지스터(N3)는 이븐 비트라인(BLe)과 감지 노드(SO) 사이에 연결되며, 이븐 비트라인 선택 신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 감지 노드(SO)를 연결한다. 트랜지스터(N4)는 오드 비트라인(BLo)과 감지 노드(SO) 사이에 연결되며, 오드 비트라인 선택 신호(BSLo)에 응답하여 오드 비트라인(BLo)과 감지 노드(SO)를 연결한다.
프리차지부(220)는 독출 동작의 일부 구간 동안 감지 노드(SO)를 하이 레벨로 프리차지한다. 프리차지부(220)는 전원 전압(Vcc)과 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(P1)로 구성될 수 있다. PMOS 트랜지스터(P1)는 로우 레벨로 활성화되는 프리차지 신호(PRECH_N)에 응답하여 전원 전압(Vcc)을 감지 노드(SO)에 공급하여 감지 노드(SO)를 프리차지한다.
메인 래치부(240)는 독출 동작시 선택된 비트라인(예를 들어 이븐 비트라인)에 연결된 메모리 셀의 문턱 전압에 따라 전위가 변화하는 감지 노드(SO)의 전위를 센싱하여 센싱 데이터를 임시 저장한다.
메인 래치부(240)는 센싱 데이터를 저장하는 래치와 다수의 트랜지스터(N8, N9, N10)를 포함한다. 래치는 제1 노드(QM)와 제2 노드(QM_N) 사이에 역방향 병렬 연결된 인버터(IV3 및 IV4)로 구성된다. 트랜지스터(N8)는 감지 노드(SO)와 제2 노드(QM_N) 사이에 연결되고, 데이터 전송 동작시 전송 신호(TRANM)에 응답하여 감지 노드(SO)와 제2 노드(QM_N)를 연결하여 래치에 저장된 데이터 값에 따라 감지 노드(SO)의 전위를 변화시킨다. 트랜지스터(N9)는 공통 노드(CN)와 제1 노드(QM) 사이에 연결되고, 메인 래치 초기화 동작시 메인 래치 초기화 신호(MRST)에 응답하여 접지 전원(Vss)과 연결되는 공통 노드(CN)와 제1 노드(QM)를 연결하여 초기화시킨다. 또한 트랜지스터(N9)는 데이터 센싱 동작시 감지 노드(SO)의 전위에 따라 접지 전원(Vss)과 연결되거나 분리되는 공통 노드(CN)를 제1 노드(QM)를 연결한다. 트랜지스터(N10)는 공통 노드(CN)와 제2 노드(QM_N) 사이에 연결되고, 데이터 센싱 동작시 메인 래치 세트 신호(MSET)에 응답하여 공통 노드(CN)를 제2 노드(QM_N)를 연결한다.
캐시 래치부(230)는 데이터 전송 동작시 메인 래치부(240)로 부터 데이터를 전송받아 임시 저장하고, 데이터 출력 동작시 임시 저장된 데이터를 데이터 라인(DL)으로 출력한다.
캐시 래치부(230)는 메인 래치부(230)로 부터 전송받은 데이터를 임시 저장하는 래치와 다수의 트랜지스터(N5, N6, N7)를 포함한다. 래치는 제3 노드(QC)와 제4 노드(QC_N) 사이에 역방향 병렬 연결된 인버터(IV1 및 IV2)로 구성된다. 트랜지스터(N5)는 감지 노드(SO)와 제4 노드(QC_N) 사이에 연결되고, 전송 신호(TRANC)에 응답하여 감지 노드(SO)와 제4 노드(QC_N)를 연결한다. 트랜지스터(N6)는 공통 노드(CN)와 제3 노드(QC) 사이에 연결되고, 캐시 래치 초기화 동작시 캐시 래치 초기화 신호(CRST)에 응답하여 접지 전원(Vss)과 연결되는 공통 노드(CN)와 제3 노드(QC)를 연결하여 초기화시킨다. 트랜지스터(N7)는 공통 노드(CN)와 제4 노드(QC_N) 사이에 연결되고, 데이터 전송 동작시 캐시 래치 세트 신호(CSET)에 응답하여 공통 노드(CN)를 제4 노드(QC_N)를 연결한다.
감지 노드 센싱부(250)는 공통 노드(CN)와 접지 전원(Vss) 사이에 연결되는 트랜지스터(N11)를 포함한다. 트랜지스터(N11)는 감지 노드(SO)의 전위에 응답하여 공통 노드(CN)와 접지 전원(Vss)을 연결한다.
데이터 독출부(260)는 캐시 래치부(230)의 제4 노드(QC_N)와 데이터 라인(DL) 사이에 연결된 트랜지스터(N12)를 포함한다. 트랜지스터(N12)는 데이터 독출 동작시 데이터 독출 신호(PBDO)에 응답하여 제4 노드(QC_N)와 데이터 라인(DL)을 연결하여 캐시 래치부(230)에 저장된 데이터를 데이터 라인(DL)으로 출력한다.
도 4는 본 발명의 일실시 예에 따른 하위 비트 데이터 독출 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 일실시 예에 따른 하위 비트 데이터 독출 동작을 설명하기 위한 문턱 전압 분포도이다.
도 2 내지 도 5를 참조하여 본 발명의 일실시 예에 따른 하위 비트 데이터 독출 동작을 설명하면 다음과 같다.
1) 메인 래치 및 캐시 래치 초기화(S11)
프리차지부(220)는 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다. 하이 레벨의 감지 노드(SO) 전위에 응답하여 감지 노드 센싱부(250)는 공통 노드(SN)과 접지 전원(Vss)을 연결한다.
메인 래치부(240)는 메인 래치 리셋 신호(MRST)에 응답하여 공통 노드(CN)와 제1 노드(QM)를 연결하여 제1 노드(QM)가 로우 레벨이 되도록 초기화한다.
캐시 래치부(230)는 캐시 래치 리셋 신호(CRST)에 응답하여 공통 노드(CN)와 제3 노드(QC)를 연결하여 제3 노드(QC)가 로우 레벨이 되도록 초기화한다.
2) 제1 독출 동작(S12)
페이지 버퍼(200)의 프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
전압 공급부(400)는 컨트롤러(300)에서 출력된 제어 신호에 응답하여 제1 독출 전압(R2.2) 및 패스 전압을 생성하고, X 디코더(500)는 메모리 셀 어레이(100)의 다수의 메모리 셀(MC0 내지 MCn)들 중 선택된 메모리 셀(예를 들어 MC0)의 워드라인(WL0)에 제1 독출 전압(R2.2)을 인가하고, 나머지 메모리 셀(MC1 내지 MCn)에는 패스 전압을 인가한다.
비트라인 선택부(210)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중 선택된 비트라인(예를 들어 이븐 비트라인)을 감지 노드(SO)와 연결한다. 이로 인하여 선택된 메모리 셀(MC0)의 문턱 전압 값에 따라 감지 노드(SO)의 전위가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 메인 래치부(240)는 메인 래치 세트 신호(MSET)에 응답하여 공통 노드(CN)와 제2 노드(QM_N)를 연결한다.
결과적으로 메모리 셀(MC0)의 문턱 전압 값이 반영된 감지 노드(SO)의 전위에 따라 메인 래치부(240)의 래치에 초기화 값이 유지되거나 반전되어 노멀 독출 데이터가 임시 저장된다.
3) 메인 래치부에 저장된 노멀 독출 데이터를 캐시 래치부로 전송(S13)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
메인 래치부(240)에 전송 신호(TRANM)가 인가되어 제2 노드(QM_N)와 감지 노드(SO)가 연결된다. 이로 인하여 메인 래치부(240)에 저장된 노멀 독출 데이터에 따라 감지 노드(SO)가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 캐시 래치부(230)는 캐시 래치 세트 신호(CSET)에 응답하여 공통 노드(CN)와 제4 노드(QC_N)를 연결한다.
결과적으로 메인 래치부(240)에 저장된 노멀 독출 데이터 값이 반영된 감지 노드(SO)의 전위에 따라 캐시 래치부(230)의 래치에 초기화 값이 유지되거나 반전되어 노멀 독출 데이터가 임시 저장된다.
4) 제2 독출 동작 및 캐시 래치부에 저장된 노멀 독출 데이터 출력(S14)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
하이 레벨의 감지 노드(SO) 전위에 응답하여 감지 노드 센싱부(250)는 공통 노드(SN)과 접지 전원(Vss)을 연결한다.
메인 래치부(240)는 메인 래치 리셋 신호(MRST)에 응답하여 공통 노드(CN)와 제1 노드(QM)를 연결하여 제1 노드(QM)가 로우 레벨이 되도록 초기화한다.
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
전압 공급부(400)는 컨트롤러(300)에서 출력된 제어 신호에 응답하여 제2 독출 전압(R3.3) 및 패스 전압을 생성하고, X 디코더(500)는 메모리 셀 어레이(100)의 다수의 메모리 셀(MC0 내지 MCn)들 중 선택된 메모리 셀(예를 들어 MC0)의 워드라인(WL0)에 제2 독출 전압(R3.3)을 인가하고, 나머지 메모리 셀(MC1 내지 MCn)에는 패스 전압을 인가한다. 제2 독출 전압(R3.3)은 제1 독출 전압(R2.2) 보다 설정 전위 만큼 낮은 전위를 갖는 것이 바람직하다.
비트라인 선택부(210)는 이븐 비트라인(BLe)을 감지 노드(SO)와 연결한다. 이로 인하여 선택된 메모리 셀(MC0)의 문턱 전압 값에 따라 감지 노드(SO)의 전위가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 메인 래치부(240)는 메인 래치 세트 신호(MSET)에 응답하여 공통 노드(CN)와 제2 노드(QM_N)를 연결한다.
결과적으로 메모리 셀(MC0)의 문턱 전압 값이 반영된 감지 노드(SO)의 전위에 따라 메인 래치부(240)의 래치에 초기화 값이 유지되거나 반전되어 오버 샘플링 독출 데이터가 임시 저장된다.
상술한 오버 샘플링 독출 데이터를 독출하는 동작시 데이터 독출부(260)에 데이터 독출 신호(PBDO)가 인가되어 캐시 래치부(230)에 저장된 노멀 독출 데이터가 데이터 라인(DL)으로 전송된다. 즉, 메인 래치부(240)에 오버 샘플링 독출 데이터를 저장하는 독출 동작과 캐시 래치부(230)에 저장된 노멀 독출 데이터를 출력하는 동작을 동시에 진행하는 캐시(Cache) 리드 방식을 사용하여 전체 독출 시간을 감소시킬 수 있다.
5) 제3 독출 동작(S15)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
전압 공급부(400)는 컨트롤러(300)에서 출력된 제어 신호에 응답하여 제3 독출 전압(R3.4) 및 패스 전압을 생성하고, X 디코더(500)는 메모리 셀 어레이(100)의 다수의 메모리 셀(MC0 내지 MCn)들 중 선택된 메모리 셀(예를 들어 MC0)의 워드라인(WL0)에 제3 독출 전압(R3.4)을 인가하고, 나머지 메모리 셀(MC1 내지 MCn)에는 패스 전압을 인가한다. 제3 독출 전압(R3.4)은 제1 독출 전압(R2.2) 보다 설정 전위 만큼 높은 전위를 갖는 것이 바람직하다.
비트라인 선택부(210)는 이븐 비트라인(BLe)을 감지 노드(SO)와 연결한다. 이로 인하여 선택된 메모리 셀(MC0)의 문턱 전압 값에 따라 감지 노드(SO)의 전위가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 메인 래치부(240)는 메인 래치 초기화 신호(MRST)에 응답하여 공통 노드(CN)와 제1 노드(QM)를 연결한다.
결과적으로 메모리 셀(MC0)의 문턱 전압 값이 반영된 감지 노드(SO)의 전위에 따라 오버 샘플링 독출 데이터가 미리 저장된 메인 래치부(240)의 래치가 기존 값을 유지하거나 반전되어 새로운 오버 샘플링 독출 데이터가 임시 저장된다. 즉, 제2 독출 전압(R3.3) 및 제3 독출 전압(R3.4)을 이용하여 독출한 두개의 오버 샘플링 데이터가 중첩되어 저장된다. 메모리 셀(MC0)의 문턱 전압 값이 제2 독출 전압(R3.3) 및 제3 독출 전압(R3.4) 사이에 존재할 경우 제2 노드(QM_N)의 전위가 로우 레벨인 오버 샘플링 독출 데이터가 저장되고, 메모리 셀(MC0)의 문턱 전압 값이 제2 독출 전압(R3.3) 및 제3 독출 전압(R3.4) 사이에 존재하지 않을 경우 제2 노드(QM_N)의 전위가 하이 레벨인 오버 샘플링 독출 데이터가 저장된다. 따라서 오버 샘플링 독출 데이터는 선택된 메모리 셀의 문턱 전압 분포가 설정된 문턱 전압 분포에서 벗어났는지를 검출할 수 있다.
6) 메인 래치부에 저장된 오버 샘플링 독출 데이터를 캐시 래치부로 전송(S16)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
메인 래치부(240)에 전송 신호(TRANM)가 인가되어 제2 노드(QM_N)와 감지 노드(SO)가 연결된다. 이로 인하여 메인 래치부(240)에 저장된 오버 샘플링 독출 데이터에 따라 감지 노드(SO)가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 캐시 래치부(230)는 캐시 래치 세트 신호(CSET)에 응답하여 공통 노드(CN)와 제4 노드(QC_N)를 연결한다.
결과적으로 메인 래치부(240)에 저장된 오버 샘플링 독출 데이터 값이 반영된 감지 노드(SO)의 전위에 따라 캐시 래치부(230)의 래치에 초기화 값이 유지되거나 반전되어 오버 샘플링 독출 데이터가 임시 저장된다.
7) 캐시 래치부에 저장된 오버 샘플링 독출 데이터 출력(S17)
데이터 독출부(260)에 데이터 독출 신호(PBDO)가 인가되어 캐시 래치부(230)에 저장된 오버 샘플링 독출 데이터가 데이터 라인(DL)으로 전송된다.
독출된 노멀 독출 데이터와 오버 샘플링 독출 데이터를 이용하여 ECC 처리하여 하위 비트 데이터를 출력한다.
도 6은 본 발명의 일실시 예에 따른 상위 비트 데이터 독출 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 일실시 예에 따른 상위 비트 데이터 독출 동작을 설명하기 위한 문턱 전압 분포도이다.
도 2, 도 3, 도 6 및 도 7을 참조하여 본 발명의 일실시 예에 따른 상위 비트 데이터 독출 동작을 설명하면 다음과 같다.
1) 메인 래치 및 캐시 래치 초기화(S21)
프리차지부(220)는 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다. 하이 레벨의 감지 노드(SO) 전위에 응답하여 감지 노드 센싱부(250)는 공통 노드(SN)과 접지 전원(Vss)을 연결한다.
메인 래치부(240)는 메인 래치 리셋 신호(MRST)에 응답하여 공통 노드(CN)와 제1 노드(QM)를 연결하여 제1 노드(QM)가 로우 레벨이 되도록 초기화한다.
캐시 래치부(230)는 캐시 래치 리셋 신호(CRST)에 응답하여 공통 노드(CN)와 제3 노드(QC)를 연결하여 제3 노드(QC)가 로우 레벨이 되도록 초기화한다.
2) 제1 독출 동작(S22)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
전압 공급부(400)는 컨트롤러(300)에서 출력된 제어 신호에 응답하여 제1 독출 전압(R2.1) 및 패스 전압을 생성하고, X 디코더(500)는 메모리 셀 어레이(100)의 다수의 메모리 셀(MC0 내지 MCn)들 중 선택된 메모리 셀(예를 들어 MC0)의 워드라인(WL0)에 제1 독출 전압(R2.1)을 인가하고, 나머지 메모리 셀(MC1 내지 MCn)에는 패스 전압을 인가한다.
비트라인 선택부(210)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중 선택된 비트라인(예를 들어 이븐 비트라인)을 감지 노드(SO)와 연결한다. 이로 인하여 선택된 메모리 셀(MC0)의 문턱 전압 값에 따라 감지 노드(SO)의 전위가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 메인 래치부(240)는 메인 래치 세트 신호(MSET)에 응답하여 공통 노드(CN)와 제2 노드(QM_N)를 연결한다.
결과적으로 메모리 셀(MC0)의 문턱 전압 값이 반영된 감지 노드(SO)의 전위에 따라 메인 래치부(240)의 래치에 초기화 값이 유지되거나 반전되어 노멀 독출 데이터가 임시 저장된다.
3) 제2 독출 동작(S23)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
전압 공급부(400)는 컨트롤러(300)에서 출력된 제어 신호에 응답하여 제2 독출 전압(R2.3) 및 패스 전압을 생성하고, X 디코더(500)는 메모리 셀 어레이(100)의 다수의 메모리 셀(MC0 내지 MCn)들 중 선택된 메모리 셀(예를 들어 MC0)의 워드라인(WL0)에 제2 독출 전압(R2.3)을 인가하고, 나머지 메모리 셀(MC1 내지 MCn)에는 패스 전압을 인가한다.
비트라인 선택부(210)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중 선택된 비트라인(예를 들어 이븐 비트라인)을 감지 노드(SO)와 연결한다. 이로 인하여 선택된 메모리 셀(MC0)의 문턱 전압 값에 따라 감지 노드(SO)의 전위가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 메인 래치부(240)는 메인 래치 초기화 신호(MRST)에 응답하여 공통 노드(CN)와 제1 노드(QM)를 연결한다.
결과적으로 메모리 셀(MC0)의 문턱 전압 값이 반영된 감지 노드(SO)의 전위에 따라 노멀 독출 데이터가 미리 저장된 메인 래치부(240)의 래치가 기존 값을 유지하거나 반전되어 새로운 노멀 독출 데이터가 임시 저장된다. 즉, 제1 독출 전압(R2.1) 및 제2 독출 전압(R2.3)을 이용하여 독출한 두개의 노멀 독출 데이터가 중첩되어 저장된다.
4) 메인 래치부에 저장된 노멀 독출 데이터를 캐시 래치부로 전송(S24)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
메인 래치부(240)에 전송 신호(TRANM)가 인가되어 제2 노드(QM_N)와 감지 노드(SO)가 연결된다. 이로 인하여 메인 래치부(240)에 저장된 노멀 독출 데이터에 따라 감지 노드(SO)가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 캐시 래치부(230)는 캐시 래치 세트 신호(CSET)에 응답하여 공통 노드(CN)와 제4 노드(QC_N)를 연결한다.
결과적으로 메인 래치부(240)에 저장된 노멀 독출 데이터 값이 반영된 감지 노드(SO)의 전위에 따라 캐시 래치부(230)의 래치에 초기화 값이 유지되거나 반전되어 노멀 독출 데이터가 임시 저장된다.
5)제3 독출 동작 및 캐시 래치부에 저장된 노멀 데이터 출력(S25)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
하이 레벨의 감지 노드(SO) 전위에 응답하여 감지 노드 센싱부(250)는 공통 노드(SN)과 접지 전원(Vss)을 연결한다.
메인 래치부(240)는 메인 래치 리셋 신호(MRST)에 응답하여 공통 노드(CN)와 제1 노드(QM)를 연결하여 제1 노드(QM)가 로우 레벨이 되도록 초기화한다.
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
전압 공급부(400)는 컨트롤러(300)에서 출력된 제어 신호에 응답하여 제3 독출 전압(R3.1) 및 패스 전압을 생성하고, X 디코더(500)는 메모리 셀 어레이(100)의 다수의 메모리 셀(MC0 내지 MCn)들 중 선택된 메모리 셀(예를 들어 MC0)의 워드라인(WL0)에 제3 독출 전압(R3.1)을 인가하고, 나머지 메모리 셀(MC1 내지 MCn)에는 패스 전압을 인가한다. 제3 독출 전압(R3.3)은 제1 독출 전압(R2.1) 보다 설정 전위 만큼 낮은 전위를 갖는 것이 바람직하다.
비트라인 선택부(210)는 이븐 비트라인(BLe)을 감지 노드(SO)와 연결한다. 이로 인하여 선택된 메모리 셀(MC0)의 문턱 전압 값에 따라 감지 노드(SO)의 전위가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 메인 래치부(240)는 메인 래치 세트 신호(MSET)에 응답하여 공통 노드(CN)와 제2 노드(QM_N)를 연결한다.
결과적으로 메모리 셀(MC0)의 문턱 전압 값이 반영된 감지 노드(SO)의 전위에 따라 메인 래치부(240)의 래치에 초기화 값이 유지되거나 반전되어 오버 샘플링 독출 데이터가 임시 저장된다.
상술한 오버 샘플링 독출 데이터를 독출하는 동작시 데이터 독출부(260)에 데이터 독출 신호(PBDO)가 인가되어 캐시 래치부(230)에 저장된 노멀 독출 데이터가 데이터 라인(DL)으로 전송된다. 즉, 메인 래치부(240)에 오버 샘플링 독출 데이터를 저장하는 독출 동작과 캐시 래치부(230)에 저장된 노멀 독출 데이터를 출력하는 동작을 동시에 진행하는 캐시(Cache) 리드 방식을 사용하여 전체 독출 시간을 감소시킬 수 있다.
6) 제4 독출 동작(S26)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
전압 공급부(400)는 컨트롤러(300)에서 출력된 제어 신호에 응답하여 제4 독출 전압(R3.2) 및 패스 전압을 생성하고, X 디코더(500)는 메모리 셀 어레이(100)의 다수의 메모리 셀(MC0 내지 MCn)들 중 선택된 메모리 셀(예를 들어 MC0)의 워드라인(WL0)에 제4 독출 전압(R3.2)을 인가하고, 나머지 메모리 셀(MC1 내지 MCn)에는 패스 전압을 인가한다. 제4 독출 전압(R3.2)은 제1 독출 전압(R2.1) 보다 설정 전위 만큼 높은 전위를 갖는 것이 바람직하다.
비트라인 선택부(210)는 이븐 비트라인(BLe)을 감지 노드(SO)와 연결한다. 이로 인하여 선택된 메모리 셀(MC0)의 문턱 전압 값에 따라 감지 노드(SO)의 전위가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 메인 래치부(240)는 메인 래치 초기화 신호(MRST)에 응답하여 공통 노드(CN)와 제1 노드(QM)를 연결한다.
결과적으로 메모리 셀(MC0)의 문턱 전압 값이 반영된 감지 노드(SO)의 전위에 따라 오버 샘플링 독출 데이터가 미리 저장된 메인 래치부(240)의 래치가 기존 값을 유지하거나 반전되어 새로운 오버 샘플링 독출 데이터가 임시 저장된다. 즉, 제3 독출 전압(R3.1) 및 제4 독출 전압(R3.2)을 이용하여 독출한 두개의 오버 샘플링 데이터가 중첩되어 저장된다. 메모리 셀(MC0)의 문턱 전압 값이 제3 독출 전압(R3.1) 및 제4 독출 전압(R3.2) 사이에 존재할 경우 제2 노드(QM_N)의 전위가 로우 레벨인 오버 샘플링 독출 데이터가 저장되고, 메모리 셀(MC0)의 문턱 전압 값이 제3 독출 전압(R3.1) 및 제3 독출 전압(R3.2) 사이에 존재하지 않을 경우 제2 노드(QM_N)의 전위가 하이 레벨인 오버 샘플링 독출 데이터가 저장된다.
7) 제5 독출 동작(S27)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
전압 공급부(400)는 컨트롤러(300)에서 출력된 제어 신호에 응답하여 제5 독출 전압(R3.5) 및 패스 전압을 생성하고, X 디코더(500)는 메모리 셀 어레이(100)의 다수의 메모리 셀(MC0 내지 MCn)들 중 선택된 메모리 셀(예를 들어 MC0)의 워드라인(WL0)에 제5 독출 전압(R3.5)을 인가하고, 나머지 메모리 셀(MC1 내지 MCn)에는 패스 전압을 인가한다. 제5 독출 전압(R3.5)은 제2 독출 전압(R2.3) 보다 설정 전위 만큼 낮은 전위를 갖는 것이 바람직하다.
비트라인 선택부(210)는 이븐 비트라인(BLe)을 감지 노드(SO)와 연결한다. 이로 인하여 선택된 메모리 셀(MC0)의 문턱 전압 값에 따라 감지 노드(SO)의 전위가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 메인 래치부(240)는 메인 래치 세트 신호(MSET)에 응답하여 공통 노드(CN)와 제2 노드(QM_N)를 연결한다.
결과적으로 메모리 셀(MC0)의 문턱 전압 값이 반영된 감지 노드(SO)의 전위에 따라 오버 샘플링 독출 데이터가 미리 저장된 메인 래치부(240)의 래치가 기존 값을 유지하거나 반전되어 새로운 오버 샘플링 독출 데이터가 임시 저장된다.
8) 제6 독출 동작(S28)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
전압 공급부(400)는 컨트롤러(300)에서 출력된 제어 신호에 응답하여 제6 독출 전압(R3.6) 및 패스 전압을 생성하고, X 디코더(500)는 메모리 셀 어레이(100)의 다수의 메모리 셀(MC0 내지 MCn)들 중 선택된 메모리 셀(예를 들어 MC0)의 워드라인(WL0)에 제6 독출 전압(R3.6)을 인가하고, 나머지 메모리 셀(MC1 내지 MCn)에는 패스 전압을 인가한다. 제6 독출 전압(R3.6)은 제2 독출 전압(R2.3) 보다 설정 전위 만큼 낮은 전위를 갖는 것이 바람직하다.
비트라인 선택부(210)는 이븐 비트라인(BLe)을 감지 노드(SO)와 연결한다. 이로 인하여 선택된 메모리 셀(MC0)의 문턱 전압 값에 따라 감지 노드(SO)의 전위가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 메인 래치부(240)는 메인 래치 초기화 신호(MRST)에 응답하여 공통 노드(CN)와 제1 노드(QM)를 연결한다.
결과적으로 메모리 셀(MC0)의 문턱 전압 값이 반영된 감지 노드(SO)의 전위에 따라 오버 샘플링 독출 데이터가 미리 저장된 메인 래치부(240)의 래치가 기존 값을 유지하거나 반전되어 새로운 오버 샘플링 독출 데이터가 임시 저장된다. 즉, 메인 래치부(240)의 래치에는 제3 내지 제6 독출 동작으로 독출한 오버 샘플링 데이터들이 중첩되어 하나의 오버 샘플링 데이터로 저장된다. 최종적인 오버 샘플링 데이터는 선택된 메모리 셀의 문턱 전압 값이 제3 독출 전압(R3.1)과 제4 독출 전압(R3.2) 사이 또는 제5 독출 전압(R3.5)과 제6 독출 전압(R3.6) 사이에 존재하는지를 나타낸다. 따라서 오버 샘플링 독출 데이터는 선택된 메모리 셀의 문턱 전압 분포가 설정된 문턱 전압 분포에서 벗어났는지를 검출할 수 있다.
9) 메인 래치부에 저장된 오버 샘플링 독출 데이터를 캐시 래치부로 전송(S29)
프리차지부(220)는 일정 시간 동안 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다.
메인 래치부(240)에 전송 신호(TRANM)가 인가되어 제2 노드(QM_N)와 감지 노드(SO)가 연결된다. 이로 인하여 메인 래치부(240)에 저장된 오버 샘플링 독출 데이터에 따라 감지 노드(SO)가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
감지 노드 센싱부(250)는 감지 노드(SO)의 전위에 따라 공통 노드(CN)와 접지 전원(Vss)을 연결하거나 차단한다. 캐시 래치부(230)는 캐시 래치 세트 신호(CSET)에 응답하여 공통 노드(CN)와 제4 노드(QC_N)를 연결한다.
결과적으로 메인 래치부(240)에 저장된 오버 샘플링 독출 데이터 값이 반영된 감지 노드(SO)의 전위에 따라 캐시 래치부(230)의 래치에 초기화 값이 유지되거나 반전되어 오버 샘플링 독출 데이터가 임시 저장된다.
10) 캐시 래치부에 저장된 오버 샘플링 독출 데이터 출력(S30)
데이터 독출부(260)에 데이터 독출 신호(PBDO)가 인가되어 캐시 래치부(230)에 저장된 오버 샘플링 독출 데이터가 데이터 라인(DL)으로 전송된다.
독출된 노멀 독출 데이터와 오버 샘플링 독출 데이터를 이용하여 ECC 처리하여 상위 비트 데이터를 출력한다.
상술한 바와 같이 하위 비트 데이터 독출 동작과 상위 비트 데이터 독출 동작시 노멀 독출 데이터와 오버 샘플링 독출 데이터를 캐시 리드 방식으로 함께 독출하여 독출 동작의 시간을 감소시키는 동시에 ECC 처리용 데이터의 수를 증가시켜 ECC 처리의 효율을 개선할 수 있다.
100 : 메모리 셀 어레이 200 : 페이지 버퍼
210 : 비트라인 선택부 220 : 프리차지부
230 : 캐시 래치부 240 : 메인 래치부
250 : 감지 노드 센싱부 260 : 데이터 독출부
300 : 컨트롤러 400 : 전압 공급부
500 : X 디코더

Claims (17)

  1. 비트라인과 공통 소스 라인 사이에 직렬 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    독출 동작시 상기 메모리 셀 어레이의 선택된 워드라인에 다수의 독출 전압을 순차적으로 인가하여 상기 다수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 독출하기 위한 주변 회로들; 및
    상기 독출 동작시 상기 다수의 독출 전압 중 제1 독출 전압이 인가될 때 상기 비트라인의 전위를 센싱하도록 상기 주변 회로들을 제어하고, 상기 선택된 메모리 셀의 문턱 전압 분포가 설정된 문턱 전압 분포에서 벗어났는지를 검출하기 위하여 상기 제1 독출 전압보다 일정 전압만큼 낮은 제2 독출 전압 및 상기 제1 독출 전압보다 상기 일정 전압만큼 높은 제3 독출 전압이 인가될 때 상기 비트라인의 전위를 센싱하도록 상기 주변 회로들을 제어하기 위한 콘트롤러를 포함하는 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 주변 회로들은 상기 다수의 독출 전압을 상기 워드라인에 인가하기 위한 전압 공급부; 및
    상기 제1 독출 전압이 인가될 때 상기 비트라인의 전위를 센싱하여 노멀 독출 데이터를 출력하고 상기 제2 및 3 독출 전압이 인가될 때 상기 비트라인의 전위를 센싱하여 오버 샘플링 독출 데이터를 독출하기 위한 페이지 버퍼를 포함하는 불휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 컨트롤러는 상기 페이지 버퍼가 상기 노멀 독출 데이터와 상기 오버 샘플링 독출 데이터를 캐시 리드 방식으로 독출하도록 제어하는 불휘발성 메모리 소자.
  4. 제 2 항에 있어서,
    상기 페이지 버퍼는 상기 노멀 독출 데이터를 데이터 라인으로 출력하는 동작과 상기 오버 샘플링 독출 데이터를 상기 페이지 버퍼에 임시 저장하는 동작을 동시에 진행하는 불휘발성 메모리 소자.
  5. 제 2 항에 있어서,
    상기 페이지 버퍼는
    상기 비트라인의 전위를 센싱하여 상기 노멀 독출 데이터 또는 상기 오버 샘플링 독출 데이터를 저장하기 위한 메인 래치부; 및
    상기 메인 래치부에 저장된 상기 노멀 독출 데이터 또는 상기 오버 샘플링 독출 데이터를 상기 메인 래치부로부터 전송받아 임시 저장하고, 임시 저장된 상기 상기 노멀 독출 데이터 또는 상기 오버 샘플링 독출 데이터를 데이터 라인으로 출력하기 위한 캐시 래치부를 포함하며,
    상기 메인 래치부가 상기 오버 샘플링 독출 데이터를 임시 저장할 때 상기 캐시 래치부는 임시 저장된 상기 노멀 독출 데이터를 상기 데이터 라인으로 출력하는 불휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    상기 메인 래치부는 상기 메모리 셀에 상기 제2 독출 전압이 인가될 때 상기 비트라인 전위를 센싱하여 얻어진 제1 오버 샘플링 독출 데이터와 상기 제3 독출 전압을 상기 선택된 메모리 셀에 인가할 때 상기 비트라인 전위를 센싱하여 얻어진 제2 오버 샘플링 독출 데이터를 중첩하여 저장하는 불휘발성 메모리 소자.
  7. 선택된 메모리 셀의 워드라인에 제1 독출 전압을 인가하는 단계;
    상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하여 페이지 버퍼의 캐시 래치부에 제1 데이터를 저장하는 단계;
    상기 선택된 메모리 셀의 문턱 전압 분포가 설정된 문턱 전압 분포에서 벗어났는지를 검출하기 위하여 상기 선택된 메모리 셀의 워드라인에 상기 제1 독출 전압보다 낮은 제2 독출 전압 및 상기 제1 독출 전압보다 높은 제3 독출 전압을 순차적으로 인가하는 단계;
    상기 비트라인의 전위를 센싱하여 상기 페이지 버퍼의 메인 래치부에 제2 데이터를 저장하고, 상기 캐시 래치부에 저장된 상기 제1 데이터를 데이터 라인으로 출력하는 단계; 및
    상기 메인 래치부에 저장된 상기 제2 데이터를 상기 캐시 래치부로 전송한 후 상기 데이터 라인으로 출력하는 단계를 포함하는 불휘발성 메모리 소자의 독출 방법.
  8. 제 7 항에 있어서,
    상기 제1 데이터를 상기 캐시 래치부에 저장하는 단계는
    상기 비트라인의 전위를 센싱하여 상기 페이지 버퍼의 상기 메인 래치부에 저장하는 단계; 및
    상기 메인 래치부에 저장된 상기 제1 데이터를 상기 캐시 래치부로 전송하여 저장하는 단계를 포함하는 불휘발성 메모리 소자의 독출 방법.
  9. 제 7 항에 있어서,
    상기 메인 래치부에 상기 제2 데이터를 저장하는 단계는
    상기 선택된 메모리 셀의 워드라인에 상기 제2 독출 데이터를 인가하는 단계;
    상기 비트라인의 전위를 센싱하여 상기 페이지 버퍼의 상기 메인 래치부에 임시 데이터를 저장하는 단계;
    상기 선택된 메모리 셀의 워드라인에 상기 제3 독출 데이터를 인가하는 단계; 및
    상기 비트라인의 전위를 센싱하여 상기 임시 데이터가 저장된 상기 메인 래치부에 새로운 데이터를 중첩하여 상기 제2 데이터를 저장하는 단계를 포함하는 불휘발성 메모리 소자의 독출 방법.
  10. 제 9 항에 있어서,
    상기 임시 데이터를 상기 메인 래치부에 저장할 때 상기 캐시 래치부에 저장된 상기 제1 데이터를 상기 데이터 라인으로 출력하는 불휘발성 메모리 소자의 독출 방법.
  11. 제 9 항에 있어서,
    상기 제2 데이터는 상기 선택된 메모리 셀의 문턱 전압 값이 상기 제2 독출 전압 및 상기 제3 독출 전압 사이에 존재하는지를 나타내는 불휘발성 메모리 소자의 독출 방법.
  12. 선택된 메모리 셀의 워드라인에 제1 독출 전압을 인가하고 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하여 페이지 버퍼의 메인 래치부에 제1 노멀 데이터를 저장하는 단계;
    상기 선택된 메모리 셀의 워드라인에 제2 독출 전압을 인가하고 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하여 상기 제1 노멀 데이터가 저장된 상기 메인 래치부에 센싱된 데이터를 중첩하여 제2 노멀 데이터를 저장하는 단계;
    상기 제2 노멀 데이터를 상기 페이지 버퍼의 캐시 래치부로 전송하여 저장하는 단계;
    상기 선택된 메모리 셀의 워드라인에 상기 제1 독출 전압보다 낮은 제3 독출 전압, 상기 제1 독출 전압보다 높은 제4 독출 전압, 상기 제2 독출 전압보다 낮은 제5 독출 전압, 상기 제2 독출 전압보다 높은 제6 독출 전압을 순차적으로 인가하고 상기 비트라인의 전위를 센싱하여 상기 페이지 버퍼의 상기 메인 래치부에 오버 샘플링 데이터를 저장하는 단계;
    상기 캐시 래치부에 저장된 상기 제2 노멀 데이터를 데이터 라인으로 출력하는 단계; 및
    상기 메인 래치부에 저장된 상기 오버 샘플링 데이터를 상기 캐시 래치부로 전송한 후 상기 데이터 라인으로 출력하는 단계를 포함하는 불휘발성 메모리 소자의 독출 방법.
  13. 제 12 항에 있어서,
    상기 제2 노멀 데이터는 멀티 비트 데이터 중 상위 비트 데이터인 불휘발성 메모리 소자의 독출 방법.
  14. 제 12 항에 있어서,
    상기 오버 샘플링 데이터를 상기 메인 래치부에 저장할 때 상기 제2 노멀 독출 데이터를 상기 데이터 라인으로 출력하는 단계를 실시하는 불휘발성 메모리 소자의 독출 방법.
  15. 제 12 항에 있어서,
    상기 메인 래치부에 상기 오버 샘플링 데이터를 저장하는 단계는
    상기 선택된 메모리 셀의 워드라인에 상기 제3 독출 데이터를 인가하는 단계;
    상기 비트라인의 전위를 센싱하여 상기 페이지 버퍼의 상기 메인 래치부에 제1 오버 샘플링 데이터를 저장하는 단계;
    상기 선택된 메모리 셀의 워드라인에 상기 제4 독출 데이터를 인가하는 단계;
    상기 비트라인의 전위를 센싱하여 상기 제1 오버 샘플링 데이터가 저장된 상기 메인 래치부에 제2 오버 샘플링 데이터를 중첩하여 저장하는 단계;
    상기 선택된 메모리 셀의 워드라인에 상기 제5 독출 데이터를 인가하는 단계;
    상기 비트라인의 전위를 센싱하여 상기 제2 오버 샘플링 데이터가 저장된 상기 메인 래치부에 제3 오버 샘플링 데이터를 중첩하여 저장하는 단계;
    상기 선택된 메모리 셀의 워드라인에 상기 제6 독출 데이터를 인가하는 단계; 및
    상기 비트라인의 전위를 센싱하여 상기 제3 오버 샘플링 데이터가 저장된 상기 메인 래치부에 제4 오버 샘플링 데이터를 중첩하여 저장하는 단계를 포함하는 불휘발성 메모리 소자의 독출 방법.
  16. 제 15 항에 있어서,
    상기 제1 오버 샘플링 데이터를 상기 메인 래치부에 저장할 때 상기 캐시 래치부에 저장된 상기 제2 노멀 데이터를 상기 데이터 라인으로 출력하는 불휘발성 메모리 소자의 독출 방법.
  17. 제 12 항에 있어서,
    상기 오버 샘플링 데이터는 상기 선택된 메모리 셀의 문턱 전압 값이 상기 제3 독출 전압 및 상기 제4 독출 전압 사이 또는 상기 제5 독출 전압 및 상기 제6 독출 전압 사이에 존재하는지를 나타내는 불휘발성 메모리 소자의 독출 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140148133A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US11474939B2 (en) 2020-06-22 2022-10-18 SK Hynix Inc. Memory device for improving speed of cache read operation and method of operating the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530515B2 (en) 2013-03-13 2016-12-27 Sandisk Technologies Llc Determining read voltages for reading memory
KR102341262B1 (ko) * 2015-08-11 2021-12-20 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR102412781B1 (ko) * 2015-11-03 2022-06-24 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법
US10043575B2 (en) * 2016-08-10 2018-08-07 SK Hynix Inc. Memory system with read threshold estimation and operating method thereof
KR20190012570A (ko) * 2017-07-27 2019-02-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20200107024A (ko) * 2019-03-05 2020-09-16 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치
US11031071B2 (en) * 2019-03-05 2021-06-08 Samsung Electronics Co., Ltd. Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
KR20200117244A (ko) * 2019-04-03 2020-10-14 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20200132270A (ko) * 2019-05-16 2020-11-25 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100590388B1 (ko) * 2005-03-10 2006-06-19 주식회사 하이닉스반도체 멀티-플레인 타입 플래쉬 메모리 장치와, 그 프로그램 동작및 리드 동작 제어 방법
US7450425B2 (en) * 2006-08-30 2008-11-11 Micron Technology, Inc. Non-volatile memory cell read failure reduction
KR101578518B1 (ko) 2009-07-07 2015-12-17 삼성전자주식회사 불휘발성 메모리 장치의 읽기 방법 및 그것을 포함하는 메모리 시스템

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140148133A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102111579B1 (ko) * 2013-06-21 2020-05-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US11474939B2 (en) 2020-06-22 2022-10-18 SK Hynix Inc. Memory device for improving speed of cache read operation and method of operating the same

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