KR20170104840A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 다수의 페이지 버퍼 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 다수의 페이지 버퍼는 상기 메모리 셀 어레이의 다수의 비트라인과 각각 연결된다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 리드 동작을 수행하도록 상기 다수의 페이지 버퍼를 제어한다. 상기 다수의 페이지 버퍼 각각은 내부 노드 프리차지 이후 페이지 버퍼 센싱 신호의 전압값을 변경하여 데이터 센싱을 수행한다. 따라서, 페이지 버퍼의 센싱 신뢰성이 향상된다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명은 반도체 메모리 장치의 리드 동작시 신뢰성이 향상된 리드 동작을 수행할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이, 다수의 페이지 버퍼 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 다수의 페이지 버퍼는 상기 메모리 셀 어레이의 다수의 비트라인과 각각 연결된다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 리드 동작을 수행하도록 상기 다수의 페이지 버퍼를 제어한다. 상기 다수의 페이지 버퍼 각각은 내부 노드 프리차지 이후 페이지 버퍼 센싱 신호의 전압값을 변경하여 데이터 센싱을 수행한다.
일 실시예에서, 상기 제어 로직은, 제 1 페이지 버퍼 센싱 전압 및 제 2 페이지 버퍼 센싱 전압을 수신하고, 상기 제 1 페이지 버퍼 센싱 전압 및 상기 제 2 페이지 버퍼 센싱 전압에 기초하여, 상기 페이지 버퍼 센싱 신호를 생성할 수 있다. 또한, 생성된 상기 페이지 버퍼 센싱 신호를 상기 다수의 페이지 버퍼에 공급할 수 있다.
일 실시예에서, 내부 노드 프리차지 기간의 적어도 일부 구간 동안에 상기 페이지 버퍼 센싱 신호는 상기 제 1 페이지 버퍼 센싱 전압을 유지하고, 데이터 센싱 기간의 적어도 일부 구간 동안에 상기 페이지 버퍼 센싱 신호는 상기 제 2 페이지 버퍼 센싱 전압을 유지할 수 있다.
일 실시예에서, 상기 제 1 페이지 버퍼 센싱 전압은 상기 제 2 페이지 버퍼 센싱 전압보다 큰 값을 가질 수 있다.
일 실시예에서, 상기 페이지 버퍼 센싱 신호는 상기 데이터 센싱 기간이 시작하는 시점에 상기 제 2 페이지 버퍼 센싱 전압을 유지하기 시작할 수 있다.
일 실시예에서, 상기 다수의 페이지 버퍼 각각은 비트라인 센싱 회로, 클램프 회로, 래치 회로, 전류 판단 회로 및 전위 레벨 조절부를 포함할 수 있다. 상기 비트라인 센싱 회로는 상기 다수의 비트라인들 중 하나와 내부 노드 사이에 연결되어 상기 다수의 비트라인들 중 하나의 전위에 따라 상기 내부 노드의 전위를 제어할 수 있다. 상기 클램프 회로는 전원 전압 단자와 상기 내부 노드 사이에 연결되어 상기 내부 노드를 프리차지 할 수 있다. 상기 래치 회로는 센싱 동작시 데이터를 래치할 수 있다. 상기 전류 판단 회로는 상기 클램프 회로 내의 상기 센싱 노드 전위에 대응하는 전류량을 상기 래치 회로로 공급할 수 있다. 상기 전위 레벨 조절부는 상기 센싱 노드와 연결되어 상기 센싱 노드의 상기 프리차지 전위 레벨을 조절할 수 있다.
일 실시예에서, 상기 메모리 셀 어레이에 포함되는 상기 복수의 메모리 셀들은 수직 채널 구조의 메모리 셀일 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 다수의 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 다수의 메모리 셀들을 포함한다. 상기 다수의 페이지 버퍼는 상기 메모리 셀 어레이의 다수의 비트라인과 각각 연결된다. 상기 다수의 페이지 버퍼 각각은 내부 노드 프리차지 이후 페이지 버퍼 센싱 신호의 전압값을 변경하여 데이터 센싱을 수행한다.
일 실시예에서, 상기 반도체 메모리 장치는 상기 메모리 셀 어레이에 대한 리드 동작을 수행하도록 상기 다수의 페이지 버퍼를 제어하는 제어 로직을 더 포함할 수 있다.
일 실시예에서, 상기 제어 로직은 상기 페이지 버퍼 센싱 신호를 상기 다수의 페이지 버퍼 중 적어도 하나에 공급할 수 있다.
일 실시예에서, 상기 제어 로직은, 제 1 페이지 버퍼 센싱 전압 및 제 2 페이지 버퍼 센싱 전압을 수신하고, 상기 제 1 페이지 버퍼 센싱 전압 및 상기 제 2 페이지 버퍼 센싱 전압에 기초하여 상기 페이지 버퍼 센싱 신호를 생성하며, 생성된 상기 페이지 버퍼 센싱 신호를 상기 다수의 페이지 버퍼에 공급할 수 있다.
일 실시예에서, 상기 제 1 페이지 버퍼 센싱 전압은 상기 제 2 페이지 버퍼 센싱 전압보다 클 수 있다.
일 실시예에서, 상기 페이지 버퍼에 입력되는 프리 차지 신호가 턴-온 상태에서 턴-오프 상태로 천이할 때 상기 페이지 버퍼 센싱 신호의 전압값은 상기 제 1 페이지 버퍼 센싱 전압에서 상기 제 2 페이지 버퍼 센싱 전압으로 천이할 수 있다.
일 실시예에서, 상기 페이지 버퍼에 입력되는 프리 차지 신호가 턴-온 상태에서 턴-오프 상태로 천이하기 전에, 상기 페이지 버퍼 센싱 신호의 전압값은 상기 제 1 페이지 버퍼 센싱 전압에서 상기 제 2 페이지 버퍼 센싱 전압으로 천이할 수 있다.
본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 리드 명령을 수신하고, 상기 리드 명령에 응답하여, 페이지 버퍼의 내부 노드를 프리차지하며, 페이지 버퍼 센싱 신호의 전압값을 변경하고, 메모리 셀 어레이의 비트라인을 통해 수신되는 전압값을 센싱한다.
일 실시예에서, 상기 페이지 버퍼 센싱 신호의 전압값을 변경하는 단계에서는, 페이지 버퍼 센싱 신호의 전압값을 제 1 페이지 버퍼 센싱 전압에서 제 2 페이지 버퍼 센싱 전압으로 변경할 수 있다.
일 실시예에서, 상기 제 1 페이지 버퍼 센싱 전압은 상기 제 2 페이지 버퍼 센싱 전압보다 클 수 있다.
일 실시예에서, 상기 페이지 버퍼에 입력되는 프리 차지 신호가 턴-온 상태에서 턴-오프 상태로 천이할 때, 상기 페이지 버퍼 신호가 변경될 수 있다.
일 실시예에서, 상기 페이지 버퍼에 입력되는 프리 차지 신호가 턴-온 상태에서 턴-오프 상태로 천이하기 전에, 상기 페이지 버퍼 신호가 변경될 수 있다.
일 실시예에서, 상기 제 2 페이지 버퍼 센싱 전압은 상기 제 1 페이지 버퍼 센싱 전압보다 작은 값을 가질 수 있다.
본 발명에 의하면, 페이지 버퍼 센싱 신호가 인가되는 트랜지스터의 게이트-소스 전압이 감소하여, 내부 노드와 비트라인 사이에 흐르는 전류가 감소한다. 따라서 페이지 버퍼 내 전류값의 편차가 감소하므로, 페이지 버퍼의 센싱 신뢰성이 향상된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 제어 로직 및 페이지 버퍼를 나타내는 블록도이다.
도 3은 본 발명의 실시 예에 따른 페이지 버퍼를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 또다른 실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 또다른 실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 9는 도 8의 데이터 센싱 단계를 보다 상세히 나타내는 타이밍도이다.
도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 리드 동작 중 리드 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 리드 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 리드 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 다수의 페이지 버퍼들(PB1~PBm)은 각각 포함된 센싱 노드의 프리차지 전위 레벨을 온도에 따라 조절한다. 예를 들어 반도체 메모리 장치가 상대적으로 고온일 경우 센싱 노드의 프리차지 전위 레벨을 증가시키고, 반도체 메모리 장치가 상대적으로 저온일 경우 센싱 노드의 프리차지 전위 레벨을 감소시켜 리드 동작 및 프로그램 검증 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 리드 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 리드 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
도 2는 본 발명의 실시 예에 따른 제어 로직 및 페이지 버퍼를 나타내는 블록도이다.
도 2를 참조하면, 제어 신호 생성부(210) 및 제 i 페이지 버퍼(230)가 도시되어 있다. 도 2에 직접적으로 도시되지는 않았으나, 도 1에 도시된 제어 로직(140)은 제어 신호 생성부(210)를 포함한다. 또한 제 i 페이지 버퍼(230)는 도 1의 읽기 및 쓰기 회로(130)에 포함된 다수의 페이지 버퍼들(PB1~PBm) 중 i번째 페이지 버퍼를 지칭할 수 있다. 따라서, 제 i 페이지 버퍼(230)는 도 1에 도시된 비트 라인들(BL1~BLm) 중 제 i 비트 라인(BLi)에 연결된다.
제어 신호 생성부(210)는 제 1 페이지 버퍼 센싱 전압(VPBS1) 및 제 2 페이지 버퍼 센싱 전압(VPBS2)을 수신한다. 도 2에는 직접적으로 도시되지 않았으나, 제 1 페이지 버퍼 센싱 전압(VPBS1) 및 제 2 페이지 버퍼 센싱 전압(VPBS2)은 도 1의 전압 생성부(150)에 의해 생성된 전압일 수 있다. 제어 신호 생성부(210)는 수신한 제 1 페이지 버퍼 센싱 전압(VPBS1) 및 제 2 페이지 버퍼 센싱 전압(VPBS2)에 기초하여 페이지 버퍼 센싱 신호(PB_SENSE)를 생성할 수 있다. 생성된 페이지 버퍼 센싱 신호(PB_SENSE)는 제 i 페이지 버퍼(PBi)에 전달된다. 도 2에 도시되지는 않았으나, 페이지 버퍼 센싱 신호(PB_SENSE)는 제 i 페이지 버퍼(PBi) 외 다른 페이지 버퍼들에도 동시에 전달될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치에 의하면, 상기 제어 신호 생성부(210)는 내부 노드 프리차지 이후 페이지 버퍼 센싱 신호(PB_SENSE)를 변경할 수 있다. 일 실시예에서, 상기 제어 신호 생성부(210)는 내부 노드 프리차지 이후 페이지 버퍼 센싱 신호(PB_SENSE)를 제 1 페이지 버퍼 센싱 전압(VPBS1)에서 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 변경하여 제 i 페이지 버퍼(230)로 공급할 수 있다. 제 i 페이지 버퍼(230)는 변경된 페이지 버퍼 센싱 신호(PB_SENSE)에 기초하여 데이터 센싱을 수행할 수 있다.
제 i 페이지 버퍼(230)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값 변경에 대해서는 도 4 내지 도 7을 참조하여 후술한다.
도 3은 본 발명의 실시 예에 따른 페이지 버퍼를 나타내는 회로도이다.
도 3을 참조하면, 페이지 버퍼(PB1)는 비트라인 센싱 회로(131), 클램프 회로(132), 전류 판단 회로(133), 내부 노드 디스차지 회로(134), 래치 회로(135), 및 전위 레벨 조절부(136)를 포함한다.
비트라인 센싱 회로(131)는 비트 인(Bit line)과 내부 노드(CSO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 비트 라인(Bit line)과 내부 노드(CSO)를 전기적으로 연결하여 비트 라인(Bit line)의 전위에 따라 내부 노드(CSO)의 전위를 제어한다. 도 3을 참조하면, 비트라인 센싱 회로(131)는 트랜지스터(M2)를 포함한다. 트랜지스터(M2)의 게이트 전극에는 페이지 버퍼 센싱 신호(PB_SENSE)가 인가될 수 있다.
클램프 회로(132)는 전원 전압 단자(Vcore)와 내부 노드(CSO) 사이에 연결되며, 비트라인 센싱 회로(131)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)보다 일정 전위(αV)만큼 높은 설정 전압(PB_SENSE+αV), 프리차지 신호(SA_PRECH) 및 센싱 신호(SA_SENSE)에 응답하여 내부 노드(CSO)에 전류를 공급한다.
클램프 회로(132)는 다수의 트랜지스터(M1, M3, M4)를 포함한다. 트랜지스터(M1)는 전원 전압 단자(Vcore)와 내부 노드(CSO) 사이에 연결되며, 설정 전압(PB_SENSE+αV)에 응답하여 턴온 또는 턴오프된다. 트랜지스터(M4 및 M3)는 전원 전압 단자(Vcore)와 내부 노드(CSO) 사이에 직렬 연결되며, 트랜지스터(M4)는 프리차지 신호(SA_PRECH)에 응답하여 턴온 또는 턴오프되고 트랜지스터(M3)는 센싱 신호(SA_SENSE)에 응답하여 턴온 또는 턴오프된다.
전류 판단 회로(133)는 전원 전압 단자(Vcore)와 래치 회로(135) 사이에 연결되며, 스트로브 신호(STB_N)에 응답하여 클램프 회로(132)의 트랜지스터(M3) 및 트랜지스터(M4) 사이의 센싱 노드(SEN)의 전위에 대응하는 전류량을 래치 회로(135)로 공급한다.
전류 판단 회로(133)는 전원 전압 단자(Vcore)와 래치 회로(135) 사이에 직렬 연결된 트랜지스터(M5) 및 트랜지스터(M6)를 포함한다. 트랜지스터(M5)는 스트로브 신호(STB_N)에 응답하여 턴온 또는 턴오프된다. 트랜지스터(M6)는 센싱 노드(SEN)의 전위에 따라 전원 전압 단자(Vcore)에서 공급되는 전류량을 조절하여 래치 회로(135)로 공급한다.
내부 노드 디스차지 회로(134)는 내부 노드(CSO)와 접지 전원(Vss) 사이에 연결되며, 디스차지 신호(SA_DISCH)에 응답하여 내부 노드(CSO)를 로우 레벨로 디스차지한다. 내부 노드 디스차지 회로(134)는 내부 노드(CSO)와 접지 전원(Vss) 사이에 연결된 트랜지스터(M7)를 포함하여 구성되며, 트랜지스터(M7)는 디스차지 신호(SA_DISCH)에 응답하여 턴온 또는 턴오프된다.
래치 회로(135)는 전류 판단 회로(133)와 연결되며, 전류 판단 회로(133)로부터 공급되는 전류량에 따라 데이터를 저장한다. 래치 회로(135)는 제1 노드(Q)와 제2 노드(Qb) 사이에 역방향 병렬 연결된 인버터(IV1) 및 인버터(IV2)를 포함한다.
전위 레벨 조절부(136)는 센싱 노드(SEN)에 연결되며, 킥 신호(SA_KICK)에 응답하여 센싱 노드(SEN)의 프리차지 전위 레벨을 조절한다. 예를 들어 킥 신호(SA_KICK)의 전위 레벨이 높을 경우 센싱 노드(SEN)의 프리차지 전위 레벨은 증가하고, 킥 신호(SA_KICK)의 전위 레벨이 낮을 경우 센싱 노드(SEN)의 프리차지 전위 레벨은 감소한다.
도 3에 도시되지는 않았으나, 전위 레벨 조절부(136)는 센싱 노드(SEN)와 연결된 캐패시터로 구성할 수 있다. 상기 캐패시터의 제1 전극은 센싱 노드(SEN)와 연결되고 제2 전극을 통해 킥 신호(SA_KICK)가 인가될 수 있다. 킥 신호(SA_KICK)의 전위 레벨이 높을 경우 부스팅 현상에 의해 센싱 노드(SEN)의 프리차지 전위 레벨은 증가하고, 킥 신호(SA_KICK)의 전위 레벨이 낮을 경우 센싱 노드(SEN)의 프리차지 전위 레벨은 감소할 수 있다.
도 4는 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 메모리 셀 어레이의 리드 동작시 본 발명에 따른 반도체 메모리 장치의 페이지 버퍼에 입력되는 신호들의 타이밍도가 도시되어 있다.
도 4에서, 기간(t1) 동안 페이지 버퍼 센싱 신호(PB_SENSE) 및 프리차지 신호(SA_PRECH)가 로우 값에서 하이 값으로 천이할 수 있다. 보다 구체적으로, 페이지 버퍼 센싱 신호(PB_SENSE)는 초기 전압(VPBS0)에서 제 1 페이지 버퍼 센싱 전압(VPBS1)으로 천이할 수 있다. 여기에서, 초기 전압(VPBS0)은 접지 전압 또는 0V의 전압일 수 있다. 즉, 초기 전압(VPBS0)은 트랜지스터(M2)를 턴오프시키는 전압이다.
페이지 버퍼 센싱 신호(PB_SENSE) 및 프리차지 신호(SA_PRECH)가 로우 값에서 하이 값으로 천이함에 따라, 센싱 노드(SEN)의 전압 또한 상승한다. 한편, 기간(t1) 동안 스트로브 신호(STB)는 하이 값을 유지할 수 있다.
기간(t1)에서 기간(t2)로 전환하는 시점에, 프리차지 신호(SA_PRECH)가 하이 값에서 로우 값으로 천이할 수 있다. 상기 프리차지 신호(SA_PRECH)가 하이 값에서 로우 값으로 천이하는 시점에, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값이 변경될 수 있다. 보다 구체적으로, 페이지 버퍼 센싱 신호(PB_SENSE)는 제 1 페이지 버퍼 센싱 전압(VPBS1)에서 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 천이할 수 있다. 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값이 제 1 페이지 버퍼 센싱 전압(VPBS1)에서 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 천이함에 따라, 도 3에 도시된 트랜지스터(M2)의 게이트-소스 전압(Vgs)이 감소할 수 있다. 이에 따라, 따라서 트랜지스터(M2)에 흐르는 센싱 전류(Is)가 감소한다. 제 2 페이지 버퍼 센싱 전압(VPBS2)은 제 1 페이지 버퍼 센싱 전압(VPBS1)보다는 낮은 전압값이지만, 트랜지스터(M2)의 문턱 전압값보다는 높은 값이다. 따라서, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값이 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 변경되더라도, 트랜지스터(M2)의 소스-드레인간에는 여전히 전류가 흐른다. 다만 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값이 제 1 페이지 버퍼 센싱 전압(VPBS1)에서 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 변경됨에 따라, 트랜지스터(M2)의 소스-드레인 전류도 변경된다. 구체적으로, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값이 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 낮아짐에 따라, 트랜지스터(M2)의 소스-드레인 전류도 감소한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 센싱 기간에 트랜지스터(M2)의 게이트 전극에 입력되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 낮춤으로써, 센싱 전류(Is)가 감소시킨다. 이에 따라, 센싱 노드(SEN)의 전압 천이 속도가 감소한다. 이에 따라 트랜지스터(M6)의 센싱 마진이 증대되며, 페이지 버퍼(PB1)의 센싱 신뢰성이 향상된다.
기간(t2)에는, 비트 라인에 연결된 셀의 프로그램 상태에 따라 센싱 노드(SEN)의 전압값이 다르게 변화한다. 도 4에 도시된 바와 같이, 비트 라인에 연결된 셀이 소거된 셀(Non-PGM CELL)인 경우 센싱 노드(SEN)의 전압이 빠르게 하강한다. 한편, 비트 라인에 연결된 셀이 프로그램된 셀(PGM CELL)인 경우 센싱 노드(SEN)의 전압이 완만하게 하강한다. 본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 비트 라인에 연결된 셀이 소거된 셀(Non-PGM CELL)인 경우, 센싱 기간에 트랜지스터(M2)의 게이트 전극에 입력되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 낮춤으로써, 센싱 전류(Is)가 감소시킨다. 이에 따라, 센싱 노드(SEN)의 전압 천이 속도가 감소한다. 이에 따라 트랜지스터(M6)의 센싱 마진이 증대되며, 페이지 버퍼(PB1)의 센싱 신뢰성이 향상된다.
본 발명에 따라 센싱 노드(SEN)의 전압 천이 속도가 감소하는 경우의 센싱 마진이 증대에 대해서는 도 6 및 도 7을 참조하여 후술하기로 한다.
도 5는 본 발명의 다른 실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 도 4와 유사한 타이밍도가 도시되어 있다. 도 5의 타이밍도 및 도 4의 타이밍도 사이의 차이점은, 기간(t1)이 도과하기 이전, 즉 프리차지 신호(SA_PRECH)가 로우 값으로 천이하기 이전에 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값이 제 1 페이지 버퍼 센싱 전압(VPBS1)에서 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 천이한다는 점이다. 즉, 기간(t1)이 도과하는 시점으로부터 기간(t3) 이전에 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값이 제 1 페이지 버퍼 센싱 전압(VPBS1)에서 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 천이한다. 따라서 트랜지스터(M2)의 게이트-소스 전압(Vgs)이 프리차지 신호(SA_PRECH)가 로우 값으로 천이하기 이전에 감소한다. 따라서 페이지 버퍼 센싱 신호(PB_SENSE)가 인가되는 트랜지스터(M2)의 게이트-소스 전압이 감소하여, 내부 노드(CS0)와 비트 라인(Bit line) 사이에 흐르는 센싱 전류(Is)가 감소한다. 이에 따라 트랜지스터(M6)의 센싱 마진이 증대되며, 페이지 버퍼(PB1)의 센싱 신뢰성이 향상된다.
도 6은 본 발명의 일 실시예에 따라, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 감소시키는 경우 센싱 노드(SEN)의 전압 천이 속도의 변화를 나타내는 타이밍도이다.
도 7을 참조하면, 비트 라인에 연결된 셀이 소거된 셀(Non-PGM CELL)인 경우, 페이지 버퍼 센싱 신호(PB_SENSE)의 변화에 따른 센싱 노드(SEN)의 전압 천이 속도가 도시되어 있다. 구체적으로, 도 4를 참조하여 보았을 때, 센싱 기간에 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 제 1 페이지 버퍼 센싱 전압(VPBS1)으로 유지하는 경우의 센싱 전류값을 제 1 센싱 전류값(Is0), 센싱 기간에 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 유지하는 경우의 센싱 전류값을 제 2 센싱 전류값(Is1)으로 지칭하기로 한다.
제 1 페이지 버퍼 센싱 전압(VPBS1)이 제 2 페이지 버퍼 센싱 전압(VPBS2)보다 큰 값을 가지므로, 제 1 센싱 전류값(Is0)이 제 2 센싱 전류값(Is1)보다 크다. 이에 따라, 트랜지스터(M2)에 흐르는 센싱 전류(Is) 제 1 센싱 전류값(Is0)인 경우, 센싱 노드(SEN)의 전압 변화는 상대적으로 빠르다. 한편, 트랜지스터(M2)에 흐르는 센싱 전류(Is) 제 2 센싱 전류값(Is1)인 경우, 센싱 노드(SEN)의 전압 변화는 상대적으로 느리다. 도 6에 도시된 바와 같이, 센싱 시점(Tsen) 이후에, 센싱 전류(Is)가 제 1 센싱 전류값(Is0)을 갖는 경우 센싱 노드(SEN)의 전압이 빠르게 하강한다. 이와 같은 센싱 노드(SEN)의 전압 변화는 도 6에서 점선으로 도시되었다. 한편, 센싱 시점(Tsen) 이후에, 센싱 전류(Is)가 제 2 센싱 전류값(Is1)을 갖는 경우 센싱 노드(SEN)의 전압이 천천히 하강한다. 이와 같은 센싱 노드(SEN)의 전압 변화는 도 6에서 실선으로 도시되었다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 및 그 동작 방법에 의하면, 센싱 기간에 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 낮춤으로써 센싱 노드(SEN)의 전압 천이 속도를 늦출 수 있다.
도 7은 센싱 노드의 전압 천이 속도가 변화함에 따른 센싱 마진의 변화를 나타내는 도면이다.
도 7을 참조하면, 센싱 전류(Is)의 전압값이 제 1 센싱 전류값(Is0)에서 다소 변화하는 경우와, 센싱 전류(Is)의 전압값이 제 2 센싱 전류값(Is1)에서 다소 변화하는 경우가 도시되어 있다. 구체적으로, 도 7에는 센싱 기간에 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 제 1 페이지 버퍼 센싱 전압(VPBS1)으로 유지하는 경우 센싱 전류(IS)의 전압값이 트랜지스터(M2)의 특성에 따라 전류값(Is0’)에서 전류값(Is0”) 사이에 존재하는 경우가 도시되어 있다. 또한, 도 7에는 센싱 기간에 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 낮추는 경우 센싱 전류(Is)의 전압값이 트랜지스터(M2)의 특성에 따라 전류값(Is1’)에서 전류값(Is1”) 사이에 존재하는 경우가 도시되어 있다.
도 7에 도시된 바와 같이, 센싱 기간에 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 제 1 페이지 버퍼 센싱 전압(VPBS1)으로 유지하는 경우, 전압(Vtr)값을 기준으로 센싱 전류(Is)의 편차는 ΔIs0, 센싱 전압의 편차는 ΔVsen0이 된다. 한편, 센싱 기간에 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 낮추는 경우, 전압(Vtr)값을 기준으로 센싱 전류(Is)의 편차는 ΔIs1, 센싱 전압의 편차는 ΔVsen1이 된다. 도시된 바와 같이 ΔVsen1 값이 ΔVsen0 값보다 크고, ΔIs1 값이 ΔIs0 값보다 크다. 즉 센싱 기간에 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 낮추는 경우 센싱 마진이 증가되며, 이에 따라 페이지 버퍼(PB1)의 센싱 신뢰성이 향상된다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은, 반도체 메모리 장치의 외부로부터 리드 명령을 입력하는 단계(S110), 페이지 버퍼의 내부 노드를 프리차지하는 단계(S130), 페이지 버퍼와 연결된 비트라인의 데이터를 센싱하는 단계(S150) 및 센싱된 데이터를 출력하는 단계(S170)를 포함한다. 각 단계에서의 동작에 대해 설명하기로 한다.
1) 리드 명령 입력(S110)
반도체 메모리 장치의 외부로부터 리드 명령이 입력되면, 제어 로직(140)에 리드 명령에 따른 명령어(CMD) 및 제어 신호(CTRL)이 입력된다. 제어 로직(140)은 명령어(CMD) 및 제어 신호(CTRL)에 따라 리드 동작을 수행하기 위해 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)를 제어하기 위한 신호들을 출력한다.
2) 내부 노드 프리차지(S130)
다수의 페이지 버퍼들(PB1~PBm) 각각은 내부 노드(CSO)를 일정 전위 레벨로 프리차지한다. 센싱 신호(SA_SENSE) 및 프리차지 신호(SA_PRECH)가 하이 레벨로 인가되어 트랜지스터(M4) 및 트랜지스터(M5)가 턴온된다. 이로 인하여 내부 노드(CSO)는 전원 전압(Vcore) 레벨로 프리차지된다.
3) 데이터 센싱(S150)
전압 생성부(140)에서 생성된 리드 전압(Vread)은 다수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블럭의 선택된 워드라인에 인가된다. 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)이 인가된다.
다수의 페이지 버퍼들(PB1~PBm) 각각은 데이터 센싱 동작을 수행한다. 데이터 센싱 동작은 아래와 같다.
페이지 버퍼 센싱 신호(PB_SENSE)가 하이 레벨로 인가되어 비트라인(Bit line)과 내부 노드(CSO)가 전기적으로 연결된다.
일정 시간 후 프리차지 신호(SA_PRECH)가 하이 레벨에서 로우 레벨로 천이하여 내부 노드(CSO))에 인가되는 전원 전압(Vcore)이 차단된다. 이때 선택된 워드라인과 연결된 메모리 셀의 문턱 전압이 리드 전압(Vread) 전압보다 낮을 경우 메모리 셀은 턴온되어 내부 노드(CSO)의 전위는 비트라인(Bit line)을 통한 디스차지 전류 패스로 인해 로우 레벨로 디스차지된다.
이로 인하여 내부 노드(CSO) 및 센싱 노드(SEN)는 로우 레벨로 디스차지되고, 로우 레벨의 센싱 노드(SEN)에 의해 트랜지스터(M6)는 턴온된다.
이 후, 스트로브 신호(STB_N)가 일정 시간 동안 로우 레벨로 인가되어 트랜지스터(M5)가 턴온되면, 래치 회로(135)의 제1 노드(Q)에 전원 전압(Vcore)이 공급되어 제1 노드(Q)가 하이 레벨이 된다. 이로 인하여 래치 회로(135)에 소거 셀에 대응하는 데이터가 래치된다.
반면, 선택된 워드라인과 연결된 메모리 셀의 문턱 전압이 리드 전압(Vread)보다 높을 경우 메모리 셀은 턴오프되어 내부 노드(CSO)의 전위는 프리차지 레벨을 유지하게 된다.
이로 인하여 내부 노드(CSO) 및 센싱 노드(SEN)는 프리차지 레벨을 유지하게 되고, 이 후, 스트로브 신호(STB_N)가 일정 시간 동안 로우 레벨로 인가되어 트랜지스터(M5)가 턴온되더라도, 프리차지 레벨을 갖는 센싱 노드(SEN)에 의해 트랜지스터(M6)는 턴오프된다. 따라서 래치 회로(135)의 제1 노드(Q)는 초기 상태인 로우 레벨을 유지하여 프로그램 셀에 대응하는 데이터가 래치 회로(135)에 래치된다.
4) 데이터 출력(S170)
다수의 페이지 버퍼들(PB1~PBm) 각각은 센싱 동작으로 센싱된 데이터(DATA)를 외부로 출력한다.
도 9는 도 8의 데이터 센싱 단계를 보다 상세히 나타내는 타이밍도이다.
도 9를 참조하면, 도 8에 도시된 데이터 센싱 단계(150)는, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값을 변경하는 단계(S210), 프리차지 신호(SA_PRRCH)의 전압값을 변경하는 단계(S230) 및 스트로브 신호(STB)를 인가하는 단계를 포함한다. 즉, 도 9에는, 도 4 내지 도 7에 도시된 타이밍도에 나타난 바와 같이 페이지 버퍼 센싱 신호(PB_SENSE) 및 프리차지 신호(SA_PRECH)가 변화하게 된다.
페이지 버퍼 센싱 신호의 전압값을 변경하는 단계(S210)에서는, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압값이 제 1 페이지 버퍼 센싱 전압(VPBS1)에서 제 2 페이지 버퍼 센싱 전압(VPBS2)으로 변경된다. 구체적으로, 본 발명의 실시예에 따른 반도체 메모리 및 그 동작 방법에 의하면, 제 2 페이지 버퍼 센싱 전압(VPBS2)은 제 1 페이지 버퍼 센싱 전압(VPBS1)보다 작은 전압값을 갖는다. 이에 따라 센싱 기간에서 센싱 노드(SEN)의 전압 천이 속도가 감소하며, 센싱 마진이 증대된다.
프리차지 신호의 전압값을 변경하는 단계(S230)에서는 프리차지 신호(SA_PRECH)의 전압값이 하이 레벨에서 로우 레벨로 천이한다.
스트로브 신호를 인가하는 단계(S250)에서는 하이 레벨의 전압값을 유지하는 스트로브 신호(STB)가 일정 기간 동안 로우 레벨의 전압값으로 변화한다. 이에 따라 센싱 노드(SEN)의 전압값이 래치 회로(135)에 래치된다.
도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 10을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 소자를 포함하도록 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 11에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 10을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 12에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 12에서, 도 11을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 10을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 10 및 도 11을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
150: 전압 생성부
131: 비트라인 센싱 회로
132: 클램프 회로
133: 전류 판단 회로
134: 내부 노드 디스차지 회로
135: 래치 회로
136: 전위 레벨 조절부

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 다수의 비트라인과 각각 연결된 다수의 페이지 버퍼; 및
    상기 메모리 셀 어레이에 대한 리드 동작을 수행하도록 상기 다수의 페이지 버퍼를 제어하는 제어 로직을 포함하며,
    상기 다수의 페이지 버퍼 각각은 내부 노드 프리차지 이후 페이지 버퍼 센싱 신호의 전압값을 변경하여 데이터 센싱을 수행하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어 로직은,
    제 1 페이지 버퍼 센싱 전압 및 제 2 페이지 버퍼 센싱 전압을 수신하고,
    상기 제 1 페이지 버퍼 센싱 전압 및 상기 제 2 페이지 버퍼 센싱 전압에 기초하여, 상기 페이지 버퍼 센싱 신호를 생성하며,
    생성된 상기 페이지 버퍼 센싱 신호를 상기 다수의 페이지 버퍼에 공급하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    내부 노드 프리차지 기간의 적어도 일부 구간 동안에 상기 페이지 버퍼 센싱 신호는 상기 제 1 페이지 버퍼 센싱 전압을 유지하고,
    데이터 센싱 기간의 적어도 일부 구간 동안에 상기 페이지 버퍼 센싱 신호는 상기 제 2 페이지 버퍼 센싱 전압을 유지하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 페이지 버퍼 센싱 전압은 상기 제 2 페이지 버퍼 센싱 전압보다 큰 값을 갖는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 페이지 버퍼 센싱 신호는 상기 데이터 센싱 기간이 시작하는 시점에 상기 제 2 페이지 버퍼 센싱 전압을 유지하기 시작하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 다수의 페이지 버퍼 각각은:
    상기 다수의 비트라인들 중 하나와 내부 노드 사이에 연결되어 상기 다수의 비트라인들 중 하나의 전위에 따라 상기 내부 노드의 전위를 제어하기 위한 비트라인 센싱 회로;
    전원 전압 단자와 상기 내부 노드 사이에 연결되어 상기 내부 노드를 프리차지 하기 위한 클램프 회로;
    센싱 동작시 데이터를 래치하기 위한 래치 회로;
    상기 클램프 회로 내의 상기 센싱 노드 전위에 대응하는 전류량을 상기 래치 회로로 공급하기 위한 전류 판단 회로; 및
    상기 센싱 노드와 연결되어 상기 센싱 노드의 상기 프리차지 전위 레벨을 조절하는 전위 레벨 조절부를 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 메모리 셀 어레이에 포함되는 상기 복수의 메모리 셀들은 수직 채널 구조의 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  8. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 다수의 비트라인과 각각 연결된 다수의 페이지 버퍼를 포함하며,
    상기 다수의 페이지 버퍼 각각은 내부 노드 프리차지 이후 페이지 버퍼 센싱 신호의 전압값을 변경하여 데이터 센싱을 수행하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 메모리 셀 어레이에 대한 리드 동작을 수행하도록 상기 다수의 페이지 버퍼를 제어하는 제어 로직을 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 페이지 버퍼 센싱 신호를 상기 다수의 페이지 버퍼 중 적어도 하나에 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 제어 로직은,
    제 1 페이지 버퍼 센싱 전압 및 제 2 페이지 버퍼 센싱 전압을 수신하고,
    상기 제 1 페이지 버퍼 센싱 전압 및 상기 제 2 페이지 버퍼 센싱 전압에 기초하여 상기 페이지 버퍼 센싱 신호를 생성하며,
    생성된 상기 페이지 버퍼 센싱 신호를 상기 다수의 페이지 버퍼에 공급하는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 페이지 버퍼 센싱 전압은 상기 제 2 페이지 버퍼 센싱 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 페이지 버퍼에 입력되는 프리 차지 신호가 턴-온 상태에서 턴-오프 상태로 천이할 때 상기 페이지 버퍼 센싱 신호의 전압값은 상기 제 1 페이지 버퍼 센싱 전압에서 상기 제 2 페이지 버퍼 센싱 전압으로 천이하는 것을 특징으로 하는, 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 페이지 버퍼에 입력되는 프리 차지 신호가 턴-온 상태에서 턴-오프 상태로 천이하기 전에, 상기 페이지 버퍼 센싱 신호의 전압값은 상기 제 1 페이지 버퍼 센싱 전압에서 상기 제 2 페이지 버퍼 센싱 전압으로 천이하는 것을 특징으로 하는, 반도체 메모리 장치.
  15. 리드 명령을 수신하는 단계;
    상기 리드 명령에 응답하여, 페이지 버퍼의 내부 노드를 프리차지하는 단계;
    페이지 버퍼 센싱 신호의 전압값을 변경하는 단계; 및
    메모리 셀 어레이의 비트라인을 통해 수신되는 전압값을 센싱하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 페이지 버퍼 센싱 신호의 전압값을 변경하는 단계에서는, 페이지 버퍼 센싱 신호의 전압값을 제 1 페이지 버퍼 센싱 전압에서 제 2 페이지 버퍼 센싱 전압으로 변경하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 제 1 페이지 버퍼 센싱 전압은 상기 제 2 페이지 버퍼 센싱 전압보다 큰 값을 갖는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 페이지 버퍼에 입력되는 프리 차지 신호가 턴-온 상태에서 턴-오프 상태로 천이할 때, 상기 페이지 버퍼 신호가 변경되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제 16 항에 있어서,
    상기 페이지 버퍼에 입력되는 프리 차지 신호가 턴-온 상태에서 턴-오프 상태로 천이하기 전에, 상기 페이지 버퍼 신호가 변경되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 제 2 페이지 버퍼 센싱 전압은 상기 제 1 페이지 버퍼 센싱 전압보다 작은 값을 갖는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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