KR20180073885A

KR20180073885A - 반도체 메모리 장치 및 이의 동작 방법

Info

Publication number: KR20180073885A
Application number: KR1020160177392A
Authority: KR
Inventors: 이정환; 박세천
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-12-23
Filing date: 2016-12-23
Publication date: 2018-07-03
Also published as: US10163512B2; US20180182461A1; KR102634799B1

Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 다수의 메모리 블럭들을 포함하는 메모리부와, 디코더 제어 신호 및 어드레스 신호에 응답하여 다수의 블럭 선택 신호들을 생성하기 위한 블럭 디코더 회로와, 상기 다수의 블럭 선택 신호들에 응답하여 제1 및 제2 글로벌 워드라인 그룹과 상기 다수의 메모리 블럭들의 워드라인들을 연결하기 위한 패스 회로부와, 제반 동작시 동작 전압들 및 설정 전압을 생성하여 상기 제1 및 제2 글로벌 워드라인 그룹으로 출력하기 위한 전압 제공 회로, 및 상기 제반 동작시 상기 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에 상기 동작 전압들을 인가하고, 상기 다수의 메모리 블럭들 중 비 선택된 메모리 블럭의 워드라인들에 상기 설정 전압을 인가하도록 상기 전압 제공 회로 및 상기 블럭 디코더 회로를 제어하기 위한 제어 로직을 포함하며, 상기 패스 회로부는 상기 제반 동작 중 상기 선택된 메모리 블럭의 워드라인들의 전위 레벨이 디스차지되기 전에 상기 다수의 메모리 블럭들의 워드라인들을 플로팅시킨다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.

반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.

플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.

플래시 메모리 장치는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.

3차원 반도체 장치는 2차원 반도체 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 스트링들을 포함한다. 스트링들은 비트라인과 소스 라인 사이에 직렬로 연결된 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.

본 발명의 실시 예는 반도체 메모리 장치의 동작 시 메모리 블럭 내의 채널에서 핫홀이 생성되거나 유입되는 것을 억제할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 블럭들을 포함하는 메모리부와, 디코더 제어 신호 및 어드레스 신호에 응답하여 다수의 블럭 선택 신호들을 생성하기 위한 블럭 디코더 회로와, 상기 다수의 블럭 선택 신호들에 응답하여 제1 및 제2 글로벌 워드라인 그룹과 상기 다수의 메모리 블럭들의 워드라인들을 연결하기 위한 패스 회로부와, 제반 동작시 동작 전압들 및 설정 전압을 생성하여 상기 제1 및 제2 글로벌 워드라인 그룹으로 출력하기 위한 전압 제공 회로, 및 상기 제반 동작시 상기 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에 상기 동작 전압들을 인가하고, 상기 다수의 메모리 블럭들 중 비 선택된 메모리 블럭의 워드라인들에 상기 설정 전압을 인가하도록 상기 전압 제공 회로 및 상기 블럭 디코더 회로를 제어하기 위한 제어 로직을 포함하며, 상기 패스 회로부는 상기 제반 동작 중 상기 선택된 메모리 블럭의 워드라인들의 전위 레벨이 디스차지되기 전에 상기 다수의 메모리 블럭들의 워드라인들을 플로팅시킨다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 블럭들을 포함하는 메모리부와, 디코더 제어 신호 및 어드레스 신호에 응답하여 다수의 블럭 선택 신호들을 생성하기 위한 블럭 디코더 회로와, 상기 다수의 블럭 선택 신호들에 응답하여 글로벌 워드라인들과 상기 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들을 연결하기 위한 패스 회로부와, 제반 동작시 동작 전압들을 생성하여 상기 글로벌 워드라인들로 출력하기 위한 전압 제공 회로, 및 상기 제반 동작이 종료되기 직전에 상기 패스 회로부가 상기 다수의 메모리 블럭들 중 비 선택된 메모리 블럭의 워드라인들에 상기 동작 전압을 일정 시간 동안 인가하도록 상기 블럭 디코더 회로를 제어하기 위한 제어 로직을 포함하며, 상기 전압 제공 회로는 상기 제반 동작이 종료된 후 상기 글로벌 워드라인들에 설정 전압을 인가한다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 제반 동작에 대한 동작 전압들을 생성하여 글로벌 워드라인들에 인가하는 단계와, 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들과 상기 글로벌 워드라인들을 연결하여 상기 동작 전압들을 상기 선택된 메모리 블럭의 상기 워드라인들에 인가하는 단계와, 상기 제반 동작이 완료되기 직전에 상기 선택된 메모리 블럭의 상기 워드라인들과 상기 글로벌 워드라인들의 연결을 차단하여 상기 선택된 메모리 블럭의 상기 워드라인들을 플로팅시키는 단계, 및 상기 글로벌 워드라인들에 양의 설정 전압을 인가하는 단계를 포함한다.

본 기술에 따르면, 반도체 메모리 장치의 제반 동작 시 메모리 블럭의 채널 내부에서 핫홀이 생성되거나 유입되는 현상을 개선할 수 있다. 이로 인하여 메모리 블럭의 리드 동작 시 안정적인 리드 동작을 수행할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리부의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭을 설명하기 위한 회로도이다.
도 4는 도 1의 제어 로직의 실시 예를 설명하기 위한 블럭도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 7은 도 1 또는 도 6의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 9을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리부(110), 패스 회로부(120), 전압 제공 회로(130), 블럭 디코더 회로(140), 및 제어 로직(150)를 포함한다.

메모리부(110)는 다수의 메모리 블럭들을 포함하여 구성될 수 있으며, 본 발명의 실시 예에서는 설명의 편의를 위하여 메모리부(110)가 제1 내지 제4 메모리 블럭(BLK1 내지 BLK4)를 포함하는 것을 일예로 설명하도록 한다.

제1 내지 제4 메모리 블럭(BLK1 내지 BLK4) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 하나의 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의할 수 있다. 또한 제1 내지 제4 메모리 블럭(BLK1 내지 BLK4) 각각은 다수의 스트링을 포함한다.

본 발명의 실시 예에서 제1 메모리 블럭(BLK1) 및 제3 메모리 블럭(BLK3)은 제1 글로벌 워드라인 그룹(GWLs_A)에 대응하고, 제2 메모리 블럭(BLK2) 및 제4 메모리 블럭(BLK4)은 제2 글로벌 워드라인 그룹(GWLs_B)에 대응하는 것으로 정의한다.

제1 내지 제4 메모리 블럭(BLK1 내지 BLK4)의 상세한 구성에 대한 설명은 후술하도록 한다.

패스 회로부(120)는 다수의 패스 회로를 포함하며, 바람직하게는 메모리부(110)에 포함된 메모리 블럭에 각각 대응하는 패스 회로들을 포함한다. 본 발명의 실시 예에서는 설명의 편의를 위하여 메모리부(110)가 제1 내지 제4 메모리 블럭(BLK1 내지 BLK4)을 포함하며, 패스 회로부(120)가 제1 메모리 블럭(BLK1)에 대응하는 제1 패스 회로(PC1), 제2 메모리 블럭(BLK2)에 대응하는 제2 패스 회로(PC2), 제3 메모리 블럭(BLK3)에 대응하는 제3 패스 회로(PC3), 제4 메모리 블럭(BLK4)에 대응하는 제4 패스 회로(PC4)를 포함하는 것으로 설명한다.

제1 패스 회로(PC1)는 제1 글로벌 워드라인 그룹(GWLs_A)과 제1 메모리 블럭(BLK1)의 워드라인들(WLs_A) 사이에 연결된다. 제1 패스 회로(PC1)는 제1 블럭 선택 신호(BLKWL_A)에 응답하여 제1 글로벌 워드라인 그룹(GWLs_A)과 워드라인들(WLs_A)을 연결하거나 차단한다.

제2 패스 회로(PC2)는 제2 글로벌 워드라인 그룹(GWLs_B)과 제2 메모리 블럭(BLK2)의 워드라인들(WLs_B) 사이에 연결된다. 제2 패스 회로(PC2)는 제1 블럭 선택 신호(BLKWL_A)에 응답하여 제2 글로벌 워드라인 그룹(GWLs_B)과 워드라인들(WLs_B)을 연결하거나 차단한다.

제3 패스 회로(PC3)는 제1 글로벌 워드라인 그룹(GWLs_A)과 제3 메모리 블럭(BLK3)의 워드라인들(WLs_C) 사이에 연결된다. 제3 패스 회로(PC3)는 제2 블럭 선택 신호(BLKWL_B)에 응답하여 제1 글로벌 워드라인 그룹(GWLs_A)과 워드라인들(WLs_C)을 연결하거나 차단한다.

제4 패스 회로(PC4)는 제2 글로벌 워드라인 그룹(GWLs_B)과 제4 메모리 블럭(BLK4)의 워드라인들(WLs_D) 사이에 연결된다. 제4 패스 회로(PC4)는 제2 블럭 선택 신호(BLKWL_B)에 응답하여 제2 글로벌 워드라인 그룹(GWLs_B)과 워드라인들(WLs_D)을 연결하거나 차단한다.

제1 패스 회로(PC1) 내지 제4 패스 회로(PC4)는 반도체 메모리 장치(100)의 제반 동작, 예를 들어 프로그램, 리드 동작시 대응하는 메모리 블럭이 선택된 메모리 블럭일 경우 제1 글로벌 워드라인 그룹(GWLs_A) 또는 제2 글로벌 워드라인 그룹(GWLs_B)을 통해 전송받은 동작 전압을 대응하는 메모리 블럭의 워드라인들에 인가한 후, 제반 동작이 종료되어 워드라인들의 전위 레벨이 디스차지되기 전에 비활성화된다. 이로 인하여 동작 전압에 의해 접지 전압보다 높은 전위 레벨을 갖는 워드라인들은 플로팅 상태가 되어 접지 전압보다 높은 전위 레벨 상태를 유지할 수 있다.

또한 제반 동작 시 대응하는 메모리 블럭이 비 선택된 메모리 블럭일 경우, 제1 글로벌 워드라인 그룹(GWLs_A) 또는 제2 글로벌 워드라인 그룹(GWLs_B)을 통해 양의 설정 전압을 대응하는 메모리 블럭의 워드라인들에 인가한 후, 제반 동작이 종료되어 선택된 메모리 블럭의 워드라인들의 전위 레벨이 디스차지되기 이전에 비활성화될 수 있다. 이로 인하여 비 선택된 메모리 블럭의 워드라인들은 접지 전압보다 높은 전위 레벨을 유지한 상태로 플로팅될 수 있다.

전압 제공 회로(130)는 전압 생성 회로(131) 및 글로벌 워드라인 스위치 회로(132)를 포함한다.

전압 생성 회로(131)는 제1 및 제2 전압 생성 제어 신호들(VG_signals1, VG_signals2)에 응답하여 반도체 메모리 장치(100)의 제반 동작 시 사용되는 다수의 동작 전압들을 생성한다.

예를 들어 전압 생성 회로(131)는 반도체 메모리 장치(100)의 프로그램 동작시 제1 제어 신호들(VG_signals1)에 응답하여 선택된 메모리 블럭의 워드라인들에 인가하기 위한 프로그램 전압 및 패스 전압을 생성하고, 2 제어 신호들(VG_signals2)에 응답하여 비 선택된 메모리 블럭들의 워드라인들에 인가하기 위한 양의 설정 전압을 생성한다.

글로벌 워드라인 스위치 회로(132)는 전압 생성 회로(131)에서 생성된 선택된 메모리 블럭에 인가하기 위한 동작 전압들 및 비 선택된 메모리 블럭에 인가하기 위한 양의 설정 전압을 스위칭 제어 신호들(SW_signals)에 응답하여 제1 글로벌 워드라인 그룹(GWLs_A) 및 제2 글로벌 워드라인 그룹(GWLs_B)에 스위칭하여 전송한다.

또한 전압 생성 회로(131)는 반도체 메모리 장치(100)의 제반 동작이 완료된 직 후 양의 전압을 생성하여 출력하고, 글로벌 워드라인 스위치 회로(132)는 전압 생성 회로(131)에서 생성된 양의 전압을 제1 글로벌 워드라인 그룹(GWLs_A) 및 제2 글로벌 워드라인 그룹(GWLs_B)에 인가한다. 이로 인하여 패스 회로부(120)가 모두 비활성화되어도 제1 글로벌 워드라인 그룹(GWLs_A) 및 제2 글로벌 워드라인 그룹(GWLs_B)의 전위 레벨이 양의 전압을 유지하여 제1 내지 제4 메모리 블럭(BLK1 내지 BLK4)의 워드라인들의 전위 레벨이 누설 전류에 의해 하강하는 것을 억제할 수 있다.

블럭 디코더 회로(140)는 다수의 블럭 디코더를 포함하며, 바람직하게는 메모리부(110)에 포함된 적어도 두개 이상의 메모리 블럭 당 하나의 블럭 디코더가 대응하도록 구성될 수 있다. 본 발명의 실시 예에서는 설명의 편의를 위하여 메모리부(110)가 제1 내지 제4 메모리 블럭(BLK1 내지 BLK4)을 포함하며, 블럭 디코더 회로(140)가 제1 및 제2 메모리 블럭(BLK1, BLK2)에 대응하는 제1 블럭 디코더(141) 및 제3 및 제4 메모리 블럭(BLK3, BLK4)에 대응하는 제2 블럭 디코더(142)를 포함하는 것으로 설명한다.

블럭 디코더 회로(140)는 어드레스 신호(ADDR) 및 디코더 제어 신호(DC_signals)에 응답하여 제1 블럭 선택 신호(BLKWL_A) 및 제2 블럭 선택 신호(BLKWL_B)를 생성한다.

제1 블럭 디코더(141)는 어드레스 신호(ADDR) 및 디코더 제어 신호(DC_signals)에 응답하여 제1 블럭 선택 신호(BLKWL_A)를 생성한다. 예를 들어, 반도체 메모리 장치(100)의 제반 동작 시 제1 메모리 블럭(BLK1) 또는 제2 메모리 블럭(BLK2)이 선택된 메모리 블럭일 경우 제1 블럭 디코더(141)는 제1 메모리 블럭(BLK1) 또는 제2 메모리 블럭(BLK2)에 대응하는 어드레스 신호(ADDR)에 응답하여 고전위 레벨로 활성화되는 제1 블럭 선택 신호(BLKWL_A)를 생성하여 제1 패스 회로(PC1) 및 제2 패스 회로(PC2)로 출력한다.

또한 제반 동작 시 제1 메모리 블럭(BLK1) 및 제2 메모리 블럭(BLK2)이 비 선택된 메모리 블럭일 경우 제1 블럭 디코더(141)는 제3 메모리 블럭(BLK3) 또는 제4 메모리 블럭(BLK4)에 대응하는 어드레스 신호(ADDR)에 응답하여 비활성화 상태를 유지하다가, 제반 동작이 완료되기 직전에 일정 시간 동안 고전압 레벨을 갖는 제1 블럭 선택 신호(BLKWL_A)를 제1 패스 회로(PC1) 및 제2 패스 회로(PC2)로 출력한다.

제2 블럭 디코더(142)는 어드레스 신호(ADDR) 및 디코더 제어 신호(DC_signals)에 응답하여 제2 블럭 선택 신호(BLKWL_B)를 생성한다. 예를 들어, 반도체 메모리 장치(100)의 제반 동작 시 제3 메모리 블럭(BLK3) 또는 제4 메모리 블럭(BLK4)이 선택된 메모리 블럭일 경우 제2 블럭 디코더(142)는 제3 메모리 블럭(BLK3) 또는 제4 메모리 블럭(BLK4)에 대응하는 어드레스 신호(ADDR)에 응답하여 고전위 레벨로 활성화되는 제2 블럭 선택 신호(BLKWL_B)를 생성하여 제3 패스 회로(PC3) 및 제4 패스 회로(PC4)로 출력한다.

또한 제반 동작 시 제3 메모리 블럭(BLK3) 및 제4 메모리 블럭(BLK4)이 비 선택된 메모리 블럭일 경우 제2 블럭 디코더(142)는 제1 메모리 블럭(BLK1) 또는 제2 메모리 블럭(BLK2)에 대응하는 어드레스 신호(ADDR)에 응답하여 비활성화 상태를 유지하다가, 제반 동작이 완료되기 직전에 일정 시간 동안 고전압 레벨을 갖는 제2 블럭 선택 신호(BLKWL_B)를 제3 패스 회로(PC3) 및 제4 패스 회로(PC4)로 출력한다.

제어 로직(150)은 외부에서 입력되는 명령어 신호(CMD) 및 어드레스 신호(ADDR)에 응답하여 전압 제공 회로(130) 및 블럭 디코더 회로(140)를 제어한다. 예를 들어 프로그램 동작 또는 리드 동작과 관련된 명령어 신호(CMD)가 입력되면 전압 제공 회로(130)의 전압 생성 회로(131)가 다수의 동작 전압들 및 양의 설정 전압을 생성하도록 제1 및 제2 전압 생성 제어 신호들(VG_signals1, VG_signals2)을 생성하여 출력하고, 다수의 동작 전압들 및 양의 설정 전압을 제1 글로벌 워드라인 그룹(GWLs_A) 및 제2 글로벌 워드라인 그룹(GWLs_B)에 스위칭하도록 제어하기 위한 스위칭 제어 신호들(SW_signals)을 생성하여 출력한다.

또한 제어 로직(150)은 블럭 디코더 회로(140)를 제어하기 위한 디코더 제어 신호(DC_signals)를 생성하여, 블럭 디코더 회로(140)에 포함된 블럭 디코더들 중 선택된 메모리 블럭에 대응하는 블럭 디코더가 고전위 레벨로 활성화되는 블럭 선택 신호를 출력하고, 비 선택된 메모리 블럭에 대응하는 블럭 디코더가 제반 동작이 완료되기 직전에 설정 시간 동안 고전위 레벨로 활성화된 후 로우 레벨로 비활성화되는 블럭 선택 신호를 출력하도록 제어한다.

또한 제어 로직(150)은 제반 동작이 완료된 직후, 전압 제공 회로(130)를 제어하여 제1 및 제2 글로벌 워드라인 그룹들(GWLs_A, GWLs_B)에 양의 전압을 인가하도록 제어할 수 있다.

도 2는 도 1의 메모리부의 실시 예를 보여주는 블럭도이다.

도 2를 참조하면, 메모리부(110)는 제1 내지 제4 메모리 블럭들(BLK1~BLK4)을 포함한다. 각 메모리 블럭은 3차원 구조를 갖는다. 각 메모리 블럭은 기판 위에 적층된 다수의 메모리 셀들을 포함한다. 이러한 다수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블럭의 구조는 도 3을 참조하여 더 상세히 설명된다.

도 3은 도 1의 메모리부에 포함된 메모리 블럭들 중 제1 메모리 블럭의 상세 회로도이다.

도 1의 제1 메모리 블럭(BLK1)과 나머지 제2 내지 제4 메모리 블럭들(BLK2 내지 BLK4)는 동일한 구조를 갖으므로 설명의 편의를 위해 제1 메모리 블럭(BLK1)만을 설명하도록 한다.

제1 메모리 블럭(BLK1)는 공통 소스 라인(CSL)과 다수의 비트라인들(BL1 내지 BLm) 사이에 각각 연결된 다수의 스트링들(ST1 내지 STm)을 포함한다.

다수의 스트링들(ST1 내지 STm) 각각은 서로 동일한 구조를 갖는다. 제1 스트링(ST1)은 공통 소스 라인(CSL)과 비트라인(BL1) 사이에 직렬 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC0 내지 MCn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 다수의 메모리 셀들(MC0 내지 MCn)의 게이트들은 워드라인들(WLs_A)에 각각 연결된다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL_A)에 연결되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL_A)에 연결된다.

도 4는 도 1의 제어 로직의 실시 예를 설명하기 위한 블럭도이다.

도 4를 참조하면, 제어 로직(150)은 롬(ROM; 151), 전압 생성 제어 회로(152), 스위칭 신호 생성 회로(153)를 포함하여 구성될 수 있다.

롬(151)은 반도체 메모리 장치의 제반 동작을 수행하기 위한 알고리즘이 저장되어 있으며, 외부에서 예를 들어 반도체 메모리 장치와 연결된 호스트(Host)로 부터 입력되는 명령어 신호(CMD) 및 내부에 저장된 알고리즘에 따라 제1 내지 제3 내부 제어 신호들(int_cs1 내지 int_cs3) 및 디코더 제어 신호(DC_signals)를 생성하여 출력한다.

전압 생성 제어 회로(152)는 선택 블럭 전압 제어 회로(152A) 및 비선택 블럭 전압 제어 회로(152B)를 포함하여 구성될 수 있다.

선택 블럭 전압 제어 회로(152A)는 제1 내부 제어 신호(int_cs1)에 응답하여 도 1의 전압 생성 회로(131)가 선택된 메모리 블럭의 워드라인들에 인가하기 위한 동작 전압들을 생성하도록 제어하기 위한 제1 전압 생성 제어 신호들(VG_signals1)을 생성하여 출력한다.

비선택 블럭 전압 제어 회로(152B)는 제2 내부 제어 신호(int_cs2)에 응답하여 도 1의 전압 생성 회로(131)가 비선택된 메모리 블럭의 워드라인들에 인가하기 위한 양의 설정 전압을 생성하도록 제어하기 위한 제2 전압 생성 제어 신호들(VG_signals2)을 생성하여 출력한다.

스위칭 신호 생성 회로(153)는 어드레스 신호(ADDR)와 제3 내부 제어 신호(int_cs3)에 응답하여 도 1의 글로벌 워드라인 스위치 회로(132)가 전압 생성 회로(131)에서 생성된 선택된 메모리 블럭에 인가하기 위한 동작 전압들 및 비선택된 메모리 블럭에 인가하기 위한 양의 설정 전압을 제1 글로벌 워드라인 그룹(GWLs_A) 및 제2 글로벌 워드라인 그룹(GWLs_B)에 스위칭하도록 제어하기 위한 스위칭 제어 신호들(SW_signals)을 생성하여 출력한다.

도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.

도 1 내지 도 5를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.

본 발명의 실시 예에서는 제반 동작 중 프로그램 동작을 일예로 설명하나, 이에 한정되지 않고 리드 동작 또는 소거 동작에도 적용될 수 있다.

본 발명의 실시 예에서는 복수의 메모리 블럭(BLK1 내지 BLK4) 중 제1 메모리 블럭(BLK1)을 선택하여 프로그램 동작을 수행하는 경우를 예를 들어 설명한다. 즉, 제1 메모리 블럭(BLK1)은 선택된 메모리 블럭이며 제2 내지 제4 메모리 블럭(BLK2 내지 BLK4)은 비선택된 메모리 블럭으로 정의하여 설명한다.

반도체 메모리 장치 외부의 호스트(Host)로부터 프로그램 명령에 대한 명령어 신호(CMD)와 제1 메모리 블럭(BLK1)에 대응하는 어드레스 신호(ADDR)가 입력된다(S510).

제어 로직(150)의 롬(151)은 명령어 신호(CMD)와 내부에 저장된 알고리즘에 따라 제1 내지 제3 내부 제어 신호들(int_cs1 내지 int_cs3) 및 디코더 제어 신호(DC_signals)를 생성하여 출력한다.

제어 로직(150)의 전압 생성 제어 회로(152)는 제1 내부 제어 신호(int_cs1) 및 제2 내부 제어 신호(int_cs2)에 응답하여 제1 전압 생성 제어 신호들(VG_signals1) 및 제2 전압 생성 제어 신호들(VG_signals2)을 생성하여 출력하고, 전압 생성 회로(131)는 제1 전압 생성 제어 신호들(VG_signals1) 및 제2 전압 생성 제어 신호들(VG_signals2)에 응답하여 프로그램 동작시 선택된 제1 메모리 블럭(BLK1)에 인가하기 위한 동작 전압들 및 비선택된 제2 내지 제4 메모리 블럭들(BLK2 내지 BLK4)에 인가하기 위한 양의 설정 전압을 생성하여 출력한다(S520).

제어 로직(150)의 스위칭 신호 생성 회로(153)는 제3 내부 제어 신호(int_cs3) 및 어드레스 신호(ADDR)에 응답하여 스위칭 제어 신호들(SW_signals)을 생성하여 출력하고, 글로벌 워드라인 스위치 회로(132)는 전압 생성 회로(131)에서 생성된 동작 전압들을 제1 글로벌 워드라인 그룹(GWLs_A)에 인가하고 양의 설정 전압을 제2 글로벌 워드라인들(GWLs_B)에 인가한다.

블럭 디코더 회로(140)는 어드레스 신호(ADDR) 및 디코더 제어 신호(DC_signals)에 응답하여 고전압 레벨로 활성화되는 제1 블럭 선택 신호(BLKWL_A) 및 접지 전압 레벨로 비활성화되는 제2 블럭 선택 신호(BLKWL_B)를 생성하여 출력한다.

제1 패스 회로(PC1)는 제1 블럭 선택 신호(BLKWL_A)에 응답하여 제1 글로벌 워드라인 그룹(GWLs_A)과 제1 메모리 블럭(BLK1)의 워드라인들(WLs_A)을 연결하여 동작 전압들을 제1 메모리 블럭(BLK1)에 인가한다(S530).

제2 패스 회로(PC2)는 제1 블럭 선택 신호(BLKWL_A)에 응답하여 제2 글로벌 워드라인 그룹(GWLs_B)과 제2 메모리 블럭(BLK2)의 워드라인들(WLs_B)을 연결하여 양의 설정 전압을 제2 메모리 블럭(BLK2)에 인가하며, 제3 패스 회로(PC3) 및 제4 패스 회로(PC4)는 제2 블럭 선택 신호(BLKWL_B)에 응답하여 비활성화된다.

이 후, 제1 메모리 블럭(BLK1)의 프로그램 동작이 완료되기 전에 제2 블럭 디코더(142)는 디코더 제어 신호(DC_signals)에 응답하여 설정 시간 동안 고전위 레벨로 활성화된 후 로우 레벨로 비활성화되는 제2 블럭 선택 신호(BLKWL_B)를 생성하여 출력한다. 이로써, 제3 패스 회로(PC3) 및 제4 패스 회로(PC4)는 설정 시간 동안 활성화되어 제3 메모리 블럭(BLK3) 및 제4 메모리 블럭(BLK4)의 워드라인들(WLs_C, WLs_D)에 동작 전압들 및 양의 설정 전압을 인가한다. 이로써 제3 메모리 블럭(BLK3) 및 제4 메모리 블럭(BLK4)의 워드라인들(WLs_C, WLs_D)의 전위 레벨이 접지 전압 레벨보다 높은 레벨로 상승하게 된다.

이 후, 제1 메모리 블럭(BLK1)의 프로그램 동작이 완료되기 직전에 블럭 디코더 회로(140)는 제1 블럭 선택 신호(BLKWL_A) 및 제2 블럭 선택 신호(BLKWL_B)를 접지 전압 레벨로 비활성화하여 출력한다. 이로 인하여 제1 내지 제4 패스 회로(PC1 내지 PC4)는 비활성화되고, 제1 내지 제4 메모리 블럭들(BLK1 내지 BLK4)의 워드라인들(WLs_A, WLs_B, WLs_C, WLs_D)은 접지 전압 레벨보다 높은 양의 전위 레벨을 갖은 상태에서 플로팅된다(S540). 제1 내지 제4 메모리 블럭들(BLK1 내지 BLK4)의 워드라인들(WLs_A, WLs_B, WLs_C, WLs_D)은 양의 전위 레벨이 유지되어 다수의 스트링들(ST1 내지 STm)의 채널에서 생성되거나 유입되는 핫홀들은 공통 소스 라인(CSL)을 통해 제거된다.

글로벌 워드라인 스위치 회로(132)는 전압 생성 회로(131)에서 생성된 양의 설정 전압을 제1 글로벌 워드라인 그룹(GWLs_A) 및 제2 글로벌 워드라인 그룹(GWLs_B)에 인가한다(S550). 이로 인하여 제1 글로벌 워드라인 그룹(GWLs_A) 및 제2 글로벌 워드라인 그룹(GWLs_B)은 양의 설정 전압 레벨을 유지하게 되어 제1 내지 제4 메모리 블럭들(BLK1 내지 BLK4)의 워드라인들(WLs_A, WLs_B, WLs_C, WLs_D)의 전위 레벨이 누설 전류에 의해 낮아지는 현상을 억제할 수 있다.

상술한 바와 같이 본원 발명의 일 실시 예에 따르면 반도체 메모리 장치의 제반 동작이 종료되기 전에 선택된 메모리 블럭 및 비 선택된 메모리 블럭들의 워드라인들을 양의 설정 전압을 유지한 상태에서 플로팅시켜 채널들에서 생성되거나 잔류하는 핫홀들을 효과적으로 제거할 수 있으며, 패스 회로부가 비활성화된 상태에서 글로벌 워드라인 그룹들에 양의 설정 전압을 인가하여 워드라인들을이 누설 전류에 의해 전위 레벨이 하강하는 현상을 억제할 수 있다.

도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.

도 6을 참조하면, 반도체 메모리 장치(200)는 메모리부(210), 패스 회로부(220), 전압 제공 회로(230), 블럭 디코더 회로(240), 및 제어 로직(250)를 포함한다.

메모리부(210)는 다수의 메모리 블럭들을 포함하여 구성될 수 있으며, 본 발명의 실시 예에서는 설명의 편의를 위하여 메모리부(210)가 제1 및 제2 메모리 블럭(211 및 212)를 포함하는 것을 일예로 설명하도록 한다.

제1 및 제2 메모리 블럭(211 및 212) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 하나의 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의할 수 있다. 또한 제1 및 제2 메모리 블럭(211 및 212) 각각은 다수의 스트링을 포함한다.

제1 및 제2 메모리 블럭(211 및 212)의 상세한 구성은 도 2에 도시된 제1 메모리 블럭(BLK1)과 동일하게 구성될 수 있다.

패스 회로부(220)는 다수의 패스 회로를 포함하며, 바람직하게는 메모리부(210)에 포함된 메모리 블럭에 각각 대응하는 패스 회로들을 포함한다. 본 발명의 실시 예에서는 설명의 편의를 위하여 메모리부(210)가 제1 및 제2 메모리 블럭(211 및 212)을 포함하며, 패스 회로부(220)가 제1 메모리 블럭(211)에 대응하는 제1 패스 회로(221), 제2 메모리 블럭(212)에 대응하는 제2 패스 회로(222)를 포함하는 것으로 설명한다.

제1 패스 회로(221)는 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)과 제1 메모리 블럭(211)의 드레인 선택 라인(DSL_A), 워드라인들(WLs_A), 및 소스 선택 라인(SSL_A) 사이에 연결된다. 제1 패스 회로(221)는 제1 블럭 선택 신호(BLKWL_A)에 응답하여 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)과 드레인 선택 라인(DSL_A), 워드라인들(WLs_A), 및 소스 선택 라인(SSL_A)을 연결하거나 차단한다.

제2 패스 회로(222)는 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)과 제2 메모리 블럭(212)의 드레인 선택 라인(DSL_B), 워드라인들(WLs_B), 및 소스 선택 라인(SSL_B) 사이에 연결된다. 제2 패스 회로(222)는 제2 블럭 선택 신호(BLKWL_B)에 응답하여 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)과 드레인 선택 라인(DSL_B), 워드라인들(WLs_B), 및 소스 선택 라인(SSL_B)을 연결하거나 차단한다.

제1 패스 회로(221) 및 제2 패스 회로(222)는 반도체 메모리 장치(200)의 제반 동작, 예를 들어 프로그램, 리드 동작시 대응하는 메모리 블럭이 선택된 메모리 블럭일 경우 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)을 통해 전송받은 동작 전압을 대응하는 메모리 블럭의 드레인 선택 라인, 워드라인들, 및 소스 선택 라인에 인가한 후, 제반 동작이 종료되어 워드라인들의 전위 레벨이 디스차지되기 전에 비활성화된다. 이로 인하여 동작 전압에 의해 접지 전압보다 높은 전위 레벨을 갖는 워드라인들은 플로팅 상태가 되어 접지 전압보다 높은 전위 레벨 상태를 유지할 수 있다.

또한 제반 동작 시 대응하는 메모리 블럭이 비 선택된 메모리 블럭일 경우, 제반 동작이 종료되기 전에 설정 시간 동안 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)과 비선택된 메모리 블럭의 드레인 선택 라인, 워드라인들, 및 소스 선택 라인을 연결하여 동작 전압들을 비 선택된 메모리 블럭에 인가한 후, 제반 동작이 종료되어 선택된 메모리 블럭의 워드라인들의 전위 레벨이 디스차지되기 이전에 비활성화될 수 있다. 이로 인하여 비 선택된 메모리 블럭의 워드라인들은 접지 전압보다 높은 전위 레벨을 유지한 상태로 플로팅될 수 있다.

전압 제공 회로(230)는 전압 생성 회로(231) 및 글로벌 워드라인 스위치 회로(232)를 포함한다.

전압 생성 회로(231)는 제1 및 제2 전압 생성 제어 신호들(VG_signals1, VG_signals2)에 응답하여 반도체 메모리 장치(200)의 제반 동작 시 사용되는 다수의 동작 전압들을 생성한다.

예를 들어 전압 생성 회로(231)는 반도체 메모리 장치(200)의 프로그램 동작시 제1 제어 신호들(VG_signals1)에 응답하여 선택된 메모리 블럭의 워드라인들에 인가하기 위한 프로그램 전압 및 패스 전압을 생성하고, 2 제어 신호들(VG_signals2)에 응답하여 제반 동작의 종료 후 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)에 인가하기 위한 양의 설정 전압을 생성한다.

글로벌 워드라인 스위치 회로(232)는 전압 생성 회로(231)에서 생성된 제반 동작시 생성되는 동작 전압들 및 제반 동작 종료 후 생성되는 양의 설정 전압을 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)에 스위칭하여 전송한다. 이로 인하여 제반 동작 후 패스 회로부(220)가 모두 비활성화되어도 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)의 전위 레벨이 양의 전압을 유지하여 제1 및 제2 메모리 블럭(211 및 212)의 워드라인들의 전위 레벨이 누설 전류에 의해 하강하는 것을 억제할 수 있다.

블럭 디코더 회로(240)는 다수의 블럭 디코더를 포함하며, 바람직하게는 메모리부(210)에 포함된 다수의 메모리 블럭들에 각각 대응하는 다수의 블럭 디코더를 포함하도록 구성될 수 있다. 본 발명의 실시 예에서는 설명의 편의를 위하여 메모리부(210)가 제1 및 제2 메모리 블럭(211 및 212)을 포함하며, 블럭 디코더 회로(240)가 제1 메모리 블럭(211)에 대응하는 제1 블럭 디코더(241) 및 제2 메모리 블럭(212)에 대응하는 제2 블럭 디코더(242)에 대응하는 제2 블럭 디코더(142)를 포함하는 것으로 설명한다.

블럭 디코더 회로(240)는 어드레스 신호(ADDR) 및 디코더 제어 신호(DC_signals)에 응답하여 제1 블럭 선택 신호(BLKWL_A) 및 제2 블럭 선택 신호(BLKWL_B)를 생성한다.

제1 블럭 디코더(241)는 어드레스 신호(ADDR) 및 디코더 제어 신호(DC_signals)에 응답하여 제1 블럭 선택 신호(BLKWL_A)를 생성한다. 예를 들어, 반도체 메모리 장치(200)의 제반 동작 시 제1 메모리 블럭(211)이 선택된 메모리 블럭일 경우, 제1 블럭 디코더(241)는 제1 메모리 블럭(211)에 대응하는 어드레스 신호(ADDR)에 응답하여 고전위 레벨로 활성화되는 제1 블럭 선택 신호(BLKWL_A)를 생성하여 제1 패스 회로(221)로 출력한다.

또한 제반 동작 시 제1 메모리 블럭(211)이 비 선택된 메모리 블럭일 경우 제1 블럭 디코더(241)는 제2 메모리 블럭(212)에 대응하는 어드레스 신호(ADDR)에 응답하여 비활성화 상태를 유지하다가, 제반 동작이 완료되기 직전에 일정 시간 동안 고전압 레벨을 갖는 제1 블럭 선택 신호(BLKWL_A)를 제1 패스 회로(221)로 출력한다.

제2 블럭 디코더(242)는 어드레스 신호(ADDR) 및 디코더 제어 신호(DC_signals)에 응답하여 제2 블럭 선택 신호(BLKWL_B)를 생성한다. 예를 들어, 반도체 메모리 장치(200)의 제반 동작 시 제2 메모리 블럭(212)이 선택된 메모리 블럭일 경우, 제2 블럭 디코더(242)는 제2 메모리 블럭(212)에 대응하는 어드레스 신호(ADDR)에 응답하여 고전위 레벨로 활성화되는 제2 블럭 선택 신호(BLKWL_B)를 생성하여 제2 패스 회로(222)로 출력한다.

또한 제반 동작 시 제2 메모리 블럭(212)이 비 선택된 메모리 블럭일 경우 제2 블럭 디코더(242)는 제1 메모리 블럭(211)에 대응하는 어드레스 신호(ADDR)에 응답하여 비활성화 상태를 유지하다가, 제반 동작이 완료되기 직전에 일정 시간 동안 고전압 레벨을 갖는 제2 블럭 선택 신호(BLKWL_B)를 제2 패스 회로(222)로 출력한다.

제어 로직(250)은 외부에서 입력되는 명령어 신호(CMD) 및 어드레스 신호(ADDR)에 응답하여 전압 제공 회로(230) 및 블럭 디코더 회로(240)를 제어한다. 예를 들어 프로그램 동작 또는 리드 동작과 관련된 명령어 신호(CMD)가 입력되면 전압 제공 회로(230)의 전압 생성 회로(231)가 다수의 동작 전압들 및 양의 설정 전압을 생성하도록 제1 및 제2 전압 생성 제어 신호들(VG_signals1, VG_signals2)을 생성하여 출력하고, 다수의 동작 전압들을 반도체 메모리 장치(200)의 제반 동작시 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)에 인가하고, 제반 동작이 완료된 직후 양의 설정 전압을 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)에 인가하도록 제어하기 위한 스위칭 제어 신호들(SW_signals)을 생성하여 출력한다.

또한 제어 로직(250)은 블럭 디코더 회로(240)를 제어하기 위한 디코더 제어 신호(DC_signals)를 생성하여, 블럭 디코더 회로(240)에 포함된 블럭 디코더들 중 선택된 메모리 블럭에 대응하는 블럭 디코더가 고전위 레벨로 활성화되는 블럭 선택 신호를 출력하고, 비 선택된 메모리 블럭에 대응하는 블럭 디코더가 제반 동작이 완료되기 직전에 설정 시간 동안 고전위 레벨로 활성화된 후 로우 레벨로 비활성화되는 블럭 선택 신호를 출력하도록 제어한다.

도 6을 참조하여, 본 발명에 따른 반도체 메모리 장치의 동작 설명을 설명하면 다음과 같다.

본 발명의 실시 예에서는 복수의 메모리 블럭(211 및 212) 중 제1 메모리 블럭(211)을 선택하여 프로그램 동작을 수행하는 경우를 예를 들어 설명한다. 즉, 제1 메모리 블럭(211)은 선택된 메모리 블럭이며 제2 메모리 블럭(212)은 비선택된 메모리 블럭으로 정의하여 설명한다.

반도체 메모리 장치 외부의 호스트(Host)로부터 프로그램 명령에 대한 명령어 신호(CMD)와 제1 메모리 블럭(211)에 대응하는 어드레스 신호(ADDR)가 입력된다.

제어 로직(250)은 명령어 신호(CMD)와 내부에 저장된 알고리즘에 따라 제1 전압 생성 제어 신호들(VG_signals1) 및 제2 전압 생성 제어 신호들(VG_signals2)을 생성하여 출력하고, 전압 생성 회로(231)는 제1 전압 생성 제어 신호들(VG_signals1)에 따라 프로그램 동작시 선택된 제1 메모리 블럭(211)에 인가하기 위한 동작 전압들을 생성하여 출력한다.

글로벌 워드라인 스위치 회로(232)는 제어 로직(250)에서 출력된 스위칭 제어 신호들(SW_signals)에 응답하여 전압 생성 회로(231)에서 생성된 동작 전압들을 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)에 인가한다.

블럭 디코더 회로(240)는 어드레스 신호(ADDR) 및 디코더 제어 신호(DC_signals)에 응답하여 고전압 레벨로 활성화되는 제1 블럭 선택 신호(BLKWL_A) 및 접지 전압 레벨로 비활성화되는 제2 블럭 선택 신호(BLKWL_B)를 생성하여 출력한다.

제1 패스 회로(221)는 제1 블럭 선택 신호(BLKWL_A)에 응답하여 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)과 제1 메모리 블럭(211)의 드레인 선택 라인(DSL_A), 워드라인들(WLs_A), 및 소스 선택 라인(SSL_A)을 연결하여 동작 전압들을 제1 메모리 블럭(211)에 인가한다.

이때 제2 패스 회로(222)는 제2 블럭 선택 신호(BLKWL_B)에 응답하여 비활성화상태를 유지한다.

이 후, 제반 동작이 종료되기 전에 제2 블럭 디코더(242)는 일정 시간 동안 고전압 레벨로 활성화되는 제2 블럭 선택 신호(BLKWL_B)를 생성하여 출력하고, 제2 패스 회로(222)는 제2 블럭 선택 신호(BLKWL_B)에 응답하여 일정 시간 동안 제2 메모리 블럭(212)의 드레인 선택 라인(DSL_B), 워드라인들(WLs_B), 및 소스 선택 라인(SSL_B)에 동작 전압들을 인가한다.

이 후, 제반 동작이 종료되기 직전에 블럭 디코더(240)는 제1 블럭 선택 신호(BLKWL_A) 및 제2 블럭 선택 신호(BLKWL_B)를 접지 전압 레벨로 비활성화시켜 출력한다. 이에 따라 제1 및 제2 패스 회로(221, 222)는 비활성화되고, 제1 메모리 블럭(211) 및 제2 메모리 블럭(212)의 드레인 선택 라인, 워드라인들, 및 소스 선택 라인은 플로팅상태가 된다. 제1 및 제2 메모리 블럭(211, 212)의 드레인 선택 라인, 워드라인들, 및 소스 선택 라인은 동작 전압들에 의해 양의 전위 레벨을 유지한 체 플로팅되어 제1 및 제2 메모리 블럭(211, 212)에 포함된 다수의 스트링들은 채널 내부에서 생성되거나 유입되는 핫홀들을 효과적으로 제거할 수 있다.

이 후, 제반 동작이 종료되면 글로벌 워드라인 스위치 회로(232)는 전압 생성 회로(231)에서 생성된 양의 설정 전압을 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)에 인가한다. 이로 인하여 글로벌 드레인 선택 라인(GDSL), 글로벌 워드라인 그룹(GWLs), 및 글로벌 소스 선택 라인(GSSL)은 양의 설정 전압 레벨을 유지하게 되어 제1 및 제2 메모리 블럭들(211, 212)의 드레인 선택 라인, 워드라인들, 및 소스 선택 라인의 전위 레벨이 누설 전류에 의해 낮아지는 현상을 억제할 수 있다.

상술한 바와 같이 본원 발명의 일 실시 예에 따르면 반도체 메모리 장치의 제반 동작이 종료되기 전에 선택된 메모리 블럭 및 비 선택된 메모리 블럭들의 워드라인들을 양의 설정 전압을 유지한 상태에서 플로팅시켜 채널들에서 생성되거나 잔류하는 핫홀들을 효과적으로 제거할 수 있으며, 패스 회로부가 비활성화된 상태에서 글로벌 워드라인들에 양의 설정 전압을 인가하여 워드라인들을이 누설 전류에 의해 전위 레벨이 하강하는 현상을 억제할 수 있다.

도 7은 도 1 또는 도 6의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.

도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.

반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치 또는 도 6을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.

컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.

호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.

컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.

도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1 또는 도 6을 참조하여 설명된 반도체 메모리 장치 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.

도 9fmf 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 7 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100 : 반도체 메모리 장치
110, 210 : 메모리 부
120, 220 : 패스 회로부
130, 230 : 전압 제공 회로
140, 250 : 블럭 디코더 회로
150, 250 : 제어 로직

Claims

다수의 메모리 블럭들을 포함하는 메모리부;
디코더 제어 신호 및 어드레스 신호에 응답하여 다수의 블럭 선택 신호들을 생성하기 위한 블럭 디코더 회로;
상기 다수의 블럭 선택 신호들에 응답하여 제1 및 제2 글로벌 워드라인 그룹과 상기 다수의 메모리 블럭들의 워드라인들을 연결하기 위한 패스 회로부;
제반 동작시 동작 전압들 및 설정 전압을 생성하여 상기 제1 및 제2 글로벌 워드라인 그룹으로 출력하기 위한 전압 제공 회로; 및
상기 제반 동작시 상기 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에 상기 동작 전압들을 인가하고, 상기 다수의 메모리 블럭들 중 비 선택된 메모리 블럭의 워드라인들에 상기 설정 전압을 인가하도록 상기 전압 제공 회로 및 상기 블럭 디코더 회로를 제어하기 위한 제어 로직을 포함하며,
상기 패스 회로부는 상기 제반 동작 중 상기 선택된 메모리 블럭의 워드라인들의 전위 레벨이 디스차지되기 전에 상기 다수의 메모리 블럭들의 워드라인들을 플로팅시키는 반도체 메모리 장치.
제 1 항에 있어서,
상기 블럭 디코더 회로는 다수의 블럭 디코더를 포함하며, 상기 다수의 블럭 디코더들 각각은 상기 다수의 메모리 블럭들 중 적어도 두 개 이상의 메모리 블럭들에 대응하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 다수의 블럭 디코더들은 상기 제반 동작이 종료되기 직전에 일정 시간 동안 모두 활성화되어 고전압 레벨의 상기 제1 및 제2 블럭 선택 신호들을 출력한 후 모두 비활성화되어 접지 전압 레벨의 상기 제1 및 제2 블럭 선택 신호들을 출력하는 반도체 메모리 장치.
제 3 항에 있어서,
상기 패스 회로부는 상기 일정 시간 동안 상기 비 선택된 메모리 블럭의 워드라인들에 상기 동작 전압들 및 상기 설정 전압들을 인가하여 상기 비 선택된 메모리 블럭의 워드라인들 전위 레벨을 접지 전압 레벨보다 높은 레벨로 상승시키는 반도체 메모리 장치.
제 1 항에 있어서,
상기 전압 제공 회로는
상기 제반 동작시 상기 동작 전압들 및 상기 설정 전압을 생성하기 위한 전압 생성 회로; 및
상기 동작 전압들 및 상기 설정 전압을 상기 제1 및 제2 글로벌 워드라인 그룹들에 각각 스위칭하기 위한 글로벌 워드라인 스위치 회로를 포함하는 반도체 메모리 장치.
제 5 항에 있어서,
상기 다수의 메모리 블럭들은 상기 제1 글로벌 워드라인 그룹 또는 상기 제2 글로벌 워드라인 그룹에 대응하는 반도체 메모리 장치.
제 6 항에 있어서,
상기 다수의 메모리 블럭들 중 상기 선택된 메모리 블럭이 상기 제1 글로벌 워드라인 그룹에 대응할 경우,
상기 글로벌 워드라인 스위치 회로는 상기 동작 전압을 상기 제1 글로벌 워드라인 그룹에 인가하고, 상기 설정 전압을 상기 제2 글로벌 워드라인 그룹에 인가하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 전압 제공 회로는 상기 제반 동작이 완료된 직 후, 상기 제1 및 제2 글로벌 워드라인들에 양의 설정 전압을 생성하여 출력하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 제어 로직은 상기 제반 동작에 대한 알고리즘을 저장하며, 상기 제반 동작에 대한 명령어 신호에 응답하여 제1 내지 제3 내부 제어 신호들 및 상기 디코더 제어 신호를 생성하기 위한 롬;
상기 제1 및 제2 내부 제어 신호에 응답하여 상기 전압 제공 회로가 상기 동작 전압들 및 상기 설정 전압을 생성하도록 제어하는 제1 및 제2 전압 생성 제어 신호들을 생성하는 전압 생성 제어 회로;
상기 어드레스 신호와 상기 제3 내부 제어 신호에 응답하여 상기 동작 전압들 및 상기 설정 전압을 상기 제1 글로벌 워드라인 그룹 및 상기 제2 글로벌 워드라인 그룹에 스위칭되도록 제어하기 위한 스위칭 제어 신호들을 생성하여 출력하는 스위칭 신호 생성 회로를 포함하는 반도체 메모리 장치.
다수의 메모리 블럭들을 포함하는 메모리부;
디코더 제어 신호 및 어드레스 신호에 응답하여 다수의 블럭 선택 신호들을 생성하기 위한 블럭 디코더 회로;
상기 다수의 블럭 선택 신호들에 응답하여 글로벌 워드라인들과 상기 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들을 연결하기 위한 패스 회로부;
제반 동작시 동작 전압들을 생성하여 상기 글로벌 워드라인들로 출력하기 위한 전압 제공 회로; 및
상기 제반 동작이 종료되기 직전에 상기 패스 회로부가 상기 다수의 메모리 블럭들 중 비 선택된 메모리 블럭의 워드라인들에 상기 동작 전압을 일정 시간 동안 인가하도록 상기 블럭 디코더 회로를 제어하기 위한 제어 로직을 포함하며,
상기 전압 제공 회로는 상기 제반 동작이 종료된 후 상기 글로벌 워드라인들에 설정 전압을 인가하는 반도체 메모리 장치.
제 10 항에 있어서,
상기 패스 회로부는 상기 일정 시간 이 후 비활성화되어 상기 다수의 메모리 블럭들의 워드라인들을 플로팅시키는 반도체 메모리 장치.
제 10 항에 있어서,
상기 블럭 디코더 회로는 다수의 블럭 디코더를 포함하며, 상기 다수의 블럭 디코더들 각각은 상기 다수의 메모리 블럭들 각각에 대응하는 반도체 메모리 장치.
제 12 항에 있어서,
상기 다수의 블럭 디코더들은 상기 제반 동작이 종료되기 직전에 상기 일정 시간 동안 모두 활성화되어 고전압 레벨의 상기 다수의 블럭 선택 신호들을 출력한 후 모두 비활성화되어 접지 전압 레벨의 상기 다수의 블럭 선택 신호들을 출력하는 반도체 메모리 장치.
제 10 항에 있어서,
상기 전압 제공 회로는
상기 제반 동작시 상기 동작 전압들을 생성하고, 상기 제반 동작이 종료된 후 설정 전압을 생성하기 위한 전압 생성 회로; 및
상기 제반 동작시 상기 동작 전압들을 상기 글로벌 워드라인들에 인가하고, 상기 제반 동작이 종료된 후 상기 글로벌 워드라인들에 상기 설정 전압을 인가하기 위한 글로벌 워드라인 스위치 회로를 포함하는 반도체 메모리 장치.
제 14 항에 있어서,
상기 설정 전압은 접지 전압보다 높은 양의 전압인 반도체 메모리 장치.
제반 동작에 대한 동작 전압들을 생성하여 글로벌 워드라인들에 인가하는 단계;
다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들과 상기 글로벌 워드라인들을 연결하여 상기 동작 전압들을 상기 선택된 메모리 블럭의 상기 워드라인들에 인가하는 단계;
상기 제반 동작이 완료되기 직전에 상기 선택된 메모리 블럭의 상기 워드라인들과 상기 글로벌 워드라인들의 연결을 차단하여 상기 선택된 메모리 블럭의 상기 워드라인들을 플로팅시키는 단계; 및
상기 글로벌 워드라인들에 양의 설정 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 16 항에 있어서,
상기 워드라인들을 플로팅시키는 단계는 상기 워드라인들이 상기 동작 전압들에 의해 양의 전위 레벨을 유지한 상태에서 플로팅시키는 반도체 메모리 장치의 동작 방법.
제 16 항에 있어서,
상기 선택된 메모리 블럭의 상기 워드라인들에 상기 동작 전압들을 인가할 때 상기 다수의 메모리 블럭들 중 비 선택된 메모리 블럭의 워드라인들에 양의 설정 전압을 인가하는 반도체 메모리 장치의 동작 방법.
제 18 항에 있어서,
상기 선택된 메모리 블럭의 상기 워드라인들을 플로팅시킬 때, 상기 비 선택된 메모리 블럭의 상기 워드라인들도 함께 플로팅시키는 반도체 메모리 장치.