KR20220086361A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 복수의 메모리 스트링들을 포함하는 메모리 블럭; 상기 메모리 블록의 로컬 워드라인들과 글로벌 워드라인들 사이에 연결되며, 블럭 선택 신호에 응답하여 상기 로컬 워드라인들과 상기 글로벌 워드라인들을 연결하기 위한 패스 회로; 및 프로그램 또는 리드 동작 시 동작 전압을 생성하여 상기 글로벌 워드라인들에 인가하고, 상기 프로그램 동작 또는 상기 리드 동작이 완료되면 상기 글로벌 워드라인들을 디스차지하기 위한 전압 제공 회로를 포함하며, 상기 패스 회로는 상기 프로그램 동작 또는 상기 리드 동작이 완료된 후 상기 글로벌 워드라인들을 디스차지하기 전에 상기 로컬 워드라인들을 플로팅 상태로 제어한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 반도체 메모리 장치의 글로벌 워드라인의 디스차지 동작 메모리 블럭의 채널이 음전위로 부스팅되는 것을 방지할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 스트링들을 포함하는 메모리 블럭; 상기 메모리 블록의 로컬 워드라인들과 글로벌 워드라인들 사이에 연결되며, 블럭 선택 신호에 응답하여 상기 로컬 워드라인들과 상기 글로벌 워드라인들을 연결하기 위한 패스 회로; 및 프로그램 또는 리드 동작 시 동작 전압을 생성하여 상기 글로벌 워드라인들에 인가하고, 상기 프로그램 동작 또는 상기 리드 동작이 완료되면 상기 글로벌 워드라인들을 디스차지하기 위한 전압 제공 회로를 포함하며, 상기 패스 회로는 상기 프로그램 동작 또는 상기 리드 동작이 완료된 후 상기 글로벌 워드라인들을 디스차지하기 전에 상기 로컬 워드라인들을 플로팅 상태로 제어한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 메모리 블록의 로컬 워드라인들과 글로벌 워드라인들을 전기적으로 연결하는 단계; 상기 글로벌 워드라인들에 동작 전압을 인가하여 상기 로컬 워드라인들로 전송하는 단계; 상기 글로벌 워드라인들과 상기 로컬 워드라인들을 전기적으로 차단하여 상기 로컬 워드라인들을 플로팅 상태로 제어하는 단계; 및 상기 로컬 워드라인들이 상기 플로팅 상태로 제어된 후 상기 글로벌 워드라인들을 디스차지하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 메모리 블록과 연결된 로컬 워드라인들과 글로벌 워드라인들을 전기적으로 연결하는 단계; 상기 글로벌 워드라인들 중 선택된 글로벌 워드라인을 통해 상기 로컬 워드라인들 중 선택된 로컬 워드라인에 리드 전압을 인가하고, 비 선택된 글로벌 워드라인들을 통해 비 선택된 로컬 워드라인들에 패스 전압을 인가하는 단계; 상기 로컬 워드라인들과 상기 글로벌 워드라인들의 연결을 차단하여 상기 로컬 워드라인들을 플로팅시키는 단계; 및 상기 글로벌 워드라인들을 디스차지하는 단계를 포함한다.
본 기술에 따르면, 반도체 메모리 장치의 동작 시 글로벌 워드라인들과 로컬 워드라인들의 연결을 제어하는 패스 회로를 비활성시켜 로컬 워드라인들을 플로팅 상태로 제어한 후 글로벌 워드라인을 디스차지함으로써, 메모리 블럭의 채널이 네거티브 전위로 부스팅되는 현상을 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 블럭과 패스 회로를 설명하기 위한 회로도이다.
도 3은 도 2의 제어 로직을 설명하기 위한 블럭도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위한 신호들의 파형도이다.
도 6은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 블럭(110), 패스 회로(120), 전압 제공 회로(130), 블럭 디코더(140), 및 제어 로직(150)를 포함한다.
메모리 블럭(110)은 복수의 메모리 스트링들을 포함하여 구성될 수 있으며, 복수의 메모리 스트링들 각각은 직렬 연결된 복수의 메모리 셀들을 포함할 수 있다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 블럭(110)은 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 블럭(110)은 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 블럭(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 블럭(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 블럭(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 블럭(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell: QLC)일 수 있다. 실시 예에 따라, 메모리 블럭(110)은 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다. 메모리 블럭(110)의 상세한 구성에 대한 설명은 후술하도록 한다.
패스 회로(120)는 글로벌 워드라인들(GWLs)과 메모리 블럭(110)의 로컬 워드라인들(LWLs) 사이에 연결되며, 블럭 워드라인 신호(BLKWL)에 응답하여 글로벌 워드라인들(GWLs)과 로컬 워드라인들(LWLs)을 전기적으로 연결한다. 예를 들어, 패스 회로(120)는 반도체 메모리 장치(100)의 제반 동작, 예를 들어 프로그램 동작 또는 리드 동작 시 블럭 워드라인 신호(BLKWL)에 응답하여 글로벌 워드라인들(GWLs)을 통해 전송되는 동작 전압들을 로컬 워드라인들(LWLs)로 전송할 수 있다. 또한, 패스 회로(120)는 반도체 메모리 장치(100)의 프로그램 동작 또는 리드 동작이 완료된 후, 글로벌 워드라인들(GWLs)의 전위를 디스차지하기 이전에 블럭 워드라인 신호(BLKWL)에 응답하여 비활성화되어 메모리 블럭(110)의 로컬 워드라인들(LWLs)을 플로팅(floating)시킬 수 있다. 이로 인하여, 글로벌 워드라인들(GWLs)의 전위를 디스차지할 때 메모리 블럭(110)에 포함된 메모리 스트링들의 채널이 네거티브 레벨로 부스팅되는 현상을 방지할 수 있다.
전압 제공 회로(130)는 전압 생성 회로(131), 글로벌 워드라인 스위치 회로(132) 및 디스차지 회로(133)를 포함한다.
전압 생성 회로(131)는 제1 및 제2 전압 생성 제어 신호들(VG_signals1, VG_signals2)에 응답하여 반도체 메모리 장치(100)의 제반 동작 시 사용되는 복수의 동작 전압들을 생성한다.
예를 들어 전압 생성 회로(131)는 반도체 메모리 장치(100)의 프로그램 동작시 제1 제어 신호들(VG_signals1)에 응답하여 선택된 메모리 블럭의 로컬 워드라인들(LWLs) 중 드레인 선택 라인 및 소스 선택 라인에 인가하기 위한 턴온 전압을 생성하고, 2 제어 신호들(VG_signals2)에 응답하여 선택된 메모리 블럭의 선택된 메모리 블럭의 로컬 워드라인들(LWLs) 중 선택된 워드라인에 인가하기 위한 프로그램 전압 및 비 선택된 워드라인들에 인가하기 위한 패스 전압을 생성한다. 또한, 전압 생성 회로(131)는 반도체 메모리 장치(100)의 리드 동작시 제1 제어 신호들(VG_signals1)에 응답하여 선택된 메모리 블럭의 로컬 워드라인들(LWLs) 중 드레인 선택 라인 및 소스 선택 라인에 인가하기 위한 턴온 전압을 생성하고, 2 제어 신호들(VG_signals2)에 응답하여 선택된 메모리 블럭의 선택된 메모리 블럭의 로컬 워드라인들(LWLs) 중 선택된 워드라인에 인가하기 위한 리드 전압 및 비 선택된 워드라인들에 인가하기 위한 패스 전압을 생성한다.
글로벌 워드라인 스위치 회로(132)는 전압 생성 회로(131)에서 생성된 선택된 메모리 블럭에 인가하기 위한 동작 전압들을 스위칭 제어 신호들(SW_signals)에 응답하여 글로벌 워드라인들(GWLs)에 스위칭하여 전송한다.
디스차지 회로(133)는 반도체 메모리 장치(100)의 제반 동작이 완료된 후, 글로벌 워드라인들(GWLs)의 전위를 그라운드 레벨로 디스차지한다. 예를 들어, 디스차지 회로(133)는 반도체 메모리 장치(100)의 프로그램 동작 또는 리드 동작이 완료되고, 상술한 패스 회로(120)에 의해 글로벌 워드라인들(GWLs)과 메모리 블럭(110)의 로컬 워드라인들(LWLs)이 전기적으로 분리되어 로컬 워드라인들(LWLs)이 플로팅 상태로 제어된 후, 디스차지 신호(Disch_signals)에 응답하여 글로벌 워드라인들(GWLs)의 전위를 그라운드 레벨로 디스차지한다.
블럭 디코더(140)는 디코더 제어 신호(DC_signals)에 응답하여 블럭 선택 신호(BLKWL)를 생성한다. 예를 들어, 블럭 디코더(140)는 메모리 블럭(110)이 선택된 메모리 블럭일 경우 디코더 제어 신호(DC_signals)에 응답하여 고전위를 갖는 블럭 선택 신호(BLKWL)를 생성하여 출력하고, 메모리 블럭(110)이 비선택된 메모리 블럭일 경우 디코더 제어 신호(DC_signals)에 응답하여 블럭 선택 신호(BLKWL)를 비활성화시킨다. 고전위를 갖는 블럭 선택 신호(BLKWL)는 패스 회로(120)를 활성화시켜 글로벌 워드라인들(GWLs)과 메모리 블럭(110)의 로컬 워드라인들(LWLs)을 전기적으로 연결하고, 비활성화된 블럭 선택 신호(BLKWL)는 패스 회로(120)를 비활성화시켜 글로벌 워드라인들(GWLs)과 메모리 블럭(110)의 로컬 워드라인들(LWLs)을 전기적으로 차단한다.
제어 로직(150)은 반도체 메모리 장치(100)의 제반 동작 시 전압 제공 회로(130) 및 블럭 디코더(140)를 제어한다. 예를 들어, 제어 로직(150)은 글로벌 워드라인들(GWLs)에 인가하기 위한 동작 전압을 생성하도록 전압 생성 회로(131)를 제어하기 위한 제1 전압 생성 제어 신호들(VG_signals1) 및 제2 전압 생성 제어 신호들(VG_signals2)을 생성하여 출력할 수 있다. 예를 들어, 제어 로직(150)은 전압 생성 회로(131)에서 생성된 동작 전압을 글로벌 워드라인들(GWLs)에 스위칭하도록 글로벌 워드라인 스위치 회로(132)를 제어하기 위한 스위칭 제어 신호들(SW_signals)을 생성하여 출력할 수 있다. 예를 들어, 제어 로직(150)은 글로벌 워드라인들(GWLs)을 디스차지하도록 디스차지 회로(133)를 제어하기 위한 디스차지 신호(Disch_signals)를 생성하여 출력할 수 있다. 또한, 제어 로직(150)은 블럭 디코더(140)를 제어하기 위한 디코더 신호(DC_signals)를 생성하여 출력할 수 있다.
상술한 본원 발명의 실시 예에서는 하나의 메모리 블럭을 도시하여 설명하였으나, 반도체 메모리 장치(100)는 복수의 메모리 블럭을 포함하여 구성될 수 있다. 반도체 메모리 장치(100)가 복수의 메모리 블럭을 포함할 경우, 복수의 메모리 블럭들 각각에 대응하는 복수의 패스 회로 및 복수의 블럭 디코더를 더 포함할 수 있다.
예를 들어 하나의 메모리 블럭은 하나의 패스 회로(120) 및 하나의 블럭 디코더에 대응될 수 있으나, 이에 한정되는 것은 아니며 적어도 두 개의 메모리 블럭이 하나의 블럭 디코더를 공유할 수 있다.
도 2는 도 1의 메모리 블럭과 패스 회로를 설명하기 위한 회로도이다.
도 2를 참조하면, 패스 회로(120)는 도 1의 블럭 디코더(140)에서 출력되는 블럭 선택 신호(BLKWL)에 응답하여 글로벌 워드라인들(GDSL, GSSL, GWL<n:0>)과 메모리 블럭(110)의 로컬 워드라인들(DSL, SSL, WL<n:0>)을 연결한다. 글로벌 워드라인들은 글로벌 드레인 선택 라인(GDSL), 글로벌 소스 선택 라인(GSSL), 및 복수의 글로벌 라인들(WL<n:0>)을 포함할 수 있으며, 로컬 워드라인들은 드레인 선택 라인(DSL), 소스 선택 라인(SSL), 및 복수의 워드라인들(WL<n:0>)을 포함할 수 있다. 예를 들어, 패스 회로(120)는 블럭 선택 신호(BLKWL)에 응답하여 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)을 메모리 블럭(110)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 각각 연결하고, 복수의 글로벌 라인들(WL<n:0>) 각각을 복수의 워드라인들(WL<n:0>) 각각에 연결할 수 있다. 또한, 패스 회로(120)는 블럭 선택 신호(BLKWL)가 로직 로우 레벨, 예를 들어 0V의 전위로 비활성화될 경우, 복수의 글로벌 라인들(WL<n:0>)과 복수의 워드라인들(WL<n:0>)을 전기적으로 차단하여 복수의 워드라인들(WL<n:0>)을 플로팅 상태로 제어할 수 있다.
패스 회로(120)는 복수의 트랜지스터(PT1 내지 PT4)를 포함하여 구성될 수 있으며, 복수의 트랜지스터(PT1 내지 PT4)는 디플리션 트랜지스터일 수 있다. 예를 들어 트랜지스터(PT1)는 글로벌 드레인 선택 라인(GDSL)과 드레인 선택 라인(DSL) 사이에 직렬 연결되고, 트랜지스터(PT2)는 글로벌 라인들(GWL<n>)과 워드라인(WL<n>) 사이에 직렬 연결된다. 트랜지스터(PT1 내지 PT4)는 블럭 선택 신호(BLKWL)에 응답하여 턴온 또는 턴오프된다.
메모리 블럭(110)은 복수의 워드라인(WL<n:0>)에 연결된 다수의 메모리 셀(MC<n:0>)들을 포함한다. 또한 메모리 블럭(110)은 드레인 선택 라인(DSL)에 연결된 드레인 트랜지스터(DST) 및 소스 선택 라인(SSL)에 연결된 소스 선택 트랜지스터(SST)를 포함한다. 다수의 소스 선택 트랜지스터들(SST)은 소스 라인(SL)을 공유할 수 있다. 복수의 비트 라인들(BL1 내지 BLm) 중 하나의 비트 라인(예를 들어 BL1)과 소스 라인(SL) 사이에 연결된 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC<n:0>), 및 소스 선택 트랜지스터(SST)는 하나의 메모리 스트링으로 정의될 수 있다. 즉, 메모리 블럭(110)은 복수의 비트 라인들(BL1 내지 BLm) 각각에 대응되는 복수의 메모리 스트링들을 포함하여 구성될 수 있다.
도 1 및 도 2에서는 도시되진 않았으나, 복수의 비트 라인들(BL1 내지 BLm) 각각에는 페이지 버퍼가 연결될 수 있으며, 페이지 버퍼는 프로그램 동작 시 복수의 비트 라인들(BL1 내지 BLm)에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가할 수 있다. 또한 페이지 버퍼는 리드 동작 시 복수의 비트 라인들(BL1 내지 BLm)의 전위 또는 전류량을 센싱하여 데이터를 리드할 수 있다.
도 3은 도 2의 제어 로직을 설명하기 위한 블럭도이다.
도 3을 참조하면, 제어 로직(150)은 롬(ROM; 151), 전압 생성 제어 회로(152), 스위칭 신호 생성 회로(153), 및 디스차지 신호 생성 회로(154)를 포함하여 구성될 수 있다.
롬(151)은 반도체 메모리 장치의 제반 동작을 수행하기 위한 알고리즘이 저장되어 있으며, 외부에서, 예를 들어 반도체 메모리 장치와 연결된 호스트(Host)로 부터 입력되는 명령어 신호(CMD) 및 내부에 저장된 알고리즘에 따라 제1 내지 제4 내부 제어 신호들(int_cs1 내지 int_cs4) 및 디코더 신호(DC_signals)를 생성하여 출력한다.
전압 생성 제어 회로(152)는 선택 라인 전압 제어 회로(152A) 및 워드라인 전압 전압 제어 회로(152B)를 포함하여 구성될 수 있다.
선택 라인 전압 제어 회로(152A) 제1 내부 제어 신호(int_cs1)에 응답하여 도 1의 전압 생성 회로(131)가 선택된 메모리 블럭의 드레인 선택 라인 및 소스 선택 라인에 인가하기 위한 동작 전압, 예를 들어 턴온 전압 또는 턴오프 전압을 생성하도록 제어하기 위한 제1 전압 생성 제어 신호들(VG_signals1)을 생성하여 출력한다.
워드라인 전압 전압 제어 회로(152B) 제2 내부 제어 신호(int_cs2)에 응답하여 도 1의 전압 생성 회로(131)가 선택된 메모리 블럭의 워드라인들에 인가하기 위한 동작 전압, 예를 들어 프로그램 전압, 리드 전압, 또는 패스 전압 등을 생성하도록 제어하기 위한 제2 전압 생성 제어 신호들(VG_signals2)을 생성하여 출력한다.
스위칭 신호 생성 회로(153)는 어드레스 신호(ADDR)와 제3 내부 제어 신호(int_cs3)에 응답하여 도 1의 글로벌 워드라인 스위치 회로(132)가 전압 생성 회로(131)에서 생성된 선택된 메모리 블럭에 인가하기 위한 동작 전압들을 도 1의 글로벌 워드라인들(GWLs)에 스위칭하도록 제어하기 위한 스위칭 제어 신호들(SW_signals)을 생성하여 출력한다.
디스차지 신호 생성 회로(154)는 제4 내부 제어 신호(int_cs4)에 응답하여 도 1의 디스차지 회로(133)가 반도체 메모리 장치의 프로그램 동작 또는 리드 동작이 완료되고 1의 패스 회로(120)에 의해 메모리 블럭(110)의 로컬 워드라인들(LWLs)이 플로팅 상태로 제어된 후, 글로벌 워드라인들(GWLs)의 전위를 그라운드 레벨로 디스차지하도록 제어하기 위한 디스차지 신호(Disch_signals)를 생성하여 출력한다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위한 신호들의 파형도이다.
도 1 내지 도 5를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
본 발명의 실시 예는 반도체 메모리 장치의 제반 동작 중 리드 동작을 일예로 설명하도록 한다.
단계 S410에서, 패스 회로(120)는 블럭 선택 신호(BLKWL)에 응답하여 글로벌 워드라인들(GWLs)과 메모리 블럭(110)의 로컬 워드라인들(LWLs)을 전기적으로 연결한다. 예를 들어, 블럭 디코더(140)는 디코더 제어 신호(DC_signals)에 응답하여 고전위(HV)를 갖는 블럭 선택 신호(BLKWL)를 생성한다. 패스 회로(120)는 블럭 워드라인 신호(BLKWL)에 응답하여 글로벌 워드라인들(GWLs)과 로컬 워드라인들(LWLs)을 전기적으로 연결한다. 전압 생성 회로(131)는 제1 제어 신호들(VG_signals1)에 응답하여 선택된 메모리 블럭의 로컬 워드라인들(LWLs) 중 드레인 선택 라인 및 소스 선택 라인에 인가하기 위한 턴온 전압(Vturn-on)을 생성하고, 글로벌 워드라인 스위치 회로(132)는 스위칭 제어 신호들(SW_signals)에 응답하여 턴온 전압(Vturn-on)을 글로벌 워드라인들(GWLs) 중 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)으로 전송한다. 이에 따라, 메모리 블럭(110)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 턴온 전압(Vturn-on)이 인가되며, 메모리 블럭(110)의 드레인 선택 트랜지스터(DST)들 및 소스 선택 트랜지스터(SST)들이 턴온된다.
이 후, 전압 생성 회로(131)는 제2 제어 신호들(VG_signals2)에 응답하여 패스 전압(Vpass)을 생성하고, 글로벌 워드라인 스위치 회로(132)는 스위칭 제어 신호들(SW_signals)에 응답하여 패스 전압(Vpass)을 글로벌 라인들(GWL<n:0>)에 인가한다. 이에 따라, 메모리 블럭(110)의 워드라인들(WL<n:0>)에 패스 전압(Vpass)이 인가된다.
단계 S420에서, 복수의 비트 라인들(BL1 내지 BLm)에 비트 라인 전압(VBL)이 인가되어 메모리 스트링들 각각의 채널(Channel)은 비트 라인 전압(VBL) 레벨을 갖는다. 메모리 블럭(110)의 선택된 워드라인(예를 들어 WL<0>)에 리드 전압(Vread)을 인가한다. 예를 들어, 전압 생성 회로(131)는 제2 제어 신호들(VG_signals2)에 응답하여 리드 전압(Vread)을 생성하고, 글로벌 워드라인 스위치 회로(132)는 스위칭 제어 신호들(SW_signals)에 응답하여 리드 전압(Vread)을 선택된 글로벌 라인(예를 들어, GWL<0>)에 인가한다. 이에 따라, 메모리 블럭(110)의 선택된 워드라인(WL<0>)에 리드 전압(Vread)이 인가된다.
단계 S430에서, 반도체 메모리 장치의 리드 동작이 완료되면, 전압 생성 회로(131)는 제2 제어 신호들(VG_signals2)에 응답하여 이퀄라이징 전압(Veq)을 생성하고, 글로벌 워드라인 스위치 회로(132)는 스위칭 제어 신호들(SW_signals)에 응답하여 이퀄라이징 전압(Veq)을 글로벌 라인들(GWL<n:0>)에 인가한다. 이에 따라, 메모리 블럭(110)의 워드라인들(WL<n:0>)은 이퀄라이징 전압(Veq) 레벨로 전위가 조절된다. 이퀄라이징 전압(Veq)은 패스 전압(Vpass) 보다 전위가 낮은 전압일 수 있다.
단계 S440에서, 패스 회로(120)를 비활성화시켜 메모리 블록의 로컬 워드라인들을 플로팅 상태로 제어한다. 예를 들어, 블럭 디코더(140)는 고전위를 갖는 블럭 선택 신호(BLKWL)를 0V로 디스차지하여 비활성시킨다. 이로 인하여 패스 회로(120)는 비활성되어 글로벌 워드라인들(GWLs)과 메모리 블럭(110)의 로컬 워드라인들(LWLs)을 전기적으로 차단한다. 이로 인하여 메모리 블럭(110)의 워드라인들(WL<n:0>)은 플로팅 상태로 제어된다. 이때, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)을 턴오프 전압인 0V로 디스차지할 수 있다.
단계 S450에서, 메모리 블럭(110)의 워드라인들(WL<n:0>)이 플로팅 상태로 제어된 후, 디스차지 회로(133)는 디스차지 신호(Disch_signals)에 응답하여 글로벌 워드라인들(GWLs)의 전위를 그라운드 레벨로 디스차지한다. 이때, 메모리 블럭(110)의 워드라인들(WL<n:0>)은 플로팅 상태로 제어되므로 글로벌 워드라인들(GWLs)의 전위가 그라운드 레벨로 디스차지되어도 메모리 블럭(110)의 복수의 메모리 스트링들의 채널(Channel)은 0V 이하의 음전위 레벨로 부스팅되는 현상이 방지된다.
도 6은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 6을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블럭(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블럭(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블럭(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블럭은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 7를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 7에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 6을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 8을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 8에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 8에서, 도 7을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 6을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 6 및 도 7을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 반도체 메모리 장치
110 : 메모리 블럭
120 : 패스 회로
130 : 전압 제공 회로
140 : 블럭 디코더
150 : 제어 로직

Claims (13)

  1. 복수의 메모리 스트링들을 포함하는 메모리 블럭;
    상기 메모리 블록의 로컬 워드라인들과 글로벌 워드라인들 사이에 연결되며, 블럭 선택 신호에 응답하여 상기 로컬 워드라인들과 상기 글로벌 워드라인들을 연결하기 위한 패스 회로; 및
    프로그램 또는 리드 동작 시 동작 전압을 생성하여 상기 글로벌 워드라인들에 인가하고, 상기 프로그램 동작 또는 상기 리드 동작이 완료되면 상기 글로벌 워드라인들을 디스차지하기 위한 전압 제공 회로를 포함하며,
    상기 패스 회로는 상기 프로그램 동작 또는 상기 리드 동작이 완료된 후 상기 글로벌 워드라인들을 디스차지하기 전에 상기 로컬 워드라인들을 플로팅 상태로 제어하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 블럭 선택 신호를 생성하여 상기 패스 회로로 출력하기 위한 블럭 디코더를 더 포함하며,
    상기 블럭 디코더는 상기 메모리 블럭에 대한 상기 프로그램 동작 또는 상기 리드 동작 시 고전위의 상기 블럭 선택 신호를 생성하여 출력하고, 상기 글로벌 워드라인들을 디스차지하기 전에 상기 블럭 선택 신호를 그라운드 레벨로 비활성화시키는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 전압 제공 회로는 상기 프로그램 동작 또는 상기 리드 동작 시 상기 글로벌 워드라인들에 인가하기 위한 상기 동작 전압을 생성하는 전압 생성 회로;
    상기 전압 생성 회로에서 생성된 상기 동작 전압을 상기 글로벌 워드라인들에 스위칭하기 위한 글로벌 워드라인 스위치 회로; 및
    상기 글로벌 워드라인들을 그라운드 레벨로 디스차지하기위한 디스차지 회로를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 디스차지 회로는 상기 로컬 워드라인들이 상기 플로팅 상태로 제어된 후 상기 글로벌 워드라인들을 디스차지하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 프로그램 동작 또는 상기 리드 동작 시 상기 블럭 디코더 및 상기 전압 제공 회로를 제어하기 위한 제어 로직을 더 포함하며,
    상기 제어 로직은 상기 프로그램 동작 또는 상기 리드 동작 시 상기 글로벌 워드라인들에 상기 동작 전압을 인가하도록 제어하기 위한 제1 제어 신호들을 생성하여 출력하고, 상기 프로그램 동작 또는 상기 리드 동작이 완료되면 상기 글로벌 워드라인들 디스차지하도록 제어하기 위한 제2 제어 신호들을 생성하여 출력하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 로직은 제반 동작 알고리즘을 저장하며, 외부에서 수신되는 커맨드에 응답하여 복수의 내부 제어 신호들을 생성하여 출력하는 롬;
    상기 복수의 내부 제어 신호들 중 어느 하나에 응답하여 상기 전압 제공 회로를 제어하기 위한 상기 제1 제어 신호들을 생성하기 위한 전압 생성 제어 회로; 및
    상기 복수의 내부 제어 신호들 중 어느 하나에 응답하여 상기 디스차지 회로를 제어하기 위한 상기 제2 제어 신호들을 생성하기 위한 디스차지 신호 생성 회로를 포함하는 반도체 메모리 장치.
  7. 메모리 블록의 로컬 워드라인들과 글로벌 워드라인들을 전기적으로 연결하는 단계;
    상기 글로벌 워드라인들에 동작 전압을 인가하여 상기 로컬 워드라인들로 전송하는 단계;
    상기 글로벌 워드라인들과 상기 로컬 워드라인들을 전기적으로 차단하여 상기 로컬 워드라인들을 플로팅 상태로 제어하는 단계; 및
    상기 로컬 워드라인들이 상기 플로팅 상태로 제어된 후 상기 글로벌 워드라인들을 디스차지하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 로컬 워드라인들에 상기 동작 전압을 인가한 후, 상기 글로벌 워드라인들과 상기 로컬 워드라인들을 전기적으로 차단하기 이전에 상기 글로벌 워드라인들에 인가되는 상기 동작 전압을 이퀄라이징 전압 레벨로 조절하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 글로벌 워드라인들에 상기 동작 전압을 인가하는 단계는 상기 글로벌 워드라인들 중 선택된 글로벌 워드라인에는 리드 전압을 인가하고, 나머지 비 선택된 글로벌 워드라인들에는 패스 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 패스 전압은 상기 이퀄라이징 전압 레벨보다 전위가 높은 반도체 메모리 장치의 동작 방법.
  11. 메모리 블록과 연결된 로컬 워드라인들과 글로벌 워드라인들을 전기적으로 연결하는 단계;
    상기 글로벌 워드라인들 중 선택된 글로벌 워드라인을 통해 상기 로컬 워드라인들 중 선택된 로컬 워드라인에 리드 전압을 인가하고, 비 선택된 글로벌 워드라인들을 통해 비 선택된 로컬 워드라인들에 패스 전압을 인가하는 단계;
    상기 로컬 워드라인들과 상기 글로벌 워드라인들의 연결을 차단하여 상기 로컬 워드라인들을 플로팅시키는 단계; 및
    상기 글로벌 워드라인들을 디스차지하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 로컬 워드라인들을 플로팅 시키는 단계 이전에 상기 로컬 워드라인들을 이퀄라이징 전위로 조절하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 이퀄라이징 전위는 상기 패스 전압의 전위보다 낮은 반도체 메모리 장치의 동작 방법.
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