KR20180078546A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 전압 생성부, 소거 카운트 저장부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 상기 어드레스 디코더는 상기 메모리 셀 어레이와 행 라인들을 통해 연결되고, 상기 메모리 셀 어레이에 대한 동작을 위한 어드레스를 디코딩한다. 상기 전압 생성부는 동작 전압들을 생성하여 상기 어드레스 디코더와 연결된 행 라인들에 공급한다. 상기 소거 카운트 저장부는 상기 복수의 메모리 블록 각각에 대한 소거 카운트 값을 저장한다. 메모리 블록의 소거 동작 시, 상기 소거 카운트 값에 기초하여 소거 동작이 수행된다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 일 실시예는 소거 동작의 반복에 따른 신뢰성이 향상된 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시예는 소거 동작의 반복에 따른 신뢰성이 향상된 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 전압 생성부, 소거 카운트 저장부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 상기 어드레스 디코더는 상기 메모리 셀 어레이와 행 라인들을 통해 연결되고, 상기 메모리 셀 어레이에 대한 동작을 위한 어드레스를 디코딩한다. 상기 전압 생성부는 동작 전압들을 생성하여 상기 어드레스 디코더와 연결된 행 라인들에 공급한다. 상기 소거 카운트 저장부는 상기 복수의 메모리 블록 각각에 대한 소거 카운트 값을 저장한다. 메모리 블록의 소거 동작 시, 상기 제어 로직은 소거 대상 메모리 블록의 상기 소거 카운트 값에 기초하여 소거 동작을 수행하도록 상기 어드레스 디코더, 상기 전압 생성부를 제어한다.
일 실시예에서, 상기 복수의 셀 스트링들 각각은 소스 라인과 비트 라인 사이에 연결되는 복수의 소스 선택 트랜지스터들, 복수의 메모리 셀들 및 복수의 드레인 선택 트랜지스터들을 포함할 수 있다.
일 실시예에서, 상기 제어 로직은 상기 소거 카운트 값에 기초하여, 상기 복수의 소스 선택 트랜지스터들 및 상기 복수의 드레인 선택 트랜지스터들 중 소거 동작 전압의 인가 대상이 되는 트랜지스터들을 결정할 수 있다.
일 실시예에서, 상기 소거 카운트 값이 미리 결정된 제 1 임계값 미만인 경우, 상기 복수의 소스 선택 트랜지스터들 중 제 1 소스 선택 트랜지스터와 상기 복수의 드레인 선택 트랜지스터들 중 제 1 드레인 선택 트랜지스터가 상기 소거 동작 전압의 인가 대상이 되는 트랜지스터로 결정될 수 있다.
일 실시예에서, 상기 제 1 소스 선택 트랜지스터는 상기 복수의 소스 선택 트랜지스터들 중 상기 소스 라인에 가장 인접하여 위치한 소스 선택 트랜지스터일 수 있다.
일 실시예에서, 상기 제 1 드레인 선택 트랜지스터는 상기 복수의 드레인 선택 트랜지스터들 중 상기 비트 라인에 가장 인접하여 위치한 드레인 선택 트랜지스터일 수 있다.
일 실시예에서, 상기 소거 카운트 값이 상기 제 1 임계값 이상이고 미리 결정된 제 2 임계값 미만인 경우, 상기 복수의 소스 선택 트랜지스터들 중 상기 제 1 소스 선택 트랜지스터와는 다른 제 2 소스 선택 트랜지스터와 상기 복수의 드레인 선택 트랜지스터들 중 상기 제 1 드레인 선택 트랜지스터와는 다른 제 2 드레인 선택 트랜지스터가 상기 소거 동작 전압의 인가 대상이 되는 트랜지스터로 결정될 수 있다.
일 실시예에서, 소거 동작 중 상기 소스 라인에 프리 소거 전압이 인가되는 동안, 상기 소거 동작 전압의 인가 대상으로 결정된 트랜지스터들에 상기 소거 동작 전압이 인가될 수 있다. 여기에서, 상기 소거 동작 전압은 0 V의 전압일 수 있다.
일 실시예에서, 소거 동작 중 상기 소스 라인에 프리 소거 전압이 인가되는 동안, 상기 소거 동작 전압의 인가 대상이 아닌 트랜지스터들은 플로팅 될 수 있다.
일 실시예에서, 소거 동작 중 상기 소스 라인에 소거 전압이 인가되는 동안, 상기 복수의 소스 선택 트랜지스터들 및 상기 복수의 드레인 선택 트랜지스터들은 플로팅 될 수 있다.
일 실시예에서, 상기 반도체 메모리 장치는 읽기 및 쓰기 회로를 더 포함할 수 있다. 상기 읽기 및 쓰기 회로는 상기 비트 라인과 연결되어 상기 메모리 셀 어레이에 대한 읽기 동작 및 프로그램 동작을 수행할 수 있다. 상기 전압 생성부는 상기 프리 소거 전압, 상기 소거 전압을 생성할 수 있다. 소거 동작 시 상기 읽기 및 쓰기 회로는 상기 비트 라인을 플로팅 시킬 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 주변 회로부를 포함한다. 상기 메모리 셀 어레이는 복수의 셀 스트링들을 포함한다. 상기 복수의 셀 스트링들 각각은 소스 라인과 비트 라인 사이에 연결된 복수의 소스 선택 트랜지스터들, 복수의 메모리 셀들 및 복수의 드레인 선택 트랜지스터들로 구성된다. 상기 주변 회로부는 소거 동작 시 소거 대상인 셀 스트링에 소거 프리 전압 및 소거 전압을 인가하여 상기 선택된 셀 스트링에 포함된 상기 복수의 메모리 셀들에 저장된 데이터를 소거하도록 구성된다. 상기 주변 회로부는 상기 셀 스트링에 수행한 소거 동작의 횟수인 소거 카운트 값에 기초하여 소거 동작 전압의 인가 대상이 되는 적어도 하나의 선택 트랜지스터를 결정한다. 상기 선택된 셀 스트링의 소스 라인에 프리 소거 전압이 인가되는 동안 상기 결정된 적어도 하나의 선택 트랜지스터에 상기 소거 동작 전압이 인가 된다.
일 실시예에서, 상기 선택된 셀 스트링의 소스 라인에 프리 소거 전압이 인가되는 동안, 상기 결정된 적어도 하나의 선택 트랜지스터를 제외한 다른 선택 트랜지스터들은 플로팅 될 수 있다.
일 실시예에서, 상기 소거 동작 전압의 인가 대상이 되는 적어도 하나의 선택 트랜지스터는 소스 선택 트랜지스터일 수 있다.
일 실시예에서, 상기 소거 동작 전압의 인가 대상이 되는 적어도 하나의 선택 트랜지스터는 드레인 선택 트랜지스터일 수 있다.
일 실시예에서, 상기 선택된 셀 스트링의 소스 라인에 프리 소거 전압이 인가되는 동안 상기 결정된 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 인가되는 상기 소거 동작 전압은 0 V의 전압일 수 있다.
본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 소스 라인과 비트 라인 사이에 연결된 복수의 소스 선택 트랜지스터들, 복수의 메모리 셀들 및 복수의 드레인 선택 트랜지스터들로 구성되는 복수의 셀 스트링들을 포함하는 메모리 블록에 대한 소거 커맨드를 수신하고, 상기 소거 커맨드의 대상이 되는 메모리 블록에 대한 소거 카운트 값을 참조하며, 참조한 상기 소거 카운트 값에 기초하여 상기 복수의 소스 선택 트랜지스터들 및 복수의 드레인 선택 트랜지스터들 중 소거 동작 시 구동될 선택 트랜지스터를 결정하고, 상기 결정된 선택 트랜지스터를 이용하여 상기 소거 커맨드의 대상이 되는 메모리 블록에 대해 소거 동작을 수행한다.
일 실시예에서, 상기 소거 동작 시 구동될 선택 트랜지스터를 결정하는 단계에서는, 상기 소거 카운트 값이 속한 구간에 기초하여, 상기 복수의 소스 선택 트랜지스터들 중 어느 하나를 선택할 수 있다.
일 실시예에서, 상기 소거 동작 시 구동될 선택 트랜지스터를 결정하는 단계에서는, 상기 소거 카운트 값이 속한 구간에 기초하여, 상기 복수의 드레인 선택 트랜지스터들 중 어느 하나를 선택할 수 있다.
일 실시예에서, 상기 결정된 선택 트랜지스터를 이용하여, 상기 소거 커맨드의 대상이 되는 메모리 블록에 대해 소거 동작을 수행하는 단계는, 선택된 메모리 블록 내 셀 스트링들과 연결된 소스 라인에 프리 소거 전압을 인가하여 상기 셀 스트링의 채널 내에 GIDL(Gate Induced Drain Leakage) 전류를 유입시키는 단계 및 상기 소스 라인에 소거 전압을 인가하여 상기 셀 스트링에 포함된 메모리 셀들에 저장된 데이터를 소거하는 단계를 포함할 수 있다. 여기에서, 상기 프리 소거 전압이 상기 소스 라인에 인가되는 동안, 상기 선택된 선택 트랜지스터에는 0 V의 소거 동작 전압이 인가되고, 선택되지 않은 다른 선택 트랜지스터들은 플로팅 될 수 있다.
본 발명의 일 실시예에 의하면, 소거 동작의 반복에 따른 신뢰성이 향상된 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시예에 의하면, 소거 동작의 반복에 따른 신뢰성이 향상된 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 일 실시예를 보여주는 회로도이다.
도 4는 도 3의 메모리 블록(BLK1')에 포함된 셀 스트링들 중 두 개의 셀 스트링(CS11', CS21')을 구체적으로 보여주는 회로도이다.
도 5는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 다른 실시예를 보여주는 회로도이다.
도 6은 본 발명의 일 실시예에 따라, 소거 카운트 값에 따라 선택 트랜지스터를 선택적으로 사용하는 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 동작 방법을 나타내는 순서도이다.
도 8은 도 7의 소거 동작을 수행하는 단계를 보다 상세히 나타내는 순서도이다.
도 9는 도 8에 따른 소거 동작을 설명하기 위한 신호들의 파형도이다.
도 10은 본 발명에 따른 소거 동작 중 GIDL(Gate Induced Drain Leakage) 전류 발생을 설명하기 위한 채널의 단면도이다.
도 11은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 소거 카운트 저장부(160)를 포함한다. 메모리 셀 어레이(110)를 제외한 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 소거 카운트 저장부(160)는, 메모리 셀 어레이(110)를 구동하는 주변 회로부로서 동작한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 보다 구체적으로, 다수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 셀 스트링(미도시)들을 포함하고, 상기 셀 스트링들 각각은 복수의 메모리 셀들을 포함할 수 있다. 셀 스트링에 대하여는 도 3 및 도 4를 참조하여 더욱 자세히 설명하기로 한다.
실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다.
메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110) 및 이에 포함되는 메모리 블록들(BLK1~BLKz)에 대해서는 도 2 내지 도 4를 참조하여 더욱 상세히 설명하기로 한다.
어드레스 디코더(120)는 행 라인들을 통해 메모리 셀 어레이(110)에 연결된다. 도 1에는 워드 라인들(WL)만이 도시되어 있으나, 상기 행 라인들은 워드 라인들(WL) 뿐만 아니라 드레인 선택 라인들, 소스 선택 라인들 및 공통 소스 라인도 포함한다. 한편 실시예에 따라, 상기 행 라인들은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 상기 행 라인들을 구동하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 즉 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(120)는 이러한 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 메모리 셀 어레이(110)의 메모리 셀들의 채널에 프리 소거 전압(Vepre) 및 소거 전압(Vera)이 인가될 때 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 선택된 메모리 블록과 연결된 상기 행 라인들이 제어됨으로써 선택된 메모리 블록에 포함된 메모리 셀들의 데이터가 소거될 수 있다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작 시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트 라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작 시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 동작 전압들을 발생하도록 구성된다. 전압 생성부(150)는 제어 로직(140)의 제어에 응답하여 동작한다. 실시예로서, 전압 생성부(150)는 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 예를 들면, 전압 생성부(150)는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 발생할 수 있다. 상기 복수의 동작 전압들은, 읽기 전압(Vread), 패스 전압(Vpass), 프리 소거 전압(Vepre) 및 소거 전압(Vera)을 포함할 수 있다. 소거 동작 시, 상기 동작 전압들 중 프리 소거 전압(Vepre) 및 소거 전압(Vera)은 메모리 셀 어레이(110)의 공통 소스 라인에 인가되어 선택된 메모리 블록의 메모리 셀들의 채널에 전달된다. 한편, 소거 동작 전압이 선택된 메모리 블록의 선택 트랜지스터들(소스 선택 트랜지스터들, 드레인 선택 트랜지스터들) 중 일부에 인가될 수 있다. 한편, 상기 소거 동작 전압이 상기 일부 선택 트랜지스터에 인가되는 동안, 선택되지 않은 다른 선택 트랜지스터들은 플로팅 될 수 있다. 예시적으로, 상기 소거 동작 전압은 0 V의 전압일 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치의 구체적인 소거 동작에 대해서는 도 7 및 도 8을 참조하여 보다 자세히 후술하기로 한다.
복수의 전압들 중 소거 동작 전압은 어드레스 디코더(120)를 통해 드레인 선택 라인들 및 소스 선택 라인들에 인가될 수 있다. 또한, 반도체 메모리 장치(100)의 읽기 동작 시, 전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작 시 읽기 전압(Vread) 및 패스 전압(Vpass)을 메모리 셀 어레이(110)로 전달한다.
소거 카운트 저장부(160)는 메모리 셀 어레이(110) 내에 포함된 각 메모리 블록들(BLK1~BLKz)에 대한 소거 카운트 값(ECN)을 저장한다. "소거 카운트 값(ECN)"은 해당 메모리 블록에 대하여 소거 동작이 몇 번 수행 되었는지를 나타내는 값이다. 따라서, 소거 카운트 값(ECN)이 클수록 해당 메모리 블록에 대한 프로그램-소거 사이클이 다수회 반복되었고, 소거 카운트 값(ECN)이 작을수록 해당 메모리 블록에 대한 프로그램-소거 사이클이 적게 반복되었음을 알 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 제어 로직(140)은 메모리 블록의 소거 동작 시, 소거 카운트 저장부(160)로부터 소거 대상인 메모리 블록의 소거 카운트 값(ECN)을 전달받는다. 제어 로직(140)은 소거 카운트 값(ECN)에 기초하여 소거 동작을 수행하도록 상기 어드레스 디코더, 상기 전압 생성부를 제어한다. 보다 구체적으로, 제어 로직(140)은 소거 카운트 값(ECN)에 기초하여, 소거 대상인 메모리 블록 내 메모리 스트링들에 각각 포함된 복수의 소스 선택 트랜지스터들 및 상기 복수의 드레인 선택 트랜지스터들 중, 프리 소거 기간 동안 소거 동작 전압의 인가 대상이 되는 트랜지스터들을 결정할 수 있다. 제어 로직(140)이 소거 카운트 값(ECN)에 기초하여 소거 동작 전압의 인가 대상이 되는 트랜지스터들을 결정하는 구체적인 방법에 대해서는 도 4 및 도 6을 참조하여 후술하기로 한다.
도 1에 의하면, 소거 카운트 저장부(160)는 제어 로직(140)과는 별개로 구성되는 것으로 도시되어 있으나, 실시예에 따라 소거 카운트 저장부는 제어 로직 내부에 포함될 수도 있고, 제어 로직과 일체로서 구성될 수도 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함할 수 있다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열될 수 있다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 일 실시예를 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 +Z 방향을 따라 적층된 다수의 소스 선택 트랜지스터들(SST0 내지 SST2), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 다수의 드레인 선택 트랜지스터들(DST0 내지 DST2)을 포함한다.
각 셀 스트링의 다수의 소스 선택 트랜지스터들(SST0 내지 SST2) 중 최외곽에 배치된 소스 선택 트랜지스터(SST0)는 공통 소스 라인(CSL)에 연결되고, 나머지 소스 선택 트랜지스터들(SST1 및 SST2)는 소스 선택 트랜지스터(SST0)와 제1 메모리 셀(MC1) 사이에 연결된다. 다수의 소스 선택 트랜지스터들(SST0 내지 SST2)는 다수의 소스 선택 라인(SSL0 내지 SSL2)에 각각 연결된다.
각 셀 스트링의 제 1 메모리 셀(MC1)의 게이트는 제 1 워드 라인(WL1)에 연결된다. 각 셀 스트링의 제 2 메모리 셀(MC2)의 게이트는 제 2 워드 라인(WL2)에 연결된다. 각 셀 스트링의 제 3 메모리 셀(MC3)의 게이트는 제 3 워드 라인(WL3)에 연결된다. 각 셀 스트링의 제 4 메모리 셀(MC4)의 게이트는 제 4 워드 라인(WL4)에 연결된다.
셀 스트링의 제 n 메모리 셀(MCn)의 게이트는 제 n 워드 라인(WLn)에 연결된다. 또한 제 p 메모리 셀(MCp)와 제 p+1 메모리 셀(MCp+1) 사이에는 파이프 트랜지스터(PT)가 배치되며, 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 다수의 드레인 선택 트랜지스터들(DST0 내지 DST2) 중 최외곽에 배치된 드레인 선택 트랜지스터(DST0)는 비트 라인(예를 들어 BL1)에 연결되고, 나머지 드레인 선택 트랜지스터들(DST1 및 DST2)는 드레인 선택 트랜지스터(DST0)와 제n 메모리 셀(MCn) 사이에 연결된다. 다수의 드레인 선택 트랜지스터들(DST0 내지 DST2)는 다수의 드레인 선택 라인(DSL0 내지 DSL2)에 각각 연결된다.
상술한 바와 같이 도 3에 도시된 실시 예에서는 소스 선택 트랜지스터들(SST0 내지 SST2) 및 드레인 선택 트랜지스터들(DST0 내지 DST2)이 각각 세 개씩 배치된 구조를 설명하였으나, 본 발명에 따른 반도체 메모리 장치는 이에 한정되지 않으며 최소 두 개 이상의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들이 배치될 수 있다. 즉, 공통 소스 라인과 인접한 하나의 최외곽 소스 선택 트랜지스터와 적어도 하나 이상의 나머지 소스 선택 트랜지스터를 가지며, 비트 라인과 인접한 하나의 최외곽 드레인 선택 트랜지스터와 적어도 하나 이상의 나머지 드레인 선택 트랜지스터를 포함하도록 구성할 수 있다. 즉, 하나의 셀 스트링 내에는 2개 이상의 소스 선택 트랜지스터들 및 2개 이상의 드레인 선택 트랜지스터들이 포함될 수 있다.
동일한 열, 즉 +Y 방향으로 배열된 셀 스트링들의 드레인 선택 트랜지스터(DST0)는 동일한 비트 라인에 연결된다. 셀 스트링들(CS11, CS21)에 포함된 드레인 선택 트랜지스터(DST0)는 제 1 비트 라인(BL1)에 연결된다. 셀 스트링들(CS1m~CS2m)에 포함된 드레인 선택 트랜지스터(DST0)는 제 m 비트 라인(BLm)에 연결된다.
실시 예로서, 도 3에 도시되지는 않으나, 드레인 선택 트랜지스터(DST2)와 제 1 내지 제 n 메모리 셀들(MC1~MCn) 사이에 적어도 하나의 더미 메모리 셀이 더 제공되고, 소스 선택 트랜지스터(SST2)와 제 1 내지 제 n메모리 셀들(MC1~MCn) 사이에 적어도 하나의 더미 메모리 셀이 더 제공될 수 있다. 이 밖에도 더미 메모리 셀은 다양한 목적들을 위해 메모리 셀들 사이 또는 메모리 셀들과 인접하게 배치될 수 있다.
도 4는 도 3의 메모리 블록(BLK1)에 포함된 셀 스트링들 중 두 개의 셀 스트링(CS11, CS21)만을 구체적으로 보여주는 회로도이다. 셀 스트링(CS11)은 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 순차적으로 연결된 소스 선택 트랜지스터들(SST0, SST1, SST2), 메모리 셀들(MC1, MC2, ..., MCp), 파이프 트랜지스터(PT1), 메모리 셀들(MCp+1, ..., MCn-1, MCn) 및 드레인 선택 트랜지스터들(DST2, DST1, DST0)을 포함한다. 또한, 셀 스트링(CS21)은 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 순차적으로 연결된 소스 선택 트랜지스터들(SST0', SST1', SST2'), 메모리 셀들(MC1', MC2', ..., MCp'), 파이프 트랜지스터(PT2), 메모리 셀들(MCp+1', ..., MCn-1', MCn') 및 드레인 선택 트랜지스터들(DST2', DST1', DST0')을 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(100)에 의하면, 메모리 블록의 소거 동작 시, 제어 로직(140)은 소거 카운트 저장부(160)로부터 소거 대상인 메모리 블록의 소거 카운트 값(ECN)을 전달받는다. 제어 로직(140)은 소거 카운트 값(ECN)에 기초하여, 메모리 블록 내 메모리 스트링들(CS11, CS21)에 각각 포함된 복수의 소스 선택 트랜지스터들(SST0, SST1, SST2, SST0', SST1', SST2') 및 상기 복수의 드레인 선택 트랜지스터들(DST0, DST1, DST2, DST0', DST1', DST2') 중, 프리 소거 기간 동안 소거 동작 전압의 인가 대상이 되는 트랜지스터들을 결정할 수 있다.
도 5는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 다른 실시예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 적층된 다수의 소스 선택 트랜지스터들(SST0 내지 SST2), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 다수의 드레인 선택 트랜지스터들(DST0 내지 DST2)을 포함한다.
각 셀 스트링의 다수의 소스 선택 트랜지스터들(SST0 내지 SST2) 중 최외곽에 배치된 소스 선택 트랜지스터(SST0)는 공통 소스 라인(CSL)에 연결되고, 나머지 소스 선택 트랜지스터들(SST1 및 SST2)는 소스 선택 트랜지스터(SST0)와 제1 메모리 셀(MC1) 사이에 연결된다. 다수의 소스 선택 트랜지스터들(SST0 내지 SST2)는 다수의 소스 선택 라인(SSL1, SSL3, SSL5)에 각각 연결된다.
각 셀 스트링의 제 1 메모리 셀(MC1)의 게이트는 제 1 워드 라인(WL1)에 연결된다. 각 셀 스트링의 제 2 메모리 셀(MC2)의 게이트는 제 2 워드 라인(WL2)에 연결된다. 셀 스트링의 제 n 메모리 셀(MCn)의 게이트는 제 n 워드 라인(WLn)에 연결된다. 도 3의 실시예와는 달리, 도 5에 도시된 셀 스트링은 파이프 트랜지스터를 포함하지 않는자. 결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
상술한 바와 같이 도 5에 도시된 실시 예에서는 소스 선택 트랜지스터들(SST0 내지 SST2) 및 드레인 선택 트랜지스터들(DST0 내지 DST2)이 각각 세 개씩 배치된 구조를 설명하였으나, 본 발명에 따른 반도체 메모리 장치는 이에 한정되지 않으며 최소 두 개 이상의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들이 배치될 수 있다. 즉, 공통 소스 라인(CSL)과 인접한 하나의 최외곽 소스 선택 트랜지스터(SST0)와 적어도 하나 이상의 나머지 소스 선택 트랜지스터(SST1, SST2)를 가지며, 비트 라인과 인접한 하나의 최외곽 드레인 선택 트랜지스터(DST0)와 적어도 하나 이상의 나머지 드레인 선택 트랜지스터(DST1, DST2)를 포함하도록 구성할 수 있다. 즉, 하나의 셀 스트링 내에는 2개 이상의 소스 선택 트랜지스터들 및 2개 이상의 드레인 선택 트랜지스터들이 포함될 수 있다.본 발명의 일 실시예에 따른 반도체 메모리 장치(100)에 의하면, 메모리 블록의 소거 동작 시, 제어 로직(140)은 소거 카운트 저장부(160)로부터 소거 대상인 메모리 블록의 소거 카운트 값(ECN)을 전달받는다. 제어 로직(140)은 소거 카운트 값(ECN)에 기초하여, 메모리 블록 내 메모리 스트링들(CS11, CS21)에 각각 포함된 복수의 소스 선택 트랜지스터들(SST0, SST1, SST2) 및 상기 복수의 드레인 선택 트랜지스터들(DST0, DST1, DST2) 중, 프리 소거 기간 동안 소거 동작 전압의 인가 대상이 되는 트랜지스터들을 결정할 수 있다.
도 6은 본 발명의 일 실시예에 따라, 소거 카운트 값에 따라 선택 트랜지스터를 선택적으로 사용하는 방법을 설명하기 위한 도면이다. 이하에서는 도 4 및 도 6을 함께 참조하여, 소거 카운트 값(ECN)에 따라 소거 동작 전압의 인가 대상이 되는 트랜지스터들을 결정하는 방법을 설명하기로 한다.
도 6을 참조하면, 소거 카운트(Erase Count) 값에 따른 세 구간 및 해당 구간에서 선택되는 선택 트랜지스터들이 예시적으로 도시되어 있다. 도 6에서, 구간(0~C1)에서, 제 1 선택 트랜지스터 그룹(SG00)이 선택된다. 구간(C1~C2)에서, 제 2 선택 트랜지스터 그룹(SG01)이 선택된다. 구간(C2~C3)에서, 제 3 선택 트랜지스터 그룹(SG02)이 선택된다.
구간(0~C1)은, 해당 메모리 블록에 대한 소거 동작의 횟수가 0회 이상 C1회 미만임을 의미한다. 제어 로직(140)은 소거 카운트 저장부(150)에서 수신된 소거 카운트 값(ECN)을 임계값들(C1, C2, C3)과 비교한다. 해당 메모리 블록의 프로그램-소거 사이클 횟수를 의미하는 소거 카운트 값(ECN)이 제 1 임계값(C1) 미만인 경우, 해당 메모리 블록의 소거 카운트는 구간(0~C1)에 속한다. 이 경우, 제어 로직(140)은 복수의 소스 선택 트랜지스터들(SST0, SST1, SST2, SST0', SST1', SST2') 중 제 1 선택 트랜지스터 그룹(SG00)에 속하는 소스 선택 트랜지스터들(SST0, SST0')을 선택한다. 한편, 제어 로직(140)은 복수의 드레인 선택 트랜지스터들(DST0, DST1, DST2, DST0', DST1', DST2') 중 제 1 선택 트랜지스터 그룹(SG00)에 속하는 드레인 선택 트랜지스터들(DST0, DST0')을 선택한다. 도 4에 도시된 예에 따르면, 구간(0~C1) 동안에 소거 동작 전압의 인가 대상이 되는 소스 선택 트랜지스터들(SST0, SST0')은 공통 소스 라인에 가장 인접하여 위치하는 트랜지스터들이고, 구간(0~C1) 동안에 소거 동작 전압의 인가 대상이 되는 드레인 선택 트랜지스터들(DST0, DST0')은 비트 라인에 가장 인접하여 위치하는 트랜지스터들이고
프리 소거 기간 동안, 선택된 소스 선택 트랜지스터들(SST0, SST0') 및 드레인 선택 트랜지스터들(DST0, DST0')에는 소거 동작 전압이 인가된다. 한편, 프리 소거 기간 동안, 선택되지 않은 소스 선택 트랜지스터들(SST1, SST2, SST1', SST2') 및 선택되지 않은 드레인 선택 트랜지스터들(DST1, DST2, DST1', DST2')은 플로팅 될 수 있다.
해당 메모리 블록의 프로그램-소거 사이클 횟수를 의미하는 소거 카운트 값(ECN)이 제 1 임계값(C1) 이상이고 제 2 임계값(C2) 미만인 경우, 해당 메모리 블록의 소거 카운트는 구간(C1~C2)에 속한다. 이 경우, 제어 로직(140)은 복수의 소스 선택 트랜지스터들(SST0, SST1, SST2, SST0', SST1', SST2') 중 제 2 선택 트랜지스터 그룹(SG01)에 속하는 소스 선택 트랜지스터들(SST1, SST1')을 선택한다. 한편, 제어 로직(140)은 복수의 드레인 선택 트랜지스터들(DST0, DST1, DST2, DST0', DST1', DST2') 중 제 2 선택 트랜지스터 그룹(SG01)에 속하는 드레인 선택 트랜지스터들(DST1, DST1')을 선택한다. 프리 소거 기간 동안, 선택된 소스 선택 트랜지스터들(SST1, SST1') 및 드레인 선택 트랜지스터들(DST1, DST1')에는 소거 동작 전압이 인가된다. 한편, 프리 소거 기간 동안, 선택되지 않은 소스 선택 트랜지스터들(SST0, SST2, SST0', SST2') 및 선택되지 않은 드레인 선택 트랜지스터들(DST0, DST2, DST0', DST2')은 플로팅 될 수 있다.
해당 메모리 블록의 프로그램-소거 사이클 횟수를 의미하는 소거 카운트 값(ECN)이 제 2 임계값(C2) 이상이고 제 3 임계값(C3) 미만인 경우, 해당 메모리 블록의 소거 카운트는 구간(C2~C3)에 속한다. 이 경우, 제어 로직(140)은 복수의 소스 선택 트랜지스터들(SST0, SST1, SST2, SST0', SST1', SST2') 중 제 3 선택 트랜지스터 그룹(SG02)에 속하는 소스 선택 트랜지스터들(SST2, SST2')을 선택한다. 한편, 제어 로직(140)은 복수의 드레인 선택 트랜지스터들(DST0, DST1, DST2, DST0', DST1', DST2') 중 제 3 선택 트랜지스터 그룹(SG02)에 속하는 드레인 선택 트랜지스터들(DST2, DST2')을 선택한다. 프리 소거 기간 동안, 선택된 소스 선택 트랜지스터들(SST2, SST2') 및 드레인 선택 트랜지스터들(DST2, DST2')에는 소거 동작 전압이 인가된다. 한편, 프리 소거 기간 동안, 선택되지 않은 소스 선택 트랜지스터들(SST0, SST1, SST0', SST1') 및 선택되지 않은 드레인 선택 트랜지스터들(DST0, DST1, DST0', DST1')은 플로팅 될 수 있다. 도 6에는 제 3 선택 트랜지스터 그룹(SG02)을 사용하게 되는 구간이 특정한 제 3 임계값(C3)에 의해 특정되는 것으로 도시되어 있으나, 실시예에 따라 제 3 임계값(C3)은 무한대의 값을 가질 수도 있다. 즉, 소거 카운트 값(ECN)이 제 2 임계값(C2) 이상인 경우 제 3 선택 트랜지스터 그룹(SG02)을 사용하게 할 수도 있다.
제 1 내지 제 3 임계값(C1, C2, C3)은 미리 결정된 값으로서, 반도체 메모리 장치의 수명과 연관된 값일 수 있다.
한편, 도 6에서는 제 1 구간(0~C1), 제 2 구간(C1~C2), 제 3 구간(C2~C3)에 대해서, 제 1 선택 트랜지스터 그룹(SG00), 제 2 선택 트랜지스터 그룹(SG01), 제 3 선택 트랜지스터 그룹(SG02)이 각각 사용되는 것으로 도시되어 있다. 그러나, 도 6은 단순한 예시로서, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 동작이 이에 한정되는 것은 아니다.
예를 들어, 제 1 구간(0~C1)에서 제 2 선택 트랜지스터 그룹(SG01) 또는 제 3 선택 트랜지스터 그룹(SG02)이 사용될 수도 있다. 또한, 제 2 구간(C1~C2)에서, 제 1 선택 트랜지스터 그룹(SG00) 또는 제 3 선택 트랜지스터 그룹(SG02)이 사용될 수도 있다. 한편, 제 3 구간(C2~C3)에서, 제 1 선택 트랜지스터 그룹(SG00) 또는 제 2 선택 트랜지스터 그룹(SG01)이 사용될 수도 있다.
또한, 도 6에서는 반도체 메모리 장치의 소거 동작시 하나의 선택 트랜지스터그룹에만 소거 동작 전압이 인가되는 실시예가 도시되어 있다. 그러나, 필요에 따라 복수의 선택 트랜지스터 그룹에 소거 동작 전압이 인가될 수도 있다. 예를 들어, 제 1 구간(0~C1)에서, 제 1 선택 트랜지스터 그룹(SG00) 및 제 2 선택 트랜지스터 그룹(SG01)이 동시에 사용될 수도 있다. 다른 예에서, 제 1 구간(0~C1)에서, 제 2 선택 트랜지스터 그룹(SG01) 및 제 3 선택 트랜지스터 그룹(SG02)이 동시에 사용될 수도 있다. 즉, 각 구간에서 사용하게 될 선택 트랜지스터 그룹의 개수는 필요에 따라 다양하게 결정될 수 있다.
한편, 도 4를 참조하면, 제 1 선택 트랜지스터 그룹(SG00)에는 드레인 선택 트랜지스터(DST0, DST0') 및 소스 선택 트랜지스터(SST0, SST0')가 포함되고, 제 2 선택 트랜지스터 그룹(SG01)에는 드레인 선택 트랜지스터(DST1, DST1') 및 소스 선택 트랜지스터(SST1, SST1')가 포함되며, 제 3 선택 트랜지스터 그룹(SG02)에는 드레인 선택 트랜지스터(DST2, DST2') 및 소스 선택 트랜지스터(SST2, SST2')가 포함되는 것으로 도시되어 있다. 그러나, 이는 예시적인 것으로서 필요에 따라 다양한 조합의 선택 트랜지스터 그룹이 정의될 수 있다.
예를 들어, 제 1 선택 트랜지스터 그룹에는 드레인 선택 트랜지스터(DST1, DST0') 및 소스 선택 트랜지스터(SST2, SST1')가 포함되고, 제 2 선택 트랜지스터 그룹에는 드레인 선택 트랜지스터(DST2, DST1') 및 소스 선택 트랜지스터(SST0, SST2')가 포함되며, 제 3 선택 트랜지스터 그룹에는 드레인 선택 트랜지스터(DST0, DST2') 및 소스 선택 트랜지스터(SST1, SST0')가 포함되는 것으로 결정할 수도 있다.
통상적인 경우, 프로그램-소거 사이클 횟수와는 상관없이 프리 소거 기간에 제 1 선택 트랜지스터 그룹(SG00)에 속하는 트랜지스터들(DST0, DST0', SST0, SST0')을 GIDL(Gate Induced Drain Leakage) 전류 발생을 위한 트랜지스터로 사용하여, 소거 동작 전압을 인가하게 된다. 따라서 프로그램-소거 사이클이 증가함에 따라, 프리 소거 기간에 소거 동작 전압이 인가되는 트랜지스터들(DST0, DST0', SST0, SST0')의 열화가 진행된다. 이에 따라, 소거 동작의 반복에 따른 반도체 메모리 장치의 신뢰성이 하락한다.
이상에서는, 도 3 및 도 4에 도시된 것과 같은 파이프 트랜지스터(PT)를 포함하는 셀 스트링 구조에 대한 구동 방법이 설명되었다. 그러나, 실시예에 따라 도 5에 도시된 것과 같이 파이프 트랜지스터(PT)를 포함하지 않는 셀 스트링 구조에 대해서도 상술한 바와 같은 구동 방법이 적용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것임을 알 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치(100)는 메모리 블록의 프로그램-소거 사이클 횟수에 따라 상이한 선택 트랜지스터들을 선택하고, 프리 소거 기간에 선택된 선택 트랜지스터에 소거 동작 전압을 인가하여 GIDL 전류 발생하도록 동작한다. 이에 따라, 복수 개의 선택 트랜지스터들을 프로그램-소거 사이클에 따라 선택적으로 사용함으로써, GIDL 전류 발생을 위해 소거 동작 전압을 인가하는 선택 트랜지스터의 열화가 분산된다. 따라서, 소거 동작의 반복에 따른 반도체 메모리 장치의 신뢰성이 향상된다.
도 7은 본 발명의 일 실시예에 따른 동작 방법을 나타내는 순서도이다.
도 7을 참조하면, 단계(S110)에서 메모리 블록에 대한 소거 커맨드를 수신한다. 상기 소거 커맨드는 반도체 메모리 장치 외부의 컨트롤러로부터 수신할 수 있다. 한편, 소거 커맨드의 대상이 되는 메모리 블록은 복수의 셀 스트링들을 포함한다. 또한, 도 3 내지 도 5에 도시된 바와 같이, 상기 복수의 셀 스트링들 각각은 복수의 드레인 선택 트랜지스터들 및 복수의 소스 선택 트랜지스터들을 포함할 수 있다.
단계(S130)에서, 소거 대상이 되는 해당 메모리 블록에 대한 소거 카운트 값(ECN)을 참조한다. 상기 단계(S130)은 도 1에 도시된 제어 로직(140)에 의해 수행될 수 있다. 즉, 단계(S130)에서, 제어 로직(140)은 소거 카운트 저장부(160)에 저장되어 있는 소거 카운트 값(ECN)을 수신하게 된다.
단계(S150)에서, 참조한 소거 카운트 값(ECN)에 기초하여, 소거 대상인 메모리 블록 내 셀 스트링들에 각각 포함된 복수의 선택 트랜지스터들 중, 소거 동작 시 구동될 선택 트랜지스터를 결정한다. 상기 선택 트랜지스터들은 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들을 포함한다. 즉, 단계(S150)에서는, 참조한 소거 카운트 값(ECN)이 도 6에 예시적으로 도시된 구간 중 어느 구간에 속하는지를 판단하고, 이에 기초하여 프리 소거 기간 중 소거 동작 전압이 인가될 소스 선택 트랜지스터 및 드레인 선택 트랜지스터를 결정한다. 도 6의 예에서, 참조한 소거 카운트 값(ECN)이 구간(0~C1)에 속하는 경우, 단계(S150)에서는 선택 트랜지스터들(DST0, DST0', SST0, SST0')이 선택된다. 참조한 소거 카운트 값(ECN)이 구간(C1~C2)에 속하는 경우, 단계(S150)에서는 선택 트랜지스터들(DST1, DST1', SST1, SST1')이 선택된다. 참조한 소거 카운트 값(ECN)이 구간(C1~C2)에 속하는 경우, 단계(S150)에서는 선택 트랜지스터들(DST2, DST2', SST2, SST2')이 선택된다.
단계(S170)에서, 결정된 선택 트랜지스터를 이용하여, 소거 대상 메모리 블록에 대한 소거 동작이 수행된다. 단계(S170)에서 수행되는 구체적인 소거 동작에 대해서는 도 8 및 도 9를 참조하여 보다 자세히 설명하기로 한다.
도 8은 도 7의 소거 동작을 수행하는 단계를 보다 상세히 나타내는 순서도이다.
도 9는 도 8에 따른 소거 동작을 설명하기 위한 신호들의 파형도이다.
도 10은 본 발명에 따른 소거 동작 중 GIDL(Gate Induced Drain Leakage) 전류 발생을 설명하기 위한 채널의 단면도이다.
도 7에 도시된 단계(S170)에서 구체적으로 수행되는, 본 발명에 따른 반도체 메모리 장치의 소거 동작을 설명하면 다음과 같다. 이하에서는 도 3 및 도 4에 도시된 메모리 셀 어레이 구조에 대한 소거 동작을 설명하기로 한다. 그러나, 전술한 바와 같이 본 발명에 따른 소거 동작은 이에 한정되지 않으며, 도 5에 도시된 것과 같은 메모리 셀 어레이 구조에 대해서도 적용 가능함을 알 수 있을 것이다.
본 발명은 복수의 드레인 선택 트랜지스터들 및 복수의 소스 선택 트랜지스터들이 최소 두 개 이상인 모든 구조에서 적용가능하나 이하 설명에서는 편의상 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들이 각각 세 개씩 형성된 구조를 예를 들어 설명한다. 한편, 이하에서는 단계(S130)에서 참조된 소거 카운트 값(ECN)이 구간(0~C1)에 속하는 경우에 대해서 설명한다. 단계(S130)에서 참조된 소거 카운트 값(ECN)이 구간(0~C1)에 속하게 되므로, 단계(S150)에서는 선택 트랜지스터들(DST0, DST0', SST0, SST0')이 소거 동작시 구동될 선택 트랜지스터로 결정된다.
먼저, 기간(T1)에서 프리 소거 전압(Vepre)이 인가된다(S210). 기간(T1)은 "프리 소거 기간"으로 지칭할 수 있다. 전압 생성부(150)는 제어 로직(140)의 제어에 따라 프리 소거 전압(Vepre)을 생성하고, 어드레스 디코더(120)는 제어 로직(140)의 제어에 따라 전압 생성부(150)에서 생성된 프리 소거 전압(Vepre)을 메모리 셀 어레이(110)의 공통 소스 라인(CSL)에 인가한다. 이때 공통 소스 라인(CSL)과 인접한 비트 라인(예를 들어 BL1)은 공통 소스 라인(CSL)에 인가된 프리 소거 전압(Vepre)에 의한 커플링 현상에 의해 전위 레벨이 상승한다.
단계(S210)에서는, 단계(S150)에서 결정된 선택 트랜지스터들(DST0, DST0', SST0, SST0')에 소거 동작 전압이 인가된다. 예시적으로, 상기 소거 동작 전압은 0 V의 전압일 수 있다. 이에 따라, 드레인 선택 트랜지스터들(DST0, DST0') 및 소스 선택 트랜지스터들(SST0, SST0')에는 0 V의 소거 동작 전압이 인가되어 해당 트랜지스터들 선택 트랜지스터들(DST0, DST0', SST0, SST0')이 턴오프된다. 턴오프 상태의 드레인 선택 트랜지스터들(DST0, DST0') 및 소스 선택 트랜지스터들(SST0, SST0')의 경우, 도 10에 도시된 바와 같이 공통 소스 라인(CSL) 및 비트 라인(BL1)의 전위가 상승하게 되면 게이트와 드레인 부분의 전계가 강해진다. 이에 따라 드레인 영역에서 발생하는 전자 정공 결합쌍(EHP: Elecron Hole Pair)의 정공(hole) 성분에 의해 드레인과 벌크단 사이에 누설 전류가 흐르게 되어 게이트 유기 전류(GIDL: Gate Induce Drain Leakage)가 채널(Channel) 방향으로 흐르게 된다. 즉, 드레인 선택 트랜지스터들(DST0, DST0') 및 소스 선택 트랜지스터들(SST0, SST0')의 드레인 영역에서 핫홀(ⓗ)이 발생하여 채널(Channel) 방향으로 유입되고, 이에 따라 채널(Channel)의 전위가 상승하게 된다.
이때, 단계(S150)에서 선택되지 않은 드레인 선택 트랜지스터들(DST1, DST1', DST2, DST2') 및 소스 선택 트랜지스터들(SST1, SST1', SST2, SST2')은 플로팅 상태가 되도록 제어한다. 드레인 선택 트랜지스터들(DST1, DST1', DST2, DST2') 및 소스 선택 트랜지스터들(SST1, SST1', SST2, SST2')이 플로팅 상태가 되어도, 해당 드레인 선택 트랜지스터들(DST1, DST1', DST2, DST2') 및 소스 선택 트랜지스터들(SST1, SST1', SST2, SST2')의 하부 채널까지 유입된 핫홀(ⓗ)은 제 1 워드라인(WL1) 및 제 n 워드라인(WLn)에 인가되는 0 V의 동작 전압에 의한 전위 차에 의해 메모리 셀들(MC1, MC1', MCn, MCn') 하부의 채널로 차지쉐어링(Charge sharing)되어 유입된다.
이에 따라, 프리 소거 전압(Vepre)을 공통 소스 라인에 인가하는 동안, 드레인 선택 트랜지스터들(DST0, DST0') 및 소스 선택 트랜지스터들(SST0, SST0')에 0 V의 소거 동작 전압을 인가하여 GIDL 전류를 발생시키되, 드레인 선택 트랜지스터들(DST1, DST1', DST2, DST2') 및 소스 선택 트랜지스터들(SST1, SST1', SST2, SST2')는 플로팅 상태로 제어한다. 이로 인하여 소스 선택 트랜지스터들(SST1, SST1', SST2, SST2')과 드레인 선택 트랜지스터들(DST1, DST1', DST2, DST2')의 누설 전류 특성은 저하되지 않는다.
상술한 내용 및 도 9의 파형도는, 소거 카운트 값(ECN)이 구간(0~C1) 내에 있어, 소거 동작 전압의 인가 대상이 드레인 선택 트랜지스터들(DST1, DST1', DST2, DST2') 및 소스 선택 트랜지스터들(SST1, SST1', SST2, SST2')로 결정된 경우를 설명한 것이다. 프로그램-소거 동작이 반복되어, 추후 소거 카운트 값(ECN)이 구간(C1~C2)으로 편입되는 경우에는, 프리 소거 전압(Vepre)을 공통 소스 라인에 인가하는 동안 드레인 선택 트랜지스터들(DST1, DST1') 및 소스 선택 트랜지스터들(SST1, SST1')에 0 V의 소거 동작 전압을 인가하여 GIDL 전류를 발생시키되, 드레인 선택 트랜지스터들(DST0, DST0', DST2, DST2') 및 소스 선택 트랜지스터들(SST0, SST0', SST2, SST2')는 플로팅 상태로 제어한다. 이로 인하여 해당 구간(C1~C2) 동안 소스 선택 트랜지스터들(SST0, SST0', SST2, SST2')과 드레인 선택 트랜지스터들(DST0, DST0', DST2, DST2')의 누설 전류 특성은 저하되지 않는다.
또한, 계속적으로 프로그램-소거 동작이 반복되어 추후 소거 카운트 값(ECN)이 구간(C2~C3)으로 편입되는 경우에는, 프리 소거 전압(Vepre)을 공통 소스 라인에 인가하는 동안 드레인 선택 트랜지스터들(DST2, DST2') 및 소스 선택 트랜지스터들(SST2, SST2')에 0 V의 소거 동작 전압을 인가하여 GIDL 전류를 발생시키되, 드레인 선택 트랜지스터들(DST0, DST0', DST1, DST1') 및 소스 선택 트랜지스터들(SST0, SST0', SST1, SST1')는 플로팅 상태로 제어한다. 이로 인하여 해당 구간(C2~C3) 동안 소스 선택 트랜지스터들(SST0, SST0', SST1, SST1')과 드레인 선택 트랜지스터들(DST0, DST0', DST1, DST1')의 누설 전류 특성은 저하되지 않는다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 소거 카운트 값(ECN)에 기초하여 복수의 드레인 선택 트랜지스터들 및 복수의 소스 선택 트랜지스터들 중 일부를 선택적으로 구동하여 GIDL 전류를 발생하도록 한다. 이에 따라, 누설 전류 특성이 저하되는 효과를 복수의 드레인 선택 트랜지스터들 및 복수의 소스 선택 트랜지스터들에 분산되도록 함으로써, 프로그램-소거 동작 반복에 따른 열화 특성을 저감 시키고, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
이후, 기간(T2)에서, 소거 전압(Vera)이 인가된다(S230). 전압 생성부(150)는 제어 로직(140)의 제어에 따라 프리 소거 전압(Vepre)의 전위 레벨을 상승시켜 소거 전압(Vera)을 생성하고, 어드레스 디코더(120)는 제어 로직(140)의 제어에 따라 전압 생성부(150)에서 생성된 소거 전압(Vera)을 메모리 셀 어레이(110)의 공통 소스 라인(CSL)에 인가한다. 이때 공통 소스 라인(CSL)과 인접한 비트 라인(예를 들어 BL1)은 공통 소스 라인(CSL)에 인가된 소거 전압(Vera)에 의한 커플링 현상에 의해 전위 레벨이 상승한다.
이때 0 V의 소거 동작 전압이 인가되던 드레인 선택 트랜지스터들(DST1, DST1', DST2, DST2') 및 소스 선택 트랜지스터들(SST1, SST1', SST2, SST2')은 플로팅 상태가 되도록 제어한다.
채널(Channel)의 전위 레벨은 공통 소스 라인(CSL) 및 비트 라인(BL1)의 전위 레벨에 따라 상승하게 되고, 채널(Channel)의 전위 레벨에 따라 플로팅 상태의 다수의 소스 선택 트랜지스터(SST0 ~ SST2, SST0' ~ SST2') 및 드레인 선택 트랜지스터(DST0 ~ DST2, DST0' ~ DST2')에 연결된 소스 선택 라인들(SSL0 ~ SSL2, SSL0' ~ SSL2') 및 드레인 선택 라인들(DSL0 ~ DSL5)는 커플링 현상에 의해 전위 레벨이 상승한다.
이후, 기간(T3)에서, FN 터널링에 의한 소거 동작을 수행한다(S250). 상승한 채널(Channel)의 전위 레벨에 의해 메모리 셀들(MC1 ~ MCn, MC1' ~ MCn')에 저장된 데이터들이 소거된다. 즉, FN 터널링 현상에 의해 메모리 셀들(MC1 ~ MCn, MC1' ~ MCn')의 전하 저장층에 저장된 전자들에 채널(Channel)의 전위에 의해 디트랩 된다. 이를 좀 더 상세하게 설명하면, 상승한 채널(Channel)의 전위 레벨과 그라운드 레벨을 갖는 워드라인들(WL1 내지 WLn)의 전위 레벨 차이에 따라 메모리 셀들(MC1 ~ MCn, MC1' ~ MCn')의 전하 저장층에 저장된 전자들이 채널(Channel)로 빠져나가 디트랩 되거나 채널(Channel)에서 발생한 핫 홀(hot hole)이 메모리 셀들(MC1 ~ MCn, MC1' ~ MCn')의 전하 저장층으로 유입되어 전하 저장층에 저장된 전자들이 디트랩 된다. 이 때 워드라인들(WL1 내지 WLn)은 그라운드 레벨을 유지하거나, 플로팅 상태에서 그라운드 레벨로 변경될 수 있다.
이후, 기간(T4)에서, 소스 라인이 디스차지된다(S270). 소거 동작(S250)에 의해 제1 내지 제n 메모리 셀들(MC1 내지 MCn)의 데이터가 소거된 후 공통 소스 라인(CSL)에 인가되던 소거 전압(Vera)을 차단하고, 공통 소스 라인(CSL)의 전위를 디스차지한다.
상술한 바와 같이, 도 8 및 도 9를을 참조한 설명은, 소거 카운트 값(ECN)이 구간(0~C1)에 속하는 경우에 관한 것이다.
소거 카운트 값(ECN)이 구간(C1~C2)에 속하게 되는 경우, 단계(S150)에서는 드레인 선택 트랜지스터들(DST1, DST1') 및 소스 선택 트랜지스터들(SST1, SST1')이 선택된다. 이에 따라 기간(T1)에서, 도 9의 도시와는 달리, 드레인 선택 라인들(DSL0, DSL1) 및 소스 선택 라인(SSL0)은 플로팅 되고, 드레인 선택 라인들(DSL2, DSL3) 및 소스 선택 라인(SSL1)에는 0 V의 소거 동작 전압이 인가될 것이다. 그 이외의 동작은 도 9에 도시된 바와 동일하다.
한편, 소거 카운트 값(ECN)이 구간(C2~C3)에 속하게 되는 경우, 단계(S150)에서는 드레인 선택 트랜지스터들(DST2, DST2') 및 소스 선택 트랜지스터들(SST2, SST2')이 선택된다. 이에 따라 기간(T1)에서, 도 9의 도시와는 달리, 드레인 선택 라인들(DSL0, DSL1) 및 소스 선택 라인(SSL0)은 플로팅 되고, 드레인 선택 라인들(DSL4, DSL5) 및 소스 선택 라인(SSL2)에는 0 V의 소거 동작 전압이 인가될 것이다. 그 이외의 동작은 도 9에 도시된 바와 동일하다.
도 9의 타이밍도에서는, 하나의 선택 트랜지스터 그룹만이 선택된 경우에 대해서 도시하고 있다. 즉, 소거 카운트 값(ECN)이 구간(0~C1)에 속하는 경우로서, 제 1 소거 동작 전압의 인가 대상이 드레인 선택 트랜지스터들(DST1, DST1', DST2, DST2') 및 소스 선택 트랜지스터들(SST1, SST1', SST2, SST2')을 포함하는 제 1 선택 트랜지스터 그룹(SG00)로 결정된 경우를 설명한 것이다. 그러나 도 9는 예시적인 것으로서, 전술한 바와 같이 두 개 이상의 선택 트랜지스터 그룹이 결정되어, 프리 소거 기간에 소거 동작 전압이 인가될 수도 있다. 예를 들어, 필요에 따라 제 1 소거 동작 전압의 인가 대상이 제 1 선택 트랜지스터 그룹(SG00) 및 제 2 선택 트랜지스터 그룹(SG01)으로 결정될 수도 있다. 이 경우, 기간(T1)에서, 선택 트랜지스터들(DST0, DST0', DST1, DST1', SST0, SST0', SST1, SST1')에 소거 동작 전압이 인가될 수 있다. 상술한 바와 같이, 프리 소거 기간 동안 소거 동작 전압이 인가되는 선택 트랜지스터 그룹은 둘 이상으로 결정될 수도 있다.
도 11은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 12에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 12를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 소거 카운트 저장부

Claims (20)

  1. 복수의 셀 스트링들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 행 라인들을 통해 연결되고, 상기 메모리 셀 어레이에 대한 동작을 위한 어드레스를 디코딩하는 어드레스 디코더;
    동작 전압들을 생성하여 상기 어드레스 디코더와 연결된 행 라인들에 공급하는 전압 생성부;
    상기 복수의 메모리 블록 각각에 대한 소거 카운트 값을 저장하는 소거 카운트 저장부; 및
    메모리 블록의 소거 동작 시, 소거 대상 메모리 블록의 상기 소거 카운트 값에 기초하여 소거 동작을 수행하도록 상기 어드레스 디코더, 상기 전압 생성부를 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 셀 스트링들 각각은 소스 라인과 비트 라인 사이에 연결되는 복수의 소스 선택 트랜지스터들, 복수의 메모리 셀들 및 복수의 드레인 선택 트랜지스터들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은 상기 소거 카운트 값에 기초하여, 상기 복수의 소스 선택 트랜지스터들 및 상기 복수의 드레인 선택 트랜지스터들 중 소거 동작 전압의 인가 대상이 되는 트랜지스터들을 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 소거 카운트 값이 미리 결정된 제 1 임계값 미만인 경우, 상기 복수의 소스 선택 트랜지스터들 중 제 1 소스 선택 트랜지스터와 상기 복수의 드레인 선택 트랜지스터들 중 제 1 드레인 선택 트랜지스터가 상기 소거 동작 전압의 인가 대상이 되는 트랜지스터로 결정되는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 소스 선택 트랜지스터는 상기 복수의 소스 선택 트랜지스터들 중 상기 소스 라인에 가장 인접하여 위치한 소스 선택 트랜지스터인 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 드레인 선택 트랜지스터는 상기 복수의 드레인 선택 트랜지스터들 중 상기 비트 라인에 가장 인접하여 위치한 드레인 선택 트랜지스터인 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 소거 카운트 값이 상기 제 1 임계값 이상이고 미리 결정된 제 2 임계값 미만인 경우, 상기 복수의 소스 선택 트랜지스터들 중 상기 제 1 소스 선택 트랜지스터와는 다른 제 2 소스 선택 트랜지스터와 상기 복수의 드레인 선택 트랜지스터들 중 상기 제 1 드레인 선택 트랜지스터와는 다른 제 2 드레인 선택 트랜지스터가 상기 소거 동작 전압의 인가 대상이 되는 트랜지스터로 결정되는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    소거 동작 중 상기 소스 라인에 프리 소거 전압이 인가되는 동안, 상기 소거 동작 전압의 인가 대상으로 결정된 트랜지스터들에는 상기 소거 동작 전압이 인가되고,
    상기 소거 동작 전압은 0 V의 전압인 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    소거 동작 중 상기 소스 라인에 프리 소거 전압이 인가되는 동안, 상기 소거 동작 전압의 인가 대상이 아닌 트랜지스터들은 플로팅 되는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    소거 동작 중 상기 소스 라인에 소거 전압이 인가되는 동안, 상기 복수의 소스 선택 트랜지스터들 및 상기 복수의 드레인 선택 트랜지스터들은 플로팅 되는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 비트 라인과 연결되어 상기 메모리 셀 어레이에 대한 읽기 동작 및 프로그램 동작을 수행하는 읽기 및 쓰기 회로를 더 포함하고,
    상기 전압 생성부는 상기 프리 소거 전압, 상기 소거 전압을 생성하고,
    소거 동작 시 상기 읽기 및 쓰기 회로는 상기 비트 라인을 플로팅 시키는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 소스 라인과 비트 라인 사이에 연결된 복수의 소스 선택 트랜지스터들, 복수의 메모리 셀들 및 복수의 드레인 선택 트랜지스터들로 구성되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이;
    소거 동작 시 소거 대상인 셀 스트링에 소거 프리 전압 및 소거 전압을 인가하여 상기 선택된 셀 스트링에 포함된 상기 복수의 메모리 셀들에 저장된 데이터를 소거하도록 구성되는 주변 회로부를 포함하는 반도체 메모리 장치로서,
    상기 주변 회로부는 상기 셀 스트링에 수행한 소거 동작의 횟수인 소거 카운트 값에 기초하여 소거 동작 전압의 인가 대상이 되는 적어도 하나의 선택 트랜지스터를 결정하고,
    상기 선택된 셀 스트링의 소스 라인에 프리 소거 전압이 인가되는 동안 상기 결정된 적어도 하나의 선택 트랜지스터에 상기 소거 동작 전압이 인가되는, 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 선택된 셀 스트링의 소스 라인에 프리 소거 전압이 인가되는 동안, 상기 결정된 적어도 하나의 선택 트랜지스터를 제외한 다른 선택 트랜지스터들은 플로팅 되는, 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 소거 동작 전압의 인가 대상이 되는 적어도 하나의 선택 트랜지스터는 소스 선택 트랜지스터인 것을 특징으로 하는, 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 소거 동작 전압의 인가 대상이 되는 적어도 하나의 선택 트랜지스터는 드레인 선택 트랜지스터인 것을 특징으로 하는, 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 선택된 셀 스트링의 소스 라인에 프리 소거 전압이 인가되는 동안 상기 결정된 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 인가되는 상기 소거 동작 전압은 0 V의 전압인 것을 특징으로 하는, 반도체 메모리 장치.
  17. 소스 라인과 비트 라인 사이에 연결된 복수의 소스 선택 트랜지스터들, 복수의 메모리 셀들 및 복수의 드레인 선택 트랜지스터들로 구성되는 복수의 셀 스트링들을 포함하는 메모리 블록에 대한 소거 커맨드를 수신하는 단계;
    상기 소거 커맨드의 대상이 되는 메모리 블록에 대한 소거 카운트 값을 참조하는 단계;
    참조한 상기 소거 카운트 값에 기초하여, 상기 복수의 소스 선택 트랜지스터들 및 복수의 드레인 선택 트랜지스터들 중 소거 동작 시 구동될 선택 트랜지스터를 결정하는 단계; 및
    상기 결정된 선택 트랜지스터를 이용하여, 상기 소거 커맨드의 대상이 되는 메모리 블록에 대해 소거 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서, 상기 소거 동작 시 구동될 선택 트랜지스터를 결정하는 단계에서는,
    상기 소거 카운트 값이 속한 구간에 기초하여, 상기 복수의 소스 선택 트랜지스터들 중 어느 하나를 선택하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제 17 항에 있어서, 상기 소거 동작 시 구동될 선택 트랜지스터를 결정하는 단계에서는,
    상기 소거 카운트 값이 속한 구간에 기초하여, 상기 복수의 드레인 선택 트랜지스터들 중 어느 하나를 선택하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  20. 제 17 항에 있어서, 상기 결정된 선택 트랜지스터를 이용하여, 상기 소거 커맨드의 대상이 되는 메모리 블록에 대해 소거 동작을 수행하는 단계는,
    선택된 메모리 블록 내 셀 스트링들과 연결된 소스 라인에 프리 소거 전압을 인가하여 상기 셀 스트링의 채널 내에 GIDL 전류를 유입시키는 단계; 및
    상기 소스 라인에 소거 전압을 인가하여 상기 셀 스트링에 포함된 메모리 셀들에 저장된 데이터를 소거하는 단계를 포함하고,
    상기 프리 소거 전압이 상기 소스 라인에 인가되는 동안, 상기 선택된 선택 트랜지스터에는 0 V의 소거 동작 전압이 인가되고, 선택되지 않은 다른 선택 트랜지스터들은 플로팅 되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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