JP2022042297A - 半導体記憶装置 - Google Patents

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Abstract

Figure 2022042297000001
【課題】処理能力を向上する。
【解決手段】実施形態によれば、半導体記憶装置は、第１乃至第４選択トランジスタ（ＳＴＴ１、ＳＴ１、ＳＴ２、ＳＴＢ２）及び第１及び第２メモリセルＭＣを含むメモリストリングＮＳと、第１乃至第４選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳＢ）と、第１及び第２ワード線ＷＬと、ビット線ＢＬと、ソース線ＳＬとを含む。消去動作は、第１及び第２モードを含む。第１モード（ブロック消去モード）において、ビット線及びソース線に第１電圧Ｖｅｒａが印加され、第１乃至第４選択ゲート線には、第２電圧Ｖｅｒａｓｇｄｔ、第３電圧Ｖｅｒａｓｇｄが印加され、第４電圧Ｖｅｒａｓｇｓ、第５電圧Ｖｅｒａｓｇｓｂがそれぞれ印加され、第１及び第２ワード線には、第６電圧ＶＤＤが印加される。
【選択図】図５

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許第１０５６６０５９号明細書
処理能力を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１乃至第４選択トランジスタ及び第１及び第２メモリセルを含み、第１選択トランジスタ、第２選択トランジスタ、第１メモリセル、第２メモリセル、第３選択トランジスタ、及び第４選択トランジスタの順に直列に接続されたメモリストリングと、第１乃至第４トランジスタのゲートにそれぞれ接続された第１乃至第４選択ゲート線と、第１及び第２メモリセルのゲートにそれぞれ接続された第１及び第２ワード線と、第１選択トランジスタに接続されたビット線と、第４選択トランジスタに接続されたソース線と、第１乃至第４選択ゲート線及び第１及び第２ワード線に電圧を印加するように構成されたロウデコーダと、を含む。消去動作は、第１及び第２メモリセルのデータを消去する第１モードと、第１及び第２メモリセルの１つのデータを消去する第２モードとを含む。第１モードにおいて、ビット線及びソース線に第１電圧が印加され、第１選択ゲート線には、第１電圧よりも低く、第１選択トランジスタにおいてＧＩＤＬを発生させる第２電圧が印加され、第２選択ゲート線には、第３電圧が印加され、第３選択ゲート線には、第４電圧が印加され、第４選択ゲート線には、第１電圧よりも低く、第４選択トランジスタにおいてＧＩＤＬを発生させる第５電圧が印加され、第１及び第２ワード線には、第１乃至第５電圧よりも低い第６電圧が印加される。
図１は、一実施形態に係る半導体記憶装置のブロック図である。 図２は、一実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、一実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図４は、一実施形態に係る半導体記憶装置の備えるメモリピラーＭＰにおける不純物の濃度プロファイルを示す概念図である。 図５は、一実施形態に係る半導体記憶装置におけるブロック消去モード時の各配線の電圧を示すタイミングチャートである。 図６は、一実施形態に係る半導体記憶装置におけるサブブロック消去モード時の各配線の電圧を示すタイミングチャートである。 図７は、一実施形態に係る半導体記憶装置におけるサブブロック消去モード時の各配線の電圧を示すタイミングチャートである。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．構成
１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成の一例について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。
図１に示すように、半導体記憶装置１は、メモリコア部１０と周辺回路部２０とを含む。
メモリコア部１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＮＳの集合である複数のストリングユニットＳＵ（図１の例では、４つのストリングユニットＳＵ０～ＳＵ３）を備えている。例えば、ブロックＢＬＫは、データの消去単位である。ブロックＢＬＫ内に含まれるメモリセルトランジスタの保持するデータは、一括して消去可能である。更に、本実施形態では、ブロックＢＬＫを複数のエリア（サブブロックＳＢＬＫ）に分割して、それぞれを独立して消去できる。ブロックＢＬＫ内の各ＮＡＮＤストリングＮＳは、サブブロックＳＢＬＫ数に応じて分割される。そして、分割されたＮＡＮＤストリングＮＳは、それぞれ異なるサブブロックＳＢＬＫに含まれる。以下では、ブロックＢＬＫが２つのサブブロックＳＢＬＫを含む場合について説明する。２つのサブブロックＳＢＬＫを、「ＵｐｐｅｒサブブロックＵＳＢＬＫ」及び「ＬｏｗｅｒサブブロックＬＳＢＬＫ」と、それぞれ表記する。例えば、ブロックＢＬＫ０は、ＵｐｐｅｒサブブロックＵＳＢＬＫ０及びＬｏｗｅｒサブブロックＬＳＢＬＫ０を含む。ブロックＢＬＫ１は、ＵｐｐｅｒサブブロックＵＳＢＬＫ１及びＬｏｗｅｒサブブロックＬＳＢＬＫ１を含む。なお、メモリセルアレイ１１内のブロックＢＬＫの個数、サブブロックＳＢＬＫの個数、ブロックＢＬＫ内のストリングユニットＳＵの個数、及びストリングユニットＳＵ内のＮＡＮＤストリングＮＳの個数は任意である。
ロウデコーダ１２は、図示せぬ外部コントローラから受信したロウアドレスをデコードする。そしてロウデコーダ１２は、デコード結果に基づいてメモリセルアレイ１１のロウ方向の配線を選択する。より具体的にはロウデコーダ１２は、ロウ方向を選択するための種々の配線（ワード線及び選択ゲート線）に電圧を与える。
センスアンプ１３は、データの読み出し時には、ビット線を介して、いずれかのブロックＢＬＫから読み出されたデータをセンスする。また、センスアンプ１３は、データの書き込み時には、ビット線を介して、書き込みデータに応じた電圧をメモリセルアレイ１１に与える。
周辺回路部２０は、シーケンサ２１及び電圧発生回路２２を含む。
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に使用される電圧を発生させ、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３等に供給する。
１．２ メモリセルアレイの回路構成
次に、メモリセルアレイ１１の構成について、図２を用いて説明する。図２は、ブロックＢＬＫ０のストリングユニットＳＵ０の回路図を示している。なお、他のブロックＢＬＫ及びストリングユニットＳＵも同様の構成である。
図２に示すように、ブロックＢＬＫ０のストリングユニットＳＵ０は、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば１６０個のメモリセルトランジスタＭＣ０～ＭＣ１５９、１０個のダミーメモリセルトランジスタＭＣＤＤ０～ＭＣＤＤ３、ＭＣＤＵ、ＭＣＤＬ、及びＭＣＤＳ０～ＭＣＤＳ３、並びに１３個の選択トランジスタＳＴＴ１ａ～ＳＴＴ１ｃ、ＳＴ１ａ～ＳＴ１ｃ、ＳＴ２ａ～ＳＴ２ｃ、及びＳＴＢ２ａ～ＳＴＢ２ｄを含む。以下、メモリセルトランジスタＭＣ０～ＭＣ１５９のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。ダミーメモリセルトランジスタＭＣＤＤ０～ＭＣＤＤ３のいずれかを限定しない場合は、ダミーメモリセルトランジスタＭＣＤＤと表記する。ダミーメモリセルトランジスタＭＣＤＳ０～ＭＣＤＳ３のいずれかを限定しない場合は、ダミーメモリセルトランジスタＭＣＤＳと表記する。ダミーメモリセルトランジスタＭＣＤＤ、ＭＣＤＵ、ＭＣＤＬ、及びＭＣＤＳのいずれかを限定しない場合は、ダミーメモリセルトランジスタＭＣＤと表記する。選択トランジスタＳＴＴ１ａ～ＳＴＴ１ｃのいずれかを限定しない場合は、ＳＴＴ１と表記する。選択トランジスタＳＴ１ａ～ＳＴ１ｃのいずれかを限定しない場合は、ＳＴ１と表記する。選択トランジスタＳＴ２ａ～ＳＴ２ｃのいずれかを限定しない場合は、ＳＴ２と表記する。選択トランジスタＳＴＢ２ａ～ＳＴＢ２ｄのいずれかを限定しない場合は、ＳＴＢ２と表記する。
メモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタＭＣは、データを不揮発に保持する。ダミーメモリセルトランジスタＭＣＤは、メモリセルトランジスタＭＣと同じ構成であるが、ダミーとして用いられ、データの保持には使用されない。
なお、メモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電層を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤの個数は、任意である。ダミーメモリセルトランジスタＭＣＤは、設けられなくてもよい。
選択トランジスタＳＴ１及びＳＴ２は、ストリングユニットＳＵ（ＮＡＮＤストリングＮＳ）の選択に用いられる。選択トランジスタＳＴＴ１及びＳＴＢ２は、書き込み動作及び読み出し動作の際には、選択トランジスタＳＴ１及びＳＴ２と同様に、ストリングユニットＳＵの選択に用いられる。また、選択トランジスタＳＴＴ１及びＳＴＢ２は、消去動作の際には、ＧＩＤＬ（gate induced drain leakage）電流の発生に用いられる。選択トランジスタＳＴ１、ＳＴ２、ＳＴＴ１、及びＳＴＢ２の個数は任意であり、それぞれ１個以上あれば良い。
ＮＡＮＤストリングＮＳ内では、メモリセルトランジスタＭＣ、ダミーメモリセルトランジスタＭＣＤ、並びに選択トランジスタＳＴ１、ＳＴ２、ＳＴＴ１及びＳＴＢ２の電流経路が直列に接続されている。より具体的には、例えば、選択トランジスタＳＴＢ２ａ～ＳＴＢ２ｄ及びＳＴ２ａ～ＳＴ２ｃ、ダミーメモリセルトランジスタＭＣＤＳ０～ＭＣＤＳ３、メモリセルトランジスタＭＣ０～ＭＣ７９、ダミーメモリセルトランジスタＭＣＤＬ及びＭＣＤＵ、メモリセルトランジスタＭＣ８０～ＭＣ１５９、ダミーメモリセルトランジスタＭＣＤＤ３～ＭＣＤＤ０、並びに選択トランジスタＳＴ１ｃ～ＳＴ１ａ及びＳＴＴ１ｃ～ＳＴＴ１ａの順にその電流経路が直列に接続されている。
本実施形態では、ＮＡＮＤストリングＮＳは、ＬｏｗｅｒサブブロックＬＢＬＫに対応するＬｏｗｅｒストリングＮＳＬと、ＵｐｐｅｒサブブロックＵＳＢＬＫに対応するＵｐｐｅｒストリングＮＳＵとを含む。図２の例では、ＬｏｗｅｒストリングＮＳＬには、メモリセルトランジスタＭＣ０～ＭＣ７９、ダミーメモリセルトランジスタＭＣＤＳ０～ＭＣＤＳ３及びＭＣＤＬ、並びに選択トランジスタＳＴ２ａ～ＳＴ２ｃ及びＳＴＢ２ａ～ＳＴＢ２ｄが含まれる。ＵｐｐｅｒストリングＮＳＵには、メモリセルトランジスタＭＣ８０～ＭＣ１５９、ダミーメモリセルトランジスタＭＣＤＤ０～ＭＣＤＤ３及びＭＣＤＵ、並びに選択トランジスタＳＴ１ａ～ＳＴ１ｃ及びＳＴＴ１ａ～ＳＴＴ１ｃが含まれる。すなわち、ＬｏｗｅｒサブブロックＬＳＢＬＫの消去動作では、ブロックＢＬＫ内のメモリセルトランジスタＭＣ０～ＭＣ７９のデータ消去が可能である。ＵｐｐｅｒサブブロックＵＳＢＬＫの消去動作では、ブロックＢＬＫ内のメモリセルトランジスタＭＣ８０～ＭＣ１５９のデータ消去が可能である。
ブロックＢＬＫ内にあるメモリセルトランジスタＭＣ０～ＭＣ１５９の制御ゲートは、ワード線ＷＬ０～ＷＬ１５９にそれぞれ共通接続される。より具体的には、ブロックＢＬＫ０内のストリングユニットＳＵ０～ＳＵ３に含まれる複数のＮＡＮＤストリングＮＳのメモリセルトランジスタＭＣ０は、ワード線ＷＬ０に共通に接続される。他のメモリセルトランジスタＭＣも同様である。また、ブロックＢＬＫ内にあるダミーメモリセルトランジスタＭＣＤＤ０～ＭＣＤＤ３、ＭＣＤＵ、ＭＣＤＬ、及びＭＣＤＳ０～ＭＣＤＳ３の制御ゲートは、ダミーワード線ＷＬＤＤ０～ＷＬＤＤ３、ＷＬＤＵ、ＷＬＤＬ、及びＷＬＤＳ０～ＷＬＤＳ３にそれぞれ共通接続される。以下、ワード線ＷＬ０～ＷＬ１５９のいずれかを限定しない場合は、ワード線ＷＬと表記する。ダミーワード線ＷＬＤＤ０～ＷＬＤＤ３、ＷＬＤＵ、ＷＬＤＬ、及びＷＬＤＳ０～ＷＬＤＳ３のいずれかを限定しない場合は、ダミーワード線ＷＬＤと表記する。
ワード線ＷＬ０～ＷＬ１５９、並びにダミーワード線ＷＬＤＤ０～ＷＬＤＤ３、ＷＬＤＵ、ＷＬＤＬ、及びＷＬＤＳ０～ＷＬＤＳ３は、ロウデコーダ１２に接続され、それぞれが独立して制御される。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴＴ１ａ～ＳＴＴ１ｃ及びＳＴ１ａ～ＳＴ１ｃのゲートは、ストリングユニットＳＵに対応する１つの選択ゲート線にそれぞれ共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴＴ１ａ～ＳＴＴ１ｃのゲートは、選択ゲート線ＳＧＤＴ０ａ～ＳＧＤＴ０ｃにそれぞれ共通に接続される。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１ａ～ＳＴ１ｃのゲートは、選択ゲート線ＳＧＤ０ａ～ＳＧＤ０ｃにそれぞれ共通に接続される。そして、選択ゲート線ＳＧＤＴ０ａ～ＳＧＤＴ０ｃは、選択ゲート線ＳＧＤＴ０に共通に接続される。選択ゲート線ＳＧＤ０ａ～ＳＧＤ０ｃは、選択ゲート線ＳＧＤ０に共通に接続される。
同様に、図示せぬストリングユニットＳＵ１内の複数の選択トランジスタＳＴＴ１ａ～ＳＴＴ１ｃのゲートは、選択ゲート線ＳＧＤＴ１ａ～ＳＧＤＴ１ｃにそれぞれ共通に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１ａ～ＳＴ１ｃのゲートは、選択ゲート線ＳＧＤ１ａ～ＳＧＤ１ｃにそれぞれ共通に接続される。そして、選択ゲート線ＳＧＤＴ１ａ～ＳＧＤＴ１ｃは、選択ゲート線ＳＧＤＴ１に共通に接続される。選択ゲート線ＳＧＤ１ａ～ＳＧＤ１ｃは、選択ゲート線ＳＧＤ１に共通に接続される。以下、ストリングユニットＳＵ０の選択ゲート線ＳＧＤＴ０及びＳＧＤ０に相当する配線を、ストリングユニットＳＵに限定せずに表記する場合は、選択ゲート線ＳＧＤＴ及びＳＧＤとそれぞれ表記する。
選択ゲート線ＳＧＤＴ０及びＳＧＤ０は、ロウデコーダ１２に接続され、それぞれが独立して制御される。他のストリングユニットＳＵ１～ＳＵ３も同様である。従って、ロウデコーダ１２は、各ストリングユニットＳＵの選択ゲート線ＳＧＤＴとＳＧＤとに異なる電圧を印加可能である。なお、例えば、ストリングユニットＳＵ０の選択ゲート線ＳＧＤＴ０ａ～ＳＧＤＴ０ｃ及びＳＧＤ０ａ～ＳＧＤ０ｃは、ロウデコーダ１２により、それぞれが独立に制御されてもよい。他のストリングユニットＳＵも同様である。
ブロックＢＬＫ内の複数の選択トランジスタＳＴＢ２ａ～ＳＴＢ２ｄのゲートは、１つの選択ゲート線ＳＧＳＢに共通に接続される。同様に、ブロックＢＬＫ内の複数の選択トランジスタＳＴ２ａ～ＳＴ２ｃのゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴＢ２ａ～ＳＴＢ２ｄのゲートは、選択ゲート線ＳＧＳＢ０ａ～ＳＧＳＢ０ｄにそれぞれ共通に接続される。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ２ａ～ＳＴ２ｃのゲートは、選択ゲート線ＳＧＳ０ａ～ＳＧＳ０ｃにそれぞれ共通に接続される。そして、選択ゲート線ＳＧＳＢ０ａ～ＳＧＳＢ０ｄは、選択ゲート線ＳＧＳＢに共通に接続される。選択ゲート線ＳＧＳ０ａ～ＳＧＳ０ｃは、選択ゲート線ＳＧＳに共通に接続される。他のストリングユニットＳＵも同様である。なお、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳＢ及びＳＧＳが設けられもよい。
選択ゲート線ＳＧＳＢ及びＳＧＳは、ロウデコーダ１２に接続され、それぞれが独立して制御される。従って、ロウデコーダ１２は、選択ゲート線ＳＧＳＢとＳＧＳとに異なる電圧を印加可能である。なお、例えば、ストリングユニットＳＵ０の選択ゲート線ＳＧＳＢ０ａ～ＳＧＳＢ０ｄ及びＳＧＳ０ａ～ＳＧＳ０ｃは、ロウデコーダ１２により、それぞれが独立に制御されてもよい。他のストリングユニットＳＵも同様である。
ストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴＴ１ａのドレインは、それぞれ異なるビット線ＢＬ０～ＢＬｎ（ｎは１以上の整数）に接続される。以下、ビット線ＢＬ０～ＢＬｎを限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、センスアンプ１３に接続され、独立に制御可能である。
ブロックＢＬＫ内の複数の選択トランジスタＳＴＢ２ａのソースは、ソース線ＳＬに共通に接続されている。
すなわち、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤＴ及びＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そして、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
書き込み動作及び読み出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣに対して一括して行われる。以下、書き込み動作及び読み出し動作の際、一括して選択されるメモリセルトランジスタＭＣの群を「セルユニットＣＵ」と呼ぶ。そして、１つのセルユニットＣＵに書き込まれる、または読み出される１ビットのデータの集まりを「ページ」と呼ぶ。
１．３ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成について、図３を用いて説明する。図３の例は、ストリングユニットＳＵ０の１つのＮＡＮＤストリングＮＳの断面を示している。なお、図３において、一部の層間絶縁膜は省略されている。
図３に示すように、半導体基板３０上には、絶縁層３１が形成されている。絶縁層３１には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。なお、絶縁層３１が形成されている領域、すなわち半導体基板３０と配線層３２との間には、ロウデコーダ１２またはセンスアンプ１３等の回路が設けられてもよい。
絶縁層３１上には、半導体基板３０にほぼ平行なＸ方向及びＸ方向に交差するＹ方向にそれぞれ延伸し、ソース線ＳＬとして機能する配線層３２が形成されている。配線層３２は導電材料により構成され、例えば、シリコン（Ｓｉ）等の半導体に不純物を添加したｎ型半導体が用いられる。以下、本実施形態では、配線層３２としてリンドープドポリシリコン（P doped poly-Si）を用いた場合を例として説明する。
配線層３２の上方には、Ｘ方向に延伸し、下層から選択ゲート線ＳＧＳＢ０ａ～ＳＧＳＢ０ｄとして機能する４層の配線層３３が、半導体基板３０に垂直なＺ方向に離間して積層されている。４層の配線層３３の上方には、Ｘ方向に延伸し、下層から選択ゲート線ＳＧＳ０ａ～ＳＧＳ０ｃとして機能する３層の配線層３４が、Ｚ方向に離間して積層されている。３層の配線層３４の上方には、下層からダミーワード線ＷＬＤＳ０～ＷＬＤＳ３、ワード線ＷＬ０～ＷＬ７９、ダミーワード線ＷＬＤＬ及びＷＬＤＵ、ワード線ＷＬ８０～ＷＬ１５９、及びダミーワード線ＷＬＤＤ３～ＷＬＤＤ０として機能する１７０層の配線層３５が、Ｚ方向に離間して積層されている。更に、その上方に、Ｘ方向に延伸し、下層から選択ゲート線ＳＧＤ０ｃ～ＳＧＤ０ａとして機能する３層の配線層３６が、Ｚ方向に離間して積層されている。３層の配線層３６の上方には、Ｘ方向に延伸し、下層から選択ゲート線ＳＧＤＴ０ｃ～ＳＧＤＴ０ａとして機能する３層の配線層３７が、Ｚ方向に離間して積層されている。配線層３３～３７には、導電材料として、金属材料、ｎ型半導体、またはｐ型半導体などが用いられてもよい。以下、本実施形態では、配線層３３にリンドープドポリシリコンが用いられ、配線層３４～３７に、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる場合について説明する。ＴｉＮは、例えばＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。
配線層３３～３７を貫通して、配線層３２に達するメモリピラーＭＰが設けられている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、例えば、２つのメモリピラーＬＭＰ及びＵＭＰを含む。本実施形態では、例えば、メモリピラーＬＭＰがＬｏｗｅｒストリングＮＳＬ、すなわちＬｏｗｅｒサブブロックＬＢＬＫに対応する。メモリピラーＬＭＰは、配線層３３及び３４、並びにダミーワード線ＷＬＤＳ０～ＷＬＤＳ３、ワード線ＷＬ０～ＷＬ７９、及びダミーワード線ＷＬＤＬとして機能する配線層３５を通過（貫通）して底面が配線層３２に達する。メモリピラーＵＭＰがＵｐｐｅｒストリングＮＳＵ、すなわちＵｐｐｅｒサブブロックＵＢＬＫに対応する。メモリピラーＵＭＰは、メモリピラーＬＭＰ上に設けられ、例えば、ダミーワード線ＷＬＤＵ、ワード線ＷＬ８０～ＷＬ１５９、及びダミーワード線ＷＬＤＤ３～ＷＬＤＤ０として機能する配線層３５、並びに配線層３６及び３７を通過する。これらメモリピラーＬＭＰ及びＵＭＰが、側面に段差を有しながらＺ軸方向に接続されてメモリピラーＭＰが形成されている。以下では、側面の段差を含むメモリピラーＬＭＰとメモリピラーＵＭＰとの接続部をジャンクションＪＣＴとも表記する。なお、図３の例では、２つのメモリピラーＬＭＰ及びＵＭＰを接続してメモリピラーＭＰを形成しているが、Ｚ軸方向に接続されるピラーの段数は任意である。メモリピラーＭＰは１段の構成でもよく、３段以上の構成であってもよい。
メモリピラーＭＰは、ブロック絶縁膜３８、電荷蓄積層３９、トンネル絶縁膜４０、半導体層４１、コア層４２、及びキャップ層４３を含む。
より具体的には、メモリピラーＬＭＰに対応するメモリホールＬＭＨとメモリピラーＵＭＰに対応するメモリホールＵＭＨとが形成されている。メモリホールＵＭＨの側面並びにメモリホールＬＭＨの側面の一部及び底面にはブロック絶縁膜３８、電荷蓄積層３９、及びトンネル絶縁膜４０が順次形成されている。メモリホールＬＭＨ及びＵＭＨの内部は半導体層４１及びコア層４２により埋め込まれている。メモリホールＵＭＨの上部では、半導体層４１及びコア層４２上に、キャップ層４３が設けられている。半導体層４１は、メモリセルトランジスタＭＣ、ダミーメモリセルトランジスタＭＣＤ、並びに選択トランジスタＳＴ１、ＳＴＴ１、ＳＴ２、及びＳＴＢ２のチャネルが形成される領域である。メモリホールＬＭＨ及びＵＭＨの側面におけるブロック絶縁膜３８、電荷蓄積層３９、及びトンネル絶縁膜４０は、配線層３３～３７と半導体層４１とが接しないように形成されている。すなわち、メモリホールＬＭＨ及びＵＭＨにおいて、配線層３３～３７と接する領域を含む側面にブロック絶縁膜３８、電荷蓄積層３９、及びトンネル絶縁膜４０が形成されている。そして、メモリホールＬＭＨの側面と配線層３２とが接する領域の一部において、ブロック絶縁膜３８、電荷蓄積層３９、及びトンネル絶縁膜４０が除去されている。これにより、半導体層４１の側面の一部は、配線層３２と接している。
メモリピラーＭＰとワード線ＷＬ０～ＷＬ１５９として機能する配線層３５とにより、メモリセルトランジスタＭＣ０～ＭＣ１５９が構成される。同様に、メモリピラーＭＰとダミーワード線ＷＬＤＤ０～ＷＬＤＤ３、ＷＬＤＵ、ＷＬＤＬ、及びＷＬＤＳ０～ＷＬＤＳ３として機能する配線層３５とにより、ダミーメモリセルトランジスタＭＣＤＤ０～ＭＣＤＤ３、ＭＣＤＵ、ＭＣＤＬ、及びＭＣＤＳ０～ＭＣＤＳ３が構成される。メモリピラーＭＰと選択ゲート線ＳＧＤＴ０ａ～ＳＧＤＴ０ｃとして機能する配線層３７とにより、選択トランジスタＳＴＴ１ａ～ＳＴＴ１ｃが構成される。メモリピラーＭＰと選択ゲート線ＳＧＤ０ａ～ＳＧＤ０ｃとして機能する配線層３６とにより、選択トランジスタＳＴ１ａ～ＳＴ１ｃが構成される。メモリピラーＭＰと選択ゲート線ＳＧＳ０ａ～ＳＧＳ０ｃとして機能する配線層３４とにより、選択トランジスタＳＴ２ａ～ＳＴ２ｃが構成される。メモリピラーＭＰと選択ゲート線ＳＧＳＢ０ａ～ＳＧＳＢ０ｄとして機能する配線層３３とにより、選択トランジスタＳＴＢ２ａ～ＳＴＢ２ｄが構成される。
ブロック絶縁膜３８、トンネル絶縁膜４０、コア層４２には、例えばＳｉＯ２が用いられる。電荷蓄積層３９には、例えば、シリコン窒化膜（ＳｉＮ）が用いられる。半導体層４１には、例えばポリシリコンが用いられる。キャップ層４３には、例えばｎ型半導体が用いられる。
キャップ層４３上には、コンタクトプラグ４４が形成されている。コンタクトプラグ４４上には、ビット線ＢＬとして機能し、Ｙ方向に延伸する配線層４５が形成されている。コンタクトプラグ４４及び配線層４５は、導電材料により構成され、例えば、チタン（Ｔｉ）／ＴｉＮ／Ｗの積層構造、または銅配線等が用いられる。
なお、上記構成において、ジャンクションＪＣＴ領域の半導体層４１には、ｎ型半導体が用いられてもよい。
２．メモリピラーの不純物濃度
次に、メモリピラーの不純物濃度について、図４を用いて説明する。図４は、メモリピラーＭＰの半導体層４１における不純物の濃度プロファイルを示す概念図である。なお、図４の例では、ｎ型半導体を形成するための不純物としてヒ素（Ａｓ）を用いた場合について説明する。
図４に示すように、半導体層４１の選択トランジスタＳＴＴ１のチャネルが形成される領域（選択ゲート線ＳＧＤＴ０ａ～ＳＧＤＴ０ｃと向かい合う領域）には、例えばイオン注入により、Ａｓがドープされている。これにより、半導体層４１には、選択トランジスタＳＴＴ１に対応する領域において、ｎ型半導体が形成される。本実施形態では、消去動作の際、選択トランジスタＳＴＴ１及びＳＴＢ２を用いてＧＩＤＬ電流を発生させる。例えば、選択トランジスタＳＴＴ１において、ＧＩＤＬ電流を効率よく発生させるためには、選択トランジスタＳＴＴ１のチャネル領域が、例えば、１Ｅ１９ａｔｏｍｓ／ｃｍ３以上の不純物がドープされたｎ型半導体である方が好ましい。本実施形態では、３つの選択トランジスタＳＴＴ１ａ～ＳＴＴ１ｃの少なくとも１つのチャネル領域に、ｎ型半導体が形成されていればよい。従って、半導体層４１において、Ａｓは、メモリピラーＭＰ（キャップ層４３）の上面から選択ゲート線ＳＧＤＴ０ａの下面よりも下側までドープされていればよい。但し、半導体層４１の選択トランジスタＳＴ１に対応する領域（選択ゲート線ＳＧＤ０ａの上面よりも下側）にまで、Ａｓが拡散すると、選択トランジスタＳＴ１の閾値電圧が変動して、ＮＡＮＤストリングＮＳの選択動作に誤動作が生じる。このため、本実施形態では、半導体層４１の選択トランジスタＳＴ１に対応する領域にまで、Ａｓが拡散しないように、Ａｓの拡散深さを、例えばイオン注入の加速電圧により制御している。Ａｓを用いると、Ｐよりも半導体層４１のＺ方向（深さ方向）におけるプロファイルを急峻にでき、深さ方向の制御が容易になる。なお、Ａｓの代わりにＰを用いてもよい。
半導体層４１の選択トランジスタＳＴＢ２に対応する領域にもおいても、例えば、配線層３２（リンドープドポリシリコン）からＰを拡散させることにより、ｎ型半導体を形成できる。この場合、半導体層４１の選択トランジスタＳＴ２に対応する領域にはＰが拡散しないようにする。
また、本実施形態では、選択トランジスタＳＴ１のカットオフ特性を向上させるため、選択トランジスタＳＴ１のチャネルが形成される領域には、例えばイオン注入により、ボロン（Ｂ）がドープされている。このとき、半導体層４１のダミーメモリセルトランジスタＭＣＤに対応する領域（ダミーワード線ＷＬＤＤ０の上面より下側）にまでＢが拡散すると、ダミーメモリセルトランジスタＭＣＤの閾値電圧が変動する。このため、本実施形態では、半導体層４１のダミーメモリセルトランジスタＭＣＤに対応する領域にまで、Ｂが拡散しないように制御している。なお、Ｂはドープされていなくてもよい。
３．消去動作
次に、消去動作について説明する。本実施形態の消去動作は、ブロック消去モードとサブブロック消去モードとを含む。ブロック消去モードは、１つのブロックＢＬＫを選択して消去動作が実行されるモードである。サブブロック消去モードは、ＵｐｐｅｒサブブロックＵＳＢＬＫまたはＬｏｗｅｒサブブロックＬＳＢＬＫのいずれかを選択して消去動作が実行されるモードである。
消去動作は、大まかに、消去パルス印加動作と消去ベリファイ動作とを含む。消去パルス印加動作は、メモリセルトランジスタＭＣの閾値電圧を低下させるために消去パルスを印加する動作である。消去ベリファイ動作は、消去パルス印加動作を印加した結果、メモリセルトランジスタＭＣの閾値電圧が目標とする値より低くなったか否かを判定する動作である。消去動作では、消去パルス印加動作と消去ベリファイ動作との組み合わせを繰り返すことで、メモリセルトランジスタＭＣの閾値電圧を消去レベルまで低下させる。
３．１ ブロック消去モード
次に、ブロック消去モードについて、図５を用いて説明する。図５は、ブロック消去モードにおける消去パルス印加動作時の各配線の電圧を示すタイミングチャートである。
図５に示すように、まず、時刻ｔ０において、ロウデコーダ１２は、消去対象のブロックＢＬＫ（以下、「選択ブロックＢＬＫ」とも表記する）の選択ゲート線ＳＧＤＴ、ＳＧＤ、ＳＧＳＢ、及びＳＧＳ、ワード線ＷＬ、並びにダミーワード線ＷＬＤに、例えば電源電圧ＶＤＤを印加する。また、ロウデコーダ１２は、消去対象ではないブロックＢＬＫ（以下、「非選択ブロックＢＬＫ」とも表記する）のワード線ＷＬ及びダミーワード線ＷＬＤに電圧ＶＤＤを印加する。なお、ワード線ＷＬ及びダミーワード線ＷＬＤの電圧は、電圧ＶＤＤでなくてもよい。ワード線ＷＬ及びダミーワード線ＷＬＤの電圧は、ＧＩＤＬで発生した正孔が対応するメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤの電荷蓄積層３９に注入されるように電圧ＶＤＤよりも低い電圧であってもよい。また、ロウデコーダ１２は、非選択ブロックＢＬＫのワード線ＷＬ及びダミーワード線ＷＬＤには、電圧ＶＤＤを印加せずに、非選択ブロックＢＬＫのワード線ＷＬ及びダミーワード線ＷＬＤをフローティング状態としてもよい。
次に、時刻ｔ１において、ソース線ＳＬ及びビット線ＢＬには、電圧Ｖｅｒａが印加される。電圧Ｖｅｒａは、ＧＩＤＬを発生させるための高電圧である。そして、ロウデコーダ１２は、選択トランジスタＳＴ１及びＳＴ２の電荷蓄積層３９への正孔の注入を抑制するため、選択ゲート線ＳＧＤ及びＳＧＳに電圧Ｖｅｒａを印加する。なお、選択ゲート線ＳＧＤ及びＳＧＳには、電圧Ｖｅｒａと異なる電圧がそれぞれ印加されてもよい。この場合、選択ゲート線ＳＧＤ及びＳＧＳに印加される電圧は、互いに異なっていてもよい。例えば、選択ゲート線ＳＧＤ及びＳＧＳには、電圧ＶＤＤよりも高い電圧がそれぞれ印加されてもよい。
次に、時刻ｔ２～ｔ３の期間、ロウデコーダ１２は、選択ブロックＢＬＫの選択ゲート線ＳＧＤＴ及びＳＧＳＢに電圧Ｖｅｒａｓｇｄｔ及び電圧Ｖｅｒａｓｇｓｂをそれぞれ印加する。電圧Ｖｅｒａｓｇｄｔは、選択トランジスタＳＴＴ１において、ＧＩＤＬを発生させるための高電圧であり、電圧Ｖｅｒａよりも低く、電圧ＶＤＤよりも高い電圧である。電圧Ｖｅｒａｓｇｓｂは、選択トランジスタＳＴＢ２において、ＧＩＤＬを発生させるための高電圧であり、電圧Ｖｅｒａよりも低く、電圧ＶＤＤよりも高い電圧である。電圧Ｖｅｒａｓｇｄｔと電圧Ｖｅｒａｓｇｓｂとは異なる電圧であってもよく、同じ電圧であってもよい。これにより、選択ブロックＢＬＫの選択トランジスタＳＴＴ１及びＳＴＢ２において、ＧＩＤＬが発生する。ＧＩＤＬにより発生した正孔は、選択ブロックＢＬＫ内のメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤの電荷蓄積層３９に注入される。換言すれば、ビット線ＢＬ側及びソース線側からメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤに正孔が供給される（データが消去される）。
また、ロウデコーダ１２は、時刻ｔ２～ｔ３の期間、非選択ブロックＢＬＫのワード線ＷＬ及びダミーワード線ＷＬＤをフローティング状態とする。非選択ブロックＢＬＫのワード線ＷＬ及びダミーワード線ＷＬＤは、フローティング状態のため、電圧Ｖｅｒａが印加された半導体層４１(チャネル)とのカップリングより、例えば電圧Ｖｅｒａまで上昇する。このため、非選択ブロックＢＬＫのメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤには、正孔が供給されない（データが消去されない）。
時刻ｔ３において、リフレッシュ動作が実行され、各配線に電圧ＶＳＳが印加される。
３．２ サブブロック消去モード
次に、サブブロック消去モードについて、図６及び図７を用いて説明する。図６は、ＵｐｐｅｒサブブロックＵＳＢＬＫの消去動作における消去パルス印加動作時の各配線の電圧を示すタイミングチャートである。図７は、ＬｏｗｅｒサブブロックＬＳＢＬＫの消去動作における消去パルス印加動作時の各配線の電圧を示すタイミングチャートである。
まず、ＵｐｐｅｒサブブロックＵＳＢＬＫの消去動作について説明する。
図６に示すように、まず、時刻ｔ０における動作は、ブロック消去モード（図５）と同様である。
次に、時刻ｔ１において、ソース線ＳＬ及びビット線ＢＬには、電圧Ｖｅｒａが印加される。ロウデコーダ１２は、選択ゲート線ＳＧＤ、ＳＧＳ、及びＳＧＳＢに電圧Ｖｅｒａを印加する。なお、選択ゲート線ＳＧＤ、ＳＧＳ、及びＳＧＳＢには、電圧Ｖｅｒａと異なる電圧がそれぞれ印加されてもよい。この場合、選択ゲート線ＳＧＤ、ＳＧＳ、及びＳＧＳＢに印加される電圧は、互いに異なっていてもよい。
次に、時刻ｔ２～ｔ３の期間、ロウデコーダ１２は、選択ブロックＢＬＫの選択ゲート線ＳＧＤＴに電圧Ｖｅｒａｓｇｄｔ及びを印加する。更に、ロウデコーダ１２は、消去対象ではないＬｏｗｅｒサブブロックＬＢＬＫ側のワード線ＷＬ及びダミーワード線ＷＬＤをフローティング状態とする。これにより、時刻ｔ２～ｔ３の期間、選択トランジスタＳＴＴ１において、ＧＩＤＬが発生する。ＬｏｗｅｒサブブロックＬＳＢＬＫ側のワード線ＷＬ及びダミーワード線ＷＬＤは、フローティング状態のため、ビット線ＢＬ側から電圧Ｖｅｒａが印加された半導体層４１とのカップリングより、例えば電圧Ｖｅｒａまで上昇する。この状態において、ＧＩＤＬにより発生した正孔は、選択ブロックＢＬＫ内のＵｐｐｅｒサブブロックＵＳＢＬＫ側のメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤの電荷蓄積層３９に注入される。換言すれば、ビット線ＢＬ側から、ＵｐｐｅｒサブブロックＵＳＢＬＫのメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤに正孔が供給される（データが消去される）。他方で、ＬｏｗｅｒサブブロックＬＳＢＬＫのメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤには、正孔が供給されない（データが消去されない）。
時刻ｔ３において、リフレッシュ動作が実行され、各配線に電圧ＶＳＳが印加される。
次に、ＬｏｗｅｒサブブロックＬＳＢＬＫの消去動作について説明する。
図７に示すように、時刻ｔ０における動作は、図５及び図６と同様である。
次に、時刻ｔ１において、ソース線ＳＬ及びビット線ＢＬには、電圧Ｖｅｒａが印加される。ロウデコーダ１２は、選択ゲート線ＳＧＤＴ、ＳＧＤ、及びＳＧＳに電圧Ｖｅｒａを印加する。なお、選択ゲート線ＳＧＤＴ、ＳＧＤ、及びＳＧＳには、電圧Ｖｅｒａと異なる電圧がそれぞれ印加されてもよい。この場合、選択ゲート線ＳＧＤＴ、ＳＧＤ、及びＳＧＳに印加される電圧は、互いに異なっていてもよい。
時刻ｔ２～ｔ３の期間、ロウデコーダ１２は、選択ブロックＢＬＫの選択ゲート線ＳＧＳＢに、電圧Ｖｅｒａｓｇｓｂを印加する。更に、ロウデコーダ１２は、消去対象ではないＵｐｐｅｒサブブロックＵＢＬＫ側のワード線ＷＬ及びダミーワード線ＷＬＤをフローティング状態とする。これにより、時刻ｔ２～ｔ３の期間、選択トランジスタＳＴＢ２において、ＧＩＤＬが発生する。ＵｐｐｅｒサブブロックＵＳＢＬＫ側のワード線ＷＬ及びダミーワード線ＷＬＤは、フローティング状態のため、ソース線ＳＬ側から電圧Ｖｅｒａが印加された半導体層４１とのカップリングより、例えば電圧Ｖｅｒａまで上昇する。この状態において、ＧＩＤＬにより発生した正孔は、選択ブロックＢＬＫ内のＬｏｗｅｒサブブロックＬＳＢＬＫ側のメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤの電荷蓄積層３９に注入される。換言すれば、ソース線ＳＬ側から、ＬｏｗｅｒサブブロックＬＳＢＬＫのメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤに正孔が供給される（データが消去される）。他方で、ＵｐｐｅｒサブブロックＵＳＢＬＫのメモリセルトランジスタＭＣ及びダミーメモリセルトランジスタＭＣＤには、正孔が供給されない（データが消去されない）。
時刻ｔ３において、リフレッシュ動作が実行され、各配線に電圧ＶＳＳが印加される。
４．本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の処理能力を向上できる。本効果につき詳述する。
例えば、消去動作において、ソース線ＳＬ側からＮＡＮＤストリングＮＳ内の各メモリセルトランジスタＭＣに正孔を供給する場合、メモリピラーＭＰ内の半導体層４１の長さが長くなると、ビット線ＢＬ近傍のメモリセルトランジスタＭＣまで正孔を十分に供給できなくなる可能性が高くなる。このため、消去動作の処理時間が長くなる可能性がある。また、ソース線ＳＬ近傍のメモリセルトランジスタＭＣに正孔が多く注入されることにより、これらのメモリセルトランジスタＭＣの閾値電圧が負電圧側に大きくシフトする過消去状態となる可能性がある、過消去状態のメモリセルトランジスタＭＣにデータを書き込む場合、閾値電圧が０Ｖ付近のメモリセルトランジスタＭＣに書き込む場合と比較して書き込み動作の処理時間が長くなる可能性がある。
これに対し、本実施形態に係る構成であれば、ＮＡＮＤストリングＮＳは、消去動作の際にＧＩＤＬを発生するための選択トランジスタＳＴＴ１及びＳＴＢ２と、ＮＡＮＤストリングＮＳの選択に用いられる選択トランジスタＳＴ１及びＳＴ２とを含む。そして、選択ゲート線ＳＧＤＴ、ＳＧＤ、ＳＧＳＢ、及びＳＧＳにそれぞれ異なる電圧を印加できる。これにより、消去動作の際、ソース線ＳＬ側及びビット線ＢＬ側からＮＡＮＤストリングＮＳ内の各メモリセルトランジスタＭＣに正孔を供給できる。このため、消去動作の処理時間を短縮できる。更に、過消去を抑制できるため、書き込み動作の処理時間の増加を抑制できる。従って、半導体記憶装置の処理能力を向上できる。
更に、本実施形態に係る構成であれば、ビット線ＢＬ側またはソース線ＳＬ側のいずれか一方からＮＡＮＤストリングＮＳ内の各メモリセルトランジスタＭＣに正孔を供給できる。このため、サブブロック消去動作が実行できる。すなわち、ブロックＢＬＫ内の領域を選んで消去動作を実行できる。
また、サブブロック消去動作を実行できるため、例えば、消去動作の前にガベージコレクションを実行する場合、未使用ブロックＢＬＫに移動させる有効データのデータ量を削減できる。これにより、ガベージコレクションの処理時間の増加を抑制できる。よって、半導体記憶装置の処理能力を向上できる。
更に、本実施形態に係る構成であれば、半導体層４１の選択トランジスタＳＴＴ１のチャネル領域にｎ型半導体を形成できる。これにより、選択トランジスタＳＴＴ１において、ＧＩＤＬ電流を効率よく発生させることができる。
５．変形例等
上記実施形態に係る半導体記憶装置は、第１乃至第４選択トランジスタ及び第１及び第２メモリセルを含み、第１選択トランジスタ（ＳＴＴ１）、第２選択トランジスタ（ＳＴ１）、第１メモリセル（ＭＣ１５９）、第２メモリセル（ＭＣ０）、第３選択トランジスタ（ＳＴ２）、及び第４選択トランジスタ（ＳＴＢ２）の順に直列に接続されたメモリストリング（ＮＳ）と、第１乃至第４トランジスタのゲートにそれぞれ接続された第１乃至第４選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳＢ）と、第１及び第２メモリセルのゲートにそれぞれ接続された第１及び第２ワード線（ＷＬ１５９、ＷＬ０）と、第１選択トランジスタに接続されたビット線（ＢＬ）と、第４選択トランジスタに接続されたソース線（ＳＬ）と、第１乃至第４選択ゲート線及び第１及び第２ワード線に電圧を印加するように構成されたロウデコーダ（１２）と、を含む。消去動作は、第１及び第２メモリセルのデータを消去する第１モード（ブロック消去モード）と、第１及び第２メモリセルの１つのデータを消去する第２モード（サブブロック消去モード）とを含む。第１モードにおいて、ビット線及びソース線に第１電圧（Ｖｅｒａ）が印加され、第１選択ゲート線には、第１電圧よりも低く、第１選択トランジスタにおいてＧＩＤＬを発生させる第２電圧（Ｖｅｒａｓｇｄｔ）が印加され、第２選択ゲート線には、第３電圧（Ｖｅｒａ）が印加され、第３選択ゲート線には、第４電圧（Ｖｅｒａ）が印加され、第４選択ゲート線には、第１電圧よりも低く、第４選択トランジスタにおいてＧＩＤＬを発生させる第５電圧（Ｖｅｒａｓｇｓｂ）が印加され、第１及び第２ワード線には、第１乃至第５電圧よりも低い第６電圧（ＶＤＤ）が印加される。
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリコア部、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、２０…周辺回路部、２１…シーケンサ、２２…電圧発生回路、３０…半導体基板、３１…絶縁層、３２～３７、４５…配線層、３８…ブロック絶縁膜、３９…電荷蓄積層、４０…トンネル絶縁膜、４１…半導体層、４２…コア層、４３…キャップ層、４４…コンタクトプラグ。

Claims (6)

  1. 第１乃至第４選択トランジスタ及び第１及び第２メモリセルを含み、前記第１選択トランジスタ、前記第２選択トランジスタ、前記第１メモリセル、前記第２メモリセル、前記第３選択トランジスタ、及び前記第４選択トランジスタの順に直列に接続されたメモリストリングと、
    前記第１乃至第４選択トランジスタのゲートにそれぞれ接続された第１乃至第４選択ゲート線と、
    前記第１及び第２メモリセルのゲートにそれぞれ接続された第１及び第２ワード線と、
    前記第１選択トランジスタに接続されたビット線と、
    前記第４選択トランジスタに接続されたソース線と、
    前記第１乃至第４選択ゲート線及び前記第１及び第２ワード線に電圧を印加するように構成されたロウデコーダと
    を備え、
    消去動作は、前記第１及び第２メモリセルのデータを消去する第１モードと、前記第１及び第２メモリセルの１つのデータを消去する第２モードとを含み、
    前記第１モードにおいて、前記ビット線及び前記ソース線に第１電圧が印加され、前記第１選択ゲート線には、前記第１電圧よりも低く、前記第１選択トランジスタにおいてＧＩＤＬを発生させる第２電圧が印加され、前記第２選択ゲート線には、第３電圧が印加され、前記第３選択ゲート線には、第４電圧が印加され、前記第４選択ゲート線には、前記第１電圧よりも低く、前記第４選択トランジスタにおいてＧＩＤＬを発生させる第５電圧が印加され、前記第１及び第２ワード線には、前記第１乃至第５電圧よりも低い第６電圧が印加される、
    半導体記憶装置。
  2. 前記第２モードにおいて、前記第１メモリセルのデータを消去する場合、前記ビット線及び前記ソース線に前記第１電圧が印加され、前記第１選択ゲート線には、前記第２電圧が印加され、前記第２選択ゲート線には、前記第３電圧が印加され、前記第３及び第４選択ゲート線には、前記第４電圧が印加され、前記第１ワード線には、前記第６電圧が印加され、前記第２ワード線はフローティング状態とされる、
    請求項１に記載の半導体記憶装置。
  3. 前記第２モードにおいて、前記第２メモリセルのデータを消去する場合、前記ビット線及び前記ソース線に前記第１電圧が印加され、前記第１及び第２選択ゲート線には、前記第３電圧が印加され、前記第３選択ゲート線には、前記第４電圧が印加され、前記第４選択ゲート線には、前記第５電圧が印加され、前記第１ワード線は、フローティング状態とされ、前記第２ワード線には、前記第６電圧が印加される、
    請求項１または２に記載の半導体記憶装置。
  4. 前記第１選択トランジスタのチャネルには、ＡｓまたはＰがドープされた半導体が用いられる、
    請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 前記第２選択トランジスタのチャネルには、Ｂがドープされた半導体が用いられる、
    請求項４に記載の半導体記憶装置。
  6. 前記第１電圧と前記第３電圧と前記第４電圧とは同じである、
    請求項１乃至５のいずれか一項に記載の半導体記憶装置。
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