TWI818262B - 半導體記憶裝置 - Google Patents
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Abstract
一種半導體記憶裝置包括：第一積層體，包括第一多結晶半導體層、具有較小平均結晶粒徑的第二多結晶半導體層、中間層、及與第二多結晶半導體層相接觸地設置且具有較第一多結晶半導體層的平均結晶粒徑小的第三多結晶半導體層；第二積層體，位於第一積層體上方，具有多個導電層及多個絕緣層，且各個導電層及各個絕緣層交替積層，且在第一方向上延伸；半導體層，在與第一方向交叉的第二方向上貫通第二積層體，與第三多結晶半導體層相接觸地設置；及記憶體層，在第二方向上貫通第二積層體，且在第一方向上設置在半導體層與導電層之間。
Description
本申請案享有以日本專利申請案2021-36203號(申請日：2021年3月8日)為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包括基礎申請案的全部內容。
本發明的實施方式是有關於一種半導體記憶裝置及半導體記憶裝置的製造方法。
近年來，已知有一種在記憶體單元陣列的下方包括周邊電路的半導體記憶裝置。
實施方式提供一種具有高可靠性的半導體記憶裝置及其製造方法。
實施方式的半導體記憶裝置包括：第一積層體，包括：第一多結晶半導體層，具有第一平均結晶粒徑；第二多結晶半導體層，具有較第一平均結晶粒徑小的第二平均結晶粒徑；中間層，設置在第一多結晶半導體層與第二多結晶半導體層之間；以及第三多結晶半導體層，與第二多結晶半導體層相接觸地設置，且具有較第一平均結晶粒徑小的第三平均結晶粒徑；第二積層體，設置在
第一積層體的上方，具有多個導電層及多個絕緣層，各個導電層及各個絕緣層交替積層，並且在第一方向上延伸；半導體層，在與第一方向交叉的第二方向上貫通第二積層體，並與第三多結晶半導體層相接觸地設置；以及記憶體層，在第二方向上貫通第二積層體，在第一方向上設置於半導體層與導電層之間。
100:半導體基板
101:半導體記憶裝置
102:記憶體控制器
110:記憶體單元陣列
111:命令暫存器
112:位址暫存器
113:定序器
114:驅動器
115:列解碼器
116:感測放大器
201、202、221、241、261:導電層
203、220、222、223、251:絕緣層
211、212、214、215、216、234:半導體層
213、217:中間層
214a、221a:犧牲層
214b、214c、242、243:保護層
231:阻擋絕緣膜
232:電荷蓄積膜
233:穿隧絕緣膜
235:核心絕緣層
236:蓋帽層
244:氧化物層
252:接觸層
ADD:位址訊號
ALE:位址閂致能訊號
BLK0~BLK(L-1):區塊
BA:區塊位址
BL、BL0~BL(N-1):位元線
CA:行位址
CMD:命令訊號
CLE:命令鎖存致能訊號
DAT:寫入資料/讀出資料
DD、DS、DS0~DS3、DD0~DD3:虛設字線
GB:結晶粒界
H:開口
I/O:輸入輸出訊號
MT00~MT159:記憶體電晶體
MTDD0~MTDD3、MTDS0~MTDS3:虛設記憶體電晶體
MP:記憶體柱
NS:NAND串
PA:頁面位址
REn:讀出致能訊號
RBn:就緒忙碌訊號
P:間距
SU0~SU2:串單元
ST1a、ST1b、ST2a、ST2b:選擇電晶體
SGSB、SGS、SGD、SGD0~SGD2、SGDT、SGDT0~SGDT2:選擇閘極線
SL:源極線
S1:積層步驟
S2:記憶體柱形成步驟
S3:開口形成步驟
S4:犧牲層除去步驟
S5:記憶體層加工步驟
S6:半導體層形成步驟
S7:替換步驟
S:空間
t0~t3:時刻
TRN、TRP:場效電晶體
Vera、Verasgdt、Verasgsb、VDD、VSS:電壓
WL、WL00~WL159:字線
WEn:寫入致能訊號
圖1是表示記憶體系統的結構例的框圖。
圖2是表示記憶體單元陣列110的電路結構的電路圖。
圖3是用於說明半導體記憶裝置的剖面結構例的剖面示意圖。
圖4是表示圖3的一部分的放大圖。
圖5是用於說明半導體記憶裝置的製造方法例的流程圖。
圖6~圖14是表示半導體記憶裝置的製造中途的剖面結構的一例的圖。
圖15是表示在區塊刪除動作中施加刪除脈衝時的各配線的電壓的時序圖。
圖16是用於說明使磷向半導體層234擴散的方法例的示意圖。
圖17是表示X-Y平面上的半導體層214與記憶體柱MP的重疊部的示意圖。
以下，參照圖式對實施方式進行說明。圖式中記載的各結構要素的厚度與平面尺寸的關係、各結構要素的厚度的比率等有時與實物不同。另外，在實施方式中，對實質上相同的結構要素標注相同的符號並適當省略說明。
圖1是表示記憶體系統的結構例的框圖。記憶體系統包括半導體記憶裝置101、及記憶體控制器102。
半導體記憶裝置101包括記憶體單元陣列110、命令暫存器(command register)111、位址暫存器(address register)112、定序器(sequencer)113、驅動器(driver)114、列解碼器(row decoder)115、及感測放大器(sense amplifier)116。
記憶體單元陣列110包括多個區塊BLK(BLK0~BLK(L-1)(L是2以上的自然數))。區塊BLK是非揮發地記憶資料的多個記憶體電晶體MT的集合。
記憶體單元陣列110經由多條位元線BL而連接於感測放大器116。如下文所述，記憶體單元陣列110包括多條字線WL，且經由該些而連接於列解碼器115。各記憶體電晶體MT(記憶體單元)連接於多條字線WL的其中一個及多條位元線BL的其中一個。
命令暫存器111保持自記憶體控制器102接收到的命令訊號CMD。命令訊號CMD例如包括使定序器113執行讀出動作、寫入動作、及刪除動作的命令資料。
位址暫存器112保持自記憶體控制器102接收到的位址
訊號ADD。位址訊號ADD例如包括區塊位址(Block Address)BA、頁面位址(Page Address)PA、及行位址(Column Address)CA。例如，區塊位址BA、頁面位址PA、及行位址CA分別用於區塊BLK、字線WL、及位元線BL的選擇。
定序器113控制半導體記憶裝置101的動作。定序器113例如基於保持在命令暫存器111中的命令訊號CMD來控制驅動器114、列解碼器115、及感測放大器116等，以執行讀取動作、寫入動作、及刪除動作等動作。
驅動器114生成在讀出動作、寫入動作、及刪除動作等中使用的電壓。然後，驅動器114例如基於位址暫存器112中保持的頁面位址PA，將生成的電壓施加到與所選擇的字線WL對應的訊號線上。
列解碼器115基於位址暫存器112中保持的區塊位址BA，選擇相對應的記憶體單元陣列110中的一個區塊BLK。然後，列解碼器115例如將施加到與所選擇的字線WL對應的訊號線的電壓傳輸到所選擇的區塊BLK內的所選擇的字線WL。
感測放大器116在寫入動作中，根據自記憶體控制器102接收到的寫入資料DAT，對各位元線BL施加期望的電壓。另外，感測放大器116在讀出動作中基於位元線BL的電壓判定記憶在記憶體單元中的資料，並將判定結果作為讀出資料DAT傳輸到記憶體控制器102。
半導體記憶裝置101與記憶體控制器102之間的通訊例
如支持NAND接口標準。例如，半導體記憶裝置101與記憶體控制器102之間的通訊使用命令鎖存致能訊號CLE(Command Latch Enable)、位址閂致能訊號ALE(Address Latch Enable)、寫入致能訊號WEn(Write Enable)、讀出致能訊號REn(Read Enable)、就緒忙碌訊號RBn(RDY Busy)、及輸入輸出訊號I/O(Input-Output)。
命令鎖存致能訊號CLE表示半導體記憶裝置101接收到的輸入輸出訊號I/O為命令訊號CMD。位址閂致能訊號ALE表示所接收到的訊號I/O是位址訊號ADD。寫入致能訊號WEn是命令半導體記憶裝置101輸入輸入輸出訊號I/O的訊號。讀出致能訊號REn是命令半導體記憶裝置101輸出輸入輸出訊號I/O的訊號。
就緒忙碌訊號RBn是向記憶體控制器102通知半導體記憶裝置101是受理來自記憶體控制器102的命令的就緒狀態還是不受理命令的忙碌狀態的訊號。
輸入輸出訊號I/O例如是8位元寬度的訊號，並且可包括命令訊號CMD、位址訊號ADD、寫入資料訊號DAT等訊號。
以上所說明的半導體記憶裝置101及記憶體控制器102可藉由該些的組合來構成一個記憶體系統。此種記憶體系統的例子例如包括記憶體卡或固體狀態驅動機(solid state drive，SSD)。
接著，對記憶體單元陣列110的電路結構例進行說明。圖2是表示記憶體單元陣列110的電路結構的電路圖。圖2例示區塊BLK0，但其他區塊BLK的結構亦相同。
區塊BLK包括多個串單元SU。每個串單元SU包括多個NAND串NS。再者，雖然圖2圖示了三個串單元SU(SU0~SU2)，但是串單元SU的數量並無特別限定。
各NAND串NS連接於多條位元線BL(BL0~BL(N-1)(N為2以上的自然數))的其中一個。各NAND串NS包括記憶體電晶體MT、虛設記憶體電晶體(dummy memory transistor)MTDD、虛設記憶體電晶體MTDS、選擇電晶體ST1、及選擇電晶體ST2。
記憶體電晶體MT包括控制閘極及電荷蓄積層，非揮發地保持資料。雖然圖2圖示了多個記憶體電晶體MT(MT00~MT159)，但是記憶體電晶體MT的數量並無特別限定。
虛設記憶體電晶體MTDD、虛設記憶體電晶體MTDS分別包括控制閘極及電荷蓄積層。虛設記憶體電晶體MTDD及虛設記憶體電晶體MTDS具有與記憶體電晶體MT的結構相同的結構，但不用於資料的保持。
記憶體電晶體MT、虛設記憶體電晶體MTDD、虛設記憶體電晶體MTDS分別可為在電荷蓄積層中使用了絕緣膜的金屬-氧化物-氮化物-氧化物-矽(metal-oxide-nitride-oxide-silicon，MONOS)型，亦可為在電荷蓄積層中使用了導電體層的浮閘(floating-gate，FG)型。以下，在本實施方式中，以MONOS型為例進行說明。
選擇電晶體ST1用於各種動作時的串單元SU的選擇。
雖然圖2圖示了多個選擇電晶體ST1(ST1a、ST1b)，但是選擇電晶體ST1的數量並無特別限定。
選擇電晶體ST2用於向各種動作時的串單元SU供給期望的電壓。雖然圖2圖示了多個選擇電晶體ST2(ST2a、ST2b)，但是選擇電晶體ST2的數量並無特別限定。
在各NAND串NS中，選擇電晶體ST1的汲極連接於對應的位元線BL。選擇電晶體ST1的源極連接於串聯連接的記憶體電晶體MT的一端。串聯連接的記憶體電晶體MT的另一端連接於選擇電晶體ST2的汲極。
在同一區塊BLK中，選擇電晶體ST2的源極連接於源極線SL。各串單元SU的選擇電晶體ST1a的閘極分別連接於對應的選擇閘極線SGD。選擇電晶體ST1b的閘極分別連接於對應的選擇閘極線SGDT。記憶體電晶體MT的控制閘極分別連接於對應的字線WL。虛設記憶體電晶體MTDD的控制閘極分別連接於對應的虛設字線DD。虛設記憶體電晶體MTDS的控制閘極分別連接於對應的虛設字線DS。選擇電晶體ST2a的閘極連接於選擇閘極線SGS。選擇電晶體ST2b的閘極連接於選擇閘極線SGSB。
分配了相同行位址CA的多個NAND串NS在多個區塊BLK之間連接於相同的位元線BL。源極線SL在多個區塊BLK之間連接。
接著，對半導體記憶裝置101的剖面結構例進行說明。圖3是用於說明半導體記憶裝置101的剖面結構例的剖面示意
圖，圖示出與半導體基板100的表面大致平行的X軸方向、沿著該表面大致垂直於X軸的Y軸方向、以及與該表面大致垂直地交叉的Z軸方向。圖4是表示圖3的一部分的放大圖。大致平行亦可包含例如相對於平行方向偏離±10度的方向。大致垂直亦可包含例如相對於垂直方向偏離±10度的方向。
本實施方式的半導體記憶裝置101在記憶體單元陣列110的下方包括命令暫存器111、位址暫存器112、定序器113、驅動器114、列解碼器115、感測放大器116等周邊電路。
圖3所示的半導體記憶裝置包括：設置在半導體基板100的場效電晶體TRN及場效電晶體TRP、導電層201、導電層202、絕緣層203、源極線SL、絕緣層220、導電層221、絕緣層222、絕緣層223、阻擋絕緣膜231、電荷蓄積膜232、穿隧絕緣膜(tunnel insulating film)233、半導體層234、核心絕緣層235、蓋帽層(cap layer)236、導電層241、絕緣層251、接觸層252、導電層261(位元線BL)。再者，源極線SL、導電層221、絕緣層222、阻擋絕緣膜231、電荷蓄積膜232、穿隧絕緣膜233、半導體層234、核心絕緣層235、蓋帽層236、及導電層241構成記憶體單元陣列110。
場效電晶體TRN及場效電晶體TRP設置在記憶體單元陣列110的下方。場效電晶體TRN是N通道型電晶體。場效電晶體TRP是P通道型電晶體。場效電晶體TRN及場效電晶體TRP的各者構成所述周邊電路中的任意一個。
多個導電層201中的各者具有作為接觸插塞的功能。多個導電層202具有作為一個配線層的功能，各導電層202具有作為所述配線層的各配線的功能。各導電層202例如經由導電層201而連接於場效電晶體TRN或場效電晶體TRP的閘極、源極、汲極中的任一個。導電層201及導電層202包含金屬材料。
絕緣層203使場效電晶體TRN與場效電晶體TRP之間、多個導電層201之間、多個導電層202之間等的區域絕緣。絕緣層203例如包含氧及矽。再者，場效電晶體TRN及場效電晶體TRP不僅經由導電層201及導電層202，亦可經由其他配線層或接觸插塞連接於記憶體單元陣列110，但是為了方便，此處省略該些的圖示。
源極線SL具有第一積層體。例如，如圖4所示，第一積層體包括：半導體層211、半導體層212、中間層213、半導體層214、半導體層215、半導體層216、及中間層217。
半導體層211、半導體層212、半導體層214、半導體層215、及半導體層216分別為例如含有N型雜質元素的多晶矽等多結晶半導體層。N型雜質元素的例子包括磷等。
半導體層211設置在圖3所示的半導體基板100的上方。半導體層211具有第一平均結晶粒徑。第一平均結晶粒徑例如為300nm以上。小於300nm時，源極線SL的電阻有時會變大。第一平均結晶粒徑的上限並無特別限定，例如為400nm以上。藉由增大半導體層211的平均結晶粒徑，可減小源極線SL的電阻。
半導體層212設置在中間層213上。半導體層212具有較第一平均結晶粒徑小的第二平均結晶粒徑。第二平均結晶粒徑例如為100nm以上且150nm以下。小於100nm時，源極線SL的電阻有時會變大。超過150nm時，則如後所述，有時會成為半導體層214的平均結晶粒徑增大的原因。半導體層212較半導體層211薄。半導體層212越薄，半導體層212的平均結晶粒徑越容易變小。
中間層213例如是含有氧、氮或碳的化合物層。中間層213設置在半導體層211上。中間層213設置在半導體層211與半導體層212之間，將半導體層211與半導體層212分斷。藉此，可抑制起因於半導體層211的半導體層212的平均結晶粒徑(第二平均結晶粒徑)的增大。中間層213較半導體層212薄。中間層213的厚度例如為50nm以下。若超過50nm，則有時在源極線SL的形成步驟中會除去中間層213。另外，中間層213的厚度較佳為小於後述的記憶體柱的間隔。
半導體層214設置在半導體層212與半導體層216之間。半導體層214與半導體層212及半導體層216相接觸。半導體層214具有較第一平均結晶粒徑小的第三平均結晶粒徑。第三平均結晶粒徑例如為100nm以上且150nm以下。
半導體層214沿著大致平行於X軸的方向貫通阻擋絕緣膜231、電荷蓄積膜232、及穿隧絕緣膜233，而與半導體層234相接觸。
半導體層215設置在中間層217上。半導體層215具有第四平均結晶粒徑。第四平均結晶粒徑例如為300nm以上。小於300nm時，源極線SL的電阻有時會變大。第四平均結晶粒徑的上限並無特別限定，例如為400nm以上。藉由增大半導體層215的平均結晶粒徑，可減小源極線SL的電阻。
半導體層216設置在半導體層214上。半導體層216具有較第四平均結晶粒徑小的第五平均結晶粒徑。第五平均結晶粒徑可小於第一平均結晶粒徑。第五平均結晶粒徑例如為100nm以上且150nm以下。小於100nm時，源極線SL的電阻有時會變大。超過150nm時，如後所述，有時會成為半導體層214的平均結晶粒徑增大的原因。半導體層216較半導體層215薄。半導體層216越薄，半導體層216的平均結晶粒徑越容易變小。
中間層217是例如含有氧、氮或碳的化合物層。中間層217設置在半導體層216上。中間層217設置在半導體層215與半導體層216之間，將半導體層215與半導體層216分斷。藉此，可抑制起因於半導體層215的半導體層216的平均結晶粒徑(第五平均結晶粒徑)的增大。中間層217較半導體層216薄。中間層217的厚度例如為50nm以下。超過50nm時，有時在源極線SL的形成步驟中會除去中間層217。另外，中間層217的厚度較佳為小於後述的記憶體柱的間隔。
不限於圖4所示的結構，第一積層體只要具有中間層213及中間層217中的至少一個中間層即可。在不具有中間層213
的情況下，不形成半導體層212，半導體層211與半導體層214相接觸。在不具有中間層217的情況下，不形成半導體層216，半導體層215與半導體層214相接觸。即，源極線SL的第一積層體只要具有半導體層212及半導體層216中的至少一個多結晶半導體層即可。
半導體層211、半導體層212、半導體層214、半導體層215、及半導體層216的各自的平均結晶粒徑可使用例如透射型電子顯微鏡(Transmission Electron Microscope，TEM)觀察各多結晶半導體層的平行於X-Y平面的剖面，根據所獲取的觀察圖像而算出。例如，可利用截距(Intercept)法(亦稱為海恩(Heyn)法)或平面(Planimetric)法(亦稱為傑瑞夫(Jeffries)法)，根據縱橫約3μm的視野中的TEM圖像算出平均結晶粒徑。
絕緣層220設置在第一積層體的上方。絕緣層220例如包含氧及矽。
記憶體單元陣列110具有第二積層體。第二積層體具有交替積層的多個導電層221及多個絕緣層222。多個導電層221可分別構成選擇閘極線SGSB、選擇閘極線SGS、虛設字線DS0~虛設字線DS3、字線WL00~字線WL159、虛設字線DD0~虛設字線DD3、選擇閘極線SGD0~選擇閘極線SGD2、選擇閘極線SGDT0~選擇閘極線SGDT2。再者，選擇閘極線SGD0~選擇閘極線SGD2在X-Y平面上配置在不同的位置，在Z軸方向上配置在同一層。另外，選擇閘極線SGDT0~選擇閘極線SGDT2在X-Y
平面上配置在不同的位置，在Z軸方向上配置在同一層。因此，作為一例，圖3示出選擇閘極線SGD0及選擇閘極線SGDT0。導電層221包含鎢等金屬材料。絕緣層222例如包含氧及矽。
絕緣層223設置在第二積層體上。絕緣層223包含例如使用原矽酸四乙酯(tetraethyl orthosilicate，TEOS)形成的氧及矽。
柱狀體(記憶體柱)具有阻擋絕緣膜231、電荷蓄積膜232、穿隧絕緣膜233、半導體層234、及核心絕緣層235。阻擋絕緣膜231、電荷蓄積膜232、穿隧絕緣膜233、半導體層234、及核心絕緣層235沿著大致平行於Z軸的方向延伸。一個記憶體柱對應於一個NAND串NS。記憶體柱具有記憶體層。記憶體層具有阻擋絕緣膜231、電荷蓄積膜232、及穿隧絕緣膜233。記憶體層在與Z軸大致垂直的方向上貫通第二積層體。記憶體層在與X軸大致平行的方向上設置在半導體層234與導電層221之間。
阻擋絕緣膜231及核心絕緣層235例如包含氧及矽。電荷蓄積膜232例如包含氮及矽。穿隧絕緣膜233例如包含氧及矽。再者，阻擋絕緣膜231及穿隧絕緣膜233例如亦可更含有氮。
更具體而言，貫通多個導電層221而形成與記憶體柱對應的孔。在孔的側面依次積層阻擋絕緣膜231、電荷蓄積膜232、及穿隧絕緣膜233。然後，以側面與穿隧絕緣膜233及半導體層214相接觸的方式形成半導體層234。
半導體層234在與Z軸大致平行的方向上貫通第二積層體而與源極線SL及位元線BL連接。半導體層234具有選擇電晶
體ST1、選擇電晶體ST2、記憶體電晶體MT、虛設記憶體電晶體MTDS、虛設記憶體電晶體MTDD的通道形成區域。因此，半導體層234作為連接選擇電晶體ST1、選擇電晶體ST2、記憶體電晶體MT、虛設記憶體電晶體MTDS、及虛設記憶體電晶體MTDD的電流路徑的訊號線發揮功能。
半導體層234與穿隧絕緣膜233的表面相接觸。半導體層234例如包括多晶矽等多結晶半導體層。半導體層234例如可藉由將非晶矽膜結晶化來形成。
核心絕緣層235設置在半導體層234的內側。核心絕緣層235在與Z軸大致平行的方向上貫通第二積層體。
如圖3所示，蓋帽層236設置在核心絕緣層235上，且與半導體層234相接觸。蓋帽層236包含例如含有氧、矽或N型雜質元素的多晶矽。例如，在蓋帽層236包含氧及矽的情況下，可抑制雜質元素的擴散。在蓋帽層236為絕緣層的情況下，可向蓋帽層236的表面注入磷、砷等N型雜質元素。另外，在蓋帽層236包括含有N型雜質元素的多晶矽等多結晶半導體層的情況下，可降低蓋帽層236與接觸層252的連接電阻。
導電層241是被稱為局部互聯(Local Interconnect，Li)的接觸層。導電層241在與Z軸大致平行的方向上貫通第二積層體，並連接於源極線SL。導電層241與半導體層214相接觸。導電層241例如包含鎢。
絕緣層251設置在第二積層體的上方且為絕緣層223
上。絕緣層251例如包含使用TEOS形成的氧及矽。接觸層252作為接觸插塞發揮功能。導電層261經由接觸層252而與蓋帽層236相接觸。導電層261作為位元線BL發揮功能。接觸層252及導電層261包含金屬材料。
記憶體柱與構成各字線WL的導電層221的交點作為記憶體電晶體MT發揮功能。記憶體柱與構成各虛設字線DD的導電層221的交點作為虛設記憶體電晶體MTDD發揮功能。記憶體柱與構成各虛設字線DS的導電層221的交點作為虛設記憶體電晶體MTDS發揮功能。記憶體柱與構成各選擇閘極線SGD的導電層221的交點作為選擇電晶體ST1a發揮功能。記憶體柱與構成各選擇閘極線SGDT的導電層221的交點作為選擇電晶體ST1b發揮功能。記憶體柱與構成選擇閘極線SGS的導電層221的交點作為選擇電晶體ST2a發揮功能。記憶體柱與構成選擇閘極線SGSB的導電層221的交點作為選擇電晶體ST2b發揮功能。
接著，對圖3所示的半導體記憶裝置的製造方法例進行說明。圖5是用於說明半導體記憶裝置的製造方法的例子的流程圖。此處，特別說明與源極線SL的形成相關的一系列製造步驟，在圖6至圖14中示出圖4所示的部分中的製造中途的剖面結構，省略其他部分的圖示。
如圖5所示，半導體記憶裝置的製造方法的例子包括：積層步驟S1、記憶體柱形成步驟S2、開口形成步驟S3、犧牲層除去步驟S4、記憶體層加工步驟S5、半導體層形成步驟S6、及
替換步驟S7。該些步驟不限於圖5所示的步驟順序。
[積層步驟S1]
如圖6所示，將半導體層211、中間層213、半導體層212、保護層214b、犧牲層214a、保護層214c、半導體層216、中間層217、及半導體層215積層之後，形成成為第一積層體的第三積層體。第三積層體形成在設置於圖3所示的半導體基板100表面的周邊電路的上方。
在中間層213或中間層217包含氧的情況下，例如可在350℃以下的溫度下使半導體層211、半導體層216的表面氧化，形成中間層213或中間層217。所述藉由氧化形成的含氧的中間層213或中間層217亦稱為低溫氧化膜(LTO膜)。不限於此，含氧的中間層213或中間層217亦可藉由在形成半導體層211或半導體層216時暴露在氧氣氛中的方法、或浸漬在含過氧化氫(H2O2)或臭氧(O3)的藥液中來形成。另外，在中間層213或中間層217含有氮的情況下，例如可使半導體層211、半導體層216的表面氮化，形成中間層213或中間層217。另外，在中間層213或中間層217含有碳的情況下，例如可向半導體層211、半導體層216的表面注入碳，形成中間層213或中間層217。
犧牲層214a形成在保護層214b上。犧牲層214a設置在保護層214b與保護層214c之間。犧牲層214a是用於形成半導體層214的層。犧牲層214a例如包含氮及矽。犧牲層214a例如可使用化學氣相沈積法(Chemical Vapor Deposition，CVD)形成。
保護層214b形成在半導體層212上。保護層214b設置在犧牲層214a與半導體層212之間。形成該層是為了在去除犧牲層214a時保護半導體層212。保護層214b例如包含氧及矽。保護層214b例如可使用CVD形成。
保護層214c形成在犧牲層214a上。保護層214c設置在犧牲層214a與半導體層216之間。保護層214c是為了在除去犧牲層214a時保護半導體層216而形成。保護層214c例如包含氧及矽。保護層214c可使用例如CVD形成。
進而，在半導體層215上形成絕緣層220。另外，藉由在絕緣層220上交替積層犧牲層221a及絕緣層222，形成具有多個犧牲層221a及多個絕緣層222、之後成為第二積層體的第四積層體。進而，在第四積層體上形成絕緣層223。絕緣層220、犧牲層221a、絕緣層222、及絕緣層223可使用例如CVD形成。
犧牲層221a是為了形成導電層221而設置。犧牲層221a與絕緣層222一起例如在大致平行於X軸的方向上延伸。犧牲層221a例如包含氮及矽。
[記憶體柱形成步驟S2]
在與Z軸大致平行的方向上部分地除去半導體層211、半導體層212、中間層213、犧牲層214a、保護層214b、保護層214c、半導體層215、半導體層216、中間層217、絕緣層220、犧牲層221a、絕緣層222、及絕緣層223，而形成開口(記憶體孔)。積層體可使用例如反應性離子蝕刻(RIE)部分地除去。
接著，如圖7所示，在記憶體孔中形成阻擋絕緣膜231、電荷蓄積膜232、穿隧絕緣膜233、半導體層234、及核心絕緣層235。該些膜可使用例如CVD、濺射或原子層沈積法(atomic layer deposition，ALD)來形成。
進一步，形成蓋帽層236。蓋帽層236例如可使用CVD或ALD形成。在形成蓋帽層236之前或之後，可向半導體層234中注入砷、磷等N型雜質元素或硼等P型雜質元素。藉此，例如，可在半導體層234的與選擇閘極線SGD、選擇閘極線SGDT重疊的區域中形成雜質半導體區域。另外，可使用含有磷等N型雜質元素的半導體層形成蓋帽層236，藉由後述的熱處理使蓋帽層236中含有的雜質元素擴散，從而形成雜質半導體區域。
阻擋絕緣膜231、電荷蓄積膜232、穿隧絕緣膜233、半導體層234、及蓋帽層236例如藉由使用了RIE或乾式蝕刻的回蝕被部分地除去而使絕緣層223的表面(上表面)露出。
[開口形成步驟S3]
如圖8所示，形成在與Z軸大致平行的方向上，貫通絕緣層220、犧牲層221a、絕緣層222、及絕緣層223，並到達半導體層215的開口H。開口H例如藉由使用RIE在與Z軸大致平行的方向上部分地除去絕緣層220、犧牲層221a、絕緣層222、及絕緣層223而形成。
接著，如圖8所示，在開口H的內壁面及內底面上依次形成保護層242、保護層243。保護層242例如包含氧及矽。保護
層243例如包括非晶矽等半導體層。保護層242及保護層243是為了保護開口H的內壁面而形成。保護層242及保護層243例如可使用CVD或ALD形成。
進而，如圖9所示，在開口H的底部，在與Z軸大致平行的方向上部分地除去保護層242、保護層243、半導體層215、中間層217、半導體層216、保護層214c、犧牲層214a、保護層214b、半導體層212、中間層213、及半導體層211。該些層例如可使用RIE部分地除去。其後，在保護層243、半導體層211、半導體層215、半導體層214、及半導體層216的面向開口H的部分形成氧化物層244。氧化物層244例如包含氧及矽。氧化物層244可藉由氧化各層的面向開口H的部分來形成。
[犧牲層除去步驟S4]
如圖10所示，除去犧牲層214a而形成空間S。犧牲層214a例如可藉由使用磷酸的濕式蝕刻來除去。再者，如上所述，藉由在犧牲層除去步驟S4之前形成氧化物層244，可保護半導體層211、半導體層212、半導體層215、及半導體層216免受所述濕式蝕刻的影響。
[記憶體層加工步驟S5]
如圖11所示，藉由部分地除去阻擋絕緣膜231、電荷蓄積膜232、穿隧絕緣膜233各者，在與X軸大致平行的方向上使半導體層234的一部分露出。此時，阻擋絕緣膜231、電荷蓄積膜232、穿隧絕緣膜233在與Z軸大致平行的方向上亦被部分地除去。阻
擋絕緣膜231例如可藉由使用氫氟酸(稀氫氟酸)的濕式蝕刻來部分地除去。再者，藉由所述濕蝕刻，保護層214b、保護層214c、及氧化物層244亦被除去。電荷蓄積膜232可藉由例如使用磷酸的濕式蝕刻來部分地除去。穿隧絕緣膜233例如可藉由使用氫氟酸(稀氫氟酸)的濕式蝕刻或化學乾式蝕刻(CDE)來部分地除去。
[半導體層形成步驟S6]
如圖12所示，形成填埋開口H及空間S的半導體層214。半導體層214例如可使用CVD或ALD形成含有磷等的非晶矽等的非晶質半導體層，藉由後述的熱處理進行結晶化而形成。
接著，如圖13所示，在開口H中，在與Z軸大致平行的方向上部分地除去半導體層214及保護層243，使半導體層211、半導體層212、中間層213、半導體層214、半導體層215、半導體層216、中間層217、及保護層243的面向開口H的部分露出。半導體層214可藉由例如使用三氟化氮系氣體的化學乾式蝕刻進行回蝕來部分地除去。然後，藉由濕式蝕刻或乾式蝕刻，如圖14所示，除去保護層242。
進而，在半導體層214、半導體層234、蓋帽層236等中使用非晶矽層等非晶質半導體層的情況下，藉由進行熱處理，使非晶質半導體層結晶化而形成多結晶半導體層。另外，藉由進行熱處理，使摻雜的雜質元素活性化。
半導體層214與平均結晶粒徑較半導體層211、半導體
層215小的半導體層212、半導體層216相接觸而形成。因此，半導體層214沿著半導體層212、半導體層216的結晶面而結晶化。藉此，可使半導體層214的平均結晶粒徑小於半導體層211、半導體層216的平均結晶粒徑。半導體層214結晶化的結果，第三積層體成為第一積層體。
[替換步驟S7]
除去多個犧牲層221a，在被除去的部分形成導電層221。多個犧牲層221a例如可使用乾式蝕刻或濕式蝕刻來除去。導電層221例如可使用CVD法或ALD法形成。除去犧牲層221a，形成導電層221的結果，第四積層體成為第二積層體。然後，藉由依次形成導電層241、絕緣層251、接觸層252、導電層261，可製造圖3所示的半導體記憶裝置。
在本實施方式的半導體記憶裝置中，記憶體電晶體MT的通道形成區域(半導體層234)不直接連接於半導體基板100。因此，藉由向選擇電晶體ST1a、選擇電晶體ST2b等中的至少一個選擇電晶體的閘極與汲極之間施加反向偏置電壓，從而產生閘極誘導汲極漏電流(Gate Induced Drain Leakage，GIDL)，而進行刪除(erase)動作。藉由GIDL，可經由記憶體電晶體MT的通道注入電洞來消除電荷蓄積膜232的電荷。
此處，對刪除動作進行說明。此處，作為一例，對區塊刪除進行說明。區塊刪除選擇一個區塊BLK來執行刪除動作。
刪除動作大致包括刪除脈衝施加動作及刪除驗證動
作。刪除脈衝施加動作是為了降低記憶體電晶體MT的臨限值電壓而施加刪除脈衝的動作。刪除驗證動作是判斷施加刪除脈衝施加動作的結果，記憶體電晶體MT的臨限值電壓是否低於目標值的動作。在刪除動作中，藉由重複刪除脈衝施加動作與刪除驗證動作的組合，使記憶體電晶體MT的臨限值電壓降低到刪除位準。
圖15是示出在區塊刪除動作中施加刪除脈衝時各配線的電壓的時序圖。在時刻t0，圖1所示的列解碼器115對作為刪除對象的區塊BLK(以下，亦表述為「選擇區塊BLK」)的選擇閘極線SGDT、選擇閘極線SGD、選擇閘極線SGSB、選擇閘極線SGS、字線WL、虛設字線DD、及虛設字線DS施加例如作為電源電壓的電壓VDD。另外，列解碼器115對並非刪除對象的區塊BLK(以下，亦表述為「非選擇區塊BLK」)的字線WL、虛設字線DD、及虛設字線DS施加電壓VDD。再者，字線WL、虛設字線DD、及虛設字線DS的電壓亦可不是電壓VDD。
字線WL、虛設字線DD、以及虛設字線DS的電壓亦可為較電壓VDD低的電壓，使得在GIDL中產生的電洞注入到對應的記憶體電晶體MT、虛設記憶體電晶體MTDD、及虛設記憶體電晶體MTDS的電荷蓄積膜232中。另外，列解碼器115可不向非選擇區塊BLK的字線WL、虛設字線DD、及虛設字線DS施加電壓VDD，而將非選擇區塊BLK的字線WL、虛設字線DD、及虛設字線DS設為浮動(floating)狀態。
在時刻t1，將電壓Vera施加至源極線SL。另外，在時
刻t1，經由源極線SL向位元線BL施加電壓Vera。電壓Vera是用於產生GIDL的高電壓。然後，列解碼器115向選擇閘極線SGD及選擇閘極線SGS施加電壓Vera，以抑制電洞向選擇電晶體ST1a及選擇電晶體ST2a的電荷蓄積膜232的注入。再者，亦可向選擇閘極線SGD及選擇閘極線SGS分別施加與電壓Vera不同的電壓。在此種情況下，施加到選擇閘極線SGD及選擇閘極線SGS的電壓可彼此不同。例如，亦可對選擇閘極線SGD及選擇閘極線SGS分別施加較電壓VDD高的電壓。
在時刻t2~時刻t3期間，列解碼器115對選擇區塊BLK的選擇閘極線SGDT施加電壓Verasgdt。另外，列解碼器115對選擇區塊BLK的選擇閘極線SGSB施加電壓Verasgsb。電壓Verasgdt是用於在選擇電晶體ST1b中產生GIDL的高電壓，且是較電壓Vera低且較電壓VDD高的電壓。電壓Verasgsb是用於在選擇電晶體ST2b中產生GIDL的高電壓，且是較電壓Vera低且較電壓VDD高的電壓。電壓Verasgdt與電壓Verasgsb可為不同的電壓，亦可為相同的電壓。藉此，產生在選擇區塊BLK的選擇電晶體ST1b及選擇電晶體ST2b的閘極與汲極之間流動的GIDL。藉由GIDL產生的電洞被注入到選擇區塊BLK內的記憶體電晶體MT、虛設記憶體電晶體MTDD、及虛設記憶體電晶體MTDS的電荷蓄積膜232。換言之，自源極線SL側向記憶體電晶體MT、虛設記憶體電晶體MTDD、及虛設記憶體電晶體MTDS提供電洞(資料被刪除)。
列解碼器115在時刻t2~時刻t3期間，使非選擇區塊BLK的字線WL、虛設字線DD、及虛設字線DS成為浮動狀態。由於非選擇區塊BLK的字線WL及虛設字線DD、虛設字線DS為浮動狀態，故藉由與施加了電壓Vera的半導體層234(通道)的耦合，例如上升到電壓Vera。因此，不向非選擇區塊BLK的記憶體電晶體MT、虛設記憶體電晶體MTDD、以及虛設記憶體電晶體MTDS供給電洞(資料不被刪除)。
然後，在時刻t3，執行更新動作，對各配線施加電壓VSS。以上是刪除動作的說明。
為了進行所述刪除動作，較佳為使磷等N型雜質元素擴散到半導體層234的與選擇閘極線SGDT、選擇閘極線SGSB重疊的區域，從而增加由GIDL產生的電洞的量。
圖16是用於說明使磷擴散至半導體層234的方法例的示意圖。如圖16所示，藉由所述熱處理，使半導體層214中含有的磷經由與半導體層234的接觸部而擴散到半導體層234的與選擇閘極線SGSB重疊的區域。
磷等N型雜質元素容易沿著半導體層214的結晶粒界擴散。因此，若半導體層214的平均結晶粒徑(第三平均結晶粒徑)大，則在多個記憶體柱MP中，所述雜質元素的擴散有時會產生偏差。
圖17是示出X-Y平面上的半導體層214與記憶體柱MP的重疊部的示意圖。圖17圖示出多個記憶體柱MP與半導體層214
的結晶粒界GB。
如圖17所示，半導體層214在X-Y平面上與多個記憶體柱MP重疊。多個記憶體柱MP以規定的間距P配置。間距P是X-Y平面中相鄰的記憶體柱MP的中心之間的距離。在半導體層214的平均結晶粒徑大的情況下，X-Y平面中存在與結晶粒界GB重疊的記憶體柱MP及不與結晶粒界GB重疊的記憶體柱MP，因此在該些記憶體柱MP之間產生雜質元素的擴散偏差。這成為由GIDL產生的電洞量的偏差的原因，從而降低半導體記憶裝置的可靠性。
與此相對，在本實施方式的半導體記憶裝置中，藉由抑制半導體層214的平均結晶粒徑的增大，可增加與結晶粒界GB重疊的記憶體柱MP的數量。藉此，可抑制記憶體柱MP之間雜質元素的擴散偏差，因此可提供具有高可靠性的半導體記憶裝置。
再者，為了增加與結晶粒界GB重疊的記憶體柱MP的數量，半導體層214的平均結晶粒徑較佳為較記憶體柱MP的間距P小。
雖然對本發明的幾個實施方式進行了說明，但是，該些實施方式只是作為例子而提示，並不意圖限定發明的範圍。該些新穎的實施方式可藉由其他各種方式實施，在不脫離發明主旨的範圍內，可進行各種省略、替換、變更。該些實施方式或其變形包含在發明的範圍或主旨中，同時包含在申請專利範圍記載的發明及其均等的範圍內。
100:半導體基板
201、202、221、241、261:導電層
203、220、222、223、251:絕緣層
231:阻擋絕緣膜
232:電荷蓄積膜/電荷存儲膜
233:穿隧絕緣膜
234:半導體層
235:核心絕緣層
236:蓋帽層
252:接觸層
BL:位元線
DD0、DD1、DD2、DD3、DS0、DS1、DS2、DS3:虛設字線
SGD0、SGDT0、SGS、SGSB:選擇閘極線
SL:源極線
TRN、TRP:場效電晶體
WL00~WL159:字線
Claims (12)
- 一種半導體記憶裝置，包括：第一積層體，包括：第一多結晶半導體層，具有第一平均結晶粒徑；第二多結晶半導體層，具有較所述第一平均結晶粒徑小的第二平均結晶粒徑；中間層，設置在所述第一多結晶半導體層與所述第二多結晶半導體層之間；以及第三多結晶半導體層，與所述第二多結晶半導體層相接觸地設置，且具有較所述第一平均結晶粒徑小的第三平均結晶粒徑；第二積層體，設置在所述第一積層體的上方，具有多個導電層及多個絕緣層，各個所述導電層及各個所述絕緣層交替積層，並且在第一方向上延伸；半導體層，在與所述第一方向交叉的第二方向上貫通所述第二積層體，並與所述第三多結晶半導體層相接觸地設置，所述中間層將所述第一多結晶半導體層與所述半導體層分斷；以及記憶體層，在所述第二方向上貫通所述第二積層體，在所述第一方向上設置於所述半導體層與所述導電層之間。
- 如請求項1所述的半導體記憶裝置，其中，所述第二多結晶半導體層較所述第一多結晶半導體層薄。
- 如請求項1或請求項2所述的半導體記憶裝置，其 中，所述中間層較所述第二多結晶半導體層薄。
- 如請求項1或請求項2所述的半導體記憶裝置，其中，所述中間層包含氧、碳或氮。
- 如請求項1或請求項2所述的半導體記憶裝置，其中，所述第三平均結晶粒徑小於多個柱狀體的間距，其中所述多個柱狀體分別包括所述半導體層及所述記憶體層。
- 如請求項1或請求項2所述的半導體記憶裝置，其中，所述第三多結晶半導體層含有磷。
- 如請求項1或請求項2所述的半導體記憶裝置，其中，所述中間層的厚度小於分別包含所述半導體層與所述記憶體層的多個柱狀體之間的間隔。
- 一種半導體記憶裝置，包括：第一積層體；第二積層體，設置在所述第一積層體的上方，具有多個導電層及多個絕緣層，各個所述導電層及各個所述絕緣層交替積層，並且在第一方向上延伸；以及柱狀體，在與所述第一方向交叉的第二方向上貫通所述第二積層體；且所述第一積層體包括：第一多結晶半導體層，具有第一平均結晶粒徑；第二多結晶半導體層，具有較所述第一平均結晶粒徑小的第二平均結晶粒徑； 第一中間層，設置在所述第一多結晶半導體層與所述第二多結晶半導體層之間；第三多結晶半導體層，具有第三平均結晶粒徑；第四多結晶半導體層，具有第四平均結晶粒徑；第五多結晶半導體層，具有較所述第四平均結晶粒徑小的第五平均結晶粒徑；以及第二中間層，設置在所述第四多結晶半導體層與所述第五多結晶半導體層之間；所述柱狀體包括：半導體層，在所述第二方向上貫通所述第二積層體，且與所述第三多結晶半導體層相接觸地設置；以及電荷蓄積層，在所述第一方向上設置在所述半導體層與所述多個導電層中的至少一個之間，所述第三多結晶半導體層設置在所述第二多結晶半導體層與所述第五多結晶半導體層之間，且與所述第二多結晶半導體層及所述第五多結晶半導體層相接觸，所述第三平均結晶粒徑較所述第一平均結晶粒徑小，且較所述第四平均結晶粒徑小，所述第一中間層將所述第一多結晶半導體層與所述第二多結晶半導體分斷，所述第二中間層將所述第四多結晶半導體層與所述第五多結晶半導體層分斷。
- 如請求項8所述的半導體記憶裝置，其中，所述第二多結晶半導體層較所述第一多結晶半導體層薄，所述第五多結晶半導體層較所述第四多結晶半導體層薄。
- 如請求項8或請求項9所述的半導體記憶裝置，其中，所述第一中間層較所述第二多結晶半導體層薄，所述第二中間層較所述第五多結晶半導體層薄。
- 如請求項8或請求項9所述的半導體記憶裝置，其中，所述第一中間層及所述第二中間層分別包含氧、碳或氮。
- 如請求項8或請求項9所述的半導體記憶裝置，其中，所述中間層的厚度小於分別包含所述半導體層與所述記憶體層的多個柱狀體之間的間隔。
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