KR100923810B1

KR100923810B1 - 메모리 소자와 그 동작 방법

Info

Publication number: KR100923810B1
Application number: KR1020070094134A
Authority: KR
Inventors: 왕종현; 박성훈; 양창원; 김덕주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-02-22
Filing date: 2007-09-17
Publication date: 2009-10-27
Also published as: US20080205138A1; US7903466B2; TWI378450B; KR20080078514A; CN101252021B; DE102008003168A1; TW200845001A; CN101252021A; DE102008003168B4; JP2008204598A

Abstract

본 발명은 메모리 소자의 프로그램 검증에 관한 것으로, 멀티 레벨 셀을 포함하는 메모리 소자의 프로그램 검증 방법에 있어서, 상기 메모리 소자의 멀티 레벨 셀들에 프로그램을 수행하는 단계; 프로그램 검증을 위해 상기 멀티 레벨 셀들이 연결되는 셀 스트링에 공통 연결되는 그라운드 라인에 전압을 인가하는 단계; 상기 멀티 레벨 셀들의 셀 스트링들에 교차되어 연결되는 다수의 워드라인들 중 선택된 워드라인에 제 1 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하여 각각의 비트라인을 프리차지시키는 단계; 상기 비트라인과 페이지 버퍼와의 사이에 연결된 트랜지스터의 게이트에 비트라인 선택 신호를 설정된 전압 레벨에 따라 순차적으로 인가하고, 각각의 전압 레벨에 따라 출력되는 페이지 버퍼의 검증신호를 확인하는 단계; 및 상기 확인 결과, 검증신호가 출력되는 비트라인 선택 신호의 전압 레벨에 따라 상기 멀티 레벨 셀의 프로그램 여부를 판단하는 단계를 포함한다.

프로그램 검증, verify, 멀티 레벨 셀

Description

메모리 소자와 그 동작 방법{Memory device and method of operating the same}

본 발명은 메모리 소자의 동작 방법에 관한 것으로, 특히 멀티 레벨 셀의 프로그램 검증 횟수를 줄일 수 있는 메모리 소자 및 프로그램 검증 방법에 관한 것이다.

잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.

상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.

최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이 하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.

도 1a는 SLC 메모리 소자의 셀 분포도이다.

도 1a를 참조하면, SLC는 소거 또는 프로그램의 두 가지 셀 상태(101, 102)의 분포를 가지며 기본적으로 소거 상태(101)의 셀이 프로그램 동작에 따라 프로그램 셀 상태(102)로 이동한다(S110). SLC는 도 1a에 나타난 바와 같이 한번의 프로그램 동작이 필요하며, 또한, 검증전압(PV1)에 대해 한 번의 검증을 수행함으로써 검증동작을 완료할 수 있다.

도 1b는 MLC 메모리 소자의 셀 분포도이다.

도 1b를 참조하면, 2 비트의 데이터를 저장할 수 있는 MLC의 셀 분포도를 나타낸 것으로 각각 [11], [10], [00], 및 [01]의 데이터 저장상태를 가지는 셀 상태(111 내지 114)를 가진다. 이들의 분포는 각각 MLC의 드레솔드 전압 분포들에 대응된다.

그리고 각각의 셀 상태로의 프로그램은 먼저 LSB(Least Significant Bit) 프로그램을 수행하여 [10] 상태(112)로 프로그램하고(S121), MSB(Most Significant Bit) 프로그램은 [10] 상태(112)를 [00] 상태로 프로그램하거나(S131), [11] 상태(111)를 [01] 상태(114)로 프로그램한다(S132).

프로그램 후에는 각각 검증을 수행한다. 일반적으로 저장 가능한 데이터의 비트수가 늘어날수록 셀 분포는 늘어나고, 따라서 검증의 횟수도 증가하게 된다.

앞서 언급한 바와 같이 SLC의 경우 프로그램 1펄스(Pulse)에 대해 1회의 검 증을 수행한다. 그러나 도 1b와 같이 2비트의 데이터를 저장할 수 있는 MLC의 경우는 MSB 프로그램에서 프로그램 1펄스에 대해 2회의 검증을 필요로 한다. 이와 같은 방식으로 프로그램 펄스에 대해 3비트 MLC는 3회의 검증이 필요하고, 4비트 MLC는 8회의 검증이 필요하다.

다음의 수학식 1을 참조하면, 검증 횟수가 늘어나면 프로그램 시간이 늘어나는 것을 알 수 있다.

상기 수학식 1에서

은 전체 프로그램 시간이고,

는 프로그램 펄스 시간이고,

는 검증 시간이며,

는 매 프로그램 펄스 당 검증 회수를 나타낸다. 그리고

는 프로그램 펄스 인가 수를 나타낸다.

상기 수학식 1에 나타난 바와 같이, 검증의 횟수가 늘어날수록 프로그램 시간이 길어져 메모리소자의 효율에 영향을 미친다.

따라서 본 발명이 이루고자 하는 기술적 과제는 멀티 레벨 셀을 포함하는 메모리 소자의 동작에서 검증 또는 독출 시간을 줄여 프로그램 시간을 줄일 수 있는 메모리 소자와 그 동작 방법을 제공하는데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 소자는,

멀티 레벨 셀을 포함하는 메모리 소자에 있어서, 각각의 비트라인과 공통 그라운드 라인에 각각 접속되는 다수의 셀 스트링을 포함하며 프로그램 검증시 상기 공통 그라운드 라인에 양의 전압이 공급되는 메모리 셀 어레이; 상기 각각의 비트라인을 통해 상기 멀티 레벨 셀들을 프로그램하고, 상기 메모리 셀들에 데이터를 독출하기 위한 페이지 버퍼; 및 상기 메모리 셀의 프로그램 검증 또는 데이터 독출 동작시에 비트라인에 프리차지된 전압 레벨에 따라 상기 비트라인과 상기 페이지 버퍼의 센싱노드를 연결하여 상기 페이지 버퍼가 메모리 셀의 프로그램 상태를 판단하도록 하는 검증 제어부를 포함한다.

상기 페이지 버퍼는, 상기 센싱노드에 연결되고, 상기 센싱노드를 프리차지시키기 위한 프리차지 회로; 전원전압과, 제 2 노드에 연결되어 상기 센싱 노드의 전압 레벨이 변경됨에 따라 동작하는 센싱 수단; 상기 제 2 노드와 제 1 노드 사이에 연결되고, 상기 센싱 수단의 동작에 따라 래치된 데이터가 변경되는 래치회로를 포함한다.

상기 페이지 버퍼는, 상기 센싱노드에 연결되고, 상기 센싱노드를 프리차지시키기 위한 프리차지 회로; 상기 센싱 노드의 전압 레벨을 반전하여 출력하는 반전 수단; 상기 반전 수단의 출력에 따라 동작하는 센싱부; 및 제 3 노드와 제 4 노드 사이에 연결되고, 상기 센싱부의 동작에 따라 래치된 데이터가 변경되는 래치회로를 포함한다.

본 발명의 또 다른 특징에 따른 메모리 소자는,

멀티 레벨 셀을 포함하는 메모리 소자에 있어서, 각각의 비트라인과 공통 그라운드 라인에 각각 접속되는 다수의 셀 스트링을 포함하며 프로그램 검증시 상기 공통 그라운드 라인에 양의 전압이 공급되는 메모리 셀 어레이; 및 상기 각각의 비트라인을 통해 상기 멀티 레벨 셀에 데이터를 프로그램하거나, 비트라인 선택 신호의 전압 레벨을 변경하여 메모리 셀의 프로그램 상태를 검증하는 페이지 버퍼를 포함한다.

상기 페이지 버퍼는, 상기 비트라인과 센싱 노드 사이에 연결되어 비트라인 선택 신호에 의해 구동하는 비트라인 선택 트랜지스터; 상기 센싱노드에 연결되고, 상기 센싱노드를 프리차지시키기 위한 프리차지 회로; 전원전압과, 제 2 노드에 연결되어 상기 센싱 노드의 전압 레벨이 변경됨에 따라 동작하는 센싱 수단; 제 1 노드와 상기 제 2 노드 사이에 연결되고, 상기 센싱 수단의 동작에 따라 래치된 데이터가 변경되는 래치회로를 포함한다.

본 발명의 특징에 따른 메모리 소자의 동작 방법은,

멀티 레벨 셀을 포함하는 메모리 소자의 프로그램 검증 방법에 있어서, 상기 메모리 소자의 멀티 레벨 셀들에 프로그램을 수행하는 단계; 프로그램 검증을 위해 상기 멀티 레벨 셀들이 연결되는 셀 스트링에 공통 연결되는 그라운드 라인에 전원전압을 인가하는 단계; 상기 멀티 레벨 셀들의 셀 스트링들에 교차되어 연결되는 다수의 워드라인들 중 선택된 워드라인에 제 1 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하여 각각의 비트라인을 프리차지시키는 단계; 상기 비트라인과 페이지 버퍼와의 사이에 연결된 트랜지스터의 게이트에 비트라인 선택 신호를 설정된 전압 레벨에 따라 순차적으로 인가하고, 각각의 전압 레벨에 따라 출력되는 페이지 버퍼의 검증신호를 확인하는 단계; 및 상기 확인 결과, 검증신호가 출력되는 비트라인 선택 신호의 전압 레벨에 따라 상기 멀티 레벨 셀의 프로그램 여부를 판단하는 단계를 포함한다.

이상에서 설명한 바와 같이, 본 발명에 따른 메모리 소자와 그 동작 방법은 멀티 레벨 셀을 포함하는 메모리 소자에서 하나의 프로그램 펄스에 대해 멀티 레벨에 대한 검증을 한번에 가능하도록 하여 검증시간을 줄임으로써 프로그램 시간을 줄인다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2a는 본 발명의 실시 예에 따른 MLC 메모리 소자의 구조를 나타낸 블록도이다.

도 2a를 참조하면, 본 발명의 실시 예에 따른 MLC(Multi Level Cell) 메모리 소자(200)는 MLC 들로 구성되는 메모리 셀 어레이(210)와, 상기 메모리 셀 어레이(210)의 MLC에 데이터 프로그램, 검증 및 독출 동작 수행을 위한 다수의 페이지 버퍼를 포함하는 페이지 버퍼부(220)와, 입력 어드레스에 의해 상기 다수의 페이지 버퍼를 선택하는 Y 디코더부(230)와, 입력 어드레스에 의해 상기 메모리 셀 어레이(210)의 워드라인을 선택하는 X 디코더부(240)와, 상기 MLC 메모리 소자(200)의 동작 제어를 위한 제어부(250) 및 상기 페이지 버퍼부(220)의 페이지 버퍼가 메모리 셀에 연결된 비트라인의 프리차지 전압 레벨에 따라 데이터 상태를 독출 하도록 제어하는 검증 제어부(260)를 포함한다.

메모리 셀 어레이(210)는 워드라인과, 비트라인으로 구분되는 MLC 들을 포함하며, 페이지 버퍼부(220)는 상기 메모리 셀 어레이(210)의 비트라인들 중 한 쌍의 비트라인과 연결되어 데이터의 프로그램, 검증 및 독출이 되도록 하는 페이지 버퍼 를 하나 이상 포함한다.

Y 디코더부(230) 및 X 디코더부(240)는 제어부(250)의 제어에 따라 상기 메모리 셀 어레이(210)의 MLC들 중 프로그램 또는 독출을 위한 MLC를 연결한다.

제어부(250)는 상기 MLC 메모리 소자(200)의 프로그램, 검증 또는 독출 동작과 소거 동작을 위한 전압 레벨 제어와, 동작 신호 제어 등을 수행한다.

제어부(250)는 본 발명의 실시 예에 따라 메모리 셀 어레이(210)의 프로그램 검증 시, 공통 그라운드 라인(Ground Line)에 일정한 레벨로 레귤레이션된 전압(VDC)을 인가하고, 검증 동작을 수행하도록 제어하여 검증 횟수를 줄이고 프로그램 시간을 줄일 수 있도록 한다.

검증 제어부(260)는 비트라인에 프리차지된 전압 레벨과 제어부(250)의 제어에 따라 인가되는 제어신호의 전압 레벨에 따라 비트라인과 페이지 버퍼를 연결한다. 이에 따라 페이지 버퍼는 메모리 셀에 저장된 데이터를 검증 또는 독출 한다.

이러한 동작의 자세한 설명은 다음의 도면을 참조하여 하기로 한다.

도 2b는 상기 도 2a의 메모리 셀 어레이와 제 1 실시 예에 따른 페이지 버퍼의 회로도이다.

도 2b는 상기 도 2a의 MLC 메모리 소자(200)들 중 프로그램 검증 동작에 관련되는 메모리 셀 어레이(210)의 하나의 셀 스트링(211)과, 상기 셀 스트링(211)에 연결되는 비트라인과 페이지 버퍼부(220)의 사이에 연결되는 검증 제어부(260) 중 일부(261)와, 상기 페이지 버퍼부(220)의 하나의 페이지 버퍼(221) 및 스위치 회로(SW) 중 일부 회로만을 도시한 도면이다.

도 2b를 참조하면, 셀 스트링(211)은 제 1 내지 제 2 NMOS 트랜지스터(N1, N2)와, 제 1 내지 제 n+1 셀(C0 내지 Cn)을 포함하고, 검증 제어부(261)는 제 3 NMOS 트랜지스터(N3)를 포함하고, 페이지 버퍼(221)는 비트라인 선택부(222)와 제 4 NMOS 트랜지스터(N4)와, 제 1 및 제 2 PMOS 트랜지스터(P1, P2)와 제 1 및 제 2 인버터(IN1, IN2) 및 검증부(223)를 포함한다. 그리고 상기 셀 스트링(211)의 공통 그라운드 라인(GL)에는 스위치 회로(SW)가 연결되어 제어신호에 의해 일정한 레벨로 레귤레이션된 전압(VDC) 또는 접지전압을 공통 그라운드 라인(GL)에 연결한다.

상기 제어신호는 MLC 메모리 소자(200)의 제어부(250)로부터 입력되는 것으로, 프로그램 검증시에 제어신호가 입력되면, 상기 스위치 회로(SW)는 공통 그라운드 라인(GL)에 전압(VDC)을 연결한다. 그리고 프로그램 검증 이외에는 공통 그라운드 라인(GL)에 접지전압을 연결한다.

셀 스트링(211)은 제 1 NMOS 트랜지스터(N1)와 제 2 NMOS 트랜지스터(N2) 사이에 셀들(C0 내지 Cn)이 직렬로 연결되며, 제 1 NMOS 트랜지스터(N1)는 제 n+1 셀(Cn)과 비트라인 사이에 연결되고 드레인 선택 라인(Drain Select Line; DSL) 신호에 의해 동작한다.

그리고 제 2 NMOS 트랜지스터(N2)는 제 1 셀(C0)과 공통 그라운드 라인(Ground Line; GL) 사이에 연결되고 소오스 선택 라인(Source Select Line; SSL) 신호에 의해 동작한다. 또한 셀들(C0 내지 Cn)은 워드라인(Word Line; WL1 내지 WLn)에 의해 선택된다. 검증 제어부(261)의 제 3 NMOS 트랜지스터는 비트라인과 센 싱노드(SO) 사이에 연결되어 검증 제어신호(Verify Control signal)에 의해 동작한다.

페이지 버퍼부(221)의 비트라인 선택부(222)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 데이터의 프로그램 또는 데이터의 독출을 위한 메모리 셀이 포함되는 비트라인을 선택하여 연결한다. 이때, 본 발명의 실시 예에서는 상기 검증 제어부(221)를 별도로 구성하였으나, 페이지 버퍼(221)에 포함되는 비트라인 선택부(222)에 비트라인 선택 신호(Bit Line Select)의 전압 레벨을 변경함으로써 검증 제어부(221)와 동일한 기능을 하도록 할 수 있다.

그리고 제 1 PMOS 트랜지스터(P1)는 프리차지 전압(

) 라인과 센싱 노드(SO) 사이에 연결되며, 프리차지 신호(PRECH_N)에 의해 동작한다.

제 2 PMOS 트랜지스터(P2)와 제 4 NMOS 트랜지스터(N4)는 전원전압(Vcc)과 제 2 노드(D2) 사이에 직렬로 연결되며, 제 2 PMOS 트랜지스터(P2)의 게이트는 센싱 노드(SO)에 연결된다. 그리고 제 4 NMOS 트랜지스터(N4)의 게이트는 독출신호(READ)와 연결된다.

제 1 노드(D1)와 제 2 노드(D2) 사이에는 제 1 및 제 2 인버터(IN1, IN2)로 구성되는 제 1 래치(L1)가 연결되고, 제 2 노드(D2)와 검증부(223)가 연결되어 프로그램 검증 여부를 판단하도록 한다. 상기 검증부(223)는 제 2 노드(D2)의 전압 레벨에 따라 턴 온 또는 오프 되는 트랜지스터로 구성될 수 있으며, 이에 따라 출력되는 검증신호가 상기 제어부(250)로 입력되어 검증 판단을 할 수 있게 한다.

상기와 같은 본 발명의 제 1 실시 예에 따른 페이지 버퍼의 프로그램 검증은 다음과 같이 수행된다.

먼저 프로그램 동작은 일반적인 프로그램 동작에 따라 이루어지는 것으로 판단하여 프로그램이 되었음을 가정하고 설명하며 2비트의 MLC의 경우, 즉 드레솔드 전압 분포 상태가 [11], [10], [00], [01]의 4가지 상태로 나타나는 경우에 대해 설명하는 것으로 한다.

도 2b의 셀 스트링(211)에서 제 1 셀(C0)에 [00]의 데이터 프로그램하고, 이를 검증한다고 할 때, 검증을 위한 초기화 동작으로 제 1 래치(L1)의 제 1 노드(D1)를 하이 레벨로 리셋 한다. 이때의 리셋 동작은 본 발명의 실시 예에 따른 도 2b에 도시되지 않은 페이지 버퍼의 회로 동작에 의해 수행된다.

그리고 프리차지 신호(PRECH_N)를 인가하여 센싱 노드(SO)를 프리차지 전압(

)으로 프리차지시킨다.

그리고 셀 스트링(211)의 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 턴 온하기 위한 DSL, SSL 신호를 인가하고, 검증을 하지 않는 비선택 워드라인(WL1 내지 WLn)에는 패스전압을 인가하여 셀들을 턴 온 시킨다.

그리고 검증을 위한 선택된 워드라인(WL0)에 프로그램된 셀이 가질 수 있는 가장 높은 문턱전압보다 높은 전압으로 인가한다. 즉 2비트의 멀티 레벨 셀에 대해 동작하는 경우 가장 높은 드레솔드 전압을 가지는 [01] 상태에서도 비트라인이 프리차지되도록 하는 전압을 인가한다. 즉 [01] 상태의 메모리 셀도 어느 정도 턴온이 되어 비트라인이 프리차지되는 것이다.

좀 더 자세히, 예를 들어 [11], [10], [00], [01]의 4가지 드레솔드 전압 분 포를 가지는 멀티 레벨 셀들에 대해 일반적으로는 P1, P2, P3(0<P1<P2<P3)의 세 가지 검증 전압이 프로그램 검증에 이용된다. 따라서 본 발명의 실시 예에 따라 선택되는 제 1 셀(C0)에는 P3으로 검증하는 셀들도 턴 온 되어 비트라인이 프리차지될 수 있는 높은 전압이 인가된다. 상기와 같은 높은 전압을 워드라인에 인가하는 이유는 페이지 단위로 프로그램 및 검증을 수행하는 플래시 메모리 소자의 특성에 의해 선택된 워드라인에 인가되는 전압 레벨이 너무 낮으면 높은 드레솔드 전압 분포를 가지는 셀들은 턴 온 되지 않는 경우가 발생하며, 이러한 경우 본 발명의 실시 예에 따른 비트라인의 프리차지가 어려운 문제가 발생하기 때문이다. 따라서 가장 높은 드레솔드 전압 분포를 가지는 [01]로 프로그램된 셀을 포함하는 검증하는 모든 셀들을 턴온 시키기 위해 높은 검증 전압을 선택된 워드라인에 인가하는 것이다.

한편, 상기와 같이 선택된 워드라인에는 높은 전압 레벨을 가지는 검증 전압, 즉 본 발명의 실시 예의 경우는 전압 P3으로 검증되는 셀을 턴온 시킬 정도의 전압을 인가하고, 비선택된 워드라인은 패스 전압을 인가한다. 또한 프로그램 검증 동작에 따라 제어부(250)로부터의 제어 신호를 입력받은 스위치 회로(SW)는 공통 그라운드 라인(GL)을 일정 레벨로 레귤레이션된 전압(VDC)과 연결시킨다.

상기와 같이 셀 스트링(211)에 전압을 인가하면 공통 그라운드 라인(GL)에 인가된 전원 전압에 의해 비트라인(BL)은 프리차지되는데, 이때 프리차지되는 전압 레벨은 선택된 워드라인에 연결된 셀의 프로그램 상태에 따라 변경된다.

즉, 만약 셀이 [11]의 상태로 프로그램되어 있지 않다면, 게이트에 인가되는 전압에 의해 최소의 문턱전압값을 제외하고 턴온 되어 거의 모든 전압(VDC)이 비트라인(BL)에 인가된다. 그러나 프로그램이 진행된 셀들일수록 턴온 되는 정도가 줄어들게 되고, 따라서 비트라인(BL)에 프리차지되는 전압은 전원전압보다 작다.

본 발명의 실시 예에 따른 제 1 셀(C0)은 [00] 상태로 프로그램되는 셀들이므로, 게이트에 인가된 검증전압에 의해 턴온이 되는 정도가 작아서 비트라인(BL)은 낮은 전압만이 프리차지된다.

비트라인(BL)을 프리차지시킨 이후에는, 검증 제어부(261)의 제 3 NMOS 트랜지스터(N3)의 게이트에 검증 제어 신호(VS)의 전압 레벨을 최소 센싱전압 레벨로부터 서서히 올린다. 그리고 페이지 버퍼(221)의 비트라인 선택부(222)는 센싱노드(SO)와 상기 제 3 NMOS 트랜지스터(N3)의 일 측에 연결된다.

상기 변경되는 검증 제어 신호(VS)의 센싱전압 레벨은 [01]의 상태를 검증하기 위한 제 1 센싱전압(

), [00]의 상태를 검증하기 위한 제 2 센싱전압(

) 및 [10]의 상태를 검증하기 위한 제 3 센싱전압(

)의 순서로 검증 제어 신호(VS)의 전압 레벨이 변경된다.

한편, 상기와 같이 높은 드레솔드 전압 분포를 가지는 셀 상태에 대해 낮은 센싱전압을 인가하는 이유는, 비트라인(BL)에 프리차지되는 전압 레벨이 높은 드레솔드 전압을 가지는 셀에 연결될수록 낮아지기 때문이다.

따라서 먼저 검증 제어 신호(VS)에 제 1 센싱전압(

)을 인가하면, 비트라인(BL)의 전압 레벨에 비해 제 1 센싱전압(

)의 전압 레벨이 작기 때문에 제 3 NMOS 트랜지스터(N3)가 턴 온 되지 않는다. 따라서 센싱노드(SO)는 프리차지전압(

)을 유지하고, 제 2 PMOS 트랜지스터(P2)는 턴오프 상태를 유지한다.

그리고 검증 제어 신호(VS)의 전압 레벨을 제 2 센싱전압(

)으로 높이면, 비트라인(BL)의 전압은 제 2 센싱전압(

)에 비하여 낮은 전압이기 때문에 제 3 NMOS트랜지스터(N3)가 턴온 된다.

제 3 NMOS 트랜지스터(N3)가 턴 온 되면, 프리차지되어 있던 센싱노드(SO)는 비트라인(BL)의 낮은 전압으로 인해 쉐어링(Sharing)되어 전압레벨이 떨어지게 되고, 센싱노드(SO)의 전압이 낮아지면 제 2 PMOS 트랜지스터(P2)가 턴 온 된다.

따라서 독출신호(READ)가 인가되면, 제 2 노드(D2)는 로우 레벨에서 하이 레벨로 변경되고, 제 1 노드(D1)는 하이 레벨에서 로우 레벨로 변경된다. 이에 따라 제 2 노드(D2)에 연결된 검증부(223)가 제 2 노드(D2)의 상태 변경을 감지하여 검증 신호를 출력함으로써 제 1 셀(CO)이 [00]으로 프로그램된 것으로 검증할 수 있다.

이상과 같이, 프로그램의 상태에 따라 셀의 문턱전압이 달라지고, 따라서 비트라인이 프리차지되는 센싱전압레벨이 변경되므로 한번의 검증펄스에 대해 검증 제어신호(VS)의 센싱전압레벨만을 변경시켜 줌으로써 셀의 프로그램 상태를 검증할 수 있다. 이때 비트라인에 프리차지되는 전압 레벨에 의해 셀의 프로그램 상태를 검증하기 때문에 페이지 버퍼(221)의 구성이 변경된다. 그러나 기존의 페이지 버퍼(221)의 회로의 변경을 최소화하면서 상기의 데이터 독출 또는 검증 방법을 적용하기 위해 다음과 같은 또 다른 실시 예를 구성할 수 있다.

도 2c는 상기 도 2a의 메모리 셀 어레이와 제 2 실시 예에 따른 페이지 버퍼의 회로도이다.

도 2c를 참조하면, 본 발명의 제 2 실시 예에 따른 페이지 버퍼(224)는 검증 제어부(261)를 통해 셀 스트링(211)에 연결된다. 셀 스트링(211)과, 스위치(SW) 그리고 검증 제어부(261)는 상기 도 2b의 제 1 실시 예와 동일하게 구성되어 동작 되므로, 같은 도면 부호를 사용하였으며, 설명은 생략한다.

제 2 실시 예에 따른 페이지 버퍼(224)는 비트라인 선택부(222)와, 제 1 PMOS 트랜지스터(P1)와, 반전부(225)와, 제 5 내지 제 7 NMOS 트랜지스터(N5 내지N7)와, 제 3 및 제 4 인버터(IN3, IN4) 및 검증부(226)를 포함한다.

비트라인 선택부(222)와 제 1 PMOS 트랜지스터(P1)는 상기 도 2b의 구성과 기능이 동일하므로 같은 도면부호를 사용하였으며, 자세한 동작 설명은 생략한다.

반전부(225)는 센싱노드(SO)의 전압 레벨을 반전하여 출력한다. 제 5 NMOS 트랜지스터(N5)는 제 5 노드(D5)와 접지노드 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에 상기 반전부(225)의 출력이 연결된다.

반전부(225)는 제어부(250)의 제어신호(CS; Control Signal)에 의해 동작한다. 상기 제어신호(CS)에 따라 반전부(225)는 센싱노드(SO)의 전압 레벨을 반전하여 출력하거나, 센싱노드(SO)와 제 5 NMOS 트랜지스터(N5)의 게이트를 단순히 연결하는 기능을 제공할 수 있다. 즉, 데이터 검증 또는 독출시에는 반전 동작을 수행하고, 초기동작시에 제 2 래치(L2)를 초기화하는 등의 동작시에 센싱노드(SO)의 전압 레벨을 반전하지 않고 그대로 제 5 NMOS 트랜지스터(N5)로 제공한다.

제 3 및 제 4 인버터(IN3, IN4)는 제 3 노드(D3)와 제 4 노드(D4) 사이에 연결되어 제 2 래치(L2)를 구성하고, 제 6 NMOS 트랜지스터(N6)는 노드(D3)와 노드(D5) 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 독출신호(READ)가 입력된다.

그리고 제 7 NMOS 트랜지스터(N7)는 제 4 노드(D4)와 제 5 노드(D5) 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 독출반전신호(READb)가 연결된다. 상기 독출반전신호(READb)는 독출신호(READ)의 반전된 신호이다.

검증부(226)는 제 4 노드(D4)의 전압 레벨 변경에 따라 검증 신호를 출력하고, 상기 검증 신호는 제어부(250)로 전달되어 프로그램 상태 검증을 할 수 있게 한다.

상기한 페이지 버퍼(224)가 메모리 셀의 데이터를 검증 또는 독출하기 위해서 다음과 같이 동작한다. 일반적으로 플래시 메모리 소자의 동작에서 검증 동작과 독출동작은 유사하게 동작하므로 프로그램 검증 동작에 대해서만 설명한다.

페이지 버퍼(224)가 메모리 셀의 데이터 독출을 위해서는, 먼저 프리차지 제어신호(PRECH_N)를 인가하여 제 1 PMOS 트랜지스터(P1)를 턴 온 하여 센싱 노드(SO)를 프리차지시킨다.

그리고 셀 스트링(211)의 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 턴오프 하기 위한 DSL, SSL 신호를 인가하고, 검증을 하지 않는 비선택 워드라인(WL1 내지 WLn)에는 패스전압을 인가하여 셀들을 턴 온 시킨다.

그리고 검증을 위한 선택된 워드라인(WL0)에 프로그램된 셀이 가질 수 있는 가장 높은 문턱전압보다 높은 전압을 인가한다. 즉, 2비트의 멀티 레벨 셀에 대해 동작하는 경우 가장 높은 드레솔드 전압을 가지는 [01] 상태에서도 비트라인이 프리차지 되게 하는 전압을 인가한다. 즉 [01] 상태의 메모리 셀도 어느 정도 턴온이 되어 비트라인이 프리차지되는 것이다.

좀 더 자세히, 예를 들어 [11], [10], [00], [01]의 4가지 드레솔드 전압 분포를 가지는 멀티 레벨 셀들에 대해 일반적으로는 P1, P2, P3(0<P1<P2<P3)의 세 가지 검증 전압이 프로그램 검증에 이용된다. 따라서 본 발명의 실시 예에 따라 선택되는 제 1 셀(C0)에는 P3으로 검증하는 셀들도 턴 온 되어 비트라인이 프리차지될 수 있는 높은 전압이 인가된다. 상기와 같은 높은 전압을 워드라인에 인가하는 이유는 페이지 단위로 프로그램 및 검증을 수행하는 플래시 메모리 소자의 특성에 의해 선택된 워드라인에 인가되는 전압 레벨이 너무 낮으면 높은 드레솔드 전압 분포를 가지는 셀들은 턴 온 되지 않는 경우가 발생하며, 이러한 경우 본 발명의 실시 예에 따른 비트라인의 프리차지가 어려운 문제가 발생하기 때문이다. 따라서 가장 높은 드레솔드 전압 분포를 가지는 [01]로 프로그램된 셀을 포함하는 검증하는 모든 셀들을 턴온 시키기 위해 높은 검증 전압을 선택된 워드라인에 인가하는 것이다.

즉, 만약 셀이 [11]의 상태로 프로그램되어 있지 않다면, 게이트에 인가되는 전압에 의해 최소의 문턱전압값을 제외하고 턴온 되어 거의 모든 전압(VDC)이 비트라인(BL)에 인가된다. 그러나 프로그램이 진행된 셀들일수록 턴온 되는 정도가 줄어들게 되고, 따라서 비트라인(BL)에 인가되는 전압은 전원전압보다 적은 전압이 인가된다.

비트라인(BL)을 프리차지시킨 이후에는, 검증 제어부(261)의 제 3 NMOS 트랜지스터(N3)의 게이트에 검증 제어 신호(VS)의 전압 레벨을 최소 센싱전압 레벨로부터 서서히 올린다. 그리고 페이지 버퍼(224)의 비트라인 선택부(222)는 센싱노드(SO)와 상기 제 3 NMOS 트랜지스터(N3)를 연결한다.

), [00]의 상태를 검증하기 위한 제 2 센싱전압(

) 및 [10]의 상태를 검증하기 위한 제 3 센싱전압(

)의 순서로 검증 제어 신호(VS)의 전압 레벨이 변경된다.

따라서 먼저 검증 제어 신호(VS)에 제 1 센싱전압(

)을 유지한다. 반전부(225)는 센싱노드(SO)의 전압 레벨을 반전하여 제 5 NMOS 트랜지스터(N5)의 게이트에 입력한다. 따라서 제 5 NMOS 트랜지스터(N5)는 턴오프 상태를 유지한다.

그리고 검증 제어 신호(VS)의 전압 레벨을 제 2 센싱전압(

)으로 인가하면, 비트라인(BL)의 전압은 제 2 센싱전압(

)에 비하여 낮은 전압이기 때문에 제 3 NMOS 트랜지스터(N3)가 턴 온 된다. 그리고 프리차지되어 있던 센싱노드(SO)는 비트라인(BL)의 낮은 전압으로 인해 쉐어링(Sharing)되어 전압이 낮아진다. 반전부(225)는 센싱노드(SO)의 전압 레벨을 반전하여 제 5 NMOS 트랜지스터(N5)의 게이트에 입력하고, 제 5 NMOS 트랜지스터(N5)는 턴온 된다.

따라서 독출신호(READ)가 인가되면, 제 3 노드(D3)는 하이 레벨에서 로우 레벨로 변경되고, 제 4 노드(D4)는 로우 레벨에서 하이 레벨로 변경된다. 따라서 제 2 래치(L2)의 값이 변경된다. 또한 제 4 노드(D4)에 연결된 검증부(226)가 이를 감지하여 검증 신호를 제어부(250)로 제공한다. 제어부(250)는 검증신호에 의해 제 1 셀(CO)은 [00]으로 프로그램된 것을 알 수 있다.

이상과 같이, 프로그램의 상태에 따라 셀의 문턱전압이 달라지고, 따라서 비트라인이 프리차지되는 센싱전압레벨이 변경되므로 한번의 검증펄스에 대해 검증 제어신호(VS)의 센싱전압레벨만을 변경시켜 줌으로써 셀의 프로그램 상태를 검증할 수 있다. 상기 제 2 실시 예에 따른 페이지 버퍼(224)는 반전부(225)를 추가함으로써, 기존의 페이지 버퍼 회로의 변경을 최소화할 수 있다.

상기 반전부(225)는 다음과 같은 특성을 가지는 반전 수단을 포함할 수 있다.

도 2d는 도 2c의 반전부의 특성을 나타낸 그래프이다.

도 2d를 참조하면, 반전부(225)는 높은 문턱전압을 갖는 반전수단을 포함한다. 이러한 특성은 센싱 노드(SO)가 프리차지된 상태에서 비트라인과 연결될 때 센싱 노드(SO)의 값이 약간만 떨어지더라도 바로 반전부(225)가 이를 감지하여 출력을 변경시켜야 하기 때문이다.

좀 더 자세히 설명하면, 검증 동작을 수행할 때 센싱노드(SO)는 프리차지 상태가 된다. 이때 반전부(225)는 센싱노드(SO)의 전압 레벨과 반대되는 로우 레벨 출력을 하여 제 5 NMOS 트랜지스터(N5)를 턴오프 시킨다.

검증을 수행할 메모리 셀이 가장 낮은 문턱전압을 갖도록 프로그램된 경우, 본 발명의 실시 예에서는 [10]이 상태로 프로그램된 경우 비트라인(BL)은 비교적 높은 전압으로 프리차지된다. 그리고 제어신호(VS)가 가장 높은 센싱전압(

)으로 입력되면 검증 제어부(261)의 제 3 NMOS 트랜지스터(N3)가 턴 온 되고, 센싱 노드(SO)와 비트라인(BL)이 연결된다. 이때 센싱노드(SO)에 프리차지된 전압의 레벨이 비트라인(BL)의 전압에 의해 쉐어링이 일어나서 전압 레벨이 낮아지는데 그 낮아지는 정도는 작게 된다. 이렇게 작게 전압 레벨이 낮아지는 것도 페이지 버퍼(224)가 감지하여 검증을 수행하기 위해서는 반전부(225)가 이를 감지하여 출력 을 하이 레벨로 해야 한다. 따라서 반전부(225)는 높은 문턱전압레벨을 갖도록 설계되어야 하는 것이다. 만약 높은 문턱전압 레벨을 갖지 않는 반전 수단을 갖게 된다면 반전부(225)는 메모리 셀이 [10]으로 프로그램된 경우에도 센싱노드(SO)의 전압 레벨 변경을 감지하지 못하여 검증에 오류가 발생할 수 있다. 본 발명의 제 2 실시 예에 따르면 반전부(225)의 반전 수단은 가장 낮은 문턱전압을 갖도록 프로그램된 메모리 셀에 대해서도 검증이 가능하도록 하는 높은 문턱전압을 갖도록 설계한다.

상기한 본 발명의 제 1 및 제 2 실시 예와 같은 방법으로 비트라인을 프리차지하여 데이터 검증 또는 독출 방식의 동작에서 비트라인이 다음과 같이 변경된다.

도 3은 본 발명의 실시 예에 따른 셀 전압 변경에 따른 비트라인 프리차지 레벨을 나타낸 도면이다.

도 3을 참조하면, 상기 도 2b에서 설명한 비트라인(BL)의 프리차지 레벨이 변경되는 방법에 대해 시뮬레이션한 결과를 나타내는 것으로 셀이 프로그램된 정도에 따라 드레솔드전압(또는 문턱전압)이 변경되고 그에 따라 비트라인의 전압(

)을 나타낸다.

도 3에서 나타난 바와 같이, 셀의 문턱전압이 높으면 비트라인에 프리차지되는 전압은 낮아지는 것을 알 수 있다.

도 4는 본 발명의 제 1 실시 예에 따른 페이지 버퍼의 동작 타이밍 도이다.

도 4는 상기 도 2b와 같이 구성되는 플래시 메모리 소자의 동작에 따른 타이밍도로서 다음과 같이 가정하고 설명하기로 한다. 먼저 모든 선택되지 않은 셀들 및 트랜지스터들의 기본적인 문턱전압(Vth; 드레솔드 전압)은 배제하고 설명하고자 한다. 그리고 본 발명의 실시 예에 따른 멀티 레벨 셀은 2비트의 데이터를 저장할 수 있으며, 각각 프로그램이 되지 않은 [11]의 제 1 상태, [10]의 제 2 상태, [00]의 제 3 상태 및 [01]의 제 4 상태의 드레솔드 전압 분포를 가진다.

또한 상기 제 1 상태를 가지는 셀들은 프로그램되지 않은 셀들로 0V 이하의 문턱전압을 가지고, 제 2 상태를 가지는 셀들의 문턱전압을 제 1 문턱전압(

), 제 3 상태를 가지는 셀들의 문턱전압을 제 2 문턱전압(

), 제 4 상태를 가지는 셀들의 문턱전압을 제 3 문턱전압(

)이라 한다.

그리고 제 1 내지 제 3 문턱전압(

내지

)을 가지는 셀들과 연결되는 비트라인(BL)은 제 1 내지 제 3 전압레벨(V1 내지 V3)로 프리차지되고, 제 1 상태의 셀이 연결된 비트라인(BL)은 거의 전압(VDC) 레벨로 프리차지된다.

한편, 상기 제 1 내지 제 4 상태의 셀들을 검증하기 위한 센싱전압은 다음과 같이 정의한다. 제 4 상태의 셀들을 검증하기 위한 제 1 센싱전압(

), 제 3 셀들을 검증하기 위한 제 2 센싱전압(

) 및 제 2 셀들을 검증하기 위한 제 3 센싱전압(

)을 사용하고, 상기 제 3 센싱전압(

)에 의해서도 검증되지 않는 셀들에 대해서는 제 1 상태의 셀들로 간주한다.

이때, 상기 비트라인(BL)의 프리차지 전압(V1 내지 V3)과, 상기 센싱전압들간의 전압 레벨 크기는 다음과 같다.

그리고

<VDC이다.

상기와 같은 특성을 다음의 표 1에 나타내었다.

이상과 같은 특성을 가지는 본 발명의 실시 예에 따른 멀티 레벨 셀의 검증동작을 도 4를 참조하여 설명하면, 프로그램을 수행하고 검증을 위해 제 1 래치(L1)는 제 2 노드(D2)가 로우 레벨, 제 1 노드(D1)가 하이 레벨로 세팅된다.

이후에 프리차지신호(PRECH_N)가 로우 레벨로 인가되어 센싱노드(SO)를 Vcc로 프리차지한다. 상기 프리차지된 센싱노드(SO)에 의해 제 2 PMOS 트랜지스터(P2)는 턴오프 상태를 유지한다.

이후에 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 턴온 시키기 위한 SSL, DSL 신호가 하이 레벨로 인가되고, 선택된 워드라인에는 가장 높은 검증전압이 인가되고, 선택되지 않은 워드라인에는 패스전압이 인가된다. 그리고 공통 그라운드 라인(GL)에 레귤레이션된 전압(VDC)이 인가된다.

상기 전압(VDC)이 입력되면 비트라인(BL)은 선택된 셀의 문턱전압에 따라 제 1 내지 제 3 전압레벨(V1 내지 V3) 또는 전압(VDC)으로 프리차지된다.

이후에 검증 제어신호(VS)를 제 1 내지 제 3 센싱전압(0 내지

)으로 올리면, 해당 비트라인(BL)의 프리차지 레벨에 따라 턴 온/오프를 수행하고, 이에 따라 센싱노드(SO)에 프리차지된 전압이 쉐어링 되면서 제 2 PMOS 트랜지스터(P2)를 턴온/오프 시켜 검증을 수행한다.

좀 더 상세히, 각 셀의 문턱전압 분포 상태에 대해 설명하면 다음과 같다.

본 발명의 실시 예에 따른 검증 방법은 가장 높은 문턱전압을 가지는 제 4 상태의 셀이 먼저 검증되는 것으로서, 제 4 상태, 즉 [01]의 상태를 가지는 셀들은 제 3 문턱전압(

)을 가지므로, 비트라인은 제 3 전압(V3)으로 프리차지된다.

따라서 검증 제어신호(VS)의 전압 레벨을 제 1 센싱전압(

)으로 하면 제 3 NMOS 트랜지스터(N3)는 턴 온 되고, 센싱 노드(SO)에 프리차지되어 있던 전압이 비트라인의 제 3 전압(V3)과 빠르게 쉐어링 되어 센싱 노드(SO)의 전압이 로우 레벨로 떨어진다. 그리고 제 2 PMOS 트랜지스터(P2)가 턴 온 되므로 제 2 노드(D2)는 하이 레벨로 변경된다.

본 발명의 실시 예에 따른 도 2b (또는 도 2c) 에는 제 1(또는 제 3) 노드 또는 제 2(또는 제 4) 노드(D1(D3), D2(D4))에 연결되어 검증신호를 출력할 수 있도록 하는 수단을 별도로 도시하지 않았으나, 트랜지스터 등을 이용하여 검증신호를 출력하도록 한다.

상기 제 2 노드(D2)가 변경되면, 이를 확인하여 제 1 센싱전압(

)에 의해 제 2 노드(D2)가 변경되었으므로 선택된 셀이 제 4 상태, 즉 [01]로 프로그램되었음을 확인한다.

제 3 상태, 즉[00]의 경우도 상기 제 4 상태의 셀 검증방법과 유사하게, 제 3 상태의 셀이 가지는 제 2 문턱전압(

)에 의해 비트라인이 제 2 전압(V2)으로 프리차지된다.

그리고 검증을 위해 먼저 비트라인 선택 신호(BSL)의 전압 레벨을 제 1 센싱전압(

)으로 인가하면, 상기 수학식 2에 나타난 바와 같이 제 2 전압(V2)이 제 1 센싱전압(

)보다 크기 때문에 제 3 NMOS 트랜지스터(N3)는 턴온 되지 않는다.

그리고 제 2 센싱전압(

)으로 검증전압의 레벨을 올리면, 제 2 전압(V2)보다 제 2 센싱전압(

)이 크기 때문에 제 3 NMOS 트랜지스터(N3)가 턴온 된다. 따라서 제 2 전압(V2)과 센싱노드(SO)의 프리차지 전압이 쉐어링 되어 센싱노드(SO)의 전압 레벨은 낮아진다.

그리고 제 2 PMOS 트랜지스터(P2)는 턴 온 되어 제 2 노드(D2)가 하이 레벨로 변경되어 현재 셀이 제 3 상태로 프로그램되었음을 검증한다.

도 5a 제 5b 는 본 발명의 제 2 실시 예에 따른 페이지 버퍼의 동작 타이밍도이다. 이때 도 5a와 도 5b는 각각 제어 신호 레벨을 변경하는 방법이 상이한 경우의 타이밍도이다.

특히, 도 5a는 검증 제어부(261)에 제공되는 검증 제어 신호(VS)의 전압 레벨을 제 1 내지 제 3 센싱 레벨(

내지

)로 올리는데 있어서 제 1 센싱 레벨(

)을 제공하고, 0V로 낮춘 후 다시 제 2 센싱 레벨(

)을 인가하며, 다시 0V로 낮추고 마지막으로 제 3 센싱 레벨(

)을 제공하는 방법을 이용하는 경우이며, 도 5b는 검증 제어부(261)에 제공되는 검증 제어 신호(VS)의 전압 레벨을 제 1 내지 제 3 센싱 레벨(

내지

)로 계단식으로 차례로 상승시키는 방법을 이용한 경우이다.

비트라인(BL)을 프리차지하는 과정은 상기 도 4에서 설명한 바와 동일하므로 생략한다.

비트라인(BL)을 프리차지한 이후에는 제어신호(VS)의 전압 레벨을 제 1 내지 제 3 센싱 레벨(

내지

)로 인가한다. 이때의 전압 레벨 인가 방법은 앞서 언급한 바와 같이 도 5a 및 도 5b의 방법을 사용할 수 있다.

검증 제어부(261)의 제 3 NMOS 트랜지스터(N3)는 비트라인(BL)에 프리차지된 전압 레벨과 제어신호(VS)의 전압 레벨에 따라 턴온 되어 센싱 노드(SO)의 전압이 변경된다.

앞서 언급한 바와 같이 센싱 노드(SO)의 전압이 변경되면 반전부(225)는 이를 감지하여 출력을 하이 레벨로 변경하며, 이에 따라 제 5 NMOS 트랜지스터(N5)가 턴 온 된다. 그리고 독출 신호(READ)가 입력되면 제 4 노드(D4)의 데이터가 변경되어 프로그램이 된 것으로 검증할 수 있다. 도 5a와 도 5b에서 검증 제어신호(VS)의 센싱 레벨을 변경하여 인가하는 방법에 따라 프로그램 검증 시간의 차이가 있을 수 있다.

상술한 바와 같이, 본 발명의 실시 예에 따르면 프로그램된 셀의 문턱전압을 이용하여 비트라인을 프리차지시키고, 센싱전압의 레벨을 단계별로 올려 비트라인 선택 신호를 인가함으로써 한번의 프로그램 펄스에 대하여 여러 레벨의 셀 문턱전압에 따르는 프로그램 상태를 확인할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a는 SLC 메모리 소자의 셀 분포도이다.

도 1b는 MLC 메모리 소자의 셀 분포도이다.

도 2c는 상기 도2a의 메모리 셀 어레이와 제 2 실시 예에 따른 페이지 버퍼의 회로도이다.

도 4는 본 발명의 제 2 실시 예에 따른 페이지 버퍼의 동작 타이밍도이다.

도 5a 및 5b 는 본 발명의 제 2 실시 예에 따른 페이지 버퍼의 동작 타이밍도이다.

*도면의 주요 부분의 간단한 설명*

200 : MLC 메모리 소자 210 : 메모리 셀 어레이

220 : 페이지 버퍼부 230 : Y 디코더부

240 : X 디코더부 250 : 제어부

260 : 검증 제어부

Claims

멀티 레벨 셀을 포함하는 메모리 소자에 있어서,

각각의 비트라인과 공통 그라운드 라인에 각각 접속되는 다수의 셀 스트링을 포함하며 프로그램 검증시 상기 공통 그라운드 라인에 양의 전압이 공급되는 메모리 셀 어레이;

상기 각각의 비트라인을 통해 상기 멀티 레벨 셀들을 프로그램하고, 상기 메모리 셀들에 데이터를 독출하기 위한 페이지 버퍼; 및

상기 메모리 셀의 프로그램 검증 또는 데이터 독출 동작시에 비트라인에 프리차지된 전압 레벨에 따라 상기 비트라인과 상기 페이지 버퍼의 센싱노드를 연결하여 상기 페이지 버퍼가 메모리 셀의 프로그램 상태를 판단하도록 하는 검증 제어부;

를 포함하는 것을 특징으로 하는 메모리 소자.
제 1항에 있어서,

상기 메모리 셀 어레이의 프로그램 검증시, 선택되는 워드라인에 상기 멀티 레벨 셀의 문턱전압 레벨 중 가장 높은 문턱전압을 가지는 메모리 셀도 턴온 될 수 있는 전압을 제공하는 것을 특징으로 하는 메모리 소자.
제 2항에 있어서,

상기 비트라인은 프로그램 검증시, 상기 선택된 워드라인의 각각의 멀티 레벨 셀들이 가지는 문턱 전압 레벨에 대응되는 전압으로 프리차지되는 것을 특징으로 하는 메모리 소자.
제 1항에 있어서,

상기 페이지 버퍼는,

상기 센싱노드에 연결되고, 상기 센싱노드를 프리차지시키기 위한 프리차지 회로;

전원전압과, 제 2 노드에 연결되어 상기 센싱 노드의 전압 레벨이 변경됨에 따라 동작하는 센싱 수단;

상기 제 2 노드와 제 1 노드 사이에 연결되고, 상기 센싱 수단의 동작에 따라 래치된 데이터가 변경되는 래치회로

를 포함하는 것을 특징으로 하는 메모리 소자.
제 1항에 있어서,

상기 검증 제어부는,

상기 비트라인과 상기 센싱 노드 사이에 연결되고, 상기 비트라인에 프리차지된 전압과 제 1 제어신호의 전압 레벨에 따라 동작하는 트랜지스터인 것을 특징으로 하는 메모리 소자.
제 5항에 있어서,

상기 트랜지스터는 상기 비트라인에 프리차지된 전압 레벨보다 상기 제 1 제어 신호의 전압레벨이 높은 경우 턴 온 되는 것을 특징으로 하는 메모리 소자.
제 4항에 있어서,

상기 페이지 버퍼는,

상기 제 2 노드에 연결되어 프로그램 검증 신호를 출력하는 검증부를 포함하는 메모리 소자.
제 5 항에 있어서,

상기 제 1 제어 신호는 제 1 내지 제 n 레벨의 문턱전압을 가지는 멀티 레벨 셀들에 대해 제 1 내지 제(n-1) 레벨의 전압 레벨이 순차적으로 증가되는 것을 특징으로 하는 메모리 소자.
제 8항에 있어서,

상기 제 1 내지 제 (n-1) 레벨의 전압 레벨이 순차적으로 증가됨에 따라,

상기 멀티 레벨 셀의 문턱전압 레벨이 높은 것에서 낮은 순서로 검증이 수행되는 것을 특징으로 하는 메모리 소자.
제 1항에 있어서,

상기 페이지 버퍼는,

상기 센싱노드에 연결되고, 상기 센싱노드를 프리차지시키기 위한 프리차지 회로;

상기 센싱 노드의 전압 레벨을 반전하여 출력하는 반전 수단;

상기 반전 수단의 출력에 따라 동작하는 센싱부; 및

제 3 노드와 제 4 노드 사이에 연결되고, 상기 센싱부의 동작에 따라 래치된 데이터가 변경되는 래치회로

를 포함하는 것을 특징으로 하는 메모리 소자.
삭제
제 10항에 있어서,

상기 페이지 버퍼는,

상기 제 4 노드에 연결되어 프로그램 검증 신호를 출력하는 검증부를 포함하는 메모리 소자.
멀티 레벨 셀을 포함하는 메모리 소자에 있어서,

각각의 비트라인과 공통 그라운드 라인에 각각 접속되는 다수의 셀 스트링을 포함하며 프로그램 검증시 상기 공통 그라운드 라인에 양의 전압이 공급되는 메모리 셀 어레이; 및

상기 각각의 비트라인을 통해 상기 멀티 레벨 셀에 데이터를 프로그램하거나, 비트라인 선택 신호의 전압 레벨을 변경하여 메모리 셀의 프로그램 상태를 검증하는 페이지 버퍼;

를 포함하는 것을 특징으로 하는 메모리 소자.
제 13항에 있어서,

상기 메모리 셀 어레이의 프로그램 검증시, 선택되는 워드라인에 상기 멀티 레벨 셀의 문턱전압 레벨 중 가장 높은 문턱전압을 가지는 메모리 셀도 턴온 될 수 있는 전압을 제공하는 것을 특징으로 하는 메모리 소자.
제 14항에 있어서,

상기 비트라인은 프로그램 검증시, 상기 선택된 워드라인의 각각의 멀티 레벨 셀들이 가지는 문턱 전압 레벨에 대응되는 전압으로 프리차지되는 것을 특징으로 하는 메모리 소자.
제 13항에 있어서,

상기 페이지 버퍼는,

상기 비트라인과 센싱 노드 사이에 연결되어 비트라인 선택 신호에 의해 구동하는 비트라인 선택 트랜지스터;

상기 센싱노드에 연결되고, 상기 센싱노드를 프리차지시키기 위한 프리차지 회로;

전원전압과, 제 2 노드에 연결되어 상기 센싱 노드의 전압 레벨이 변경됨에 따라 동작하는 센싱 수단;

제 1 노드와 상기 제 2 노드 사이에 연결되고, 상기 센싱 수단의 동작에 따라 래치된 데이터가 변경되는 래치회로

를 포함하는 것을 특징으로 하는 메모리 소자.
제 16항에 있어서,

상기 비트라인 선택 트랜지스터는,

상기 비트라인의 전압레벨보다 상기 비트라인 선택 신호의 전압레벨이 높은 경우 턴 온 되는 것을 특징으로 하는 메모리 소자.
제 16항에 있어서,

상기 센싱 수단은

상기 메모리 소자의 프로그램 검증시, 상기 센싱 노드의 전압 레벨이 하이 레벨에서 로우 레벨로 변경되면 턴 온 되는 것을 특징으로 하는 메모리 소자.
제 16항에 있어서,

상기 페이지 버퍼는,

상기 제 2 노드에 연결되어 프로그램 검증 신호를 출력하는 검증부를 포함하는 메모리 소자.
제 13 항에 있어서,

상기 비트라인 선택 신호는 제 1 내지 제 n 레벨의 문턱전압을 가지는 멀티 레벨 셀들에 대해 제 1 내지 제(n-1) 레벨의 전압 레벨이 순차적으로 증가되는 것을 특징으로 하는 메모리 소자.
제 20항에 있어서,

상기 제 1 내지 제 (n-1) 레벨의 전압 레벨이 순차적으로 증가됨에 따라,

상기 멀티 레벨 셀의 문턱전압 레벨이 높은 것에서 낮은 순서로 검증이 수행되는 것을 특징으로 하는 메모리 소자.
제 13항에 있어서,

상기 페이지 버퍼는,

상기 비트라인과 센싱 노드 사이에 연결되어 비트라인 선택 신호에 의해 구동하는 비트라인 선택 트랜지스터;

상기 센싱노드에 연결되고, 상기 센싱노드를 프리차지시키기 위한 프리차지 회로;

상기 센싱 노드의 전압 레벨을 반전하여 출력하는 반전 수단;

상기 반전 수단의 출력에 따라 동작하는 센싱부; 및

제 3 노드와 제 4 노드 사이에 연결되고, 상기 센싱부의 동작에 따라 래치된 데이터가 변경되는 래치회로

를 포함하는 것을 특징으로 하는 메모리 소자.
삭제
제 22항에 있어서,

상기 페이지 버퍼는,

상기 제 4 노드에 연결되어 프로그램 검증 신호를 출력하는 검증부를 포함하는 메모리 소자.
멀티 레벨 셀을 포함하는 메모리 소자의 프로그램 검증 방법에 있어서,

상기 메모리 소자의 멀티 레벨 셀들에 프로그램을 수행하는 단계;

프로그램 검증을 위해 상기 멀티 레벨 셀들이 연결되는 셀 스트링에 공통 연결되는 그라운드 라인에 전원전압을 인가하는 단계;

상기 멀티 레벨 셀들의 셀 스트링들에 교차되어 연결되는 다수의 워드라인들 중 선택된 워드라인에 제 1 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하여 각각의 비트라인을 프리차지시키는 단계;

상기 비트라인과 페이지 버퍼와의 사이에 연결된 트랜지스터의 게이트에 비트라인 선택 신호를 설정된 전압 레벨에 따라 순차적으로 인가하고, 각각의 전압 레벨에 따라 출력되는 페이지 버퍼의 검증신호를 확인하는 단계; 및

상기 확인 결과, 검증신호가 출력되는 비트라인 선택 신호의 전압 레벨에 따라 상기 멀티 레벨 셀의 프로그램 여부를 판단하는 단계

를 포함하는 메모리 소자의 프로그램 검증 방법.
제 25항에 있어서,

상기 제 1 전압은 멀티 레벨 셀들 중 문턱전압이 가장 높은 셀도 턴온 될 수 있는 전압인 것을 특징으로 하는 메모리 소자의 프로그램 검증 방법.
제 25항에 있어서,

상기 비트라인 선택신호의 전압 레벨은,

상기 멀티 레벨 셀들 중 가장 높은 문턱 전압을 가지는 멀티 레벨 셀에 대하여 가장 작은 전압 레벨이 설정되는 것을 특징으로 하는 메모리 소자의 프로그램 검증 방법.
제 25항에 있어서,

상기 페이지 버퍼의 검증 신호는,

상기 비트라인에 프리차지되는 전압보다 상기 비트라인 선택 신호의 전압 레벨이 높은 경우 출력되는 것을 특징으로 하는 메모리 소자의 프로그램 검증 방법.
제 25항에 있어서,

상기 프로그램 검증 방법은,

상기 비트라인 선택 신호의 전압 레벨이 순차적으로 올라감에 따라, 상기 멀티 레벨 셀들 중 높은 문턱 전압을 갖는 셀에서 낮은 문턱전압을 갖는 셀들로 검증이 되는 것을 특징으로 하는 메모리 소자의 프로그램 검증 방법.