CN114512162A - 一种预充电方法及使用该方法的存储器装置 - Google Patents

Abstract

本发明提供一种预充电方法以及使用该方法的存储器装置。该预充电方法包含以下步骤：步骤1，对所有的位线进行预充电；步骤2，根据页面缓冲器中锁存器的值对位线电压进行设置，其中，当锁存器上的值为“1”时，将与该页面缓存器连接的位线电压升高到高电平；当锁存器上的值为“0”时，将与该页面缓存器连接的位线电压保持为低电平。采用本发明中提供的预充电方法，将会减小因为耦合电容而导致的锁存节点上的电压值的改变，可以有效地减少位线间耦合电容对存储器装置的影响，使得位线上有较大的容性负载时，存储器装置也能正常工作。

Description

一种预充电方法及使用该方法的存储器装置

技术领域

本发明涉及一种快闪存储器领域，尤其涉及一种预充电方法以及使用该方法的存储器装置。

背景技术

NAND存储器是一种非易失性存储器，其具有访问速度快、功耗低、体积小等优点，这使其被广泛地用来作为移动设备、笔记本电脑和服务器中的固态硬盘以及其他数据处理系统中的储存介质。

一种已知类型的NAND快闪存储器器件包括存储单元阵列、列解码器和页面缓冲器，其中存储单元阵列包括按行延伸的多个字线、按列延伸的多个位线以及与位线对应的多个单元串。页面缓冲器与位线电性相连，用于在编程期间给位线提供适当的驱动电压。在存取页面数据的存储器操作中，需要对位线充电，如在页面编程算法中，耦接至页面中待编程的存储器单元的位线可被浮置或放电，而耦接至不进行编程存储器单元的位线可在施加编程脉冲之前进行预充电以禁止编程(program inhibit)。一般而言，位线的电压是通过页面缓冲器的锁存数据来定义。举例来说，当页面缓冲器中的锁存数据为0时，位线的电压为GND，当页面缓冲器中的锁存数据为1时，位线的电压为VDD。

在集成电路的发展过程中，小型化和集成化是发展的重要目标。因此，集成电路内部半导体元器件的密度会随之增加，从而使半导体尺寸之间的距离会随之减小，进而使得半导体元件中的用于传导电信号的传导部件之间的距离也相应地缩减，这将直接导致任意两个相邻的传导部件之间所产生的寄生电容增加。随着半导体尺寸的不断缩减，相邻传导部件之间所产生的寄生电容和由寄生电容所带来的干扰越来越严重。具体到NAND快闪存储器，因为存储器内部包括多条位线和多条字线，其中多条位线通常是形成在衬底上并沿着预定方向平行排布。而随着半导体器件尺寸的不断缩小，相邻的位线之间的间距也逐渐缩短，从而导致相邻的位线之间极易产生较大的寄生电容，且容易出现电容耦合的现象，从而影响半导体存储器的性能。尤其是当位线上的电容负载超过页面缓冲器的锁存驱动能力时，页面缓冲器的锁存数据可能会崩溃。当负载过重的位线连接到页面缓冲器时，页面缓冲器的锁存数据可能会出现翻转，进而影响存储器的正常工作。

因此，亟需设计一种操作存储器装置的方法，可以有效地减少位线间耦合电容对存储器装置的影响，使得位线上有较大的容性负载时，存储器装置也能正常工作。

发明内容

为了解决上述技术问题，本发明提供一种预充电方法，所述预充电方法包括以下步骤：步骤1，对所有的位线进行预充电；步骤2，根据页面缓冲器中锁存器的值对位线电压进行设置，其中，当锁存器上的值为“1”时，将与该页面缓存器连接的位线电压升高到高电平；当锁存器上的值为“0”时，将与该页面缓存器连接的位线电压保持为低电平。

采用本发明中提供的预充电方法，将会减小因为耦合电容而导致的锁存节点上的电压值的改变，可以有效地减少位线间耦合电容对存储器装置的影响，使得位线上有较大的容性负载时，存储器装置也能正常工作。

优选地，在步骤2中对位线预充电到高电平时，通过切断控制电压CON对位线电压进行控制。

优选地，在步骤2中对位线预充电到高电平时，位线上的电压随着切断控制信号CON的增大而增大，切断控制信号CON与位线之间的电压差为晶体管的阈值电压。

优选地，切断控制信号CON的电压为逐渐增大的电压。当切断控制信号 CON为逐渐增大的电压时，选择位线BL(i)上的电压也为逐渐增大的电压，这样其相邻的非选择位线BL(i-1)上的电压上升将会分段且幅值较小，进而锁存节点Q上的电压减小值ΔV(1)也会减小。

优选地，切断控制信号CON的电压为步阶式电压。

本发明的另一方面，还提供一种采用该预充电方法的存储器装置，其特征在于，所述存储器装置包括电压源、页面缓冲器、位线和存储单元，所述页面缓冲器电性连接至电压源，并且与存储器装置中的位线连接，通过位线连接至存储器装置中的存储单元；其中，所述页面缓冲器包括锁存器，当锁存器上的值为“1”时，将与该页面缓存器连接的位线预充电到高电平；当锁存器上的值为“0”时，将与该页面缓存器连接的位线保持为低电平。

优选地，所述页面缓冲器包括控制电路和位线驱动电路，所述控制电路用于产生控制信号，所述控制信号用于控制所述位线驱动电路，选择性地对存储器装置中的位线施加编程电压或者禁止编程电压。

优选地，所述位线驱动电路包括位线选择单元、预充电单元以及感测和锁存单元。

附图说明

图1为具有页面缓冲器的NAND存储器装置的示意图。

图2为页面缓冲器的位线驱动电路的电路图。

图3为现有技术中全位线编程操作时各个节点的波形图。其中，图3(a) 为正常工作时的波形图；图3(b)为异常工作时的波形图。

图4为本发明提供的对位线进行预充电的波形图。

图5(a)和图5(b)为关断控制信号CON的示意图。

具体实施方式

以下配合图式及本发明的较佳实施例，进一步阐述本发明为达成预定发明目的所采取的技术手段。

请参照图1所示，图1为现有技术中具有页面缓冲器的NAND存储器装置的示意图。在图1中，NAND存储器装置示意图包括电压源VDD、页面缓冲器 100、位线102，以及图1中未示出的字线、存储单元等。

页面缓冲器100电性连接至电压源VDD，页面缓冲器100还与存储器装置中的位线BL相连接，通过位线BL连接至存储器装置中的存储单元。页面缓冲器100包括控制电路，其响应于所要存储的数据特征产生该数据特征写入时的控制信号，进而选择性地对存储器装置中的位线施加编程电压或者禁止编程电压。如在编程操作期间，通过控制电路产生的控制信号，控制位线驱动电路101，提高未被选取位线的位线电压，来增加存储器中被选取位线的操作裕度。页面缓冲器100至少还包括位线驱动电路101，位线驱动电路101根据控制电路产生的控制信号，对存储器装置中的位线施加编程电压或者禁止编程电压。位线驱动电路101包括锁存器电路，在读取操作期间，锁存器用于暂存从存储单元中读取的数据，在编程操作期间，将外部读取的数据存储在锁存器中，随后将这些数据传输至存储单元中。

位线102用于连接页面缓冲器100和存储单元。由于位线102为平行放置的金属线，因此位线之间存在较大的电容，在图1中，用电容103来表示位线之间的电容C_BL，假设每个电容的电容值均为C。

在一个较佳的实施例中，位线102也可以通过一个位线钳位晶体管与页面缓冲器100连接，位线钳位晶体管通过位线控选择信号CON_BL控制其开闭，只要位线选择信号CON_BL大于临界电压(其大于充电中的位线的电压)，位线钳位晶体管将电流传递至对应的位线。

在全位线程序执行过程中，每个位线均由页面缓冲器驱动，当BL(i)上的电压为VDD，而BL(i-1)和BL(i+1)上的电压均为GND时，此时BL(i) 上的有效电容将达到最大，为2C。在对位线BL(i)进行赋值的过程中，较大的电容值可能会对锁存器上的电压造成影响，甚至会使锁存器上的数据翻转。

图2为页面缓冲器100的位线驱动电路101的电路图。如图2中所示，页面缓冲器100的位线驱动电路101包括位线选择单元21、预充电单元22以及感测和锁存单元23。位线选择单元21用于选择所要感测的位线BL。预充电单元 22用于在编程操作之前为被选位线BL预充电以及为感测节点S0预充电。NAND 闪速存储器主要包含三个动作：读出、编程和擦除。感测节点S0设置在预充电单元21中并连接到感测和锁存单元23。感测和锁存单元23包括用于存储数据值的锁存器239，。一逻辑值呈现在锁存器239的节点Q上，当进行读出操作时，在锁存节点Q上呈现的逻辑值可根据在感测节点S0上呈现的电压的电平改变，而感测节点S0的电压电平随单元的编程或擦除状态而改变。也就是说，在单元被编程的情况下，感测节点S0保持高电压电平，而在单元被擦除的情况下，感测节点S0被放电到低电压电平。锁存节点Q在正常读出操作期间输出在锁存节点Q上呈现的逻辑值，因此锁存节点Q可起到输出节点的作用。当锁存节点Q 上呈现逻辑值“1”时，页面缓冲器100被设置为禁止编程(programinhibit)操作模式；当锁存节点Q上呈现逻辑值“0”时，页面缓冲器100被设置为编程操作模式。

位线选择单元21包括1个NMOS晶体管211，NMOS晶体管211响应于位线选择信号CON_BL而选择将在其上执行操作的位线，位线选择信号CON_BL 施加到NMOS晶体管211的栅极，被选位线电连接到预充电单元21以及感测和锁存单元22。

预充电单元22包括PMOS晶体管221，NMOS晶体管222和223。PMOS 晶体管221设置在电源电压VDD和感测节点S0之间，并且响应于预充电控制信号PRECH_N而导通或者截止。当PMOS晶体管221导通时，位线BL通过电源电压VDD而被预充电到预定电平。NMOS晶体管222设置于位线选择电路 21和感测节点S0之间。NMOS晶体管222响应于切断控制信号CON而导通或者截止。NMOS晶体管222用于将位线BL和感测节点S0电隔离。NMOS晶体管223设置于位线选择电路21和电源VSS之间。NMOS晶体管223响应于放电控制信号DIS。当NMOS晶体管223导通时，位线BL通过被加压到VSS。

感测和锁存单元23包括用于存储在读取操作期间读取的数据和将被编程的数据的锁存器239。锁存器239包括两个反相器，他们输出互为相反的数据值。锁存节点Q和Q_N被分别设置在两个反相器的输出端口。反相器由NMOS晶体管和POMS晶体管组成，每个反相器中的NMOS晶体管和POMS晶体管栅极相连作为输入端，漏极相连作为输出端，NMOS晶体管的源级接地，PMOS晶体管的源级连接电源VDD。在锁存器239中，其包括由NMOS晶体管233和PMOS晶体管232组成的反相器，以及包括由NMOS晶体管235和PMOS晶体管234组成的反相器，锁存节点Q和Q_N被分别设置在两个反相器的输出端口。

NMOS晶体管231设置在锁存节点Q和感测节点S0之间，并且响应于控制信号TRAN，在编程操作期间，将锁存节点Q上的逻辑值(即存储在锁存器 239中的数据)传输到被选位线BL。控制信号TRAN在编程操作期间被激活，在这期间存储在锁存器239中的数据被传送到位线BL。如果在编程操作期间呈现在锁存节点Q上的逻辑值为“1”，则编程操作被禁止。因此，锁存器239被初始化，以便呈现在锁存节点Q上的逻辑值为“1”。

NMOS晶体管237的源级连接到锁存节点Q，并且NMOS晶体管236的源级连接到锁存节点Q_N。在读操作期间，NMOS晶体管237响应于控制信号RST 而提供感测路径。在正常读操作的感测时段期间，控制信号RST被激活到逻辑高电平。响应于控制信号SET，NMOS晶体管236初始化锁存器239以便呈现在锁存节点Q和Q_N上的逻辑值分别为“1”和“0”。控制信号SET在页面缓冲器设置期间被激活到逻辑高电平以初始化锁存器239。

NMOS晶体管238连接到NMOS晶体管236和237的端子，其栅极连接到感测节点S0。NMOS晶体管238在感测时段期间选择性地导通。例如，如果在感测期间呈现在感测节点S0上的电压电平是逻辑高电平(即被选存储单元是已编程的)，则NMOS晶体管238导通。如果在感测时段期间在感测节点S0上呈现的电压电平是逻辑低电平(即被选存储单元是已擦除)，则NMOS晶体管238 截止。

图3为现有技术中全位线编程操作时各个节点的波形图。在图3中，BL(1) 表示电压需要设置为高电压的位线，BL(0)表示电压需要设置为低电压的位线； Q(1)表示锁存器上的值为“1”，Q(0)表示锁存器上的值为“0”。图3(a) 为正常工作时的波形图。在编程操作时，若锁存器上的值为“1”，则将其对应的位线上的电压上升至VDD，用于禁止编程；若锁存器上的值为“0”，则将其对应位线上的电压设置为GND，用于编程操作。假设所有位线的初始电压均为 GND，位线BL(i)对应的锁存器上的值为“1”，而位线BL(i-1)对应的锁存器上的值为“0”。因此，需要将位线BL(i)上的电压上升至VDD。首先对位线BL(i)进行充电，则位线BL(i)上的电压将从GND预充电至VDD，而与其相邻的位线BL(i-1)上的电压仍保持为GND。因为电容之间的耦合作用， BL(i-1)上的电压也会出现略微上升的现象。当锁存节点Q上的电压电平为高电平时，由于其电性连接至位线BL(i)，BL(i)具有较大的电容负载且其初始电压为GND，因此，在预充电期间，锁存节点Q上的电压将会减小，记其电压减小值为ΔV(1)。与之相对应，锁存节点Q_N上的电压值将会增大，记其电压增大值为ΔV(0)。由于锁存器中的PMOS晶体管234和NMOS晶体管235面积大小较为接近，因而PMOS晶体管234的电流驱动能力较小。因此，锁存节点 Q上的电压减小值ΔV(1)将比锁存节点Q_N上的电压减小值ΔV(0)大得多。在图3(a)中，锁存节点Q上的电压减小值ΔV(1)尚未使锁存节点Q上的逻辑值下降到逻辑阈值以下，因此，此时该存储装置仍然能正常工作。

图3(b)为异常工作时的波形图。在图3(b)中，显示了在驱动位线时，页面缓冲器中锁存值异常翻转时的波形。当位线BL(i)上的电容负载足够大，使得锁存节点Q上的电压减小值ΔV(1)使锁存节点Q上的逻辑值下降到逻辑阈值以下，则此时锁存节点Q上的电压电平翻转为低电平。这将导致位线BL(i) 上的电压也变为GND，即使该存储单元应该被禁止编程。此时，该存储装置将会发生异常不能正常工作。

图4为本发明提供的对位线进行预充电方法的波形图。在图4中，BL(1) 表示电压需要设置为高电压的位线，BL(0)表示电压需要设置为低电压的位线； Q(1)表示锁存器上的值为“1”，Q(0)表示锁存器上的值为“0”。本发明提供的预充电方法中，首先，对于所有的位线均进行预充电，即图4中的tPRECH 阶段(即T1-T2时间段)。在此阶段中，无论锁存器节点Q上的值为0或者为1，均进行预充电。通过将所有的位线均充电到VDD-Vt，将使得所有位线的初始电压更改为更高的值。在T1时刻，预充电控制信号PRECH_N拉低至低电平GND，切断控制电压CON拉高至高电平VDD，此时，通过PMOS晶体管221将所有位线的感测节点S0均拉高至高电平VDD。因为此时位线之间的电压均相等，不存在位线间寄生电容的影响，因此，NMOS晶体管222可将所有位线的电压在短时间内拉高至VDD-Vt。在T2时刻，将预充电控制信号PRECH_N拉高，将切断控制电压CON拉低至低电平GND，此时PMOS晶体管221和NMOS晶体管222均处于关闭状态，所有的位线均浮置(floating)，所有位线上的电压仍然维持在VDD-Vt。

步骤二，根据页面缓冲器中锁存器的值对位线电压进行设置，位线BL(i) 对应的锁存器上的值为“1”，则将其位线电压升高到高电平VDD，而位线BL (i-1)对应的锁存器上的值为“0”，则保持其位线电压为低电平GND。如图4 中T3-T6时间段内，通过控制NMOS晶体管222上的切断控制电压CON，可以控制位线BL(i)上的电压，位线BL(i)上的电压将随着切断控制信号CON 的增大而增大，并且具有在大小上取决于切断控制信号CON与位线之间的电压降的差值，在该实施例中，该电压降的差值为NMOS晶体管222的阈值电压Vt。

与图3(a)中的现有技术相比，锁存节点Q上的电压减小值ΔV(1)将会显著减小。与之前的方法相比，本发明中提供的预充电方法将会有更多的余量，因为在这种情况下，位线将是由页面缓冲器中的NMOS晶体管235驱动，其具有更强的驱动能力。

在T3时刻，控制信号TRAN拉高至VDD+Vt，NMOS晶体管231打开，此时，锁存器上的值为“0”的单元对应的感应节点S0将被拉低至GND，而锁存器上的值为“1”的单元对应的感应节点S0将仍然为VDD。在T4时刻，对于锁存器上的值为“0”的单元，切断控制电压CON拉高，但是其电压值小于 VDD，此时该位线对应的NMOS晶体管222将打开，迅速将其对应的位线BL(i-1)拉低至GND；而对于锁存器上的值为“1”的单元，切断控制电压CON 仍保持低电平，此时该位线对应的NMOS晶体管222仍然保持关闭，其对应的位线BL(i)仍然处于浮置状态，但是因为其相邻的位线上的电压被拉低至GND，由于相邻的位线之间存在寄生电容，该位线上的电压也被迅速拉低。该电压被拉低的最小值为CON-Vt，因为若小于该值，则NMOS晶体管222将打开，并将BL(i)拉高至CON-Vt。

为了进一步地降低锁存节点Q上的电压减小值ΔV(1)，在T5-T6时间段内，切断控制信号CON为逐渐增大的电压，如图5(a)和图5(b)中所示的逐渐增大的电压，其中图5(a)中的电压为步阶式电压，图5(b)中的电压为非规则增大的电压。在本发明中，并不限制切断控制信号CON的波形。当切断控制信号CON为逐渐增大的电压时，位线BL(i)上的电压也为逐渐增大的电压，这样位线BL(i-1)上的电压上升将会分段且幅值较小，进而锁存节点Q上的电压减小值ΔV(1)也会减小。

因此，采用本发明中提供的预充电方法，将会减小因为耦合电容而导致的锁存节点上的电压值的改变，可以有效地减少位线间耦合电容对存储器装置的影响，使得位线上有较大的容性负载时，存储器装置也能正常工作。

以上所述仅是本发明的优选实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以优选实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本实用发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (8)

1.一种预充电方法，其特征在于，所述预充电方法包括以下步骤：

步骤1，对所有的位线进行预充电；

步骤2，根据页面缓冲器中锁存器的值对位线电压进行设置，其中，当锁存器上的值为“1”时，将与该页面缓存器连接的位线电压升高到高电平；当锁存器上的值为“0”时，将与该页面缓存器连接的位线电压保持为低电平。

2.根据权利要求1中所述的预充电方法，其特征在于，在步骤2中对位线预充电到高电平时，通过切断控制电压CON对位线电压进行控制。

3.根据权利要求2中所述的预充电方法，其特征在于，在步骤2中对位线预充电到高电平时，位线上的电压随着切断控制信号CON的增大而增大，切断控制信号CON与位线之间的电压差为晶体管的阈值电压。

4.根据权利要求2或权利要求3中所述的预充电方法，其特征在于，切断控制信号CON的电压为逐渐增大的电压。

5.根据权利要求4中所述的预充电电压，其特征在于，切断控制信号CON的电压为步阶式电压。

6.一种采用权利要求1中所述预充电方法的存储器装置，其特征在于，所述存储器装置包括电压源、页面缓冲器、位线和存储单元，

所述页面缓冲器电性连接至电压源，并且与存储器装置中的位线连接，通过位线连接至存储器装置中的存储单元；其中，所述页面缓冲器包括锁存器，当锁存器上的值为“1”时，将与该页面缓存器连接的位线预充电到高电平；当锁存器上的值为“0”时，将与该页面缓存器连接的位线保持为低电平。

7.根据权利要求6中所述的存储器装置，其特征在于，所述页面缓冲器包括控制电路和位线驱动电路，所述控制电路用于产生控制信号，所述控制信号用于控制所述位线驱动电路，选择性地对存储器装置中的位线施加编程电压或者禁止编程电压。

8.根据权利要求7中所述的存储装置，其特征在于，所述位线驱动电路包括位线选择单元、预充电单元以及感测和锁存单元。

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