JP2003249090A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】１つの入力インバータ回路で全ての電源電圧を
カバーすることが可能なメモリ装置を提供する。 【解決手段】このメモリ装置の出力回路１４は、電源電
圧Ｖｃｃに依存する出力を生成するバイアス回路４０
と、共通データ線ＣＤＬがゲートに入力されるＰチャネ
ルトランジスタ３１およびＮチャネルトランジスタ３２
を含むインバータ回路３５と、インバータ回路３５の電
源電圧Ｖｃｃ側に接続され、バイアス回路４０の出力が
ゲートに入力されるＰチャネルトランジスタ３３とを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ装置に関
し、より特定的には、出力回路を有するメモリ装置に関
する。

【０００２】

【従来の技術】従来、トランジスタからなるメモリセル
に製造工程で情報が書き込まれるマスクＲＯＭ（リード
オンリーメモリー）が知られている。以下、メモリセル
を構成するトランジスタをセルトランジスタと呼ぶ。た
とえば、情報“１”を書き込む場合には、セルトランジ
スタのドレインをコンタクトを介してビット線に接続
し、情報“０”を書き込む場合には、セルトランジスタ
のドレインをビット線に接続しない。

【０００３】図５は、従来のマスクＲＯＭの構成の一例
を示した回路図である。図５のマスクＲＯＭは、特開２
００１−２２２８９５号公報に開示されている。また、
図６は、図５に示したマスクＲＯＭの出力回路の内部構
成を示した回路図である。

【０００４】まず、図５に示すように、従来のマスクＲ
ＯＭでは、ｍ本のワード線ＷＬ１〜ＷＬｍと、ｎ本のビ
ット線ＢＬ１〜ＢＬｎとが互いに交差するように配置さ
れている。ここで、ｍおよびｎはそれぞれ整数である。
複数のワード線ＷＬ１〜ＷＬｍに対応して、複数の接地
線ＳＬが配置されている。

【０００５】また、トランジスタからなる（ｍ×ｎ）個
のメモリセルＣ１１〜Ｃｍｎがマトリクス状に配置され
ている。各メモリセルＣｉｊは、ワード線ＷＬｉとビッ
ト線ＢＬｊとの交差部に設けられている。ここで、ｉ＝
１，２，・・・，ｍであり、ｊ＝１，２，・・・，ｎで
ある。

【０００６】各メモリセルＣｉｊのゲートは、対応する
ワード線ＷＬｉに接続され、ソースは接地線ＳＬに接続
されている。各メモリセルＣｉｊのドレインは、記憶さ
れる情報が“１”の場合には、対応するビット線ＢＬｊ
に接続され、記憶される情報が“０”の場合には、対応
するビット線ＢＬｊから切り離されている。

【０００７】複数のワード線ＷＬ１〜ＷＬｍは、ワード
線選択回路１に接続されている。ワード線選択回路１
は、アドレス信号ＡＷに応答して、複数のワード線ＷＬ
１〜ＷＬｍのうちいずれかを選択するとともに、選択し
たワード線ＷＬｉの電位をＨレベルに立ち上げる。

【０００８】複数のビット線ＢＬ１〜ＢＬｎは、ビット
線選択回路２を介して、共通データ線ＣＤＬに接続され
ている。ビット線選択回路２は、複数のビット線ＢＬ１
〜ＢＬｎと、共通データ線ＣＤＬとの間にそれぞれ接続
された複数のトランスファゲート２Ａにより構成され
る。なお、図５には、１つのトランスファゲート２Ａの
みが示されている。ビット線選択回路２は、アドレス信
号ＡＢに応答して、複数のビット線ＢＬ１〜ＢＬｎのう
ちいずれかを選択するとともに、選択したビット線ＢＬ
ｊを共通データ線ＣＤＬに接続する。

【０００９】また、複数の補強用接地線５がビット線Ｂ
Ｌ１〜ＢＬｎにほぼ平行に配置されている。複数の接地
線ＳＬは、複数の補強用接地線５に接続されている。

【００１０】複数のビット線ＢＬ１〜ＢＬｎには、それ
ぞれ、リセット回路６が接続されている。リセット回路
６は、Ｎチャネルトランジスタからなるとともに、クロ
ック信号Φｒに応答してビット線ＢＬ１〜ＢＬｎを接地
する。

【００１１】共通データ線ＣＤＬには、プリチャージ回
路７が接続されている。プリチャージ回路７は、Ｐチャ
ネルトランジスタからなるとともに、クロック信号Φｐ
に応答して共通データ線ＣＤＬを電源電圧Ｖｃｃに充電
する。電源電圧Ｖｃｃは、チップ内の回路の動作電圧
（たとえば５Ｖ）である。

【００１２】また、共通データ線ＣＤＬには、ダイナミ
ックプリチャージ回路３０が接続されている。ダイナミ
ックプリチャージ回路３０は、１つのビット線ＢＬｊの
寄生容量よりも大きな容量値を有するキャパシタトラン
ジスタ３０Ａと、Ｐチャネルトランジスタからなるトラ
ンスファゲート３０Ｂと、Ｐチャネルトランジスタから
なる充電用トランジスタ３０Ｃとから構成される。

【００１３】トランスファゲート３０Ｂは、共通データ
線ＣＤＬとノードＮとの間に接続され、クロック信号Φ
２に応答してオンまたはオフする。キャパシタトランジ
スタ３０Ａは、ノードＮと接地端子との間に接続されて
いる。充電用トランジスタ３０Ｃは、電源電圧Ｖｃｃを
受ける電源端子とノードＮとの間に接続され、クロック
信号Φ１に応答してオンまたはオフする。

【００１４】共通データ線ＣＤＬと出力端子ＯＬとの間
には、出力回路１０４が接続されている。出力回路１０
４は、図６に示すように、ＰチャネルトランジスタとＮ
チャネルトランジスタとからなる一般的なインバータ回
路によって構成されている。出力回路１０４は、共通デ
ータ線ＣＤＬの電位（入力電位Ｖｉｎ）が所定の論理し
きい値電圧ＴＨ（たとえば電源電圧Ｖｃｃと接地電位と
の中間レベル）よりも高いか低いかに基づいて、出力端
子ＯＬの電位ＶｏｕｔをＨレベル（ハイレベル）または
Ｌレベル（ローレベル）に変化させる。

【００１５】図７は、図５に示した従来のマスクＲＯＭ
の読み出し動作の一例を説明するための波形図である。
図７を参照して、次に、従来のマスクＲＯＭの読み出し
動作について説明する。

【００１６】図７において、待機時には、ΦｒがＨレベ
ルとなっている。これにより、リセット回路６がオン
し、すべてのビット線ＢＬ１〜ＢＬｎの電位がＬレベル
に設定される。また、クロック信号ΦｐがＬレベルにな
っている。これにより、プリチャージ回路７がオンし、
共通データ線ＣＤＬの電位がＨレベルに充電される。

【００１７】この時、クロック信号Φ２はＨレベルとな
っている。これにより、ダイナミックプリチャージ回路
３０のトランスファゲート３０Ｂがオフし、共通データ
線ＣＤＬがノードＮから切り離される。また、クロック
信号Φ１がＬレベルになっている。これにより、充電用
トランジスタ３０Ｃがオンし、ノードＮが電源電圧Ｖｃ
ｃに充電される。

【００１８】読み出し動作時には、ｔ１の時点でクロッ
ク信号ΦｒがＬレベルに立ち下がる。これにより、リセ
ット回路６がオフする。また、クロック信号ΦｐがＨレ
ベルに立ち上がる。これにより、プリチャージ回路７が
オフする。さらに、クロック信号Φ１がＨレベルに立ち
上がる。これにより、充電用トランジスタ３０Ｃがオフ
する。

【００１９】その後、ｔ２の時点でクロック信号Φ２が
Ｌレベルに立ち下がる。これにより、トランスファゲー
ト３０Ｂがオンするので、共通データ線ＣＤＬがノード
Ｎに接続される。

【００２０】また、アドレス信号ＡＢおよびＡＷに基づ
いて、複数のメモリセルＣ１１〜Ｃｍｎのうちいずれか
が選択される。ここでは、メモリセルＣｉｊが選択され
るものとする。この場合、ビット線選択回路２は、アド
レス信号ＡＢに応答して、ビット線ＢＬｊを共通データ
線ＣＤＬに接続する。これにより、ビット線ＢＬｊの電
位が上昇するとともに、共通データ線ＣＤＬおよびノー
ドＮの電位が低下する。この時、共通データ線ＣＤＬに
ノードＮを介してキャパシタトランジスタ３０Ａが接続
されているので、共通データ線ＣＤＬにはその共通デー
タ線ＣＤＬの寄生容量およびキャパシタトランジスタ３
０Ａの容量が付加されている。このため、共通データ線
ＣＤＬおよびビット線ＢＬｊの電位が、出力回路１０４
の論理しきい値電圧ＴＨよりも高いレベル（たとえば電
源電圧Ｖｃｃの２／３）に設定される。この時の共通デ
ータ線ＣＤＬおよびビット線ＢＬｊの電位は、キャパシ
タトランジスタ３０Ａの容量値の調整により任意に設定
することができる。

【００２１】また、ワード線選択回路１は、アドレス信
号ＡＷに応答してワード線ＷＬｉを選択し、選択したワ
ード線ＷＬｉの電位をＨレベルに立ち上げる。ｔ３の時
点でワード線ＷＬｉの電位が所定の電位を超える。選択
されたメモリセルＣｉｊに情報”１”が記憶されている
場合には、共通データ線ＣＤＬおよびノードＮの電荷
が、ビット線選択回路２、ビット線ＢＬｊおよびメモリ
セルＣｉｊを介して接地線ＳＬに放電される。これによ
り、共通データ線ＣＤＬおよびビット線ＢＬｊの電位が
低下する。

【００２２】ｔ４の時点でクロック信号Φ２がＨレベル
に立ち上がる。これにより、トランスファゲート３０Ｂ
がオフし、共通データ線ＣＤＬがノードＮおよびキャパ
シタトランジスタ３０Ａから切り離される。すなわち、
共通データ線ＣＤＬにはその共通データ線ＣＤＬの寄生
容量のみが付加される。したがって、共通データ線ＣＤ
Ｌおよびビット線ＢＬｊの電位の立ち下がり速度が速く
なる。そのため、ｔ５の時点で共通データ線ＣＤＬの電
位が出力回路１０４の論理しきい値電圧ＴＨ以下に下降
する。その結果、インバータ回路からなる出力回路１０
４は、出力端子ＯＬの電位をＨレベルに立ち上げる。

【００２３】また、クロック信号Φ１がＬレベルに立ち
下がる。これにより、充電用トランジスタ３０Ｃがオン
し、ノードＮが電源電圧Ｖｃｃまで充電される。

【００２４】選択されたメモリセルＣｉｊに情報”０”
が記憶されている場合には、ｔ３の時点でワード線ＷＬ
ｉの電位が所定の電位を超えた後にも、共通データ線Ｃ
ＤＬおよびビット線ＢＬｊの電位は出力回路１０４の論
理しきい値電圧ＴＨよりも高いレベルを維持する。した
がって、インバータ回路からなる出力回路１０４は、出
力端子ＯＬの電位をＬレベルに保持する。

【００２５】なお、一点鎖線で示すように、読み出し動
作時にクロック信号Φ２の電位をＬレベルのまま保つ
と、トランスファゲート３０Ｂがオン状態を維持し、共
通データ線ＣＤＬがノードＮに接続された状態を維持す
る。この場合、共通データ線ＣＤＬは、その共通データ
線ＣＤＬの寄生容量およびキャパシタトランジスタ３０
Ａの容量が付加された状態を維持するので、共通データ
線ＣＤＬおよびビット線ＢＬｊの電位の低下速度が遅く
なる。これにより、共通データ線ＣＤＬの電位がｔ６の
時点で出力回路１０４の論理しきい値電圧ＴＨ以下とな
り、出力端子ＯＬの電位がＨレベルに立ち上げる。

【００２６】このように、選択されたビット線ＢＬｊを
共通データ線ＣＤＬを介してキャパシタトランジスタ３
０Ａの電圧で充電した後に、トランスファゲート３０Ｂ
をオフにして共通データ線ＣＤＬをキャパシタトランジ
スタ３０Ａから切り離すことにより、出力端子ＯＬの電
位の立ち下がりのタイミングを時間Δｔ（ｔ６−ｔ５）
だけ早めることができる。

【００２７】

【発明が解決しようとする課題】上記した従来のマスク
ＲＯＭでは、動作範囲（電源電圧Ｖｃｃの範囲）を広く
取りたいという要望がある。図８には、従来の出力回路
１０４のインバータ特性が示されている。図８を参照し
て、電源電圧Ｖｃｃが大きくなるにしたがって、論理し
きい値電圧ＴＨも一定の増加率で大きくなっていること
がわかる。この場合、従来の出力回路１０４では、低い
電源電圧Ｖｃｃの時から高い電源電圧Ｖｃｃの時までの
間で、共通データ線ＣＤＬの過渡的なプリチャージのピ
ーク電位の変化と、出力回路１０４の入力インバータの
論理しきい値電圧ＴＨの変化量とがアンバランスになる
という不都合があった。

【００２８】具体的には、電源電圧Ｖｃｃが低い場合
に、高速に動作させようとした場合、出力回路１０４を
構成する入力インバータの論理しきい値電圧ＴＨは、ピ
ーク電位より若干低いところに設定するのが好ましい。
しかし、この状態で、電源電圧Ｖｃｃを高くした場合に
は、入力インバータの論理しきい値がピーク電位より高
いところになるため、記憶情報「０」と「１」との判定
が困難になるという問題点がある。その一方、電源電圧
Ｖｃｃが高い時に、入力インバータの論理しきい値電圧
ＴＨを最適化すると、電源電圧Ｖｃｃが低くなった時
に、プリチャージのピーク電位より十分に低い論理しき
い値となるため、誤動作はしないが非常に遅いアクセス
となってしまうという問題点があった。

【００２９】上記の問題点に対処するために、電源電圧
Ｖｃｃの大きさによって使用するインバータを切り換え
ることも考えられる。しかしながら、このようにした場
合には、２種以上のインバータを用意する必要があると
ともに、Ｖｃｃ電位検知回路でインバータ回路を切り換
える必要があるため、回路および制御が複雑になるとい
う問題点がある。

【００３０】この発明は上記のような課題を解決するた
めになされたものであり、この発明の１つの目的は、１
つの入力インバータ回路で全ての電源電圧をカバーする
ことが可能なメモリ装置を提供することである。

【００３１】この発明のもう１つの目的は、上記のメモ
リ装置において、電源電圧の上昇に伴って論理しきい値
電圧が比例して上昇するのを抑制することである。

【００３２】

【課題を解決するための手段】請求項１によるメモリ装
置は、複数のビット線と、複数のビット線に交差するよ
うに配置された複数のワード線と、複数のビット線と複
数のワード線との交差部に設けられ、情報を記憶する複
数のメモリセルと、複数のビット線に共通に設けられた
共通データ線と、複数のビット線のいずれかを選択する
とともに、その選択されたビット線を共通データ線に接
続するビット線選択手段と、共通ビット線に接続された
出力回路とを備え、出力回路は、電源電圧に依存する出
力を生成するバイアス回路と、共通データ線がゲートに
入力される第１Ｐチャネルトランジスタおよび第１Ｎチ
ャネルトランジスタを含む入力インバータ回路と、入力
インバータ回路の電源電圧側に接続され、バイアス回路
の出力がゲートに入力される第２トランジスタとを含
む。

【００３３】請求項１では、上記のように、出力回路
を、電源電圧に依存する出力を生成するバイアス回路
と、共通データ線がゲートに入力される第１Ｐチャネル
トランジスタおよび第１Ｎチャネルトランジスタを含む
入力インバータ回路と、入力インバータ回路の電源電圧
側に接続され、バイアス回路の出力がゲートに入力され
る第２トランジスタとを含むように構成することによっ
て、第２トランジスタをＰチャネルトランジスタにより
構成するとともに、電源電圧の上昇に伴ってバイアス回
路の出力が上昇するようにすれば、そのバイアス回路の
出力がゲートに入力される第２トランジスタのインピー
ダンスは、電源電圧が上昇した場合にもあまり小さくな
らない。これにより、電源電圧が上昇した場合に、入力
インバータ回路の第１Ｐチャネルトランジスタに印加さ
れる電圧はそれほど上昇しないので、電源電圧が上昇し
た場合にも、論理しきい値電圧が比例して上昇するのを
抑制することができる。その結果、電源電圧の変動によ
って入力インバータ回路を切り換える必要がないので、
１つの入力インバータ回路で全ての電源電圧をカバーす
ることができる。

【００３４】請求項２によるメモリ装置は、請求項１の
構成において、入力インバータ回路の論理しきい値電圧
は、低い電源電圧の時に最適化されている。このように
構成すれば、高電源電圧時には、論理しきい値電圧が入
力電圧よりも低くなるので、誤動作することがない。ま
た、論理しきい値電圧が入力電圧から離れていても、電
源電圧が高い場合には、入力電圧が降下する速度も速く
なるので、入力電圧が論理しきい値電圧まで降下するま
での時間も短くなる。このため、論理しきい値電圧が入
力電圧から離れていても、それほど問題にならない。

【００３５】請求項３によるメモリ装置は、請求項１ま
たは２の構成において、バイアス回路の出力電圧は、第
１の値以下の電源電圧では、電源電圧の増加に伴って第
１の増加率で増加し、第２の値以上の電源電圧では、電
源電圧の増加に伴って第１の増加率よりも大きい第２の
増加率で増加する。このように構成すれば、電源電圧が
高くなるほど、バイアス回路の出力電圧の増加率が大き
くなるので、電源電圧が高くなるほど、電源電圧の上昇
に比例して論理しきい値電圧が上昇するのをより抑制す
ることができる。

【００３６】請求項４によるメモリ装置は、請求項１ま
たは２の構成において、バイアス回路は、ゲートが接地
されるとともに、一方のソース／ドレインが電源電圧に
接続される第３Ｐチャネルトランジスタと、一方のソー
ス／ドレインが第３Ｐチャネルトランジスタの他方のソ
ース／ドレインに接続されるとともに、他方のソース／
ドレインが接地され、かつ、ゲートが一方のソース／ド
レインに接続された第２Ｎチャネルトランジスタと、第
３Ｐチャネルトランジスタの他方のソース／ドレインお
よび第２Ｎチャネルトランジスタの一方のソースがゲー
トに入力され、出力が第２Ｐチャネルトランジスタのゲ
ートに接続される第４Ｐチャネルトランジスタおよび第
３Ｎチャネルトランジスタを有する第１インバータ回路
とを含む。このように構成すれば、容易に、電源電圧に
依存する出力を生成するバイアス回路を得ることができ
る。

【００３７】

【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。

【００３８】（第１実施形態）図１は、本発明の第１実
施形態によるマスクＲＯＭ（メモリ装置）の全体構成を
示したブロック図であり、図２は、図１に示した第１実
施形態によるメモリ装置の出力回路の内部構成を示した
回路図である。図３は、図１および図２に示した第１実
施形態によるメモリ装置の効果を説明するための特性図
である。

【００３９】図１および図２を参照して、この第１実施
形態によるメモリ装置が図５および図６に示した従来の
メモリ装置と異なるのは、出力回路１４の内部構成のみ
であり、その他の構成は同一である。以下、詳細に説明
する。

【００４０】まず、図１を参照して、この第１実施形態
によるメモリ装置の全体構成について説明する。ｍ本の
ワード線ＷＬ１〜ＷＬｍと、ｎ本のビット線ＢＬ１〜Ｂ
Ｌｎとが互いに交差するように配置されている。複数の
ワード線ＷＬ１〜ＷＬｍに対応して、複数の接地線ＳＬ
が配置されている。また、トランジスタからなる（ｍ×
ｎ）個のメモリセルＣ１１〜Ｃｍｎがマトリクス状に配
置されている。各メモリセルＣｉｊは、ワード線ＷＬｉ
とビット線ＢＬｊとの交差部に設けられている。

【００４１】各メモリセルＣｉｊのゲートは対応するワ
ード線ＷＬｉに接続され、ソースは接地線ＳＬに接続さ
れている。各メモリセルＣｉｊのドレインは、記憶され
る情報が「１」の場合には、対応するビット線ＢＬｊに
接続され、記憶される情報が「０」の場合には、対応す
るビット線ＢＬｊから切り離されている。

【００４２】複数のワード線ＷＬ１〜ＷＬｍは、ワード
線選択回路１に接続されている。ワード線選択回路１
は、アドレス信号ＡＷに応答して複数のワード線ＷＬ１
〜ＷＬｍのうちいずれかを選択し、その選択したワード
線ＷＬｉの電位をＨレベルに立ち上げる。

【００４３】複数のビット線ＢＬ１〜ＢＬｎは、ビット
線選択回路２を介して、共通データ線ＣＤＬに接続され
ている。ビット線選択回路２は、複数のビット線ＢＬ１
〜ＢＬｎと共通データ線ＣＤＬとの間にそれぞれ接続さ
れた複数のトランスファゲート２Ａにより構成される。
ビット線選択回路２は、アドレス信号ＡＢに応答して複
数のビット線ＢＬ１〜ＢＬｎのうちいずれかを選択し、
選択したビット線ＢＬｊを共通データ線ＣＤＬに接続す
る。

【００４４】また、複数の補強用接地線５がビット線Ｂ
Ｌ１〜ＢＬｎにほぼ平行に配置されている。複数の接地
線ＳＬは、複数の補強用接地線５に接続されている。

【００４５】複数のビット線ＢＬ１〜ＢＬｎには、それ
ぞれリセット回路６が接続されている。リセット回路６
は、Ｎチャネルトランジスタからなり、クロック信号Φ
ｒに応答してビット線ＢＬ１〜ＢＬｎを接地する。

【００４６】共通データ線ＣＤＬには、プリチャージ回
路７が接続されている。プリチャージ回路７は、Ｐチャ
ネルトランジスタからなり、クロック信号Φｐに応答し
て共通データ線ＣＤＬを電源電圧Ｖｃｃに充電する。電
源電圧Ｖｃｃは、チップ内の回路の動作電圧（たとえば
５Ｖ）である。

【００４７】また、共通データ線ＣＤＬには、ダイナミ
ックプリチャージ回路３０が接続されている。ダイナミ
ックプリチャージ回路３０は、１つのビット線ＢＬｊの
寄生容量よりも大きな容量値を有するキャパシタトラン
ジスタ３０Ａと、Ｐチャネルトランジスタからなるトラ
ンスファゲート３０Ｂと、Ｐチャネルトランジスタから
なる充電用トランジスタ３０Ｃとによって構成されてい
る。

【００４８】トランスファゲート３０Ｂは、共通データ
線ＣＤＬとノードＮとの間に接続され、クロック信号Φ
２に応答してオンまたはオフする。キャパシタトランジ
スタ３０Ａは、ノードＮと接地端子との間に接続されて
いる。充電用トランジスタ３０Ｃは、電源電圧Ｖｃｃを
受ける電源端子とノードＮとの間に接続され、クロック
信号Φ１に応答してオンまたはオフする。共通データ線
ＣＤＬと出力端子ＯＬとの間には、出力回路１４が接続
されている。

【００４９】ここで、第１実施形態による出力回路１４
は、図２に示すように、インバータ回路３５とバイアス
回路４０とを備えている。なお、インバータ回路３５
は、本発明の「入力インバータ回路」の一例である。イ
ンバータ回路３５は、Ｐチャネルトランジスタ３１およ
びＮチャネルトランジスタ３２からなる一般的なインバ
ータ回路の電源電圧Ｖｃｃ側に、Ｐチャネルトランジス
タ３３が追加された構成を有する。なお、Ｐチャネルト
ランジスタ３１は、本発明の「第１Ｐチャネルトランジ
スタ」の一例であり、Ｎチャネルトランジスタ３２は、
本発明の「第１Ｎチャネルトランジスタ」の一例であ
る。また、Ｐチャネルトランジスタ３３は、本発明の
「第２トランジスタ」の一例である。Ｐチャネルトラン
ジスタ３１およびＮチャネルトランジスタ３２のゲート
は、共通データ線ＣＤＬに接続され、共通データ線ＣＤ
Ｌからの入力電圧Ｖｉｎが入力される。また、Ｐチャネ
ルトランジスタ３１およびＮチャネルトランジスタ３２
の共通のソース／ドレインは、出力端子ＯＬに接続され
るとともに、出力電圧Ｖｏｕｔを出力する。

【００５０】インバータ回路３５のＰチャネルトランジ
スタ３３のゲートには、バイアス回路４０の出力が接続
されている。バイアス回路４０は、電源電圧Ｖｃｃに依
存して出力が変化する回路である。すなわち、このバイ
アス回路４０は、電源電圧Ｖｃｃの上昇に伴ってその出
力が上昇する。

【００５１】バイアス回路４０は、Ｐチャネルトランジ
スタ４１と、Ｎチャネルトランジスタ４２および４３
と、Ｐチャネルトランジスタ４４と、Ｎチャネルトラン
ジスタ４５と、Ｐチャネルトランジスタ４６と、Ｎチャ
ネルトランジスタ４７と、Ｐチャネルトランジスタ４８
と、Ｐチャネルトランジスタ４９とを含んでいる。Ｐチ
ャネルトランジスタ４１は、ゲートが接地されていると
ともに、一方のソース／ドレインが電源電圧Ｖｃｃに接
続されており、かつ、他方のソース／ドレインがＮチャ
ネルトランジスタ４２の一方のソース／ドレインに接続
されている。Ｎチャネルトランジスタ４２のゲートは、
Ｎチャネルトランジスタ４２の一方のソース／ドレイン
に接続されている。Ｎチャネルトランジスタ４２の他方
のソース／ドレインは、Ｎチャネルトランジスタ４３の
一方のソース／ドレインに接続されている。Ｎチャネル
トランジスタ４３のゲートは、Ｎチャネルトランジスタ
４３の一方のソース／ドレインに接続されており、Ｎチ
ャネルトランジスタ４３の他方のソース／ドレインは接
地されている。

【００５２】Ｐチャネルトランジスタ４４の一方のソー
ス／ドレインは、電源電圧Ｖｃｃに接続されており、Ｐ
チャネルトランジスタ４４のゲートは、接地されてい
る。Ｐチャネルトランジスタ４４の他方のソース／ドレ
インは、ノードＮ１に接続されている。Ｎチャネルトラ
ンジスタ４５のゲートは、ノードＮ１に接続されてお
り、Ｎチャネルトランジスタ４５の他方のソース／ドレ
インは接地されている。ノードＮ１は、Ｐチャネルトラ
ンジスタ４６およびＮチャネルトランジスタ４７のゲー
トに接続されている。Ｐチャネルトランジスタ４６の一
方のソース／ドレインは、電源電圧Ｖｃｃに接続されて
おり、他方のソース／ドレインは、ノードＮ２に接続さ
れている。Ｎチャネルトランジスタ４７の一方のソース
／ドレインはノードＮ２に接続されている。Ｎチャネル
トランジスタ４７の他方のソース／ドレインは接地され
ている。ノードＮ２は、インバータ回路３５のＰチャネ
ルトランジスタ３３のゲートに接続されている。

【００５３】また、Ｐチャネルトランジスタ４８の一方
のソース／ドレインは、電源電圧Ｖｃｃに接続されてお
り、ゲートは、Ｐチャネルトランジスタ４１の他方のソ
ース／ドレインおよびＮチャネルトランジスタ４２の一
方のソース／ドレインに接続されている。Ｐチャネルト
ランジスタ４８の他方のソース／ドレインは、ノードＮ
２に接続されている。Ｐチャネルトランジスタ４９の一
方のソース／ドレインは、電源電圧Ｖｃｃに接続されて
おり、ゲートおよび他方のソース／ドレインは、ノード
Ｎ２に接続されている。

【００５４】次に、上記した構成を有する第１実施形態
の出力回路１４の動作について説明する。まず、ノード
Ｎ１は、電源電圧Ｖｃｃが増加した場合にも、常にＮチ
ャネルトランジスタ４５のしきい値電圧Ｖｔになってい
る。そして、そのしきい値電圧Ｖｔによって、Ｐチャネ
ルトランジスタ４６およびＮチャネルトランジスタ４７
の両方がオン状態になる。これにより、ノードＮ２は、
電源電圧Ｖｃｃの中間電位になる。

【００５５】その一方、電源電圧ＶｃｃがＮチャネルト
ランジスタ４２および４３のしきい値電圧Ｖｔの２倍よ
りも小さい場合には、Ｐチャネルトランジスタ４８がオ
ンしない。この場合には、ノードＮ２の中間電位がその
ままバイアス回路４０の出力電位になり、インバータ回
路３５のＰチャネルトランジスタ３３に接続される。こ
のノードＮ２の中間電位は、電源電圧Ｖｃｃの上昇に比
例して上昇する。なお、Ｐチャネルトランジスタ４９
は、バイアス回路４０の出力がオープン状態にならない
ようにするために設けられている。

【００５６】電源電圧ＶｃｃがＮチャネルトランジスタ
４２および４３のしきい値電圧の２倍以上の所定の値に
達すると、Ｐチャネルトランジスタ４８がオン状態にな
り、ノードＮ２の電位が電源電圧Ｖｃｃの上昇に伴って
さらに大きい上昇率で上昇する。すなわち、第１実施形
態のバイアス回路４０では、電源電圧ＶｃｃがＮチャネ
ルトランジスタ４２および４３のしきい値電圧の２倍以
下の電圧である場合には、第１の増加率でノードＮ２の
出力電圧が電源電圧Ｖｃｃの上昇に伴って増加し、電源
電圧ＶｃｃがＮチャネルトランジスタ４２および４３の
しきい値電圧の２倍以上の所定の電圧以上になると、ノ
ードＮ２の出力電圧が第１の増加率よりも大きい第２の
増加率で増加する。

【００５７】第１実施形態では、上記のように、バイア
ス回路４０の出力電位を電源電圧Ｖｃｃの上昇に伴って
上昇するように構成するとともに、そのバイアス回路４
０の出力がゲートに入力されるＰチャネルトランジスタ
３３をインバータ回路３５に付加することによって、電
源電圧Ｖｃｃの上昇に伴ってバイアス回路４０の出力電
位が上昇するので、そのバイアス回路４０の出力がゲー
トに入力される第２Ｐチャネルトランジスタ３３のイン
ピーダンスは、電源電圧Ｖｃｃが上昇した場合にもあま
り小さくならない。これにより、電源電圧Ｖｃｃが上昇
した場合にも、インバータ回路３５のＰチャネルトラン
ジスタ３１の一方のソース／ドレインに印加される電圧
はそれほど上昇しないので、電源電圧Ｖｃｃが上昇した
場合にも、論理しきい値電圧が比例して上昇するのを抑
制することができる。その結果、電源電圧Ｖｃｃの変動
によってインバータ回路３５を切り換える必要がないの
で、１つのインバータ回路３５で全ての電源電圧をカバ
ーすることができる。

【００５８】上記の場合、インバータ回路３５の論理し
きい値電圧ＴＨは、低い電源電圧Ｖｃｃの時に最適化す
るのが好ましい。これにより、電源電圧Ｖｃｃが高い時
には論理しきい値電圧ＴＨが入力電圧Ｖｉｎよりも低く
なるので誤動作することがない。また、論理しきい値電
圧ＴＨが入力電圧Ｖｉｎから離れていても、電源電圧Ｖ
ｃｃが高い場合には、入力電圧（共通データ線ＣＤＬの
ピーク電位）Ｖｉｎが降下する速度も速くなるので、入
力電圧Ｖｉｎが論理しきい値電圧ＴＨまで降下するまで
の時間も短くなる。このため、論理しきい値電圧ＴＨが
入力電圧Ｖｉｎから離れていてもそれほど問題にならな
い。

【００５９】また、第１実施形態では、バイアス回路４
０の出力電圧を、Ｎチャネルトランジスタ４２および４
３のしきい値電圧の２倍以下の電源電圧Ｖｃｃでは、電
源電圧Ｖｃｃの増加に伴って第１の増加率で増加し、Ｎ
チャネルトランジスタ４２および４３のしきい値電圧の
２倍以上の所定の値以上の電源電圧Ｖｃｃでは、電源電
圧Ｖｃｃの増加に伴って第１の増加率よりも大きい第２
の増加率で増加するように構成することによって、電源
電圧Ｖｃｃが高くなるほど、バイアス回路４０の出力電
圧の増加率が大きくなるので、電源電圧Ｖｃｃが高くな
るほど、電源電圧Ｖｃｃの上昇に比例して論理しきい値
電圧ＴＨが上昇するのをより抑制することができる。

【００６０】なお、第１実施形態によるバイアス回路４
０を含む出力回路１４のインバータ特性は、図３に示す
ように、電源電圧Ｖｃｃが２．２Ｖ〜３．６Ｖの範囲
で、論理しきい値電圧ＴＨの上昇率が小さくなっている
ことがわかる。さらに、電源電圧Ｖｃｃが２．４Ｖ〜
２．８Ｖの範囲よりも、電源電圧Ｖｃｃが３．０Ｖ〜
３．６Ｖの範囲でより論理しきい値電圧ＴＨの上昇率が
小さくなっていることがわかる。この点は、図８に示し
た従来の出力回路のインバータ特性と図３に示した第１
実施形態による出力回路１４のインバータ特性とを比較
するとわかりやすい。

【００６１】なお、上記した第１実施形態によるメモリ
装置の読み出し動作は、図７を用いて説明した従来のメ
モリ装置の読み出し動作と同様である。

【００６２】（第２実施形態）図４は、本発明の第２実
施形態によるメモリ装置の出力回路の内部構成を示した
回路図である。図４を参照して、この第２実施形態で
は、図２に示した第１実施形態と異なり、出力回路２４
のバイアス回路５０がＰチャネルトランジスタ４４およ
びＮチャネルトランジスタ４５と、Ｐチャネルトランジ
スタ４６およびＮチャネルトランジスタ４７とのみから
構成されている。以下、詳細に説明する。

【００６３】第２実施形態による出力回路２４は、イン
バータ回路３５とバイアス回路５０とを備えている。イ
ンバータ回路３５は、図２に示した第１実施形態と同
様、Ｐチャネルトランジスタ３１およびＮチャネルトラ
ンジスタ３２からなる通常のインバータの電源電圧Ｖｃ
ｃ側に、Ｐチャネルトランジスタ３３が追加された構成
を有している。そして、そのＰチャネルトランジスタ３
３のゲートに、バイアス回路５０の出力が接続されてい
る。

【００６４】バイアス回路５０は、Ｐチャネルトランジ
スタ４４およびＮチャネルトランジスタ４５と、Ｐチャ
ネルトランジスタ４６およびＮチャネルトランジスタ４
７とのみから構成されている。したがって、この第２実
施形態によるバイアス回路５０では、上記した第１実施
形態によるバイアス回路４０と異なり、ノードＮ２の電
位は、電源電圧Ｖｃｃの上昇に伴って一定の増加率で上
昇する。なお、Ｐチャネルトランジスタ４４は、本発明
の「第３Ｐチャネルトランジスタ」の一例であり、Ｎチ
ャネルトランジスタ４５は、本発明の「第２Ｎチャネル
トランジスタ」の一例である。また、Ｐチャネルトラン
ジスタ４６は、本発明の「第４Ｐチャネルトランジス
タ」の一例であり、Ｎチャネルトランジスタ４７は、本
発明の「第３Ｎチャネルトランジスタ」の一例である。

【００６５】第２実施形態では、上記のように、バイア
ス回路５０の出力電位を電源電圧Ｖｃｃの上昇に伴って
上昇するように構成するとともに、そのバイアス回路５
０の出力がゲートに入力されるＰチャネルトランジスタ
３３をインバータ回路３５に付加することによって、第
１実施形態と同様、電源電圧Ｖｃｃが増加した場合に
も、Ｐチャネルトランジスタ３３のインピーダンスがあ
まり小さくならない。これにより、電源電圧Ｖｃｃが上
昇した場合に、インバータ回路３５のＰチャネルトラン
ジスタ３１の一方のソース／ドレインに印加される電圧
はそれほど上昇しないので、電源電圧Ｖｃｃが上昇した
場合の論理しきい値電圧が比例して上昇するのを抑制す
ることができる。その結果、電源電圧Ｖｃｃの変動によ
ってインバータ回路３５を切り換える必要がないので、
１つのインバータ回路３５で全ての電源電圧をカバーす
ることができる。

【００６６】また、第２実施形態では、上記のように、
バイアス回路５０を、Ｐチャネルトランジスタ４４およ
びＮチャネルトランジスタ４５と、Ｐチャネルトランジ
スタ４６およびＮチャネルトランジスタ４７とによって
構成することにより、図２に示した第１実施形態のバイ
アス回路４０に比べてバイアス回路の構成を簡素化する
ことができる。これにより、出力回路２４の構成を簡素
化することができる。

【００６７】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００６８】たとえば、上記実施形態では、本発明をマ
スクＲＯＭに適用した例を示したが、本発明はこれに限
らず、マスクＲＯＭ以外のメモリ装置にも適用可能であ
る。

【００６９】また、上記実施形態では、電源電圧に依存
する出力を生成するバイアス回路として、図２および図
４に示したバイアス回路４０および５０を示したが、本
発明はこれに限らず、電源電圧に依存する出力を生成す
るバイアス回路であれば、他の回路構成を有するバイア
ス回路であってもよい。また、上記実施形態では、バイ
アス回路の出力がゲートに入力されるトランジスタとし
て、Ｐチャネルトランジスタ３３を用いたが、本発明は
これに限らず、Ｎチャネルトランジスタを用いてもよ
い。この場合には、バイアス回路の出力は、電源電圧の
上昇に伴って低下するようにすればよい。

【００７０】

【発明の効果】以上のように、本発明によれば、電源電
圧の変動によって入力インバータ回路を切り換える必要
がないので、１つの入力インバータ回路で全ての電源電
圧をカバーすることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態によるメモリ装置の全体
構成を示したブロック図である。

【図２】図１に示した第１実施形態によるメモリ装置の
出力回路の内部構成を示した回路図である。

【図３】図１および図２に示した第１実施形態によるメ
モリ装置の出力回路によって得られるインバータ特性を
示した図である。

【図４】本発明の第２実施形態によるメモリ装置の出力
回路の内部構成を示した回路図である。

【図５】従来のメモリ装置の全体構成を示したブロック
図である。

【図６】図５に示した従来のメモリ装置の出力回路の内
部構成を示した回路図である。

【図７】図５に示した従来のメモリ装置の動作を説明す
るための波形図である。

【図８】図６に示した従来のメモリ装置の出力回路によ
って得られるインバータ特性を示した図である。

【符号の説明】

１４、２４ 出力回路 ４１、４８、４９ Ｐチャネルトランジスタ ４２、４３ Ｎチャネルトランジスタ ４５ Ｎチャネルトランジスタ ４７ Ｎチャネルトランジスタ ３１ Ｐチャネルトランジスタ（第１Ｐチャネルトラン
ジスタ） ３２ Ｎチャネルトランジスタ（第１Ｎチャネルトラン
ジスタ） ３３ Ｐチャネルトランジスタ（第２トランジスタ） ３５ インバータ回路（入力インバータ回路） ４０、５０ バイアス回路 ４４ Ｐチャネルトランジスタ（第３Ｐチャネルトラン
ジスタ） ４５ Ｎチャネルトランジスタ（第２Ｎチャネルトラン
ジスタ） ４６ Ｐチャネルトランジスタ（第４Ｐチャネルトラン
ジスタ） ４７ Ｎチャネルトランジスタ（第３Ｎチャネルトラン
ジスタ）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のビット線と、 前記複数のビット線に交差するように配置された複数の
   ワード線と、 前記複数のビット線と前記複数のワード線との交差部に
   設けられ、情報を記憶する複数のメモリセルと、 前記複数のビット線に共通に設けられた共通データ線
   と、 前記複数のビット線のいずれかを選択するとともに、そ
   の選択されたビット線を前記共通データ線に接続するビ
   ット線選択手段と、 前記共通ビット線に接続された出力回路とを備え、 前記出力回路は、 電源電圧に依存する出力を生成するバイアス回路と、 前記共通データ線がゲートに入力される第１Ｐチャネル
   トランジスタおよび第１Ｎチャネルトランジスタを含む
   入力インバータ回路と、 前記入力インバータ回路の電源電圧側に接続され、前記
   バイアス回路の出力がゲートに入力される第２トランジ
   スタとを含む、メモリ装置。
2. 【請求項２】 前記入力インバータ回路の論理しきい値
   電圧は、低い電源電圧の時に最適化されている、請求項
   １に記載のメモリ装置。
3. 【請求項３】 前記バイアス回路の出力電圧は、第１の
   値以下の電源電圧では、前記電源電圧の増加に伴って第
   １の増加率で増加し、第２の値以上の電源電圧では、前
   記電源電圧の増加に伴って前記第１の増加率よりも大き
   い第２の増加率で増加する、請求項１または２に記載の
   メモリ装置。
4. 【請求項４】 前記バイアス回路は、 ゲートが接地されるとともに、一方のソース／ドレイン
   が電源電圧に接続される第３Ｐチャネルトランジスタ
   と、 一方のソース／ドレインが前記第３Ｐチャネルトランジ
   スタの他方のソース／ドレインに接続されるとともに、
   他方のソース／ドレインが接地され、かつ、ゲートが前
   記一方のソース／ドレインに接続された第２Ｎチャネル
   トランジスタと、 前記第３Ｐチャネルトランジスタの他方のソース／ドレ
   インおよび前記第２Ｎチャネルトランジスタの一方のソ
   ースがゲートに入力され、出力が前記第２Ｐチャネルト
   ランジスタのゲートに接続される第４Ｐチャネルトラン
   ジスタおよび第３Ｎチャネルトランジスタを有する第１
   インバータ回路とを含む、請求項１または２に記載のメ
   モリ装置。