KR19980022519A

KR19980022519A - 반도체 메모리 장치

Info

Publication number: KR19980022519A
Application number: KR1019960041697A
Authority: KR
Inventors: 이재욱
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-09-23
Filing date: 1996-09-23
Publication date: 1998-07-06

Abstract

본 발명은 메모리 셀 어레이로부터 데이터를 센싱하는데 소요되는 시간을 감소시키기 위한 불휘발성 반도체 메모리 장치의 데이터 센싱 방법에 관한 것으로서, 메모리 셀 어레이에 전기적으로 연결된 비트라인을 통해 상기 메모리 셀 어레이의 메모리 셀에 저장된 데이터를 센싱하여 페이지 버퍼에 일시적으로 저장하는 불휘발성 반도체 메모리 장치의 데이터 센싱 방법에 있어서, 전원전압레벨의 외부제어신호들에 의해 상기 비트라인을 접지전압레벨로 디스챠지시키는 과정과; 상기 접지전압레벨의 상기 외부제어신호들과 셧트오프전압과 상기 접지전압레벨 사이의 전압레벨의 외부제어신호에 의해 상기 비트라인을 소정 전압레벨로 프리챠지하는 과정과; 센싱전압레벨의 상기 외부제어신호와 상기 셧트오프전압레벨의 상기 외부제어신호에 의해 상기 비트라인이 상기 메모리 셀의 상태에 따른 비트라인 전압레벨 또는 상기 접지전압레벨로 천이됨으로서 데이터를 센싱하는 것을 특징으로 한다.

Description

센싱 속도를 향상시키기 위한 불휘발성 반도체 메모리 장치의 데이터 센싱 방법(method of sensing a data of non volatile semiconductor memory device for increasing sensing speed)

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 구체적으로는 메모리 셀 어레이로부터 데이터를 센싱하는데 소요되는 시간을 감소시키기 위한 불휘발성 반도체 메모리 장치의 데이터 센싱 방법에 관한 것이다.

최근 플래쉬 메모리 장치에 있어서 특히 낸드형 플래쉬 메모리(NANd type flash memory)는 작은 셀 사이즈와 높은 신뢰성으로 인해 그 중요성이 부각되고 있다. 상기 낸드형 플래쉬 메모리 장치의 경우, 주로 사용되고 있는 메모리 셀의 데이터 독출 액세스 방법은 동시에 페이지 모드로 액세스(access)하는 방식을 채택하고 있다. 상기 액세스 방식은 선택된 워드라인(또는 페이지)의 모든 메모리 셀에 저장되어 있는 데이터를 동시에 센싱하여 칩 내부의 페이지 버퍼(page buffer)에 일시 저장시키는 동작과 순차적으로 상기 페이지 버퍼 내에 저장된 데이터를 읽어내는 독출 동작으로 구분된다. 이러한 동작중 데이터를 센싱하여 상기 페이지 버퍼에 저장시키는데 소요되는 시간은 나머지 독출 시간에 비하여 상대적으로 많은 시간이 소요되며, 상기 데이터 센싱 시간은 반도체 메모리 장치의 고속화 추세에 따라 단축될 필요성이 있다.

도 1에는 불휘발성 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.

도 1에 도시된 불휘발성 반도체 메모리 장치는 메모리 셀 어레이(1)와 다수의 페이지 버퍼(11)로 구성되며, 상기 메모리 셀 어레이(1)는 다수의 낸드셀 유닛(UC)으로 이루어진다. 상기 각 낸드셀 유닛(UC)은 제1선택트랜지스터(ST1)와 제2선택트랜지스터(ST2) 사이에 채널이 직렬로 연결된 다수의 메모리 셀들(M0 - M15)로 이루어졌다. 그리고, 상기 제1선택트랜지스터(ST1)의 드레인단자에는 이에 대응되는 비트라인(2)이 저항(R)을 통해 연결되고 상기 제2선택트랜지스터(ST2)의 소오스단자에는 공통소오스라인(CSL)이 연결되어 있다. 여기서, 상기 각 메모리 셀(M0 - M15)은, 도면에는 도시되지 않았지만, 반도체기판에 소오스 영역과 드레인 영역이 채널을 사이에 두고 형성되며 상기 채널 상부에 게이트산화막, 플로팅게이트, ONO막, 그리고 제어게이트가 순차적으로 형성된 구조로 이루어진다. 그리고, 상기 각 메모리 셀(M0 - M15)의 제어게이트는 페이지단위로 대응되는 워드라인(WL)에 공통으로 연결되어 동시에 선택되도록 구현된다. 그리고, 상기 각 비트라인(2)을 통해 상기 메모리 셀 어레이(1)에 전기적으로 연결된 상기 각 페이지 버퍼(11)는 외부 제어신호들(Vref, A, B, BLS, Olatch)에 응답하여 선택된 메모리 셀들의 상태에 따라 상기 선택된 메모리 셀들의 데이터를 동시에 센싱하고 이를 일시적으로 저장하게 된다. 상기 각 페이지 버퍼(11)는 비트라인레벨 셧트오프(shut off)용 NMOS 트랜지스터(3), 비트라인 디스챠지용 트랜지스터들(5, 6), 상기 각 비트라인(2)으로 일정 전류를 흘려주기 위한 센싱 전류 제어용 PMOS 트랜지스터(4), 인버터들(7, 8)로 구성된 래치, 그리고 NMOS 트랜지스터들(9, 10)로 이루어졌다.

도 2에는 종래의 데이터 센싱 동작을 위한 동작 타이밍도가 도시되어 있다.

도 1에 도시된 메모리 셀 어레이(1)로부터 데이터를 외부로 출력하기 위해서는 먼저, 상기 메모리 셀 어레이(1)의 각 낸드셀 유닛(UC)에 대응되는 각 비트라인(2)을 접지전압 레벨(Vss)로 디스챠지시킨다. 이를 위해, 도 2에 도시된 바와같이, 외부 제어신호(Vref)를 하이레벨(high level)로 유지한 상태에서 외부 제어신호들(A, B)을 일정 시간동안 로우레벨(low level)에서 하이레벨(high level)로 천이시킨다. 이에 따라, NMOS 트랜지스터들(5, 6)이 턴-온되어 노드 1과 노드 2는 각각 하이레벨과 로우레벨로 각각 초기화(reset)된다. 이후, 상기 외부제어신호(Vref)를 일정 레벨(Vsense)로 천이시킴으로서 PMOS 트랜지스터(4)를 통해 대응되는 비트라인으로 센싱전류(Isense)가 공급된다. 여기서, 상기 센싱전류(Isense)가 상기 메모리 셀 어레이(1)의 각 메모리 셀을 통해 흘려보낼 수 있는 전류량에 비해 적은 양의 전류로 유지될 수 있도록 상기 외부제어신호(Vref)를 일정하게 유지시켜 준다.

상기 일정한 센싱 시간이 지난 후, 만약 선택된 메모리 셀이 온 셀(on cell)일 경우 상기 메모리 셀쪽으로 디스챠지 통로(discharge path)가 형성되어 노드 3는 계속 로우 상태로 남아있게 된다. 만약, 상기 선택된 메모리 셀이 오프 셀(off cell)일 경우 상기 선택된 메모리 셀쪽으로 디스챠지 통로가 형성되지 않는다. 따라서, 상기 PMOS 트랜지스터(4)를 통해 공급되는 센싱 전류(Isense)에 의해 상기 노드 3는 하이 상태로 전압레벨이 상승하게 된다. 여기서, 외부제어신호(BLS)는 비트라인(2)이 일정 레벨에 도달하면 NMOS 트랜지스터(3)가 셧트 오프되도록하여 상기 노드 3이 충분히 하이 상태로 상승되도록 하는 역할을 한다.

예를들면, 상기 NMOS 트랜지스터(3)의 문턱전압(Vth, threshold voltage)이 1 볼트이고 상기 외부제어신호(BLS)의 레벨이 2볼트라고 가정하자. 이러한 가정하에서, 비트라인(2)의 전압레벨이 1 볼트가 되면 상기 NMOS 트랜지스터(3)가 셧트 오프되어 상기 비트라인(2)에 비하여 상대적으로 로딩(loading)이 작은 상기 노드 3은 쉽게 하이 상태로 천이하게 된다. 이후, 데이터래치신호(Olatch)를 토글시킴으로서 페이지 버퍼(11)의 상태가 바뀌게 된다. 만약, 상기 노드 3가 로우 상태라면 NMOS 트랜지스터(9)는 턴-온되지 않아 노드 1, 2는 디스챠지 단계에서 챠지된 본래 상태를 계속 유지하게 된다. 그리고, 상기 노드 3가 하이 상태라면 상기 NMOS 트랜지스터(9)는 턴-온되어 상기 데이터래치신호(Olatch)를 토글할 때 상기 노드 1, 2는 각각 로우 상태와 하이 상태로 바뀌게 된다. 이때, 바뀐 상기 노드 2의 상태는 데이터 패스(data path)로 연결되어 선택된 메모리 셀의 상태를 판단하는 정보로 사용된다.

그러나, 상술한 바와같은 종래의 데이터 센싱 동작에 의하면, 비트라인(2)의 로딩 커패시턴스가 4pF이며 센싱 전류(Isense)가 2uA일 때 상기 비트라인을 1볼트 높이는데 필요한 시간은 전하 보존식에 의해 2uS가 소요된다. 즉, 오프셀을 판독할 때 센싱 전류를 온셀 전류보다 작은 소량의 센싱 전류로 비트라인을 챠징해야 하기 때문에 센싱 속도가 늦어지고 이로 인해, 불휘발성 반도체 메모리 장치의 전체적인 성능이 저하되는 문제점이 생긴다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 메모리 셀 어레이로부터 데이터를 센싱하는데 소요되는 시간을 감소시키기 위한 불휘발성 반도체 메모리 장치의 데이터 센싱 방법를 제공하는데 있다.

도 1은 불휘발성 반도체 메모리 장치의 구성을 보여주는 블록도;

도 2는 종래의 데이터 센싱 동작을 수행하기 위한 동작 타이밍도;

도 3은 본 발명에 따른 데이터 센싱 동작을 수행하기 위한 동작 타이밍도,

*도면의 주요 부분에 대한 부호 설명

1 : 메모리 셀 어레이 2 : 비트라인

11 : 페이지 버퍼

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 메모리 셀 어레이에 전기적으로 연결된 비트라인을 통해 상기 메모리 셀 어레이의 메모리 셀에 저장된 데이터를 센싱하여 페이지 버퍼에 일시적으로 저장하는 불휘발성 반도체 메모리 장치의 데이터 센싱 방법에 있어서, 전원전압레벨의 외부제어신호들에 의해 상기 비트라인을 접지전압레벨로 디스챠지시키는 과정과; 상기 접지전압레벨의 상기 외부제어신호들과 셧트오프전압과 상기 접지전압레벨 사이의 전압레벨의 외부제어신호에 의해 상기 비트라인을 소정 전압레벨로 프리챠지하는 과정과; 센싱전압레벨의 상기 외부제어신호와 상기 셧트오프전압레벨의 상기 외부제어신호에 의해 상기 비트라인이 상기 메모리 셀의 상태에 따른 비트라인 전압레벨 또는 상기 접지전압레벨로 천이됨으로서 데이터를 센싱하는 것을 특징으로 한다.

이와같은 방법에 의해서, 메모리 셀 어레이로부터 데이터를 센싱하기전 각 비트라인을 소정 전압레벨로 프리챠지한 후 센싱동작을 수행함으로서 이에 소요되는 센싱 시간을 감소시킬 수 있고, 아울러 불휘발성 반도체 메모리 장치의 전체적인 성능을 향상시킬 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.

도 2를 참조하면, 본 발명의 신규한 데이터 센싱 방법에 있어서, 메모리 셀에 저장된 데이터를 센싱할 경우 상기 메모리 셀에 전기적으로 연결된 비트라인을 소정 전압레벨로 프리챠지한 후 데이터 센싱을 수행하였다. 이로서, 상기 비트라인은 선택된 메모리 셀의 상태에 따라 빠르게 상기 비트라인 전압레벨(Vbl)로 천이되어 데이터 센싱에 소요되는 시간을 단축할 수 있게 되었다. 아울러, 센싱 시간을 단축함으로서 불휘발성 반도체 메모리 장치의 전체적인 성능을 향상시킬 수 있다.

도 3에는 본 발명의 바람직한 실시예에 따른 데이터 센싱 동작을 위한 동작 타임이도가 도시되어 있다. 도 1과 도 3에 의거하여 본 발명의 동작을 상세히 설명하면 다음과 같다.

도 1에 도시된 메모리 셀 어레이(1)로부터 데이터를 외부로 출력하기 위해서는 먼저, 상기 메모리 셀 어레이(1)의 각 낸드셀 유닛(UC)에 대응되는 각 비트라인(2)을 접지전압 레벨(Vss)로 디스챠지시킨다. 이를 위해, 도 3에 도시된 바와같이, 외부 제어신호(Vref)를 하이레벨(high level)로 유지한 상태에서 외부 제어신호들(A, B)을 일정 시간동안 로우레벨(low level)에서 하이레벨(high level)로 천이시킨다. 이에 따라, NMOS 트랜지스터들(5, 6)이 턴-온되어 노드 1과 노드 2는 각각 하이레벨과 로우레벨로 각각 초기화된다. 그리고, 외부제어신호(Vref)를 전원전압(Vcc) 레벨에서 접지전압(Vss) 레벨로 천이시킨다. 이로 인해, 상기 외부제어신호(Vref)에 게이트단자가 연결된 PMOS 트랜지스터(4)가 충분히(fully) 턴-온되어 센싱 전류(Isense)에 비해 많은 다량의 전류를 비트라인(2)으로 공급한다. 이때, 셧트오프용 NMOS 트랜지스터(3)의 게이트단자로 인가되는 외부제어신호(BLS)는 셋트 오프 전압에 비해 낮은 레벨의 전압상태로 유지시켜 비트라인의 전압레벨을 목표로하는 비트라인전압(Vbl)에 비해 낮은 중간레벨의 비트라인전압(Vbl')으로 빠르게 챠지시킨다.

이후, 상기 외부제어신호(Vref)를 일정 전압레벨(Vsense)로 천이시킴으로서 PMOS 트랜지스터(4)를 통해 대응되는 비트라인으로 센싱전류(Isense)가 공급된다. 여기서, 상기 센싱 전류(Isense)가 상기 메모리 셀 어레이(1)의 각 메모리 셀을 통해 흘려보낼 수 있는 전류량에 비해 적은 양의 전류로 유지될 수 있도록 상기 외부제어신호(Vref)를 일정하게 유지시켜 준다. 상기 일정한 센싱 시간이 지난 후, 만약 선택된 메모리 셀이 온 셀(on cell)일 경우 상기 메모리 셀쪽으로 디스챠지 통로(discharge path)가 형성되어 노드 3는 로우 상태로 낮아지게 된다. 만약, 상기 선택된 메모리 셀이 오프 셀(off cell)일 경우 상기 선택된 메모리 셀쪽으로 디스챠지 통로가 형성되지 않는다. 따라서, 상기 PMOS 트랜지스터(4)를 통해 공급되는 센싱 전류(Isense)에 의해 상기 노드 3는 중간레벨의 비트라인전압(Vbl')에서 하이 상태로 전압레벨이 빠르게 상승하게 된다. 여기서, 외부제어신호(BLS)는 비트라인이 일정 레벨에 도달하면 NMOS 트랜지스터(3)가 셧트 오프되도록하여 상기 노드 3이 충분히 하이 상태로 상승되도록 하는 역할을 한다.

그리고, 데이터래치신호(Olatch)를 토글시킴으로서 페이지 버퍼의 상태가 바뀌게 된다. 만약, 상기 노드 3가 로우 상태라면 NMOS 트랜지스터(9)는 턴-온되지 않아 노드 1, 2는 디스챠지 단계에서 챠지된 본래 상태를 계속 유지하게 된다. 그리고, 상기 노드 3가 하이 상태라면 상기 NMOS 트랜지스터(9)는 턴-온되어 상기 데이터래치신호(Olatch)를 토글할 때 상기 노드 1, 2는 각각 로우 상태와 하이 상태로 바뀌게 된다. 이때, 바뀐 상기 노드 2의 상태는 데이터 패스로 연결되어 선택된 메모리 셀의 상태를 판단하는 정보로 사용된다.

다시말해서, 초기에 PMOS 트랜지스터(4)에 의해 비트라인(2)을 중간레벨의 비트라인전압(Vbl')까지 천이하는데 공급되는 전류량을 20uA라고 하고 상기 중간레벨의 비트라인전압(Vbl')의 전압레벨을 0.5볼트라고 하자. 이러한 상태에서 상기 전압레벨(0.5볼트)까지 비트라인(2)을 천이하는데 걸리는 시간은 전하보존식의 계산상으로 100nS가 소요된다. 이후, 센싱전압(Vsense)의 외부제어신호(Vref)에 게이트가 인가되는 PMOS 트랜지스터(4)를 통해 공급되는 센싱전류(Isense)로 비트라인(2)을 0.5볼트만 더 올리면 되므로 종래의 데이터 센싱 방법에 비해 많은 시간이 단축된다. 그러나, 이 경우에는 초기에 오프셀이 연결된 비트라인(2)과 같이 온셀이 연결된 비트라인(2)도 동일하게 중간레벨의 비트라인전압(Vbl')으로 프리챠지되어 있기 때문에 디스챠지되는 온셀이 연결된 비트라인(2)과 오프셀이 연결된 비트라인(2) 사이의 커플링 커패시턴스(C1)의 영향을 받게된다. 이것에 의한 영향으로 실제 천이되어야 하는 비트라인(2)의 전압레벨은 [수학식 1]과 같다.

여기서, 상기 |A는 온셀이 연결된 비트라인(2)과 오프셀이 연결된 비트라인(2) 사이의 커플링 커패시턴스(C1)에 비례하며 이 값은 [수학식 2]와 같다.

이러한 영향을 고려할 경우, 비트라인전압(Vbl)에서 중간레벨의 비트라인전압(Vbl')까지의 전압차가 0.5볼트이며 C1이 1pF, C2가 2pF이라고 할 때 V' 전압은 0.75볼트가 된다. 상기 값들을 다시 전하보존식에 적용하면 중간레벨의 비트라인전압(Vbl')에서 비트라인전압(Vbl)까지 천이되는데 소요되는 시간은 1.5uS가 되어 전체적으로 1.6uS가 된다. 이것은 종래의 데이터 센싱 시간인 2uS에 비해 20%의 데이터 센싱 시간이 단축이 되어 데이터 액세스 속도가 향상되었다.

상기한 바와같이, 메모리 셀에 저장된 데이터를 센싱할 경우 상기 메모리 셀에 전기적으로 연결된 비트라인을 소정 전압레벨로 프리챠지한 후 데이터 센싱을 실시하였다. 이로서, 상기 비트라인은 선택된 메모리 셀의 상태에 따라 빠르게 비트라인전압레벨로 천이되어 센싱속도를 향상시키고 아울러, 불휘발성 반도체 메모리 장치의 전체적인 성능을 향상시킬 수 있다.

Claims

메모리 셀 어레이(1)에 전기적으로 연결된 비트라인(2)을 통해 상기 메모리 셀 어레이(1)의 메모리 셀에 저장된 데이터를 센싱하여 페이지 버퍼(11)에 일시적으로 저장하는 불휘발성 반도체 메모리 장치의 데이터 센싱 방법에 있어서,

전원전압레벨(Vcc)의 외부제어신호들(A, B, Vref)에 의해 상기 비트라인(2)을 접지전압레벨(Vss)로 디스챠지시키는 과정과; 상기 접지전압레벨(Vss)의 상기 외부제어신호들(A, B, Vref)과 셧트오프전압(V2)과 상기 접지전압레벨(Vss) 사이의 전압레벨(V1)의 외부제어신호(BLS)에 의해 상기 비트라인(2)을 소정 전압레벨(Vbl')로 프리챠지하는 과정과; 센싱전압레벨(Vsense)의 상기 외부제어신호(Vref)와 상기 셧트오프전압레벨(V2)의 상기 외부제어신호(BLS)에 의해 상기 비트라인(2)이 상기 메모리 셀의 상태에 따른 비트라인 전압레벨(Vbl) 또는 상기 접지전압레벨(Vss)로 천이됨으로서 데이터를 센싱하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 데이터 센싱 방법.