JP2022036654A - メモリデバイス及びメモリシステム - Google Patents

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政信 白川
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Abstract

【課題】メモリデバイスの信頼性を向上させる。【解決手段】実施形態のメモリデバイスは、メモリセルアレイと、複数のセンスアンプユニットと、コントローラと、レジスタと、を含む。レジスタは、ステータス情報を格納する。複数のセンスアンプモジュールは、データを格納可能なバッファ領域を含む。コントローラが、第１プリフィックスコマンドを受信した後に、書き込み動作を指示する第１コマンドと、前記第１アドレスと、第１データとを含む第１コマンドセットを受信すると、第１データをバッファ領域に格納して、第１記憶領域に書き込む。コントローラは、第１記憶領域に前記第１データを書き込んだ後に、第１データをバッファ領域に維持した状態で、第２データを第１記憶領域から読み出して、バッファ領域に格納する。コントローラは、バッファ領域に格納された第１データと第２データとを比較して、比較の結果に基づいて、ステータス情報を更新する。【選択図】図１４

Description

実施形態は、メモリデバイス及びメモリシステムに関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１９／０３７８８５５号明細書 特開２０１９－１６１０５９号公報
メモリデバイスの信頼性を向上させる。
実施形態のメモリデバイスは、メモリセルアレイと、複数のビット線と、複数のセンスアンプユニットと、コントローラと、レジスタと、を含む。メモリセルアレイは、データを不揮発に記憶するメモリセルを含む。複数のビット線は、メモリセルアレイに接続される。複数のセンスアンプユニットは、複数のビット線にそれぞれ接続される。コントローラは、書き込み動作を実行する。レジスタは、書き込み動作のステータス情報を格納する。メモリセルアレイは、第１アドレスで指定される第１記憶領域を含む。複数のセンスアンプモジュールは、データを格納可能なバッファ領域を含む。コントローラが、第１プリフィックスコマンドを受信した後に、書き込み動作を指示する第１コマンドと、前記第１アドレスと、第１データとを含む第１コマンドセットを受信すると、第１データをバッファ領域に格納し、バッファ領域に格納された第１データを第１記憶領域に書き込む。コントローラは、第１記憶領域に前記第１データを書き込んだ後に、第１データをバッファ領域に維持した状態で、第２データを第１記憶領域から読み出し、読み出した第２データをバッファ領域に格納する。コントローラは、バッファ領域に格納された第１データと第２データとを比較し、比較の結果に基づいて、ステータス情報を更新する。
第１実施形態に係るメモリシステムの構成の一例を示すブロック図。 第１実施形態に係るメモリデバイスの構成の一例を示すブロック図。 第１実施形態に係るメモリデバイスの備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスの備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。 第１実施形態に係るメモリシステムにおけるメモリセルトランジスタの閾値電圧の分布の一例を示す模式図。 第１実施形態に係るメモリシステムで使用されるＴＬＣモードのデータの割り当ての一例を示す模式図。 第１実施形態に係るメモリシステムの書き込み動作の一例を示すフローチャート。 第１実施形態に係るメモリシステムの通常モードの書き込み動作のコマンドシーケンスの一例を示す模式図。 第１実施形態に係るメモリデバイスの通常モードの書き込み動作におけるステータス情報の一例を示すテーブル。 第１実施形態に係るメモリデバイスの通常モードの書き込み動作の一例を示すフローチャート。 第１実施形態に係るメモリデバイスの通常モードの書き込み動作の一例を示すタイミングチャート。 第１実施形態に係るメモリデバイスの通常モードの書き込み動作におけるラッチ回路の使用方法の一例を示すテーブル。 第１実施形態に係るメモリシステムの不良検知モードの書き込み動作のコマンドシーケンスの一例を示す模式図。 第１実施形態に係るメモリデバイスの不良検知モードの書き込み動作におけるステータス情報の一例を示すテーブル。 第１実施形態に係るメモリデバイスの不良検知モードの書き込み動作の一例を示すフローチャート。 第１実施形態に係るメモリデバイスの不良検知モードの書き込み動作の一例を示すタイミングチャート。 第１実施形態に係るメモリデバイスの不良検知モードの書き込み動作におけるラッチ回路の使用方法の一例を示すテーブル。 メモリデバイスにおいてワード線不良が発生した場合のメモリセルトランジスタの閾値電圧の分布の一例を示す模式図。 第１実施形態の比較例における不良検知動作のコマンドシーケンスの一例を示す模式図。 第１実施形態の比較例において特定のチャネルを用いた書き込みシーケンスの一例を示す模式図。 第１実施形態に係るメモリデバイスにおいて特定のチャネルを用いた書き込みシーケンスの一例を示す模式図。 第１実施形態の第１変形例における不良検知モードの書き込み動作のコマンドシーケンスの一例を示す模式図。 第１実施形態の第１変形例における不良検知モードの書き込み動作のコマンドシーケンスの一例を示す模式図。 第１実施形態の第１変形例における不良検知モードの書き込み動作のコマンドシーケンスの一例を示す模式図。 第１実施形態の第２変形例におけるプリフィックスコマンドと不良検知対象のページとの組み合わせの一例を示すテーブル。 第１実施形態の第３変形例における設定変更動作のコマンドシーケンスの一例を示す模式図。 第１実施形態の第４変形例における設定変更動作のコマンドシーケンスの一例を示す模式図。 メモリセルトランジスタの閾値電圧の分布の変化の一例を示す模式図。 第２実施形態に係るメモリシステムの書き込み動作の一例を示すフローチャート。 第２実施形態に係るメモリシステムのコンパクション動作の一例を示すフローチャート。 第２実施形態に係るメモリシステムのコンパクション動作のコマンドシーケンスの一例を示す模式図。 第２実施形態の第１変形例におけるバッファ書き込み動作とコンパクション書き込み動作との間の書き込みモードの組み合わせの一例を示すテーブル。 第２実施形態の第２変形例における書き込み動作の一例を示すフローチャート。 第３実施形態に係るメモリシステムのガベージコレクション動作の一例を示すフローチャート。 第４実施形態に係るメモリシステムの書き込み動作の一例を示すフローチャート。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。
［１］第１実施形態
以下に、第１実施形態に係るメモリシステム１について説明する。
［１－１］構成
［１－１－１］メモリシステムの全体構成
図１は、第１実施形態に係るメモリシステムの構成の一例を示している。図１に示すように、第１実施形態に係るメモリシステム１は、例えばメモリセット１０及びメモリコントローラ２０を備えている。また、メモリシステム１は、外部のホスト機器３０に接続され、ホスト機器３０からの命令に応じた動作を実行し得る。
メモリセット１０は、複数のメモリデバイスＭＤ０～１５を含んでいる。各メモリデバイスＭＤは、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリであり、互い異なる半導体チップに形成される。メモリセット１０に含まれたメモリデバイスＭＤの個数は、任意の個数に設計され得る。メモリデバイスＭＤの詳細な構成については後述する。
メモリコントローラ２０は、例えばＳｏＣ（System on Chip）であり、ホスト機器３０からの命令に応答してメモリデバイスＭＤ０～ＭＤ１５のそれぞれに対して読み出し、書き込み、及び消去等を命令する。メモリコントローラ２０は、例えばＣＰＵ（Central Processing Unit）２１、ＲＯＭ（Read Only Memory）２２、ＲＡＭ（Random Access Memory）２３、ＥＣＣ（Error Correction Code）回路２４、ホストインターフェイス回路２５、及びＮＡＮＤインターフェイス回路２６を含んでいる。
ＣＰＵ２１は、メモリコントローラ２０全体の動作を制御する。ＣＰＵ２１は、例えばホスト機器３０から受信した命令に応じたコマンドを発行して、発行したコマンドをメモリデバイスＭＤに送信する。また、ＣＰＵ２１は、例えばガベージコレクションやウェアレベリング等、メモリデバイスＭＤの記憶空間を管理するための様々な処理を実行する。
ＲＯＭ２２は、データを不揮発に保持する読み出し専用の記憶装置である。ＲＯＭ２２は、例えばメモリコントローラ２０の制御プログラムや制御データ等を記憶する。
ＲＡＭ２３は、ＣＰＵ２１の作業領域として使用される記憶装置である。ＲＡＭ２３は、例えばメモリデバイスＭＤの記憶領域を管理するためのルックアップテーブルＬＵＴを記憶する。ＲＡＭ２３としては、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の揮発性メモリが使用される。また、ＲＡＭ２３は、メモリコントローラ２０の一時的な記憶領域としても使用される。ＲＡＭ２３は、例えばホスト機器３０から受信した書き込みデータや、メモリデバイスＭＤから受信した読み出しデータ等を一時的に記憶する。尚、メモリコントローラ２０には、ＲＡＭ２３のような記憶装置が外部接続されても良い。
ＥＣＣ回路２４は、データのエラー訂正処理を実行する。例えば、書き込み動作時に、ＥＣＣ回路２４は、ホスト機器３０から受信した書き込みデータに基づいてパリティを生成し、生成したパリティを書き込みデータに付与する。読み出し動作時に、ＥＣＣ回路２４は、メモリデバイスＭＤから受信した読み出しデータに基づいてシンドロームを生成し、生成したシンドロームに基づいて読み出しデータのエラーの検出及び訂正をする。
ホストインターフェイス回路２５は、ホスト機器３０と接続され、メモリコントローラ２０とホスト機器３０との間のデータ、コマンド、及びアドレスの転送を制御する。ホストインターフェイス回路２５は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）ＴＭ等の通信インターフェイス規格をサポートし得る。
ＮＡＮＤインターフェイス回路２６は、メモリデバイスＭＤと接続され、メモリデバイスＭＤとメモリコントローラ２０との間におけるデータ、コマンド、及びアドレスの転送を制御する。ＮＡＮＤインターフェイス回路２６とメモリデバイスＭＤとの間の接続は、ＮＡＮＤインターフェイス規格をサポートしている。例えば、ＮＡＮＤインターフェイス回路２６は、並列に制御可能であるチャネルＣＨ０～ＣＨ３を備えている。チャネルＣＨ０は、メモリデバイスＭＤ０、ＭＤ４、ＭＤ８及びＭＤ１２に接続され、チャネルＣＨ１は、メモリデバイスＭＤ１、ＭＤ５、ＭＤ９及びＭＤ１３に接続され、チャネルＣＨ２は、メモリデバイスＭＤ２、ＭＤ６、ＭＤ１０及びＭＤ１４に接続され、チャネルＣＨ３は、メモリデバイスＭＤ３、ＭＤ７、ＭＤ１１及びＭＤ１５に接続されている。
本明細書では、並列に制御される複数のメモリデバイスＭＤの組のことを“バンク”と呼ぶ。本例では、メモリセット１０が、４つのバンクＢ０～Ｂ３を含んでいる。バンクＢ０は、メモリデバイスＭＤ０～ＭＤ３を含み、バンクＢ１は、メモリデバイスＭＤ４～ＭＤ７を含み、バンクＢ２は、メモリデバイスＭＤ８～ＭＤ１１を含み、バンクＢ３は、メモリデバイスＭＤ１２～ＭＤ１５を含んでいる。共通のチャネルＣＨに接続された複数のメモリデバイスＭＤは、メモリデバイスＭＤとＮＡＮＤインターフェイス回路２６との間の通信を伴う動作を除き、並列に動作することが出来る。尚、メモリセット１０が備えるメモリデバイスＭＤの数と、バンク及びチャネルの構成とは、任意に設計され得る。
［１－１－２］メモリデバイスＭＤの構成
図２は、第１実施形態に係るメモリデバイスＭＤの構成の一例を示している。図２に示すように、メモリデバイスＭＤは、例えば入出力回路１０１、レジスタセット１０２、ロジック制御回路１０３、シーケンサ１０４、レディビジー制御回路１０５、ドライバ回路１０６、メモリセルアレイ１０７、ロウデコーダモジュール１０８、センスアンプモジュール１０９、及びカウンタ１１０を含んでいる。
入出力回路１０１は、例えば８ビット幅の入出力信号Ｉ／Ｏ０～Ｉ／Ｏ７を、メモリコントローラ２０との間で送受信する。入出力信号Ｉ／Ｏは、データ、ステータス情報、アドレス情報、コマンド等を含み得る。また、入出力回路１０１は、センスアンプモジュール１０９との間でデータＤＡＴを送受信する。
レジスタセット１０２は、ステータスレジスタ１０２Ａ、アドレスレジスタ１０２Ｂ、及びコマンドレジスタ１０２Ｃを含んでいる。ステータスレジスタ１０２Ａ、アドレスレジスタ１０２Ｂ、及びコマンドレジスタ１０２Ｃは、それぞれステータス情報ＳＴＳ、アドレス情報ＡＤＤ、及びコマンドＣＭＤを保持する。ステータス情報ＳＴＳは、メモリコントローラ２０からの指示に基づいてステータスレジスタ１０２Ａから入出力回路１０１に転送され、メモリコントローラ２０に出力される。アドレス情報ＡＤＤは、入出力回路１０１からアドレスレジスタ１０２Ｂに転送され、ブロックアドレス、ページアドレス、カラムアドレス等を含み得る。コマンドＣＭＤは、入出力回路１０１からコマンドレジスタ１０２Ｃに転送され、メモリデバイスＭＤの各種動作に関する命令を含んでいる。
ロジック制御回路１０３は、メモリコントローラ２０から受信した制御信号に基づいて、入出力回路１０１及びシーケンサ１０４のそれぞれを制御する。このような制御信号としては、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎが使用される。チップイネーブル信号ＣＥｎは、メモリデバイスＭＤをイネーブルにする信号である。コマンドラッチイネーブル信号ＣＬＥは、受け取った入出力信号Ｉ／ＯがコマンドＣＭＤであることを入出力回路１０１に通知する信号である。アドレスラッチイネーブル信号ＡＬＥは、受け取った入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを入出力回路１０１に通知する信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を入出力回路１０１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を入出力回路１０１に命令する信号である。ライトプロテクト信号ＷＰｎは、電源のオンオフ時にメモリデバイスＭＤを保護状態にする信号である。
シーケンサ１０４は、メモリデバイスＭＤの全体の動作を制御する。例えば、シーケンサ１０４は、コマンドレジスタ１０２Ｃに保持されたコマンドＣＭＤと、アドレスレジスタ１０２Ｂに保持されたアドレス情報ＡＤＤとに基づいて、読み出し動作、書き込み動作、消去動作等を実行する。また、シーケンサ１０４は、メモリデバイスＭＤの動作及び状態に基づいて、ステータスレジスタ１０２Ａ内のステータス情報ＳＴＳを更新する。
レディビジー制御回路１０５は、シーケンサ１０４の動作状態に基づいて、レディビジー信号ＲＢｎを生成する。レディビジー信号ＲＢｎは、メモリデバイスＭＤがレディ状態であるかビジー状態であるかを、メモリコントローラ２０に通知する信号である。本明細書において“レディ状態”は、メモリデバイスＭＤがメモリコントローラ２０からの命令を受け付ける状態であることを示し、“ビジー状態”は、メモリデバイスＭＤがメモリコントローラ２０からの命令を受け付けない状態であることを示している。
ドライバ回路１０６は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバ回路１０６は、生成した電圧を、メモリセルアレイ１０７、ロウデコーダモジュール１０８、及びセンスアンプモジュール１０９に供給する。
メモリセルアレイ１０７は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。また、メモリセルアレイ１０７には、複数のビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）と、複数のワード線と、ソース線と、ウェル線とが設けられる。各メモリセルトランジスタは、１本のビット線ＢＬと１本のワード線とに関連付けられている。
ロウデコーダモジュール１０８は、ブロックアドレスに基づいて、動作対象のブロックＢＬＫを選択する。そして、ロウデコーダモジュール１０８は、ドライバ回路１０６から供給された電圧を、選択したブロックＢＬＫ内の各種配線に転送する。また、ロウデコーダモジュール１０８は、複数のロウデコーダＲＤ０～ＲＤｎを含んでいる。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。
センスアンプモジュール１０９は、読み出し動作時に、メモリセルアレイ１０７からデータを読み出し、読み出したデータを入出力回路１０１に転送する。また、センスアンプモジュール１０９は、書き込み動作時に、入出力回路１０１から受け取ったデータに基づいて、ビット線ＢＬに所望の電圧を印加する。例えば、センスアンプモジュール１０９は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含んでいる。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。
カウンタ１１０は、例えばセンスアンプモジュール１０９から転送された“１”データの数、若しくは“０”データの数をカウントする。そして、カウンタ１１０は、カウント結果をシーケンサ１０４に転送する。カウンタ１１０は、例えば書き込み動作時におけるベリファイパスの判定に使用される。また、カウンタ１１０は、後述する不良検知読み出し動作に使用され、ワード線の不良の有無の判定にも使用される。
［１－１－３］メモリデバイスＭＤの回路構成
（メモリセルアレイ１０７の回路構成について）
図３は、第１実施形態に係るメモリデバイスＭＤの備えるメモリセルアレイ１０７の回路構成の一例を示し、メモリセルアレイ１０７に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１及びＳＴ２は、それぞれ選択ゲート線ＳＧＤ０及びＳＧＳ０に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１及びＳＴ２は、それぞれ選択ゲート線ＳＧＤ１及びＳＧＳ１に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１及びＳＴ２は、それぞれ選択ゲート線ＳＧＤ２及びＳＧＳ２に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１及びＳＴ２は、それぞれ選択ゲート線ＳＧＤ３及びＳＧＳ３に接続される。ビット線ＢＬは、同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＣＥＬＳＲＣは、例えば複数のブロックＢＬＫ間で共有される。
本明細書では、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合ことを、“セルユニットＣＵ”と呼ぶ。例えば、各々が１ビットデータを記憶する複数のメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、“１ページデータ”として定義される。セルユニットＣＵは、１つのメモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係るメモリデバイスＭＤが備えるメモリセルアレイ１０７の回路構成は、以上で説明された構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。選択ゲート線ＳＧＳは、ストリングユニットＳＵ毎に分離されていても良い。ＮＡＮＤストリングＮＳは、ダミーのメモリセルトランジスタを含んでいても良い。
（センスアンプモジュール１０９の回路構成について）
図４は、第１実施形態に係るメモリデバイスＭＤが備えるセンスアンプモジュール１０９に含まれたセンスアンプユニットＳＡＵの回路構成の一例を示している。図４に示すように、センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬ、並びにバスＬＢＵＳを含んでいる。
センスアンプ部ＳＡは、トランジスタＴ０～Ｔ７及びキャパシタＣＰを含んでいる。ビット線接続部ＢＬＨＵは、トランジスタＴ８を含んでいる。ラッチ回路ＳＤＬは、インバータＩＶ０及びＩＶ１、並びにトランジスタＴ１０及びＴ１１を含んでいる。トランジスタＴ０は、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１～Ｔ７、Ｔ１０及びＴ１１のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタＴ８は、トランジスタＴ０～Ｔ７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。
トランジスタＴ０のソースは、電源線に接続される。トランジスタＴ０のドレインは、ノードＮＤ１に接続される。トランジスタＴ０のゲートは、ラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。トランジスタＴ１のドレインは、ノードＮＤ１に接続される。トランジスタＴ１のソースは、ノードＮＤ２に接続される。トランジスタＴ１のゲートには、制御信号ＢＬＸが入力される。トランジスタＴ２のドレインは、ノードＮＤ１に接続される。トランジスタＴ２のソースは、ノードＳＥＮに接続される。トランジスタＴ２のゲートには、制御信号ＨＬＬが入力される。
トランジスタＴ３のドレインは、ノードＳＥＮに接続される。トランジスタＴ３のソースは、ノードＮＤ２に接続される。トランジスタＴ３のゲートには、制御信号ＸＸＬが入力される。トランジスタＴ４のドレインは、ノードＮＤ２に接続される。トランジスタＴ４のゲートには、制御信号ＢＬＣが入力される。トランジスタＴ５のドレインは、ノードＮＤ２に接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。トランジスタＴ５のゲートは、例えばラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。
トランジスタＴ６のソースは、接地される。トランジスタＴ６のゲートは、ノードＳＥＮに接続される。トランジスタＴ７のドレインは、バスＬＢＵＳに接続される。トランジスタＴ７のソースは、トランジスタＴ６のドレインに接続される。トランジスタＴ７のゲートには、制御信号ＳＴＢが入力される。キャパシタＣＰの一方電極は、ノードＳＥＮに接続される。キャパシタＣＰの他方電極には、クロック信号ＣＬＫが入力される。トランジスタＴ８のドレインは、トランジスタＴ４のソースに接続される。トランジスタＴ８のソースは、関連付けられたビット線ＢＬに接続される。トランジスタＴ８のゲートには、制御信号ＢＬＳが入力される。
インバータＩＶ０の入力ノードは、ノードＳＬＡＴに接続される。インバータＩＶ０の出力ノードは、ノードＳＩＮＶに接続される。インバータＩＶ１の入力ノードは、ノードＳＩＮＶに接続される。インバータＩＶ１の出力ノードは、ノードＳＬＡＴに接続される。トランジスタＴ１０の一端は、ノードＳＩＮＶに接続される。トランジスタＴ１０の他端は、バスＬＢＵＳに接続される。トランジスタＴ１０のゲートには、制御信号ＳＴＩが入力される。トランジスタＴ１１の一端は、ノードＳＬＡＴに接続される。トランジスタＴ１１の他端は、バスＬＢＵＳに接続される。トランジスタＴ１１のゲートには、制御信号ＳＴＬが入力される。例えば、ノードＳＬＡＴに保持されるデータが、ラッチ回路ＳＤＬに保持されるデータに相当する。一方で、ノードＳＩＮＶに保持されるデータが、ノードＳＬＡＴに保持されるデータの反転データに相当する。
ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬと同様である。例えば、ラッチ回路ＡＤＬは、ノードＡＬＡＴにおいてデータを保持し、ノードＡＩＮＶにおいてその反転データを保持する。そして、ラッチ回路ＡＤＬのトランジスタＴ１０のゲートには制御信号ＡＴＩが入力され、ラッチ回路ＡＤＬのトランジスタＴ１１のゲートには制御信号ＡＴＬが入力される。ラッチ回路ＢＤＬは、ノードＢＬＡＴにおいてデータを保持し、ノードＢＩＮＶにおいてその反転データを保持する。そして、ラッチ回路ＢＤＬのトランジスタＴ１０のゲートには制御信号ＢＴＩが入力され、ラッチ回路ＢＤＬのトランジスタＴ１１のゲートには制御信号ＢＴＬが入力される。ラッチ回路ＣＤＬ、ＤＤＬ及びＸＤＬについても同様のため、説明を省略する。
以上で説明されたセンスアンプユニットＳＡＵの回路構成において、トランジスタＴ０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ、ＳＴＩ及びＳＴＬ並びにクロック信号ＣＬＫのそれぞれは、例えばシーケンサ１４によって生成される。ノードＳＥＮは、センスアンプ部ＳＡのセンスノードと呼ばれても良い。センスアンプ部ＳＡは、例えば読み出し動作時に制御信号ＳＴＢがアサートされると、関連付けられたビット線ＢＬの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡは、対応するビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルの記憶するデータを判定する。本例において、制御信号をアサートすることは、“Ｌ”レベルの電圧を一時的に“Ｈ”レベルの電圧に変化させることに対応している。
センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬは、バスＬＢＵＳに共通に接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬは、バスＬＢＵＳを介して互いにデータを送受信することが出来る。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１０１との間のデータの入出力に使用される。また、ラッチ回路ＸＤＬは、例えばメモリデバイスのキャッシュメモリとしても使用され得る。メモリデバイスＭＤは、少なくともラッチ回路ＸＤＬが空いていれば、レディ状態に遷移することが出来る。また、ラッチ回路ＸＤＬは、カウンタ１１０にデータを転送することも出来る。
尚、第１実施形態に係るメモリデバイスＭＤが備えるセンスアンプモジュール１０９の回路構成は、以上で説明された構成に限定されない。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプユニットＳＡＵは、簡単な論理演算を実行することが可能な演算回路を含んでいても良い。ゲートがセンスノードに接続されるトランジスタがＰ型のトランジスタである場合に、制御信号ＳＴＢをアサートすることは、“Ｈ”レベルの電圧を一時的に“Ｌ”レベルの電圧に変化させることに対応し得る。
［１－１－４］データの記憶方式について
第１実施形態に係るメモリシステム１は、１つのメモリセルトランジスタＭＴに記憶させるデータのビット数に応じた複数種類の書き込みモードを使用することが出来る。例えば、第１実施形態に係るメモリシステム１は、ＳＬＣ（Single-Level Cell）モード、ＭＬＣ（Multi-Level Cell）モード、ＴＬＣ（Triple-Level Cell）モード、ＱＬＣ（Quadruple-Level Cell）モードのうち、少なくとも１つの書き込みモードを使用する。ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、及びＱＬＣモードは、１つのメモリセルトランジスタＭＴに対して、それぞれ１ビットデータ、２ビットデータ、３ビットデータ、及び４ビットデータを記憶させる書き込みモードである。
図５は、第１実施形態に係るメモリシステム１におけるメモリセルトランジスタＭＴの閾値電圧の分布の一例であり、ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、及びＱＬＣモードにそれぞれ対応する４種類の閾値電圧分布及び読み出し電圧のグループを示している。縦軸の“ＮＭＴｓ”は、メモリセルトランジスタＭＴの個数を示している。横軸の“Ｖｔｈ”は、メモリセルトランジスタＭＴの閾値電圧を示している。図５に示すように、複数のメモリセルトランジスタＭＴは、適用される書き込みモード、すなわち記憶するデータのビット数に応じて複数の閾値電圧分布を形成する。
ＳＬＣモード（１bit/cell）が使用された場合、２つのステートが、複数のメモリセルトランジスタＭＴの閾値電圧によって形成される。この２つのステートは、例えば閾値電圧の低い方から順に、それぞれ“Ｓ０”ステート、“Ｓ１”ステートと呼ばれる。ＳＬＣモードでは、互いに異なる１ビットデータが、“Ｓ０”及び“Ｓ１”ステートのそれぞれに割り当てられる。
ＭＬＣモード（２bit/cell）が使用された場合、４つのステートが、複数のメモリセルトランジスタＭＴの閾値電圧によって形成される。この４つのステートは、例えば閾値電圧の低い方から順に、それぞれ“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステートと呼ばれる。ＭＬＣモードでは、互いに異なる２ビットデータが、“Ｓ０”～“Ｓ３”ステートのそれぞれに割り当てられる。
ＴＬＣモード（３bit/cell）が使用された場合、８つのステートが、複数のメモリセルトランジスタＭＴの閾値電圧によって形成される。この８つのステートは、例えば閾値電圧の低い方から順に、それぞれ“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステート、“Ｓ４”ステート、“Ｓ５”ステート、“Ｓ６”ステート、“Ｓ７”ステートと呼ばれる。ＴＬＣ方式では、互いに異なる３ビットデータが、“Ｓ０”～“Ｓ７”ステートのそれぞれに割り当てられる。
ＱＬＣモード（４bit/cell）が使用された場合、１６つのステートが、複数のメモリセルトランジスタＭＴの閾値電圧によって形成される。この１６つのステートは、例えば閾値電圧の低い方から順に、それぞれ“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステート、“Ｓ４”ステート、“Ｓ５”ステート、“Ｓ６”ステート、“Ｓ７”ステート、“Ｓ８”ステート、“Ｓ９”ステート、“Ｓ１０”ステート、“Ｓ１１”ステート、“Ｓ１２”ステート、“Ｓ１３”ステート、“Ｓ１４”ステート、“Ｓ１５”ステートと呼ばれる。ＱＬＣ方式では、互いに異なる４ビットデータが、“Ｓ０”～“Ｓ１５”ステートのそれぞれに割り当てられる。
各書き込みモードにおいて、読み出し電圧が、隣り合うステートの間のそれぞれに設定される。具体的には、読み出し電圧Ｒ１が、“Ｓ０”及び“Ｓ１”ステートの間に設定される。読み出し電圧Ｒ２が、“Ｓ１”及び“Ｓ２”ステートの間に設定される。読み出し電圧Ｒ３が、“Ｓ２”及び“Ｓ３”ステートの間に設定される。読み出し電圧Ｒ４が、“Ｓ３”及び“Ｓ４”ステートの間に設定される。読み出し電圧Ｒ５が、“Ｓ４”及び“Ｓ５”ステートの間に設定される。読み出し電圧Ｒ６が、“Ｓ５”及び“Ｓ６”ステートの間に設定される。読み出し電圧Ｒ７が、“Ｓ６”及び“Ｓ７”ステートの間に設定される。読み出し電圧Ｒ８が、“Ｓ７”及び“Ｓ８”ステートの間に設定される。読み出し電圧Ｒ９が、“Ｓ８”及び“Ｓ９”ステートの間に設定される。読み出し電圧Ｒ１０が、“Ｓ９”及び“Ｓ１０”ステートの間に設定される。読み出し電圧Ｒ１１が、“Ｓ１０”及び“Ｓ１１”ステートの間に設定される。読み出し電圧Ｒ１２が、“Ｓ１１”及び“Ｓ１２”ステートの間に設定される。読み出し電圧Ｒ１３が、“Ｓ１２”及び“Ｓ１３”ステートの間に設定される。読み出し電圧Ｒ１４が、“Ｓ１３”及び“Ｓ１４”ステートの間に設定される。読み出し電圧Ｒ１５が、“Ｓ１４”及び“Ｓ１５”ステートの間に設定される。
各書き込みモードでは、読み出しパス電圧ＶＲＥＡＤが、最も閾値電圧が高いステートよりも高い電圧に設定される。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。また、各書き込みモードにおいて、隣り合う閾値分布の間には、それぞれベリファイ電圧が設定される。具体的には、書き込み動作において、“Ｓ１”～“Ｓ１５”ステートのそれぞれのベリファイ動作には、それぞれベリファイ電圧Ｖ１～Ｖ１５が使用される。例えば、ベリファイ電圧Ｖ１～Ｖ１５は、それぞれ読み出し電圧Ｒ１～Ｒ１５よりも高い電圧に設定される。
図６は、第１実施形態に係るメモリシステム１で使用されるＴＬＣモードのデータの割り当ての一例を示している。図６に示すように、ＴＬＣモードでは、互いに異なる３ビットデータが、８つのステートのそれぞれに割り当てられる。以下に、８つのステートに対するデータの割り付けの一例を羅列する。
“Ｓ０”ステート：“１１１（上位ビット／中位ビット／下位ビット）”データ
“Ｓ１”ステート：“１１０”データ
“Ｓ２”ステート：“１００”データ
“Ｓ３”ステート：“０００”データ
“Ｓ４”ステート：“０１０”データ
“Ｓ５”ステート：“０１１”データ
“Ｓ６”ステート：“００１”データ
“Ｓ７”ステート：“１０１”データ
ＴＬＣモードで図６に示されたデータの割り当てが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧Ｒ１及びＲ５を用いた読み出し動作によって確定する。中位ビットで構成される１ページデータ（中位ページデータ）は、読み出し電圧Ｒ２、Ｒ４及びＲ６を用いた読み出し動作によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧Ｒ３及びＲ７を用いた読み出し動作によって確定する。複数の読み出し電圧が使用されるページの読み出し動作では、演算処理がセンスアンプユニットＳＡＵ内で適宜実行される。
尚、以上で説明されたメモリシステム１が使用する書き込みモードは、あくまで一例である。各メモリセルトランジスタＭＴには、５ビット以上のデータが記憶されても良い。また、読み出し電圧、読み出しパス電圧、ベリファイ電圧のそれぞれは、各書き込みモードで同じ電圧値に設定されても良いし、異なる電圧値に設定されても良い。また、ＴＬＣモードで使用されるデータの割り当ては、図６に示された割り当てに限定されない。各書き込みモードにおけるデータの割り当ては、任意に設計され得る。
［１－２］動作
次に、第１実施形態に係るメモリデバイスＭＤの動作について説明する。以下の説明では、選択されたワード線ＷＬのことをＷＬｓｅｌと呼び、非選択のワード線ＷＬのことをＷＬｕｓｅｌと呼ぶ。ワード線ＷＬに電圧が印加されることは、ドライバ回路１０６がロウデコーダモジュール１０８を介して当該ワード線ＷＬに電圧を印加することに対応している。メモリデバイスＭＤが受信したアドレス情報ＡＤＤ及びコマンドＣＭＤは、それぞれアドレスレジスタ１０２Ｂ及びコマンドレジスタ１０２Ｃに転送される。メモリデバイスＭＤが受信した書き込みデータは、センスアンプモジュール１０９に含まれた各センスアンプユニットＳＡＵ内のラッチ回路ＸＤＬに転送される。
［１－２－１］書き込み動作の概要
第１実施形態に係るメモリデバイスＭＤは、書き込み動作において、複数の書き込みモードを使い分けることが出来る。複数の書き込みモードは、少なくとも通常モードと不良検知モードとを含んでいる。不良検知モードの書き込み動作は、データを書き込んだ後に、不良検知読み出し及び比較処理を実行する。不良検知読み出し及び比較処理は、書き込まれたデータが正しく記憶されているかどうかを確認する動作である。一方で、通常モードの書き込み動作は、不良検知モードに対して、不良検知読み出し及び比較処理が省略された書き込み動作に対応している。通常モードの書き込み動作と、不良検知モードの書き込み動作とのそれぞれの詳細については後述する。
図７は、第１実施形態に係るメモリシステム１の書き込み動作の流れの一例を示している。図７に示すように、まずメモリコントローラ２０が、ホスト機器３０から書き込みデータを受信する（ステップＳ１００）。すると、メモリコントローラ２０は、受信した書き込みデータを、ＲＡＭ２３に格納する。続けて、メモリコントローラ２０は、受信した書き込みデータの書き込み先を決定する（ステップＳ１０１）。書き込み先の決定には、例えばＲＡＭ２３に展開された記憶領域の管理テーブルが参照される。
次に、メモリコントローラ２０は、不良検知を実行するか否かを確認する（ステップＳ１０２）。不良検知を実行しない場合（ステップＳ１０２、ＮＯ）、メモリコントローラ２０は、書き込みモードを通常モードに設定する（ステップＳ１０３）。一方で、不良検知を実行する場合（ステップＳ１０２、ＹＥＳ）、メモリコントローラ２０は、書き込みモードを不良検知モードに設定する（ステップＳ１０４）。ステップＳ１０３又はＳ１０４の後に、メモリコントローラ２０は、メモリデバイスＭＤに対して、書き込みデータを転送し、設定された書き込みモードに応じた書き込み動作の実行を指示する。
メモリデバイスＭＤの書き込み動作が完了すると、メモリコントローラ２０は、メモリデバイスＭＤからステータス情報を読み出し、書き込み動作のステータスがパスになっているか否かを確認する(ステップＳ１０６)。ステータスパスでない場合(ステップＳ１０６、ＮＯ)、メモリコントローラ２０は、ステップＳ１０１の処理に戻り、書き込み先を変更して書き込み動作を実行する。一方で、ステータスパスである場合(ステップＳ１０６、ＹＥＳ)、メモリコントローラ２０は、ホスト機器３０から受信した書き込みデータが書き込まれたアドレスに基づいて、ルックアップテーブルＬＵＴを更新する(ステップＳ１０７)。その後、メモリコントローラ２０は、ＲＡＭ２３に保持された書き込みデータを破棄して、当該書き込みデータの書き込み動作を終了する。
［１－２－２］通常モードの書き込み動作
以下に、第１実施形態に係るメモリシステム１の通常モードの書き込み動作について、データの記憶方式にＴＬＣモード（3bit／cell）が適用された場合を例に説明する。
（通常モードの書き込み動作のコマンドシーケンスについて）
図８は、第１実施形態に係るメモリシステム１の通常モードの書き込み動作のコマンドシーケンスの一例を示し、メモリコントローラ２０とメモリデバイスＭＤとの間の入出力信号Ｉ／Ｏのやりとりを表示している。メモリシステム１は、通常モードの書き込み動作において、以下で詳述される図８（１）～（５）の動作を順に実行する。
まず、図８（１）に示すように、メモリコントローラ２０が、書き込み先のセルユニットＣＵに割り当てられた３ページデータのうち１ページ目のデータ（ＴＬＣモードにおける下位ページデータ）を含むコマンドセットを、メモリデバイスＭＤに転送する。具体的には、メモリコントローラ２０が、コマンド“０１ｈ”、コマンド“８０ｈ”、アドレス情報“ＡＤＤ”、下位ページの書き込みデータ“Ｄｉｎ”、コマンド“１Ａｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“０１ｈ”は、１ページ目のデータに対応する動作を指示するコマンドである。コマンド“８０ｈ”は、書き込み動作を指示するコマンドである。アドレス情報“ＡＤＤ”は、書き込み先のセルユニットＣＵに割り当てられたアドレスを含んでいる。コマンド“１Ａｈ”は、ラッチ回路ＸＤＬに保持されたデータの、その他のラッチ回路への転送を指示するコマンドである。メモリデバイスＭＤは、コマンド“１Ａｈ”を受信すると、一時的にビジー状態に遷移して、下位ページデータをラッチ回路ＸＤＬから例えばラッチ回路ＡＤＬに転送させる。
次に、図８（２）に示すように、メモリコントローラ２０が、書き込み先のセルユニットＣＵに割り当てられた３ページデータのうち２ページ目のデータ（ＴＬＣモードにおける中位ページデータ）を含むコマンドセットを、メモリデバイスＭＤに転送する。具体的には、メモリコントローラ２０が、コマンド“０２ｈ”、コマンド“８０ｈ”、アドレス情報“ＡＤＤ”、中位ページの書き込みデータ“Ｄｉｎ”、コマンド“１Ａｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“０２ｈ”は、２ページ目のデータに対応する動作を指示するコマンドである。メモリデバイスＭＤは、コマンド“１Ａｈ”を受信すると、一時的にビジー状態に遷移して、中位ページデータをラッチ回路ＸＤＬから例えばラッチ回路ＢＤＬに転送させる。
次に、図８（３）に示すように、メモリコントローラ２０が、書き込み先のセルユニットＣＵに割り当てられた３ページデータのうち３ページ目のデータ（ＴＬＣモードにおける上位ページデータ）を含むコマンドセットを、メモリデバイスＭＤに転送する。具体的には、メモリコントローラ２０が、コマンド“０３ｈ”、コマンド“８０ｈ”、アドレス情報ＡＤＤ”、上位ページの書き込みデータ“Ｄｉｎ”、コマンド“１０ｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“０３ｈ”は、３ページ目のデータに対応する動作を指示するコマンドである。コマンド“１０ｈ”は、例えばラッチ回路ＸＤＬに格納された上位ページデータをラッチ回路ＣＤＬに転送させた後に書き込み動作を開始することを指示するコマンドである。
メモリデバイスＭＤは、コマンド“１０ｈ”を受信すると、図８（４）に示すように、レディ状態（ＲＢｎ＝“Ｈ”レベル）からビジー状態（ＲＢｎ＝“Ｌ”レベル）に遷移する。すると、メモリデバイスＭＤが、例えばラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納された３ビットデータを用いて、通常モードの書き込み動作を実行する。書き込み動作が完了すると、メモリデバイスＭＤは、ビジー状態からレディ状態に遷移して、書き込み動作の完了をメモリコントローラ２０に通知する。図示された“ｔＰｒｏｇ”は、メモリデバイスＭＤが書き込み動作を実行している時間に対応している。
書き込み動作が完了して、メモリデバイスＭＤがビジー状態からレディ状態に遷移すると、図８（５）に示すように、メモリコントローラ２０が、ステータスリードを実行する。具体的には、メモリコントローラ２０が、コマンド“７０ｈ”を、メモリデバイスＭＤに送信する。コマンド“７０ｈ”を受信したメモリデバイスＭＤは、ステータスレジスタ１０２Ａに格納されたステータス情報“Ｓｏｕｔ”を、メモリコントローラ２０に送信する。このステータス情報“Ｓｏｕｔ”は、直前に実行された書き込み動作のステータス情報ＳＴＳを含んでいる。そして、メモリコントローラ２０が、ステータス情報“Ｓｏｕｔ”を参照して、書き込み動作のステータスを確認する（図７のステップＳ１０６）。
（通常モードの書き込み動作におけるステータス情報ＳＴＳについて）
図９は、第１実施形態に係るメモリデバイスＭＤの通常モードの書き込み動作におけるステータス情報ＳＴＳの一例を示している。図９に示すように、通常モードの書き込み動作の後に読み出されるステータス情報ＳＴＳは、例えば、プログラムフェイル（Loop Max）を示すデータを含んでいる。プログラムフェイル（Loop Max）を示すデータは、例えばＩ／Ｏ０に格納される。例えば、Ｉ／Ｏ０のデータ“０”は、書き込み動作が正常に完了したことを示している。Ｉ／Ｏ０のデータ“１”は、所定の回数のプログラムループで書き込みが完了しなかったことを示している。
また、ステータス情報ＳＴＳは、例えば、メモリデバイスＭＤが動作を実行中であるか否かを示すデータ（True busyn）と、キャッシュが空いたか否かを示すデータ（Cache busyn）と、ライトプロテクト信号ＷＰｎとを含んでいる。例えば、True busyn、Cache busyn、及びＷＰｎは、それぞれＩ／Ｏ５、Ｉ／Ｏ６及びＩ／Ｏ７に格納される。尚、通常モードの書き込み動作の後に読み出されるステータス情報ＳＴＳは、少なくともプログラムフェイル（Loop Max）を示すデータを含んでいれば良い。
通常モードの書き込み動作において、メモリコントローラ２０は、ステータス情報ＳＴＳに含まれたＩ／Ｏ０（プログラムフェイル（Loop Max））にデータ“０”が格納されている場合に、書き込み動作をステータスパスと判定する（図７のステップＳ１０６：ＹＥＳ）。一方で、メモリコントローラ２０は、ステータス情報ＳＴＳに含まれたＩ／Ｏ０にデータ“１”が格納されている場合に、書き込み動作をステータスパスでない、すなわちステータスフェイルと判定する（図７のステップＳ１０６：ＮＯ）。
（通常モードの書き込み動作の流れについて）
図１０は、第１実施形態に係るメモリデバイスＭＤの通常モードの書き込み動作の流れの一例を示している。以下に、図１０を参照して、メモリデバイスＭＤの通常モードの書き込み動作の流れについて説明する。
まずシーケンサ１０４は、プログラム動作を実行する（ステップＳ１１０）。プログラム動作は、書き込み対象のメモリセルトランジスタＭＴにプログラム電圧を印加する動作である。プログラム動作では、選択されたセルユニットＣＵ内のメモリセルトランジスタＭＴが、センスアンプユニットＳＡＵ内に保持された書き込みデータに基づいて、プログラム対象又はプログラム禁止に設定される。プログラム対象のメモリセルトランジスタＭＴでは、プログラム動作によって閾値電圧が上昇する。一方で、プログラム禁止のメモリセルトランジスタＭＴでは、プログラム動作による閾値電圧の上昇が抑制される。
次に、シーケンサ１０４は、ベリファイ動作を実行する（ステップＳ１１１）。ベリファイ動作は、書き込み対象のメモリセルトランジスタＭＴの閾値電圧が所望のステートに達したかどうかを判定する読み出し動作である。書き込み動作では、プログラム動作とベリファイ動作との組が複数回実行される。以下では、１回のプログラム動作と１回のベリファイ動作との組のことを、“プログラムループ”と呼ぶ。ベリファイ動作が完了すると、ベリファイ動作の結果が、カウンタ１１０に転送される。カウンタ１１０は、例えばステート毎に、ベリファイにパスしていないメモリセルトランジスタＭＴの数をカウントする。
次に、シーケンサ１０４が、カウンタ１１０のカウント結果に基づいて、ベリファイ対象のステートの書き込みが完了しているか否か、すなわちプログラムパスであるか否かを判定する（ステップＳ１１２）。プログラムパスでない場合（ステップＳ１１２、ＮＯ）、シーケンサ１０４は、現在のプログラムループの回数Ｎｌｏｏｐが、所定のループ数ＮｌｏｏｐＭＡＸを超えているか否かを確認する（ステップＳ１１３）。“Ｎｌｏｏｐ＞ＮｌｏｏｐＭＡＸ”を満たしていない場合（ステップＳ１１３、ＮＯ）、シーケンサ１０４は、プログラム電圧ＶＰＧＭをステップアップさせて（ステップＳ１１４）、ステップＳ１１０の処理に戻る、すなわち次のプログラムループを実行する。
プログラムループが繰り返し実行されると、未書き込みのステートのデータの区別に必要なラッチ回路の数が少なくなる。そこで、通常モードの書き込み動作では、シーケンサ１０４が、例えば書き込みの進行に応じてラッチ回路のデータを適宜破棄する。シーケンサ１０４は、プログラムループを繰り返し実行し、ステップＳ１１２の処理で全てのステートのプログラムパスを検知すると（ステップＳ１１２、ＹＥＳ）、ステータスパスの情報をステータスレジスタ１０２Ａに格納して、書き込み動作を終了する。一方で、シーケンサ１０４は、プログラムループの繰り返しによってステップＳ１１２の条件が満たされず、ステップＳ１１３の処理で“ｌｏｏｐ＞ＮｌｏｏｐＭＡＸ”を満たしたことを検知すると（ステップＳ１１３、ＹＥＳ）、ステータスフェイルの情報をステータスレジスタ１０２Ａに格納して、書き込み動作を終了する。
（通常モードの書き込み動作の詳細について）
図１１は、第１実施形態に係るメモリデバイスＭＤの通常モードの書き込み動作のタイミングチャートの一例を示し、レディビジー信号ＲＢｎと、選択されたワード線ＷＬｓｅｌに印加される電圧とを表示している。尚、書き込み動作を開始する前の初期状態において、選択されたワード線ＷＬｓｅｌの電圧は、例えばＶＳＳである。図１１において、時刻ｔ０は、書き込み開始時の時刻に対応し、時刻ｔ１は、書き込み終了時の時刻に対応している。図１１に示すように、シーケンサ１０４は、通常モードの書き込み動作が開始すると、プログラム動作とベリファイ動作とを含むプログラムループを実行する。
プログラム動作では、選択されたワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加される。プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴの閾値電圧を上昇させることが可能な高電圧である。選択されたワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加されると、プログラム対象のメモリセルトランジスタＭＴの閾値電圧が上昇する。一方で、プログラム禁止のメモリセルトランジスタＭＴの閾値電圧の上昇は、例えばセルフブースト技術によって抑制される。
ベリファイ動作では、ベリファイ電圧を用いた読み出し動作が実行される。ベリファイ動作において、選択されたワード線ＷＬｓｅｌに印加されるベリファイ電圧の種類及び数は、プログラムループの進行に応じて適宜変更される。例えば、初回のプログラムループでは、ベリファイ電圧Ｖ１を用いた読み出し動作が実行される。各センスアンプユニットＳＡＵには、保持する書き込みデータに応じて、ベリファイパスの判定に使用するベリファイ電圧が設定される。そして、設定されたベリファイ電圧を超えたメモリセルトランジスタＭＴが、ベリファイパスと判定される。
以上で説明された動作が、１回のプログラムループに対応している。プログラム電圧ＶＰＧＭは、プログラムループが繰り返される度にステップアップされ、実行されたプログラムループの回数に応じて高くなる。プログラム電圧ＶＰＧＭのステップアップ量は、任意の値に設定され得る。そして、シーケンサ１０４は、プログラムループを繰り返し実行し、全てのステートのプログラムパスを検知する、又はプログラムループの回数が所定の回数を超えたことを検知すると書き込み動作を終了して、メモリデバイスＭＤをビジー状態からレディ状態に遷移させる。
図１２は、第１実施形態に係るメモリデバイスＭＤの通常モードの書き込み動作におけるラッチ回路の使用方法の一例を示し、図１１に対応する書き込み動作中にラッチ回路が保持するデータの推移を表示している。図１２に示すように、時刻ｔ０には、例えば、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬが、それぞれ下位、中位及び上位ビットの書き込みデータを保持している。そして、時刻ｔ１には、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬが、無効なデータを保持している。すなわち、通常モードの書き込み動作では、センスアンプユニットＳＡＵ内のラッチ回路に保持された書き込みデータが、例えばデータの書き込みが終了した時点で破棄されている。
［１－２－３］不良検知モードの書き込み動作
以下に、第１実施形態に係るメモリシステム１の不良検知モードの書き込み動作について、データの記憶方式にＴＬＣモード（3bit／cell）が適用された場合を例に、通常モードの書き込み動作と異なる点を説明する。
（不良検知モードの書き込み動作のコマンドシーケンスについて）
図１３は、第１実施形態に係るメモリシステム１の不良検知モードの書き込み動作のコマンドシーケンスの一例を示し、メモリコントローラ２０とメモリデバイスＭＤとの間の入出力信号Ｉ／Ｏのやりとりを表示している。メモリシステム１は、不良検知モードの書き込み動作において、図１３（１）～（５）の動作を順に実行する。
まず、図１３（１）に示すように、メモリコントローラ２０が、下位ページデータをメモリデバイスＭＤに転送する。具体的には、メモリコントローラ２０が、プリフィックスコマンド“ＸＹｈ”をメモリデバイスＭＤに送信する。プリフィックスコマンド“ＸＹｈ”は、不良検知モードに対応する動作を指示するコマンドである。それから、メモリコントローラ２０が、通常モードの書き込み動作における図８（１）と同様に、コマンド、アドレス情報、及び書き込みデータを含むコマンドセットを、メモリデバイスＭＤに送信する。
次に、図１３（２）及び（３）に示すように、メモリコントローラ２０が、通常モードの書き込み動作における図８（２）及び（３）と同様に、中位ページデータの転送と、上位ページデータの転送とを、この順番に実行する。上位ページデータの転送では、メモリデバイスＭＤが、最後にコマンド“１０ｈ”を受信する。
メモリデバイスＭＤは、コマンド“１０ｈ”を受信すると、図１３（４）に示すように、レディ状態からビジー状態に遷移する。すると、メモリデバイスＭＤが、例えばラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納された３ビットデータを用いて、不良検知モードの書き込み動作を実行する。書き込み動作が完了すると、メモリデバイスＭＤは、ビジー状態からレディ状態に遷移して、書き込み動作の完了をメモリコントローラ２０に通知する。不良検知モードの書き込み動作の処理時間は、データの書き込み時間に対応する“ｔＰｒｏｇ”と、不良検知読み出し及び比較処理の時間に対応する“ｔＲ”とを含んでいる。
書き込み動作が完了して、メモリデバイスＭＤがビジー状態からレディ状態に遷移すると、図１３（５）に示すように、メモリコントローラ２０が、通常モードの書き込み動作における図８（５）の動作と同様のステータスリードを実行する。不良検知モードにおけるステータス情報“Ｓｏｕｔ”は、不良検知読み出し及び比較処理の結果をさらに含んでいる。そして、メモリコントローラ２０が、ステータス情報“Ｓｏｕｔ”を参照して、書き込み動作のステータスを確認する（図７のステップＳ１０６）。
（不良検知モードの書き込み動作におけるステータス情報ＳＴＳについて）
図１４は、第１実施形態に係るメモリデバイスＭＤの不良検知モードの書き込み動作におけるステータス情報ＳＴＳの一例を示している。図１４に示すように、不良検知モードの書き込み動作の後に読み出されるステータス情報ＳＴＳは、例えば、下位ページ、中位ページ及び上位ページのそれぞれの不良検知結果を含んでいる。例えば、下位ページ、中位ページ及び上位ページの不良検知結果は、それぞれＩ／Ｏ１、Ｉ／Ｏ２及びＩ／Ｏ３に格納される。例えば、Ｉ／Ｏ１、Ｉ／Ｏ２及びＩ／Ｏ３のデータ“０”は、それぞれ下位ページ、中位ページ及び上位ページで不良が検知されなかったことを示している。Ｉ／Ｏ１、Ｉ／Ｏ２及びＩ／Ｏ３のデータ“１”は、それぞれ下位ページ、中位ページ及び上位ページで不良が検知されたことを示している。
不良検知モードに対応するステータス情報ＳＴＳのその他の構成は、通常モードと同様である。尚、不良検知モードに対応するステータス情報ＳＴＳは、少なくとも不良検知対象のページの不良検知結果を含んでいれば良い。不良検知結果を示すデータは、任意のＩ／Ｏに格納され得る。また、不良検知モードに対応するステータス情報ＳＴＳの構成は、不良検知対象のページの種類や数に応じて変化し得る。
不良検知モードの書き込み動作において、メモリコントローラ２０は、例えば、Ｉ／Ｏ０（プログラムフェイル（Loop Max））と、Ｉ／Ｏ１（下位ページの不良検知結果）と、Ｉ／Ｏ２（中位ページの不良検知結果）と、Ｉ／Ｏ３（上位ページの不良検知結果）との全てにデータ“０”が格納されている場合に、書き込み動作をステータスパスと判定する（図７のステップＳ１０６：ＹＥＳ）。一方で、メモリコントローラ２０は、Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ２及びＩ／Ｏ３の少なくともいずれかにデータ“１”が格納されている場合に、書き込み動作をステータスフェイルと判定する（図７のステップＳ１０６：ＮＯ）。
（不良検知モードの書き込み動作の流れについて）
図１５は、第１実施形態に係るメモリデバイスＭＤの不良検知モードの書き込み動作の流れの一例を示している。図１５に示すように、まずシーケンサ１０４は、通常モードの書き込み動作と同様に、ステップＳ１１０～Ｓ１１４の処理、すなわちプログラムループを実行する。シーケンサ１０４は、不良検知モードの書き込み動作におけるプログラムループの繰り返しにおいて、少なくとも不良検知対象のページに対応するラッチ回路のデータを維持する。その他のページの書き込みデータは、書き込み動作の進行に応じて破棄されても良いし、維持されても良い。
プログラムループが繰り返され、ステップＳ１１２の処理で全てのステートのプログラムパスを検知すると（ステップＳ１１２、ＹＥＳ）、シーケンサ１０４は、不良検知読み出しを実行し（ステップＳ１２０）、不良検知読み出しの結果に基づいた比較処理を実行する（ステップＳ１２１）。そして、シーケンサ１０４は、比較処理によって得られたエラービット数が所定の基準値Ｎ１を超えているか否かを判定する（ステップＳ１２２）。基準値Ｎ１は、メモリデバイスＭＤの特性に応じて、任意の値に設定され得る。エラービット数＞Ｎ１でない場合（ステップＳ１２２、ＮＯ）、シーケンサ１０４は、ステップＳ１１５の処理に移行して、ステータスパスの情報をステータスレジスタ１０２Ａに格納して、書き込み動作を終了する。エラービット数＞Ｎ１である場合（ステップＳ１２２、ＹＥＳ）、シーケンサ１０４は、ステップＳ１１６の処理に移行して、ステータスフェイルの情報をステータスレジスタ１０２Ａに格納して、書き込み動作を終了する。
（不良検知モードの書き込み動作の詳細について）
図１６は、第１実施形態に係るメモリデバイスＭＤの不良検知モードの書き込み動作のタイミングチャートの一例を示し、レディビジー信号ＲＢｎと、選択されたワード線ＷＬｓｅｌに印加される電圧とを表示している。尚、本例では、不良検知対象が下位ページである場合について説明する。図１６に示すように、シーケンサ１０４は、不良検知モードの書き込み動作が開始すると、プログラムループを実行する。不良検知モードの書き込み動作のプログラムループにおいて選択されたワード線ＷＬｓｅｌに印加される電圧は、通常モードの書き込み動作と同様である。
シーケンサ１０４は、プログラムループを繰り返し実行し、全てのステートのプログラムパスを検知する、又はプログラムループの回数が所定の回数を超えたことを検知すると、不良検知読み出しを実行する。不良検知読み出しにおいて、シーケンサ１０４は、不良検知対象のページの読み出し動作を実行する。具体的には、下位ページが不良検知対象である場合、選択されたワード線ＷＬｓｅｌには、読み出し電圧Ｒ１及びＲ５が印加される。そして、シーケンサ１０４は、不良検知読み出しの読み出し結果を用いて比較処理を実行する。比較処理が完了すると、シーケンサ１０４は、メモリデバイスＭＤをビジー状態からレディ状態に遷移させる。
尚、図１６において、時刻ｔ０は、書き込み（プログラムループ）開始時の時刻に対応している。時刻ｔ１は、書き込み（プログラムループ）終了時の時刻に対応している。時刻ｔ２及びｔ３は、不良検知読み出しで読み出し電圧Ｒ１に対応する動作の時刻に対応している。時刻ｔ４及びｔ５は、不良検知読み出しで読み出し電圧Ｒ１に対応する動作の時刻に対応している。時刻ｔ６は、比較処理の時刻に対応している。時刻ｔ７は、比較処理が完了した時刻に対応している。
図１７は、第１実施形態に係るメモリデバイスＭＤの不良検知モードの書き込み動作におけるラッチ回路の使用方法の一例を示し、図１６に対応する書き込み動作中にラッチ回路が保持するデータの推移を表示している。
時刻ｔ０には、例えば、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬが、それぞれ下位、中位及び上位ビットの書き込みデータを保持している。そして、時刻ｔ１には、ラッチ回路ＡＤＬが下位ビットの書き込みデータを保持し、ラッチ回路ＢＤＬ及びＣＤＬが無効なデータを保持している。すなわち、不良検知モードの書き込み動作では、不良検知対象である下位ビットの書き込みデータが維持され、その他の書き込みデータが破棄されている。
時刻ｔ２には、読み出し電圧Ｒ１による読み出し結果が、ラッチ回路ＳＤＬに格納される。時刻ｔ３には、読み出し電圧Ｒ１による読み出し結果が、ラッチ回路ＳＤＬからラッチ回路ＤＤＬに転送される。時刻ｔ４には、読み出し電圧Ｒ５による読み出し結果が、ラッチ回路ＳＤＬに格納される。時刻ｔ５には、ラッチ回路ＳＤＬに格納された読み出し電圧Ｒ１による読み出し結果と、ラッチ回路ＤＤＬに格納された読み出し電圧Ｒ５による読み出し結果とに基づいて、下位ビットの読み出しデータが算出される。そして、算出された下位ビットの読み出しデータが、ラッチ回路ＤＤＬに格納される。
時刻ｔ６には、ラッチ回路ＡＤＬに格納された下位ビットの書き込みデータと、ラッチ回路ＤＤＬに格納された下位ビットの読み出しデータとの排他的論理和（ＥＸＯＲ）演算が実行される。そして、排他的論理和演算の結果が、期待値比較結果として、ラッチ回路ＸＤＬに格納される。ラッチ回路ＸＤＬに格納された期待値比較結果は、カウンタ１１０に転送され、カウンタ１１０は、例えば期待値比較結果の“１”をカウントする。期待値比較結果の“１”は、下位ビットの書き込みデータと下位ビットの読み出しデータとが異なっていることを示している。つまり、カウンタ１１０による期待値比較結果のカウント結果は、書き込みに失敗したメモリセルトランジスタＭＴの数（エラービット数）に対応している。その後、ステップＳ１２２の処理によって、エラービット数と基準値との比較が実行され、ステータスレジスタ１０２Ａ内のステータス情報ＳＴＳの値が更新される。
以上の説明では、不良検知対象のページとして下位ページが利用されたが、他のページに対しても同様に演算が実行される。また、不良検知の対象が１ページである場合について例示したが、不良検知の対象としては、複数ページが選択されても良い。この場合、不良検知読み出しの期間において、不良検知の対象であるページ毎に、不良検知読み出し及び比較処理が実行される。そして、シーケンサ１０４は、複数ページの読み出し結果と、複数ページの書き込みデータとの比較処理を実行する。具体的には、下位ページ及び中位ページが不良検知の対象である場合、下位ビットの書き込みデータ及び読み出しデータの排他的論理和演算と、中位ビットの書き込みデータ及び読み出しデータの排他的論理和演算とのそれぞれが実行される。尚、不良検知読み出し及び比較処理におけるラッチ回路の使用方法は、これに限定されない。例えば、不良検知読み出しで使用されるラッチ回路としては、書き込みデータが破棄されたラッチ回路が使用されても良い。
［１－３］第１実施形態の効果
以上で説明された第１実施形態に係るメモリシステム１に依れば、メモリシステム１の記憶するデータの信頼性を向上させることが出来る。以下に、第１実施形態に係るメモリシステム１の効果の詳細について、比較例を用いて説明する。
図１８は、メモリデバイスＭＤにおいてワード線ＷＬの不良が発生した場合のメモリセルトランジスタＭＴの閾値電圧の分布の一例を示している。尚、本例におけるデータの書き込み方式は、ＴＬＣモードに対応している。図１８（１）は、ワード線ＷＬの不良が無い場合、すなわち正常時の書き込みによって形成されたメモリセルトランジスタＭＴの閾値分布を表示している。図１８（２）は、ワード線ＷＬにオープン不良が発生している場合、すなわち異常時の書き込みによって形成されたメモリセルトランジスタＭＴの閾値分布を表示している。
図１８（１）に示すように、ワード線ＷＬに不良が発生していない状態で書き込み動作が完了すると、８つのステートが形成される。この８つのステートは、ベリファイ電圧Ｖ１～Ｖ７をそれぞれ用いたベリファイ動作をパスすることによって形成される。一方で、例えばワード線ＷＬのオープン不良が発生している場合、当該ワード線ＷＬには所望の電圧を印加することが困難になる。すると、図１８（２）に示すように、各ステートのベリファイ動作において、メモリセルトランジスタＭＴの制御ゲートには、例えば、所望のベリファイ電圧ではなく電圧ＶＸ（例えば０Ｖ）が印加される。
メモリデバイスＭＤのシーケンサ１０４は、メモリセルトランジスタＭＴの制御ゲートに印加される電圧が所望のベリファイ電圧と異なっているか否かを区別することが出来ない。また、シーケンサ１０４は、メモリセルトランジスタＭＴのオンオフに基づいてベリファイパスの判定をするため、ベリファイ動作において誤判定し得る。例えば、シーケンサ１０４は、電圧ＶＸによるベリファイ動作を全てのステートの書き込みで実行し、誤判定のベリファイパスに基づいて書き込み動作を正常に完了する。このように、物理故障が発生した場合には、書き込み動作が正常に完了したとしても、実際に書き込まれたデータが、所望の閾値電圧の分布を形成できていない場合がある。
このような物理不良は、製品出荷後にも発生し得る。メモリコントローラ２０は、ステータスリードの結果を信じるため、物理不良が発生したセルユニットＣＵに、正常にデータが書き込まれていると認識している。そして、メモリコントローラ２０は、当該セルユニットＣＵのデータが読み出せない場合に、複数種類の読み出し電圧を用いたトラッキング読み出し等、データの救済を目的とした読み出し動作を実行する。しかしながら、セルユニットＣＵには正しく書き込まれたデータが存在しないため、当該セルユニットＣＵに割り当てられた書き込みデータが消失してしまう。このため、メモリシステム１は、データの書き込み時に、後天的な物理不良を検知する方法を有していることが好ましい。
後天的な物理不良を検知する方法としては、メモリコントローラ２０が保持した書き込みデータと、セルユニットＣＵから読み出されたデータとを比較することが考えられる。メモリコントローラ２０は、この比較結果に基づいたエラービット数をカウントし、エラービット数が基準値を超えたことを検知することによって、物理不良が発生したワード線ＷＬを検出することが出来る。その結果、メモリシステム１は、書き込みデータを破棄する前に物理不良を検知し、物理不良が発生していないワード線ＷＬを選択した書き込み動作を実行することが出来る。従って、メモリシステム１は、物理不良に基づく書き込みデータの消失を回避することが出来る。
図１９は、第１実施形態の比較例における不良検知動作のコマンドシーケンスの一例を示している。図１９に示すように、第１実施形態の比較例において、メモリコントローラ２０は、３ページデータの書き込み動作を実行した後に、ステータスリードによって書き込みが成功したか否かを確認している。そして、メモリコントローラ２０は、書き込みが完了した後に、不良検知対象のページ（例えば下位ページ）を選択した読み出し動作を実行している。それから、読み出しデータ“Ｄｏｕｔ”がメモリコントローラ２０に出力され、不良検知処理が実行される。このように、第１実施形態の比較例における不良検知動作は、書き込み動作を実行した後に、読み出しデータの出力を含んでいる。
しかしながら、不良検知動作における読み出しデータの出力等は、チャネルＣＨを共有するメモリデバイスＭＤ間の動作の衝突の発生の原因となり得る。図２０は、第１実施形態の比較例においてチャネルＣＨ０を用いた書き込みシーケンスの一例を示している。尚、“ＦＷ”は、メモリコントローラ２０によるメモリデバイスＭＤに対するコマンドセットの送信期間に対応している。“ＥＣＣ”は、ＥＣＣ回路２４によるエラー訂正処理の期間に対応している。ステータスリードに関する動作の図示は、省略されている。
図２０に示すように、メモリコントローラ２０は、バンクＢ０～Ｂ３の順番に、書き込み動作の実行を指示する。そして、“ＦＷ”を受信したメモリデバイスＭＤが、書き込み動作を実行する（“ｔＰｒｏｇ”）。書き込み動作が終了すると、メモリコントローラ２０は、不良検知読み出しに関するコマンドセットをメモリデバイスＭＤに送信し、メモリデバイスＭＤが不良検知読み出しを実行する（“ｔＲ”）。不良検知読み出しが完了すると、読み出されたデータがメモリコントローラ２０に出力され（“Ｄｏｕｔ”）、ＥＣＣ回路２４が、受信した読み出しデータに対するエラー訂正処理を実行する（“ＥＣＣ”）。尚、ＥＣＣ回路２４がエラー訂正処理を実行する代わりに、メモリコントローラ２０が、書き込み動作の実行を指示するデータをＲＡＭ２３に保存しておき、読み出されたデータがメモリコントローラ２０に出力された（“Ｄｏｕｔ”）後に、ＲＡＭ２３に保存されたデータと読み出されたデータとの比較処理を実行しても良い。
チャネルＣＨ０は、例えば、メモリコントローラ２０によるコマンドセットの送信と、読み出しデータの受信とに使用される。メモリコントローラ２０は、メモリデバイスＭＤが何らかの動作を実行している場合には、これらの動作を並列に処理することが出来る。一方で、本例では、バンクＢ３に対応する不良検知読み出しのコマンドセットの送信と、バンクＢ０に対応する不良検知読み出しによる読み出しデータの出力とが衝突している。このような衝突が発生すると、衝突したうち動作の一方の処理が後回しにされ、書き込み動作全体の処理が長くなる。
これに対して、第１実施形態に係るメモリシステム１は、不良検知モードの書き込み動作において、データの書き込みと、不良検知読み出しとを連続で実行する。そして、不良検知のための比較処理が、メモリデバイスＭＤによって実行される。
簡潔に述べると、メモリデバイスＭＤは、書き込み動作のコマンドセットに追加されたプリフィックスコマンドに基づいて、不良検知モードの書き込み動作を実行する。不良検知モードの書き込み動作では、センスアンプユニットＳＡＵ内のラッチ回路が、書き込み完了後も、不良検知対象のページの書き込みデータを保持する。そして、メモリデバイスＭＤは、書き込み完了後に、続けてプリフィックスコマンドによって指定されたページの読み出し動作（不良検知読み出し）を実行する。
それから、当該読み出し動作の結果とラッチ回路内の書き込みデータとに基づいて、期待値比較結果が算出される。シーケンサ１０４は、期待値比較結果のカウント結果と基準値とを比較することによって、セルユニットＣＵの物理不良の発生を検知し、ステータスレジスタ１０２Ａ内のステータス情報ＳＴＳを更新する。メモリコントローラ２０は、書き込み後のステータス情報ＳＴＳを参照することによって、第１実施形態の比較例と同様に、ワード線ＷＬ（セルユニットＣＵ）の物理不良を検知することが出来る。
図２１は、第１実施形態においてチャネルＣＨ０を用いた書き込みシーケンスの一例を示している。図２１に示すように、第１実施形態に係るメモリシステム１では、第１実施形態の比較例に対して、書き込みの期間と不良検知読み出しの期間との間のコマンドセットの送信と、読み出しデータの出力と、エラー訂正処理とが省略されている。このため、第１実施形態に係るメモリシステム１における不良検知動作は、チャネルＣＨを共有するバンク間における動作の衝突の発生を抑制することが出来る。言い換えると、第１実施形態に係るメモリシステム１における不良検知動作では、データアウトが必要なくなるため、各チャネルＣＨにおける衝突の懸念が軽減される。
以上のように、第１実施形態に係るメモリシステム１は、不良検知モードの読み出し動作を活用することによって、第１実施形態の比較例と同様に、データの信頼性を向上させることが出来る。また、第１実施形態に係るメモリシステム１は、不良検知モードの読み出し動作においてデータアウトとエラー訂正処理とが省略されるため、第１実施形態の比較例よりも消費電力を抑制することが出来、さらにレイテンシを改善することが出来る。
［１－４］第１実施形態の変形例
第１実施形態に係るメモリシステム１は、種々の変形が可能である。以下に、第１実施形態の第１変形例、第２変形例、第３変形例及び第４変形例について順に説明する。
（第１実施形態の第１変形例）
第１実施形態では、不良検知モードの書き込み動作がＴＬＣモード（3bit/cell）で実行される場合について例示したが、これに限定されない。不良検知モードの書き込み動作は、その他の記憶方式と組み合わされても良い。以下に、第１実施形態の第１変形例として、ＳＬＣモード、ＭＬＣモード、及びＱＬＣモードのそれぞれと、不良検知モードの書き込み動作とを組み合わせた場合のコマンドシーケンスについて説明する。
図２２は、ＳＬＣモードで不良検知モードの書き込み動作が実行される場合のコマンドシーケンスの一例を示している。図２２に示すように、メモリコントローラ２０は、書き込み先のセルユニットＣＵに割り当てられた１ページデータを含むコマンドセットを、メモリデバイスＭＤに送信する。具体的には、メモリコントローラ２０が、プリフィックスコマンド“ＸＹｈ”、コマンド“Ａ２ｈ”、コマンド“８０ｈ”、アドレス情報“ＡＤＤ”、１ページの書き込みデータ“Ｄｉｎ”、コマンド“１０ｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“Ａ２ｈ”は、ＳＬＣモードに対応する動作を指示するコマンドである。メモリデバイスＭＤは、コマンド“１０ｈ”を受信すると、レディ状態からビジー状態に遷移して、ＳＬＣモードで不良検知読み出し及び比較処理を含む書き込み動作を実行する。
図２３は、ＭＬＣモードで不良検知モードの書き込み動作が実行される場合のコマンドシーケンスの一例を示している。図２３に示すように、メモリコントローラ２０は、まずプリフィックスコマンド“ＸＹｈ”をメモリデバイスＭＤに送信する。そして、メモリコントローラ２０は、通常モードの書き込み動作と同様のコマンドセットを用いて、下位ページデータと、上位ページデータとをメモリデバイスＭＤに送信する。上位ページデータの転送では、最後にマンド“１０ｈ”が送信される。メモリデバイスＭＤは、コマンド“１０ｈ”を受信すると、レディ状態からビジー状態に遷移して、ＭＬＣモードで不良検知読み出し及び比較処理を含む書き込み動作を実行する。
図２４は、ＱＬＣモードで不良検知モードの書き込み動作が実行される場合のコマンドシーケンスの一例を示している。図２４に示すように、メモリコントローラ２０は、まずプリフィックスコマンド“ＸＹｈ”をメモリデバイスＭＤに送信する。そして、メモリコントローラ２０は、通常モードの書き込み動作と同様のコマンドセットを用いて、下位ページデータと、中位ページデータと、上位ページデータと、最上位ページデータとをメモリデバイスＭＤに送信する。最上位ページデータの転送では、最初にコマンド“０４ｈ”が送信され、最後にコマンド“１０ｈ”が送信される。コマンド“０４ｈ”は、４ページ目のデータに対応する動作を指示するコマンドである。メモリデバイスＭＤは、コマンド“１０ｈ”を受信すると、レディ状態からビジー状態に遷移して、ＱＬＣモードで不良検知読み出し及び比較処理を含む書き込み動作を実行する。
第１実施形態の第１変形例における各書き込み動作では、不良検知読み出し及び比較処理を含む書き込み動作が実行された後に、第１実施形態と同様のステータスリードが実行される。ステータスリードによってメモリコントローラ２０に転送されるステータス情報ＳＴＳは、各記憶方式で不良検知の対象に設定されたページの不良検知結果を少なくとも含んでいれば良い。尚、１つのメモリセルトランジスタＭＴには、５ビット以上のデータが記憶されても良い。このような記憶方式（5bit/cell）が適用され且つ不良検知モードの書き込み動作を実行する場合に、メモリコントローラ２０は、不良検知モードの利用を指示するプリフィックスコマンド（“ＸＹｈ”）を最初に送信するコマンドセットに付加して、メモリデバイスＭＤに送信する。その結果、メモリデバイスＭＤは、使用するデータの記憶方式に依らずに、不良検知モードの書き込み動作を実行することが出来る。
（第１実施形態の第２変形例）
第１実施形態では、不良検知モードを指示するプリフィックスコマンドとして“ＸＹｈ”を使用する場合について例示したが、これに限定されない。メモリシステム１は、不良検知対象のページの組み合わせ毎に、複数種類のプリフィックスコマンドを使い分けても良い。以下に、第１実施形態の第２変形例として、プリフィックスコマンドと不良検知対象のページとの組み合わせについて説明する。
図２５は、第１実施形態の第２変形例におけるプリフィックスコマンドと不良検出対象のページとの組み合わせの一例を示している。図２５に示された“Ｌ”、“Ｍ”、“Ｕ”及び“Ｔ”は、それぞれ下位、中位、上位及び最上位ページデータに対応している。ＳＬＣモードでは、１つのセルユニットＣＵが“Ｌ”を含む１ページデータを記憶する。ＭＬＣモードでは、１つのセルユニットＣＵが“Ｌ”及び“Ｕ”を含む２ページデータを記憶する。ＴＬＣモードでは、１つのセルユニットＣＵが“Ｌ”、“Ｍ”及び“Ｕ”を含む３ページデータを記憶する。ＱＬＣモードでは、１つのセルユニットＣＵが“Ｌ”、“Ｍ”、“Ｕ”及び“Ｔ”を含む４ページデータを記憶する。
ＳＬＣモードと不良検知モードとが組み合わされる場合、メモリシステム１は、不良検知モードのプリフィックスコマンドとして、例えば１種類のコマンド“Ｘ１ｈ”を使用する。コマンド“Ｘ１ｈ”は、ＳＬＣモードの“Ｌ”に関連付けられている。
ＭＬＣモードと不良検知モードとが組み合わされる場合、メモリシステム１は、不良検知モードのプリフィックスコマンドとして、例えば３種類のコマンド“Ｘ１ｈ”、“Ｘ２ｈ”及び“Ｘ３ｈ”を使い分ける。コマンド“Ｘ１ｈ”、“Ｘ２ｈ”及び“Ｘ３ｈ”は、それぞれＭＬＣモードの“Ｌ”、“Ｕ”及び“Ｌ／Ｕ”に関連付けられている。
ＴＬＣモードと不良検知モードとが組み合わされる場合、メモリシステム１は、不良検知モードのプリフィックスコマンドとして、例えば７種類のコマンド“Ｘ１ｈ”、“Ｘ２ｈ”、“Ｘ３ｈ”、“Ｘ４ｈ”、“Ｘ５ｈ”、“Ｘ６ｈ”及び“Ｘ７ｈ”を使用する。コマンド“Ｘ１ｈ”、“Ｘ２ｈ”、“Ｘ３ｈ”、“Ｘ４ｈ”、“Ｘ５ｈ”、“Ｘ６ｈ”及び“Ｘ７ｈ”は、それぞれＴＬＣモードの“Ｌ”、“Ｍ”、“Ｕ”、“Ｌ／Ｍ”、“Ｌ／Ｕ”、“Ｍ／Ｕ”及び“Ｌ／Ｍ／Ｕ”に関連付けられている。
ＱＬＣモードと不良検知モードとが組み合わされる場合、メモリシステム１は、不良検知モードのプリフィックスコマンドとして、例えば１３種類のコマンド“Ｘ１ｈ”、“Ｘ２ｈ”、“Ｘ３ｈ”、“Ｘ４ｈ”、“Ｘ５ｈ”、“Ｘ６ｈ”、“Ｘ７ｈ”、“Ｘ８ｈ”、“Ｘ９ｈ”、“ＸＡｈ”、“ＸＢｈ”、“ＸＣｈ”及び“ＸＤｈ”を使い分ける。コマンド“Ｘ１ｈ”、“Ｘ２ｈ”、“Ｘ３ｈ”、“Ｘ４ｈ”、“Ｘ５ｈ”、“Ｘ６ｈ”、“Ｘ７ｈ”、“Ｘ８ｈ”、“Ｘ９ｈ”、“ＸＡｈ”、“ＸＢｈ”、“ＸＣｈ”及び“ＸＤｈ”は、それぞれＱＬＣモードの“Ｌ”、“Ｍ”、“Ｕ”、“Ｔ”、“Ｌ／Ｍ”、“Ｌ／Ｕ”、“Ｌ／Ｔ”、“Ｍ／Ｕ”、“Ｍ／Ｔ”、“Ｕ／Ｔ”、“Ｌ／Ｍ／Ｕ”、“Ｍ／Ｕ／Ｔ”及び“Ｌ／Ｍ／Ｕ／Ｔ”に関連付けられている。
メモリデバイスＭＤは、以上で説明された不良検知モードのプリフィックスコマンドを受信すると、関連付けられたページを不良検知対象として、不良検知モードの書き込み動作を実行する。尚、不良検知モードのプリフィックスコマンドと、不良検知対象のページとの組み合わせは、以上で説明された組み合わせに限定されない。不良検知モードに割り当てられるプリフィックスコマンドは、任意のコマンドに設定され得る。
（第１実施形態の第３変形例）
第１実施形態で説明された不良検知モードの書き込み動作において、ステップＳ１２２の処理で使用される基準値Ｎ１は、メモリコントローラ２０の指示に基づいて変更され得る。以下に、第１実施形態の第３変形例として、基準値Ｎ１を変更する設定変更動作について説明する。尚、設定変更動作は、“Set Feature”と呼ばれても良い。
図２６は、第１実施形態の第３変形例における設定変更動作のコマンドシーケンスの一例を示している。図２６に示すように、設定変更動作において、メモリコントローラ２０は、コマンド“ＥＦｈ”、アドレス情報“ＡＤＤ１”、設定データ“Ｄ０ｈ”、“Ｄ１ｈ”、“Ｄ２ｈ”及び“Ｄ３ｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“ＥＦｈ”は、設定変更動作を指示するコマンドである。アドレス情報“ＡＤＤ１”は、基準値Ｎ１に対応するパラメータが格納されているアドレス（閾値設定アドレス）を示している。第１実施形態の第３変形例における設定データ“Ｄ０ｈ”～“Ｄ３ｈ”は、基準値Ｎ１に適用するパラメータを含んでいる。
メモリデバイスＭＤは、コマンド“ＥＦｈ”を受信した後にアドレス情報“ＡＤＤ１”及び設定データ“Ｄ０ｈ”～“Ｄ３ｈ”を受信すると、レディ状態からビジー状態に遷移する。そして、メモリデバイスＭＤは、基準値Ｎ１に対応するパラメータを、設定データ“Ｄ０ｈ”～“Ｄ３ｈ”に含まれたパラメータに変更する。設定変更が完了すると、メモリデバイスＭＤは、ビジー状態からレディ状態に遷移して、設定変更動作を終了する。尚、設定データは、少なくとも１サイクル以上で送信されていれば良く、コマンド“ＥＦｈ”に関連付けられたサイクル数と同じであれば良い。
以上のように、メモリシステム１は、ステップＳ１２２の処理で使用される基準値Ｎ１を変更しても良い。基準値Ｎ１が高い数値に設定される場合、不良検知の感度が低くなり、メモリシステム１のパフォーマンスが向上する。一方で、基準値Ｎ１が低い数値に設定される場合、不良検知の感度が高くなり、メモリシステム１の信頼性が向上する。また、メモリシステム１は、ユーザの要望に応じて不良検知の感度を変更することによって、メモリシステム１のパフォーマンスと信頼性とのバランスを調整することが出来る。
（第１実施形態の第４変形例）
第１実施形態で説明された不良検知モードの書き込み動作において、不良検知読み出しで使用される読み出し電圧は、通常の読み出し動作で使用される読み出し電圧と異なっていても良い。以下に、第１実施形態の第４変形例として、不良検知読み出しで使用される読み出し電圧の設定変更動作について説明する。
図２７は、第１実施形態の第４変形例における設定変更動作のコマンドシーケンスの一例を示している。図２７に示すように、設定変更動作において、メモリコントローラ２０は、コマンド“ＥＦｈ”、アドレス情報“ＡＤＤ２”、設定データ“Ｄ０ｈ”、“Ｄ１ｈ”、“Ｄ２ｈ”及び“Ｄ３ｈ”を、この順番に、メモリデバイスＭＤに送信する。アドレス情報“ＡＤＤ２”は、不良検知読み出しで使用される読み出し電圧に対応するパラメータが格納されているアドレス（読み出し電圧設定アドレス）を示している。第１実施形態の第４変形例における設定データ“Ｄ０ｈ”～“Ｄ３ｈ”は、不良検知読み出しで使用される読み出し電圧に適用するパラメータを含んでいる。このようなパラメータとしては、例えば基準とされる読み出し電圧からのシフト値が使用される。
メモリデバイスＭＤは、コマンド“ＥＦｈ”を受信した後にアドレス情報“ＡＤＤ２”及び設定データ“Ｄ０ｈ”～“Ｄ３ｈ”を受信すると、レディ状態からビジー状態に遷移する。そして、メモリデバイスＭＤは、不良検知読み出しで使用される読み出し電圧に対応するパラメータを、設定データ“Ｄ０ｈ”～“Ｄ３ｈ”に含まれたパラメータに変更する。設定変更が完了すると、メモリデバイスＭＤは、ビジー状態からレディ状態に遷移して、設定変更動作を終了する。尚、設定データは、少なくとも１サイクル以上で送信されていれば良く、コマンド“ＥＦｈ”に関連付けられたサイクル数と同じであれば良い。
以上のように、メモリシステム１は、不良検知読み出しで使用される読み出し電圧を変更することが出来る。以下に、図２８を用いて、第１実施形態の第４変形例の効果について説明する。図２８は、メモリセルトランジスタＭＴの閾値電圧の分布の変化の一例を示している。図２８（１）は、データの書き込み直後のメモリセルトランジスタＭＴの閾値電圧の分布を表示している。図２８（２）は、データの書き込みから所定の時間が経過した後のメモリセルトランジスタＭＴの閾値電圧の分布を表示している。
図２８に示すように、メモリセルトランジスタＭＴの閾値電圧の分布は、時間経過に伴い変化する。メモリセルトランジスタＭＴの閾値電圧は、データが書き込まれた直後において特に不安定であり、所定の時間が経過すると安定する傾向を有している。例えば、メモリセルトランジスタＭＴの閾値電圧の分布は、図２８（２）に示すように下降してから安定する（Ｖｔｈシフト）。
このため、メモリデバイスＭＤは、読み出し動作の際に、図２８（２）の状態に最適化した読み出し電圧を設定することによって、読み出しエラーの発生を抑制する。一方で、不良検知読み出しは、データが書き込まれた直後に実行される読み出し動作である。このため、不良検知読み出しにおける読み出し電圧の最適値と、通常の読み出し動作における読み出し電圧の最適値とは異なることが考えられる。
そこで、第１実施形態の第４変形例に係るメモリシステム１は、設定変更動作によって、不良検知読み出しで使用される読み出し電圧を、書き込み直後のメモリセルトランジスタＭＴの閾値電圧の分布に合わせて変更する。例えば、不良検知読み出しで使用される読み出し電圧Ｒ１’～Ｒ７’が、それぞれ通常の読み出し動作で使用される読み出し電圧Ｒ１～Ｒ７よりも高く設定される。
これにより、第１実施形態の第４変形例に係るメモリシステム１は、不良検知読み出しにおける誤読み出しを抑制することが出来る。その結果、第１実施形態の第４変形例に係るメモリシステム１は、不良検知モードの読み出し動作におけるステータスフェイルの判定精度を向上させることが出来、不要な再書き込みの発生を抑制することが出来る。
［２］第２実施形態
第２実施形態に係るメモリシステム１は、第１実施形態と同様の構成を有する。そして、第２実施形態に係るメモリシステム１は、少なくとも２種類の書き込みモードを使用し、２段階の書き込み動作を実行する。以下に、第２実施形態に係るメモリシステム１について、第１実施形態と異なる点を説明する。
［２－１］書き込み動作
［２－１－１］書き込み動作の概要
図２９は、第２実施形態に係るメモリシステム１の書き込み動作の流れの一例を示している。図２９に示すように、まずメモリシステム１は、ホスト機器３０から書き込みデータを受信する（ステップＳ２００）。すると、メモリシステム１は、受信した書き込みデータを用いてバッファ書き込み動作を実行する（ステップＳ２０１）。
バッファ書き込み動作は、メモリデバイスＭＤのバッファ領域にデータを記憶させる高速な書き込み動作である。バッファ領域は、メモリセルアレイ１０７内にバッファ書き込み動作用に割り当てられた記憶領域である。バッファ書き込み動作では、例えば、ＳＬＣモードと不良検知モードとが使用される。バッファ書き込み動作のコマンドシーケンス及びタイミングチャートは、第１実施形態で説明された不良検知モードの書き込み動作と同様である。
ステップＳ２０１の処理が完了した後に、ホスト機器３０からの命令に基づくタスクが終了すると、メモリシステム１はアイドル状態に遷移する（ステップＳ２０２）。メモリシステム１は、バッファ書き込み動作の後にアイドル状態に遷移すると、ホスト機器３０からの命令に依らずに、コンパクション動作を実行する（ステップＳ２０３）。尚、コンパクション動作は、少なくともバッファ書き込み動作の後に実行されていれば良い。
コンパクション動作は、バッファ読み出し動作と、コンパクション書き込み動作とを含んでいる。バッファ読み出し動作は、バッファ書き込み動作によって書き込まれたデータを読み出す動作である。コンパクション書き込み動作は、バッファ読み出し動作によって読み出されたデータを、１つのメモリセルトランジスタＭＴが記憶するビット数がバッファ書き込み動作よりも多い記憶方式を用いてメモリデバイスＭＤに書き込む動作である。コンパクション書き込み動作では、例えば、ＴＬＣモードと不良検知モードとが使用される。
［２－１－２］コンパクション動作
図３０は、第２実施形態に係るメモリシステム１のコンパクション動作の流れの一例を示している。図３０に示すように、まずメモリコントローラ２０が、バッファ領域の読み出し動作を実行し、バッファ書き込み動作によって書き込まれたデータ（有効データ）を読み出して、ＲＡＭ２３に格納する（ステップＳ２１０）。続けて、メモリコントローラ２０が、バッファ領域から有効データの収集が完了したかどうかを確認する（ステップＳ２１１）。有効データの収集が完了していない場合（ステップＳ２１１、ＮＯ）、ステップＳ２１０の処理に戻る。一方で、有効データの収集が完了している場合（ステップＳ２１１、ＹＥＳ）、ステップＳ２１２の処理に移行する。
ステップＳ２１２の処理では、メモリコントローラ２０が、不良検知モードの動作パラメータを設定する。例えば、メモリコントローラ２０は、ステップＳ２１２の処理において、不良検知対象のページ等を設定する。そして、メモリコントローラ２０は、ＴＬＣモードと不良検知モードとを使用した書き込み動作を、メモリデバイスＭＤに指示する（ステップＳ２１３）。
メモリデバイスＭＤの書き込み動作が完了すると、メモリコントローラ２０は、メモリデバイスＭＤからステータス情報を読み出し、書き込み動作のステータスがパスになっているか否かを確認する(ステップＳ２１４)。ステータスパスでない場合(ステップＳ２１４、ＮＯ)、メモリコントローラ２０は、書き込み先を変更して(ステップＳ２１５)、ステップＳ２１２の処理に戻る。一方で、ステータスパスである場合(ステップＳ２１４、ＹＥＳ)、メモリコントローラ２０は、書き込み動作によってデータが書き込まれたアドレスに基づいて、ルックアップテーブルＬＵＴを更新する(ステップＳ２１６)。そして、書き込まれた有効データが、ＲＡＭ２３から破棄される。
その後、メモリコントローラ２０は、コンパクション動作が完了したか否かを確認する(ステップＳ２１７)。具体的には、メモリコントローラ２０が、ＲＡＭ２３に格納されている全ての有効データの書き込み動作が完了したか否かを確認する。ＲＡＭ２３に格納されている全ての有効データの書き込み動作が完了していない場合(ステップＳ２１７、ＮＯ)、メモリコントローラ２０は、ステップＳ２１２の処理に戻る。一方で、ＲＡＭ２３に格納されている全ての有効データの書き込み動作が完了している場合、コンパクション動作を終了する(ステップＳ２１７、ＹＥＳ)。
（コンパクション動作のコマンドシーケンスについて）
図３１は、第２実施形態に係るメモリシステム１のコンパクション動作のコマンドシーケンスの一例を示し、メモリコントローラ２０とメモリデバイスＭＤとの間の入出力信号Ｉ／Ｏのやりとりを表示している。メモリシステム１は、コンパクション動作において、以下で詳述される図３１（１）～（８）の動作を順に実行する。図３１（１）～（３）が、バッファ読み出し動作に対応している。図３１（４）～（８）が、コンパクション書き込み動作に対応している。
図３１（１）に示すように、まずメモリシステム１は、バッファ領域を選択した１ページデータの読み出し及びエラー訂正処理を実行する。具体的には、メモリコントローラ２０が、コマンド“Ａ２ｈ”、コマンド“００ｈ”、アドレス情報“ＡＤＤ”、コマンド“３０ｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“００ｈ”は、読み出し動作を指示するコマンドである。アドレス情報“ＡＤＤ”は、バッファ領域に割り当てられたアドレスを含んでいる。コマンド“３０ｈ”は、読み出し動作の開始を指示するコマンドである。メモリデバイスＭＤは、コマンド“３０ｈ”を受信すると、レディ状態からビジー状態に遷移して、読み出し動作を実行する。読み出し動作が完了すると、メモリデバイスＭＤがビジー状態からレディ状態に遷移する。
メモリコントローラ２０は、読み出し動作の実行を指示した後に、メモリデバイスＭＤがビジー状態からレディ状態に遷移したことを検知すると、メモリデバイスＭＤに対して読み出しデータ“Ｄｏｕｔ”を出力させる。メモリコントローラ２０は、読み出しデータ“Ｄｏｕｔ”を受信すると、受信した読み出しデータに対してエラー訂正処理を実行する。訂正された読み出しデータは、例えばＲＡＭ２３に格納される。
続けて、図３１（２）及び（３）に示すように、メモリシステム１が、バッファ領域を選択した１ページデータの読み出し及びエラー訂正処理を２回続けて実行する。図３１（２）に対応する動作と、図３１（３）に対応する動作とのそれぞれは、図３１（１）に対応する動作と同様である。これにより、ＲＡＭ２３には、メモリデバイスＭＤ内の一時的な高速書き込み領域（バッファ領域）から読み出された３ページデータが格納される。この３ページデータは、ＴＬＣモードの書き込み動作における下位、中位及び上位ページデータにそれぞれ対応している。
メモリコントローラ２０は、ＲＡＭ２３に少なくとも３ページデータが格納されると、コンパクション書き込み動作を実行する。コンパクション書き込み動作のコマンドシーケンスは、第１実施形態で説明された不良検知モードの書き込み動作と同様である。図３１（４）～（８）に対応する動作は、それぞれ図１３（１）～（５）に対応する動作と同様である。これにより、バッファ領域の３つのセルユニットＣＵから読み出された３ページデータが、１つのセルユニットＣＵに記憶される。
尚、コンパクション動作において、バッファ読み出し動作とコンパクション書き込み動作とは、交互に実行されなくても良い。言い換えると、メモリシステム１は、まず複数回のバッファ読み出し動作によって、所定量のページデータをＲＡＭ２３に格納する。その後に、メモリシステム１が、コンパクション書き込み動作を連続で実行しても良い。また、メモリシステム１は、バッファ読み出し動作におけるメモリコントローラ２０への読み出しデータの出力を省略して、コンパクション書き込み動作を実行しても良い。この場合、複数回のバッファ読み出し動作の読み出し結果が、各センスアンプユニットＳＡＵの複数のラッチ回路に保持される。
［２－２］第２実施形態の効果
以上で説明された第２実施形態に係るメモリシステム１に依れば、データの信頼性を向上させ、且つシーケンシャル書き込みの動作速度を向上させることが出来る。以下に、第１実施形態に係るメモリシステム１の効果の詳細について説明する。
ＳＳＤ等のメモリシステムに要求される性能の一つとして、シーケンシャル書き込みの動作速度が挙げられる。シーケンシャル書き込みは、メモリシステムがホスト機器から受け取った書き込みデータを連続で書き込む動作に相当する。シーケンシャル書き込みの動作速度を向上させる方法としては、ＳＳＤがホスト機器から受け取った書き込みデータを、高速な書き込みモード（例えばＳＬＣモード）で書き込むことが考えられる。しかしながら、高速な書き込みモードは、データの記録密度が小さい。
そこで、第２実施形態に係るメモリシステム１は、まず高速な書き込みモードを用いてデータを書き込む（バッファ書き込み動作）。その後に、メモリシステム１は、バッファ領域に書き込まれたデータを読み出して、高記録密度の書き込みモードを用いた書き込み動作を実行する（コンパクション動作）。これにより、第２実施形態に係るメモリシステム１は、シーケンシャル書き込みの動作速度の低下を抑制することが出来、且つメモリシステム１の記憶容量を大きくすることが出来る。
また、第２実施形態に係るメモリシステム１は、不良検知モードを、バッファ書き込み動作と、コンパクション動作とのそれぞれに適用する。これにより、第２実施形態に係るメモリシステム１は、セルユニットＣＵの物理不良を検知することが出来、書き込みデータの消失を回避することが出来る。従って、第２実施形態に係るメモリシステム１は、第１実施形態と同様に、データの信頼性を向上させることが出来る。
［２－３］第２実施形態の変形例
第２実施形態に係るメモリシステム１は、種々の変形が可能である。以下に、第２実施形態の第１変形例及び第２変形例について順に説明する。
（第２実施形態の第１変形例）
第２実施形態では、バッファ書き込み動作でＳＬＣモードが使用され、コンパクション書き込み動作でＴＬＣモードが使用される場合について説明したが、これに限定されない。バッファ書き込み動作で使用されるデータの記憶方式と、コンパクション書き込み動作で使用されるデータの記憶方式とは、その他の組み合わせでも良い。
図３２は、第２実施形態の第１変形例におけるバッファ書き込み動作とコンパクション書き込み動作との間のデータの記憶方式の組み合わせの一例を示している。図３２に示すように、バッファ書き込み動作にＳＬＣモードが使用される場合、コンパクション書き込み動作にはＭＬＣモード、ＴＬＣモード、又はＱＬＣモードが使用される。バッファ書き込み動作にＭＬＣモードが使用される場合、コンパクション書き込み動作にはＴＬＣモード又はＱＬＣモードが使用される。バッファ書き込み動作にＴＬＣモードが使用される場合、コンパクション書き込み動作には例えばＱＬＣモードが使用される。尚、コンパクション書き込み動作には、５bit/cell以上のデータの記憶方式が使用されても良い。
（第２実施形態の第２変形例）
第２実施形態では、バッファ書き込み動作とコンパクション書き込み動作との両方で不良検知モードが使用される場合について説明したが、これに限定されない。バッファ書き込み動作における不良検知モードは、省略されても良い。
図３３は、第２実施形態の第２変形例における書き込み動作の一例を示している。図３３に示すように、第２実施形態の第２変形例における書き込み動作は、図２９に示されたフローチャートにおいて、ステップＳ２０１がステップＳ２２０に置き換えられた構成を有している。
ステップＳ２２０のバッファ書き込み動作では、ＳＬＣモードと通常モードとが使用される。そして、ステップＳ２０３のコンパクション書き込み動作では、ＴＬＣモードと不良検知モードが使用される。これにより、第２実施形態の第２変形例に係るメモリシステム１は、バッファ書き込み動作のパフォーマンスを向上させることが出来る。
［３］第３実施形態
第３実施形態に係るメモリシステム１は、第１実施形態と同様の構成を有する。そして、第３実施形態に係るメモリシステム１は、ガベージコレクション動作に対して、第１実施形態で説明された不良検知モードを適用する。以下に、第３実施形態に係るメモリシステム１について、第１及び第２実施形態と異なる点を説明する。
［３－１］ガベージコレクション動作
ガベージコレクション動作は、メモリセルアレイ１０７に確保されたメモリ領域のうち、不要になった領域を自動的に開放する機能である。簡潔に述べると、メモリシステム１は、ガベージコレクション動作において、削除対象の無効データを集めて、断片化している有効データを新しいブロックＢＬＫに書き込む。そして、メモリシステム１は、無効データが集められたブロックＢＬＫの消去動作を実行し、空きブロックＢＬＫを形成する。
図３４は、第３実施形態に係るメモリシステム１のガベージコレクション動作の流れの一例を示している。図３４に示すように、まずメモリコントローラ２０が、有効データを読み出して、ＲＡＭ２３に格納する（ステップＳ３００）。続けて、メモリコントローラ２０が、有効データの収集が完了したかどうかを確認する（ステップＳ３０１）。有効データの収集が完了していない場合（ステップＳ３０１、ＮＯ）、ステップＳ３００の処理に戻る。一方で、有効データの収集が完了している場合（ステップＳ３０１、ＹＥＳ）、ステップＳ３０２の処理に移行する。
ステップＳ３０２の処理では、メモリコントローラ２０が、不良検知モードの動作パラメータを設定する。例えば、メモリコントローラ２０は、ステップＳ３０２の処理において、不良検知対象のページ等を設定する。そして、メモリコントローラ２０は、不良検知モードを使用した書き込み動作をメモリデバイスＭＤに指示する（ステップＳ３０３）。
メモリデバイスＭＤの書き込み動作が完了すると、メモリコントローラ２０は、メモリデバイスＭＤからステータス情報を読み出し、書き込み動作のステータスがパスになっているか否かを確認する(ステップＳ３０４)。ステータスパスでない場合(ステップＳ３０４、ＮＯ)、メモリコントローラ２０は、書き込み先を変更して(ステップＳ３０５)、ステップＳ３０２の処理に戻る。一方で、ステータスパスである場合(ステップＳ３０４、ＹＥＳ)、メモリコントローラ２０は、書き込み動作によってデータが書き込まれたアドレスに基づいて、ルックアップテーブルＬＵＴを更新する(ステップＳ３０６)。そして、書き込まれた有効データが、ＲＡＭ２３から破棄される。
その後、メモリコントローラ２０は、ガベージコレクション動作が完了したか否かを確認する(ステップＳ３０７)。具体的には、メモリコントローラ２０が、ＲＡＭ２３に格納されている全ての有効データの書き込み動作が完了したか否かを確認する。ＲＡＭ２３に格納されている全ての有効データの書き込み動作が完了していない場合(ステップＳ３０７、ＮＯ)、メモリコントローラ２０は、ステップＳ３０２の処理に戻る。一方で、ＲＡＭ２３に格納されている全ての有効データの書き込み動作が完了している場合、ガベージコレクション動作を終了する(ステップＳ３０７、ＹＥＳ)。
［３－２］第３実施形態の効果
以上で説明されたように、不良検知モードの書き込み動作は、ガベージコレクション動作で使用されても良い。これにより、第３実施形態に係るメモリシステム１は、ガベージコレクション動作において、セルユニットＣＵの物理不良を検知することが出来、有効データの消失を回避することが出来る。従って、第３実施形態に係るメモリシステム１は、第１実施形態と同様に、データの信頼性を向上させることが出来る。
［４］第４実施形態
第４実施形態に係るメモリシステム１は、第１実施形態と同様の構成を有する。そして、第４実施形態に係るメモリシステム１は、書き込み対象のブロックＢＬＫのＷ／Ｅ回数に基づいて、第１実施形態で説明された不良検知モードを適用する。以下に、第４実施形態に係るメモリシステム１について、第１～第３実施形態と異なる点を説明する。
［４－１］動作
図３５は、第４実施形態の第２変形例における書き込み動作の一例を示している。図３５に示すように、第４実施形態の第２変形例における書き込み動作は、図７に示されたフローチャートにおいて、ステップＳ１０２がステップＳ４００に置き換えられた構成を有している。
ステップＳ４００の処理において、メモリコントローラ２０は、書き込み対象のブロックＢＬＫの書き込み／消去回数（Ｗ／Ｅ回数）が基準値を超えているか否かを確認する。Ｗ／Ｅ回数＞基準値でない場合（ステップＳ４００、ＮＯ）、メモリコントローラ２０は、書き込みモードを通常モードに設定する（ステップＳ１０３）。一方で、Ｗ／Ｅ回数＞基準値である場合（ステップＳ４００、ＹＥＳ）、メモリコントローラ２０は、書き込みモードを不良検知モードに設定する（ステップＳ１０４）。ステップＳ１０３又はＳ１０４の後に、メモリコントローラ２０は、メモリデバイスＭＤに対して、書き込みデータを転送し、設定された書き込みモードに応じた書き込み動作の実行を指示する。第４実施形態に係るメモリデバイスＭＤのその他の動作は、図７を用いて説明した動作と同様である。
［４－２］第４実施形態の効果
メモリデバイスＭＤにおけるワード線ＷＬ等の物理不良は、Ｗ／Ｅ回数が多くなるほど発生する可能性が高くなる。そこで、第４実施形態に係るメモリシステム１は、ブロックＢＬＫのＷ／Ｅ回数に基づいて、不良検知モードを使用するか否かを判断する。そして、第４実施形態に係るメモリシステム１は、物理不良の発生リスクが小さいブロックＢＬＫに不良検知モードを使用しないことによって、メモリシステム１のパフォーマンス及びレイテンシを改善することが出来る。また、第４実施形態に係るメモリシステム１は、物理不良の発生リスクが大きいブロックＢＬＫに不良検知モードを使用することによって、第１実施形態と同様に、データの信頼性を向上させることが出来る。
尚、第４実施形態では、不良検知モードの使用の有無を決定する基準値がＷ／Ｅ回数である場合について例示したが、これに限定されない。例えば、メモリシステム１の温度状態を、不良検知モードの使用の有無の基準値として使用しても良い。不良検知モードの使用の有無を決定する基準値としては、あらゆるパラメータが活用され得る。
［５］その他
上記実施形態において、説明に使用されたコマンド“０１ｈ”～“０４ｈ”、“ＸＹｈ”、及び“Ｘ１ｈ”～“ＸＤｈ”のそれぞれは、任意のコマンドに置き換えることが可能である。下位ページ、中位ページ、上位ページ、及び最上位ページに対応する動作を指示するコマンドとして、それぞれコマンド“０１ｈ”、“０２ｈ”、“０３ｈ”及び“０４ｈ”が使用された場合を例に説明したが、コマンド“０１ｈ”～“０４ｈ”はその他のコマンドに置き換えられても良い。読み出しページを指定するコマンドは、アドレス情報ＡＤＤにページの情報を含ませることによって省略されても良い。ステータスリードに対応するコマンドは、複数種類使い分けられても良い。例えば、コマンド“７０ｈ”が、通常モードの書き込み動作に対応するステータスリードコマンドとして使用され、コマンド“７Ｘｈ”が、不良検知モードの書き込み動作に対応するステータスリードコマンドとして使用されても良い。本明細書では、送信されるアドレス情報ＡＤＤが１サイクルである場合が例示されているが、読み出し動作及び書き込み動作で送信されるアドレス情報は、複数サイクル（例えば５サイクル）であっても良い。
上記実施形態における読み出し動作において、選択されたワード線ＷＬに印加される電圧は、例えばドライバ回路１０６がロウデコーダモジュール１０８に電圧を供給する信号線の電圧と同様の電圧となる。つまり、各種配線に印加される電圧や電圧が印加されている期間は、対応する信号線の電圧を調べることにより大まかに知ることが出来る。ドライバ回路１０６に接続された各信号線の電圧から選択ゲート線及びワード線等の電圧を見積もる場合には、ロウデコーダＲＤに含まれたトランジスタによる電圧降下が考慮されても良い。この場合、選択ゲート線及びワード線のそれぞれの電圧は、対応する信号線に印加されている電圧よりもトランジスタの電圧降下の分だけ低くなる。
上記実施形態における読み出し動作において、メモリデバイスＭＤは、選択されたワード線ＷＬに印加される読み出し電圧を、低いレベルから高いレベルに変化させても良いし、高いレベルから低いレベルに変化させても良い。読み出し電圧が印加される順序は、適宜変更され得る。メモリデバイスＭＤは、何れの場合においても、メモリセルトランジスタＭＴからデータを読み出すことが出来る。また、上記実施形態で説明されたコーディングはあくまで一例である。どのようなコーディングに対しても、上述された構成及び動作が応用され得る。
本明細書において、入出力回路１０１、ロジック制御回路１０３、シーケンサ１０４、レディビジー制御回路１０５、及びドライバ回路１０６を含んだ要素が、“コントローラ”または“制御回路”と呼ばれても良い。つまり、メモリデバイスＭＤのコントローラが、外部のメモリコントローラ２０からの指示に基づいて、メモリセルトランジスタＭＴへの書き込み動作を実行し得る。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。“バッファ領域”は、センスアンプモジュール１０９に含まれた複数のラッチ回路によって形成される記憶領域のことを示していても良い。つまり、書き込みデータや読み出しデータは、センスアンプモジュール１０９のバッファ領域に格納され得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、１０…メモリセット、１４…シーケンサ、１７…メモリセルアレイ、１８…ロウデコーダモジュール、１９…センスアンプモジュール、２０…メモリコントローラ、２１…ＣＰＵ、２２…ＲＯＭ、２３…ＲＡＭ、２４…ＥＣＣ回路、２５…ホストインターフェイス回路、２６…ＮＡＮＤインターフェイス回路、３０…ホスト機器、１０１…入出力回路、１０２…レジスタセット、１０２Ａ…ステータスレジスタ、１０２Ｂ…アドレスレジスタ、１０２Ｃ…コマンドレジスタ、１０３…ロジック制御回路、１０４…シーケンサ、１０５…レディビジー制御回路、１０６…ドライバ回路、１０７…メモリセルアレイ、１０８…ロウデコーダモジュール、１０９…センスアンプモジュール、１１０…カウンタ、Ｔ０～Ｔ７，Ｔ１０，Ｔ１１…トランジスタ、ＩＶ…インバータ、ＭＤ…メモリデバイス、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (11)

  1. データを不揮発に記憶するメモリセルを含むメモリセルアレイと、
    前記メモリセルアレイに接続された複数のビット線と、
    前記複数のビット線にそれぞれ接続された複数のセンスアンプユニットと、
    前記メモリセルへの書き込み動作を実行するコントローラと、
    前記書き込み動作のステータス情報を格納するレジスタと、を備え、
    前記メモリセルアレイは、第１アドレスで指定される第１記憶領域を含み、
    前記複数のセンスアンプユニットは、データを格納可能なバッファ領域を含み、
    前記コントローラが、第１プリフィックスコマンドを受信した後に、前記書き込み動作を指示する第１コマンドと、前記第１アドレスと、第１データとを含む第１コマンドセットを受信すると、
    前記第１データを前記バッファ領域に格納し、前記バッファ領域に格納された前記第１データを前記第１記憶領域に書き込み、
    前記第１記憶領域に前記第１データを書き込んだ後に、前記第１データを前記バッファ領域に維持した状態で、第２データを前記第１記憶領域から読み出し、読み出した前記第２データを前記バッファ領域に格納し、
    前記バッファ領域に格納された前記第１データと前記第２データとを比較し、前記比較の結果に基づいて、前記ステータス情報を更新する、
    メモリデバイス。
  2. 前記比較は、前記第１データと前記第２データとの排他的論理和演算であり、
    前記コントローラは、前記排他的論理和演算によって得られた第３データのうち第１値である数をカウントし、前記カウントの結果が、第１基準値よりも大きい場合に、ステータスフェイルの情報を前記ステータス情報に書き込み、第１基準値以下である場合に、ステータスパスの情報を前記ステータス情報に書き込む、
    請求項１に記載のメモリデバイス。
  3. 前記コントローラは、第２コマンドと、第２アドレスと、第１設定データとを含む第２コマンドセットを受信すると、前記第１設定データに含まれた数値を前記第１基準値として使用する、
    請求項２に記載のメモリデバイス。
  4. 前記コントローラは、前記書き込み動作の後にステータスリードコマンドを受信すると、前記ステータス情報を外部のメモリコントローラに出力する、
    請求項１乃至請求項３のいずれか一項に記載のメモリデバイス。
  5. 前記コントローラが、前記第１プリフィックスコマンドを受信することなく、前記第１コマンドセットを受信すると、
    前記第１データを前記バッファ領域に格納し、前記バッファ領域に格納された前記第１データを前記第１記憶領域に書き込み、
    前記第１記憶領域に前記第１データを書き込んだ後に、前記バッファ領域に格納された前記第１データを破棄する、
    請求項１乃至請求項４のいずれか一項に記載のメモリデバイス。
  6. 前記コントローラは、第３コマンドと、第３アドレスと、第２設定データとを含む第３コマンドセットを受信すると、前記第２設定データに含まれた数値を、前記書き込み動作における前記第２データの読み出しで、前記第１記憶領域のメモリセルに印加する読み出し電圧の補正値として使用する、
    請求項１乃至請求項５のいずれか一項に記載のメモリデバイス。
  7. 請求項１に記載のメモリデバイスと、
    前記第１プリフィックスコマンド及び前記第１コマンドセットを前記メモリデバイスに送信するメモリコントローラと、を備える、
    メモリシステム。
  8. 前記メモリセルアレイは、第２アドレスで指定される第２記憶領域をさらに含み、
    前記メモリコントローラが、前記第１プリフィックスコマンドと前記第１コマンドセットとに基づいた書き込み動作の後に、前記メモリデバイスから前記ステータス情報を読み出し、前記ステータス情報がステータスフェイルの情報を含む場合に、前記第１プリフィックスコマンドと、前記第１コマンドと、前記第２アドレスと、前記第１データとを含む第４コマンドセットを前記メモリデバイスに送信する、
    請求項７に記載のメモリシステム。
  9. 前記メモリセルアレイは、第３アドレスで指定される第３記憶領域と、第４アドレスで指定される第４記憶領域と、をさらに含み、
    前記メモリコントローラが、前記第１プリフィックスコマンドと前記第１コマンドセットとに基づいた書き込み動作の後に、前記第１プリフィックスコマンドと、前記第１コマンドと、前記第３アドレスと、第４データとを含む第４コマンドセットを前記メモリデバイスに送信し、
    前記メモリデバイスが、前記第４コマンドセットに基づいた書き込み動作を実行し、
    前記メモリコントローラが、前記第４コマンドセットに基づいた書き込み動作の後に、前記第１アドレスの読み出し動作と前記第３アドレスの読み出し動作とを前記メモリデバイスに指示し、前記第１アドレスの前記読み出し動作によって得られた第５データと、前記第３アドレスの前記読み出し動作によって得られた第６データとを用いた前記第４アドレスの書き込み動作を前記メモリデバイスに指示する、
    請求項７又は請求項８に記載のメモリシステム。
  10. 前記メモリコントローラは、前記メモリセルアレイに含まれた複数の記憶領域に対するガベージコレクションにおいて、前記第１プリフィックスコマンドに基づいた書き込み動作を前記メモリデバイスに指示する、
    請求項７乃至請求項９のいずれか一項に記載のメモリシステム。
  11. 前記メモリコントローラは、前記メモリセルアレイに含まれた複数の記憶領域のうち、
    書き込み／消去の回数が第２基準値よりも大きい記憶領域に対して、前記第１プリフィックスコマンドに基づいた書き込み動作を前記メモリデバイスに指示し、
    書き込み／消去の回数が前記第２基準値以下である記憶領域に対して、前記第１プリフィックスコマンドに基づかない書き込み動作を前記メモリデバイスに指示する、
    請求項７乃至請求項１０のいずれか一項に記載のメモリシステム。
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