CN101252021A - 存储装置及其操作方法 - Google Patents

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Abstract

存储装置具有作为多电平单元(MLC)的存储单元。存储单元阵列包括多个单元串，每个串设置在位线和共源线之间，其中，在编程校验时对共源极线施加正电压。页缓冲器被配置成对MLC进行编程、读取存储单元并执行编程校验。通过顺序增大位线选择信号的电压电平直到位线选择信号达到足以校验存储单元阵列中所选择的单元的编程状态的电压来执行该编程校验。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求2007年2月22日提交的韩国专利申请第10-2007-017924号和2007年9月17日提交的韩国专利申请第10-2007-094134号的优先权，其全部内容通过引用包含于此。
技术领域
本发明涉及一种存储装置的操作方法，尤其涉及一种可以减少用于多电平单元(Multi-Level Cell，以下称为“MLC”)的编程校验次数的存储装置和编程校验方法。
背景技术
公知的NAND闪速存储装置包括存储单元阵列、行解码器和页缓冲器。存储单元阵列包括由沿行延伸的多个字线和沿列延伸的多个位线交叉的多个单元串。
连接到串选择线的行解码器、字线和共源极线布置在存储单元阵列的一侧，连接到多个位线的页缓冲器布置在存储单元阵列的另一侧。
近年来，为了进一步提高闪速存储器的集成水平，对能够在一个存储单元中存储多个数据位的MLC进行了积极的研究。将这种类型的存储单元称为MLC。将被配置成存储单个位的存储单元称为单电平单元(Single Level Cell，以下称为“SLC”)。
图1a示出SLC存储装置的单元分布。
参考图1a，SLC具有两个单元状态101和102的分布。在SLC中，擦除单元状态101主要根据编程操作移动到编程单元状态102(S110)。SLC需要如图1a中所示的一个编程操作，并且可以通过使用校验电压PV执行一次校验来完成校验操作。
图1b示出MLC存储装置的单元分布。
图1b还示出了能够存储2位数据的MLC的单元分布。MLC存储装置具有分别代表数据存储状态[11]、[10]、[00]和[01]的单元状态111至114。该单元分布对应于MLC的阈值电压分布。
此外，对每个单元进行编程包括执行最低有效位(LSB，LeastSignificant Bit)编程(S121)以将该单元编程为状态[10]，最高有效位(MSB，Most Significant Bit)编程包括将状态[10]编程为状态[00](S131)或者将状态[11]编程为状态[01](S132)。
在编程之后执行校验。一般来说，单元分布随着可以存储的数据位的数目的增加而增加。因此，校验的次数也增加。
如上所述，在SLC的情况下，对编程1脉冲执行一次校验。然而，在如图1b中所示的能够存储2位数据的MLC的情况下，在MSB编程中需要对编程1脉冲执行两次校验。以这种方式，3位MLC需要对该编程脉冲执行三次校验，而4位MLC需要四次校验。
从以下式1可以看出，编程时间随着校验次数的增加而增加。
T pgm = ( t PGM + t V fy × N V fy ) × N pgm - - - ( 1 )
其中，Tpgm是总编程时间，tPGM是编程脉冲时间，tVfy是校验时间，NVfy是每个编程脉冲的校验次数，Npgm是施加的编程脉冲的数目。
如式1中所示，编程时间随着校验次数的增加而延长，这影响存储装置的效率。
发明内容
本发明涉及一种可以通过减少包括MLC的存储装置的操作中的校验或读取时间来节省编程时间的存储装置及其操作方法。
根据本发明的一方面，一种具有MLC的存储装置包括存储单元阵列、多个页缓冲器和校验控制器。存储单元阵列包括多个单元串，多个单元串分别连接到每个位线和共地线，并且被配置成在编程校验时对共地线提供正电压。多个页缓冲器被配置为通过各个位线对MLC进行编程并读取存储在存储单元中的数据。在对存储单元进行编程校验或者数据读取操作时，校验控制器根据对位线进行预充电的电压电平来连接位线和页缓冲器，使得页缓冲器可以确定存储单元的编程状态。
根据本发明的另一方面，一种包括MLC的存储装置的编程校验方法包括：对存储装置的MLC进行编程；对共同连接到单元串的地线施加电源电压，该单元串连接有进行编程校验的MLC；对连接到MLC的单元串的交点的多个字线中的选择的字线施加第一电压，并且对未选择的字线施加通过电压，对每个位线进行预充电；根据预置电压电平对连接在位线和页缓冲器之间的晶体管的栅极顺序施加位线选择信号，并确认根据每个电压电平输出的页缓冲器的校验信号；以及根据位线选择信号的电压电平确定MLC是否被编程，基于确认结果输出校验信号。
附图说明
图1a示出SLC存储装置的单元分布；
图1b示出MLC存储装置的单元分布；
图2a是示出根据本发明的实施例的MLC存储装置的结构的框图；
图2b是图2a的存储单元阵列和根据第一实施例的页缓冲器的电路图；
图2c是图2a的存储单元阵列和根据第二实施例的页缓冲器的电路图；
图2d是说明图2c的反相(inversion)模块的特性的曲线图；
图3是说明根据本发明的实施例的依赖于单元电压的变化的位线预充电电平的曲线图；
图4是根据本发明的第一实施例的页缓冲器的操作时序图；以及
图5a和图5b是根据本发明的第二实施例的页缓冲器的操作时序图。
具体实施方式
将参照附图说明根据本申请的具体实施例。
参考图2a，根据本发明的实施例的MLC存储装置200包括：具有MLC的存储单元阵列210；包括多个页缓冲器的页缓冲器模块220，该多个页缓冲器用于对存储单元阵列210进行数据编程、校验和读取操作；Y解码器模块230，用于响应于输入地址选择该多个页缓冲器；X解码器模块240，用于响应于输入地址选择存储单元阵列210的字线；控制器250，用于控制MLC存储装置200的操作；以及校验控制器260，用于根据连接到存储单元的位线的预充电电压电平来控制页缓冲器模块220的页缓冲器以读取数据状态。
存储单元阵列210包括定义了字线和位线的MLC。页缓冲器模块220包括一个或多个页缓冲器，其中，每个页缓冲器连接到存储单元阵列210的一对位线并且被配置成对存储单元执行编程、校验和读取操作。
Y解码器模块230和X解码器模块240用于在控制器250的控制下针对编程或读取操作选择MLC。
控制器250控制用于编程校验或读取操作和擦除操作、操作信号等的电压电平。
此外，在对根据本发明的实施例的存储单元阵列210执行编程校验时，控制器250对共源极线施加已被调整为特定电平的电压VDC并控制校验操作，使得可以减少校验次数和编程时间。
校验控制器260根据对位线预充电的电压电平和在控制器250的控制下对其施加的控制信号的电压电平来连接位线和页缓冲器。由此，页缓冲器校验或读取存储在存储单元中的数据。
将参照附图详细说明该操作。
图2b是图2a的存储单元阵列和根据第一实施例的页缓冲器的电路图。
图2b是示出图2a中所示的MLC存储装置200中与编程校验操作有关的存储单元阵列210的一个单元串211、连接在连接到单元串211的位线BL和页缓冲器模块220之间的校验控制器260的一部分(261)、页缓冲器模块220的一个页缓冲器221、以及切换电路SW的一部分的电路图。
参考图2b，单元串211包括第一和第二NMOS晶体管N1和N2以及第一至第n+1单元C0至Cn。校验控制器261包括第三NMOS晶体管N3。页缓冲器221包括位线选择模块222、第四NMOS晶体管N4、第一和第二PMOS晶体管P1和P2、第一和第二反相器IN1和IN2以及校验模块223。切换电路SW连接到单元串211的共源极线GL，使得根据控制信号将已调整为特定电平的电压VDC或地电压连接到共源极线GL。
从MLC存储装置200的控制器250输入控制信号。如果在进行编程校验时输入控制信号，则切换电路SW将电压VDC连接到共源极线GL。当不执行编程校验时，切换电路SW将地电压连接到共源极线GL。
单元串211包括串联连接在第一NMOS晶体管N1和第二NMOS晶体管N2之间的单元C0至Cn。第一NMOS晶体管N1连接在第n+1单元Cn和位线BL之间，并且响应于漏极选择线信号DSL而被驱动。
此外，第二NMOS晶体管N2连接在第一单元C0和共源极线GL之间，并且响应于源极选择线信号SSL而被驱动。通过字线WL0至WLn选择单元C0至Cn。校验控制器261的第三NMOS晶体管N3连接在位线BL和感测节点SO之间，并且响应于校验控制信号VC而被驱动。
页缓冲器模块221的位线选择模块222从偶位线BLe和奇位线BLo中选择包括进行数据编程或数据读取的存储单元的位线。在本发明的实施例中，独立地构成校验控制器261。然而，应当指出，可以将包括在页缓冲器221中的位线选择模块222构成为通过改变位线选择信号的电压电平来执行与校验控制器261相同的功能。
此外，第一PMOS晶体管P1连接在预充电电压VPRE和感测节点SO之间，并且响应于预充电信号PRECH_N而被驱动。
第二PMOS晶体管P2和第四NMOS晶体管N4串联连接在电源电压Vcc和第二节点D2之间，第二PMOS晶体管P2的栅极连接到感测节点SO。此外，第四NMOS晶体管N4的栅极连接到读取信号READ。
由第一和第二反相器IN1、IN2构成的第一锁存器L1连接在第一节点D1和第二节点D2之间。第二节点D2连接到校验模块223，使得可以确定是否校验了编程。校验模块223可以包括根据第二节点D2的电压电平导通或关断的晶体管。因此，从校验模块223输出的校验信号被输入到控制器250，因此可以确定校验。
根据本发明的第一实施例的页缓冲器的编程校验可以如下执行。
首先假定已经按照一般的编程操作执行了编程操作。还假定在2位MLC的情况下，阈值电压的分布状态包括四个状态[11]、[10]、[00]和[01]。
假定在图2b的单元串211中，对第一单元C0执行[00]数据编程，然后进行校验，通过用于校验的复位操作将第一锁存器L1的第一节点D1复位到高电平。在此情况下，根据本发明的实施例，使用图2b中未示出的附加页缓冲器的电路来执行该复位操作。
此外，施加预充电信号PRECH_N以用预充电电压对感测节点SO进行预充电。
然后施加用于使单元串211的第一和第二NMOS晶体管N1和N2导通或关断的信号DSL和SSL。将通过电压(pass voltage)施加到还未校验的未选择字线WL1至WLn，从而使这些单元导通。
将比被编程的单元的最高阈值电压高的校验用电压施加到选择的字线WL0。最高阈值电压与状态[01]相关。因此，施加到选择的字线WL0的高电压高于与状态[01]相关的阈值电压。
更具体来说，例如，通常使用三个校验电压P1、P2和P3(P1＜P2＜P3)来校验具有四个阈值电压分布[11]、[10]、[00]和[01]的MLC的编程。因此，对根据本发明的实施例所选择的第一单元C0施加足够高的电压，使得可以对位线进行预充电而不考虑第一单元C0的编程状态。如果施加到第一单元C0的电压不够高(即低于最高阈值电压)，则第一单元C0可能不导通。在此情况下，可能难以进行根据本发明的实施例的位线的预充电。因此，为了使包括用[01](即最高阈值电压分布)进行了编程的单元的要校验的所有单元导通，对选择的字线施加足够高的校验电压。
同时，对选择的字线施加具有足够高的电压电平的校验电压，并且对未选择的字线施加通过电压。此外，根据编程校验操作从控制器250接收到控制信号的切换电路SW将共源极线GL连接到已经被调整为特定电平的电压VDC。
如果如上所述对单元串211施加电压，则位线BL被预充电到对共源极线GL施加的电源电压。在此情况下，根据连接到选择的字线的单元的编程状态来设置预充电电压电平。
也就是说，如果单元没有用状态[11]编程，则通过对栅极施加电压来使除了具有最低阈值电压值的单元以外的单元导通，从而电压VDC的大部分施加到位线BL。然而，越深入(extensively)被编程的单元越可能不导通，因此对位线BL施加的电压可能低于电源电压。
根据本发明的实施例的第一单元C0是用状态[00]编程的单元。因此，施加到栅极的校验电压使该单元轻微导通，从而位线BL只被预充电到低电压。
在对位线BL进行了预充电之后，施加到校验控制器261的第三NMOS晶体管N3的栅极的校验控制信号VC的电压电平从最低感测电压电平缓慢上升。页缓冲器221的位线选择模块222连接在感测节点SO和第三NMOS晶体管N3的一个端子之间。
改变后的校验控制信号VC的感测电压电平按照以下顺序改变：用于校验状态[01]的第一感测电压VS1、用于校验状态[00]的第二感测电压VS2以及用于校验状态[10]的第三感测电压VS3。
因为如果将位线连接到具有高阈值电压的单元，则位线的预充电电平趋于被降低，所以对具有高阈值电压的单元状态例如状态[10]施加低感测电压。
因此，如果将第一感测电压VS1用作校验控制信号VC，则第一感测电压VS1的电压电平低于位线BL的电压电平，使得第三NMOS晶体管N3不导通。因此，感测节点SO保持预充电电压VPRE，而第二PMOS晶体管P2保持在关断状态。
此外，如果校验控制信号VC的电压电平高于第二感测电压VS2的电压电平，则位线BL的电压低于第二感测电压VS2，因此第三NMOS晶体管N3导通。
如果第三NMOS晶体管N3导通，则由于位线BL的低电压而使预充电的感测节点SO被共享，因此电压电平降低。如果感测节点SO的电压降低，则第二PMOS晶体管P2导通。
因此，如果施加读取信号READ，则第二节点D2从低电平转变到高电平，并且第一节点D1从高电平转变到低电平。连接到第二节点D2的校验模块223感测第二节点D2的状态变化并将校验信号输出到控制器。因此，可以校验出第一单元CO已经用状态[00]进行了编程。
如上所述，单元的阈值电压根据编程状态而变化，因此，由位线预充电的感测电压电平发生变化。因此，可以通过针对一个校验脉冲只改变校验控制信号VC的感测电压电平来校验单元的编程状态。此时，由于使用由位线预充电的电压电平来校验单元的编程状态，因此改变了页缓冲器221的结构。在此情况下，为了在使现有的页缓冲器221的电路的改变最小的同时应用上述数据读取或校验方法，可以构造以下可供选择的实施例。
图2c是图2a的存储单元阵列和根据第二实施例的页缓冲器的电路图。
参考图2c，根据本发明的第二实施例的页缓冲器224通过校验控制器261连接到单元串211。单元串211、开关SW和校验控制器261具有与图2b的第一实施例中的结构和操作相同的结构和操作，并且还赋予相同的附图标记，因此将省略对它们的说明。
根据本实施例的页缓冲器224包括位线选择模块222、第一PMOS晶体管P1、反相模块225、第五至第七NMOS晶体管N5至N7、第三和第四反相器IN3和IN4以及校验模块226。
位线选择模块222和第一PMOS晶体管P1具有与图2b的第一实施例中的结构和操作相同的结构和操作，并且还赋予相同的附图标记，因此将省略对它们的说明。
反相模块225使感测节点SO的电压电平反相并输出反相后的信号。第五NMOS晶体管N5连接在第五节点D5和地节点之间，反相模块225的输出连接到第五NMOS晶体管N5的栅极。
反相模块225响应于控制器250的控制信号CS被驱动。响应于控制信号CS，反相模块225可以将感测节点SO的电压电平反相并输出反相后的信号，或者简单地将感测节点SO连接到第五NMOS晶体管N5的栅极。换句话说，在进行数据校验或读取时，反相模块225可以执行反相操作，而且在进行初始操作时，在例如用于复位第二锁存器L2的操作等操作时，反相模块225可以没有变化地将感测节点SO的电压电平提供给第五NMOS晶体管N5。
第三和第四反相器IN3和IN4连接在第三节点D3和第四节点D4之间，由此构成第二锁存器L2。第六NMOS晶体管N6连接在节点D3和节点D5之间。对第六NMOS晶体管N6的栅极施加读取信号READ。
此外，第七NMOS晶体管N7连接在第四节点D4和第五节点D5之间，对第七NMOS晶体管N7的栅极施加读取反相信号READb。读取反相信号READb是读取信号READ反相后的信号。
校验模块226根据第四节点D4的电压电平的变化输出校验信号。校验信号被传送到控制器250，从而可以校验编程状态。
为了校验或读取存储单元的数据，如下驱动页缓冲器224。通常，在闪速存储装置的操作中，类似地执行校验操作和读取操作，因此，下面只说明编程校验操作。
为了使页缓冲器224读取存储单元的数据，施加预充电控制信号PRECH_N以使第一PMOS晶体管P1导通，从而对感测节点SO进行预充电。
然后施加用于关断单元串211的第一和第二NMOS晶体管N1和N2的信号DSL和SSL，并将通过电压施加到还未进行校验的未选择的字线WL1至WLn，从而使单元导通。
将高于被编程单元的最高阈值电压的校验用电压施加到选择的字线WL0。也就是说，在2位MLC的情况下，施加即使在具有最高阈值电压的状态[01]的情况下也可以对位线进行预充电的电压。换句话说，具有状态[01]的存储单元在一定程度上导通，因此，位线被预充电。
更具体来说，例如，通常使用三个校验电压P1、P2和P3(P1＜P2＜P3)来校验具有四个阈值电压分布[11]、[10]、[00]和[01]的MLC的编程。因此，对根据本发明的实施例所选择的第一单元C0施加一达到可以使利用电压P3校验的偶单元导通的程度的高电压并且可相应地对位线进行预充电。将这种高电压施加到字线的原因是：如果施加到选择的字线的电压电平太低，则根据按照页进行编程和校验的闪速存储装置的特性，具有高阈值电压分布的单元不导通，在此情况下，难以进行根据本发明的实施例的位线的预充电。因此，为了使包括用具有最高阈值电压分布的状态[01]编程的单元的所有要校验的单元导通，将高校验电压施加到选择的字线。
同时，对选择的字线施加具有高电压电平的校验电压(即足以使利用电压P3校验的单元导通的电压)，并且对未选择的字线施加通过电压。此外，根据编程校验操作从控制器250接收到了控制信号的切换电路SW将共源极线GL连接到已被调整为特定电平的电压VDC。
如果如上所述对单元串211施加电压，则位线BL被预充电到对共源极线GL施加的电源电压。在此情况下，可以根据连接到选择的字线的单元的编程状态来改变预充电电压电平。
也就是说，如果单元没有用状态[11]编程，则通过施加到栅极的电压使该单元导通，并且将除了最小阈值电压以外的几乎所有电压VDC施加到位线BL。然而，越深入编程的单元越可能不导通，因此，施加到位线BL的电压可能低于电源电压。
在位线BL被预充电之后，施加到校验控制器261的第三NMOS晶体管N3的栅极的校验控制信号VC的电压电平从最小感测电压电平缓慢上升。页缓冲器224的位线选择模块222连接感测节点SO和第三NMOS晶体管N3。
改变后的校验控制信号VC的感测电压电平按照以下顺序改变：用于校验状态[01]的第一感测电压VS1、用于校验状态[00]的第二感测电压VS2和用于校验状态[10]的第三感测电压VS3。
同时，将低感测电压施加到具有上述高阈值电压的单元的原因是：如果位线BL连接到具有更高阈值电压的单元，则对位线BL进行预充电的电压电平趋于降低。
因此，如果施加第一感测电压VS1作为校验控制信号VC，则第一感测电压VS1的电压电平低于位线BL的电压电平，从而第三NMOS晶体管N3不导通。因此，感测节点SO保持预充电电压VPRE。反相模块225使感测节点SO的电压电平反相并将反相后的信号输入到第五NMOS晶体管N5的栅极。因此，第五NMOS晶体管N5保持在关断状态。
此外，如果作为第二感测电压VS2施加校验控制信号VC的电压电平，则位线BL的电压电平低于第二感测电压VS2，因此第三NMOS晶体管N3导通。此外，由于位线BL的低电压而使预充电的感测节点SO被共享，因此预充电的感测节点SO具有低电压。反相模块225将感测节点SO的电压电平反相，并将反相后的信号输入到第五NMOS晶体管N5的栅极，第五NMOS晶体管N5相应地导通。
因此，如果施加读取信号READ，则第三节点D3从高电平转变到低电平，而第四节点D4从低电平转变到高电平。因此，第二锁存器L2的值改变。连接到第四节点D4的校验模块226感测到该状态变化，并由此将校验信号提供给控制器250。控制器250可以基于该校验信号确定第一单元CO用状态[00]进行了编程。
如上所述，单元的阈值电压根据编程状态而变化，因此改变由位线预充电的感测电压电平。因此，可以通过针对一个校验脉冲只改变校验控制信号VC的感测电压电平来校验该单元的编程状态。根据第二实施例的页缓冲器224还包括反相模块225，从而可以将现有的页缓冲器电路的改变最小化。
反相模块225可以包括具有以下特性的反相部件。
图2d是示出图2c的反相模块的特性的曲线图。
参考图2d，反相模块225包括具有高阈值电压的反相部件。因为即使当感测节点SO连接到正被预充电的位线时感测节点SO的值少量下降，反相模块225也必须感测到这种下降并改变其输出，所以该反相部件具有该特性。
更具体来说，当执行校验操作时，感测节点SO处于预充电状态。此时，反相模块225输出与感测节点SO的电平相反的低电平，从而使第五NMOS晶体管N5关断。
在将要校验的存储单元编程为具有最低阈值电压(例如，在本发明的实施例中用状态[10]对存储单元进行编程)的情况下，位线BL被预充电到相对高的电压。此外，如果输入校验控制信号VC作为最高感测电压VS3，则校验控制器261的第三NMOS晶体管N3导通并且感测节点SO连接到位线BL。此时，由于由感测节点SO预充电的电压电平被位线BL的电压共享，所以感测节点SO的电压电平降低。感测节点SO的电压电平降低的程度很小。为了使页缓冲器224感测到感测节点SO的电压电平的这种降低并由此执行校验，反相模块225必须感测到感测节点SO的电压电平的降低，然后将感测节点SO的电压电平反相到高电平。为此，反相模块225必须被设计为具有高阈值电压电平。然而，如果反相模块225包括没有高阈值电压电平的反相装置，则即使在用状态[10]对存储单元进行编程时，反相模块225也不能感测到感测节点SO的电压电平的变化，所以可能导致校验发生错误。根据本发明的第二实施例，反相模块225的反相装置被设计为具有足以对被编程为具有最低阈值电压的存储单元进行校验的高阈值电压。
如果使用根据本发明的第一和第二实施例的方法对位线进行预充电，则在数据校验或读取方法的操作中按如下改变。
图3是示出根据本发明的实施例的依赖于单元电压的变化的位线预充电电平的曲线。
图3示出参照图2b描述的位线BL的预充电电平发生变化的方法的模拟结果。根据单元的编程状态来改变阈值电压。根据阈值电压的变化来改变位线的电压VBL。
从图3可以看出，如果单元的阈值电压增大，则对位线进行预充电的电压降低。
图4是根据本发明的第一实施例的页缓冲器的操作时序图。
图4是根据如图2b中所示所构成的闪速存储装置的操作的时序图。给出如下假设，并在下面说明该时序图。在该例子中，由于不需要，所以不说明所有未选择的单元和晶体管的阈值电压Vth。此外，根据本发明的实施例的MLC可以存储2位数据并且具有如下阈值电压分布：第一状态[11]、第二状态[10]、第三状态[00]和第四状态[01]。
此外，具有第一状态的单元是没有被编程并具有0V或更低的阈值电压的单元。假定具有第二状态的单元的阈值电压包括第一阈值电压Vt1，具有第三状态的单元的阈值电压具有第二阈值电压Vt2，具有第四状态的单元的阈值电压具有第三阈值电压Vt3。
另外，连接到具有第一至第三阈值电压Vt1至Vt3的单元的位线BL被预充电到第一至第三电压电平V1至V3，而连接到具有第一状态的单元的位线BL被预充电到大约Vcc的电压电平。
另一方面，用于校验具有第一至第四状态的单元的感测电压可以定义如下：第一感测电压VS1用于校验具有第四状态的单元、第二感测电压VS2用于校验具有第三状态的单元以及第三感测电压VS3用于校验具有第二状态的单元。在本实施例中，在使用第三感测电压之后还未被校验的单元被认为是具有第一状态的单元。
在此情况下，位线BL的预充电电压V1至V3和感测电压之间的电压电平可以用下面的式2来表示。
0＜V3＜VS1＜V2＜VS2＜V1＜VS3，其中VS3＜Vcc
在下面的表中列出上述特性。
    单元状态     阈值电压     BL电压     感测电压
    1[11]     0V或以下     Vcc-Vt     Vcc
    2[10]     Vt1     V1     VS3
    2[00]     Vt2     V2     VS2
    4[01]     Vt3     V3     VS1
下面参照图4说明根据本发明的实施例的具有这些特性的MLC的校验操作。为了执行编程和校验，将第一锁存器L1的第二节点D2设置为低电平，并将第一锁存器L1的第一节点D1设置为高电平。
当作为低电平施加预充电信号PRECH_N时，感测节点SO被预充电到Vcc。预充电后的感测节点SO使第二PMOS晶体管P2关断。
然后，作为高电平施加用于使第一和第二NMOS晶体管N1和N2导通的信号SSL和DSL，对选择的字线施加最高校验电压，并对未选择的字线施加通过电压。此外，对共源极线GL施加调整后的电压VDC。
根据选择的单元的阈值电压通过施加电压VDC将位线BL预充电到第一至第三电压电平V1至V3或者电源电压。
然后，校验控制信号VC上升到第一至第三感测电压0至VS3，根据相应的位线BL的预充电电平执行导通/关断。相应地，当对感测节点SO进行预充电的电压被共享时，使第二PMOS晶体管P2导通/关断以执行校验。
下面更具体地描述每个单元的阈值电压分布状态。
根据本发明的实施例的校验方法包括校验具有最高阈值电压的第四状态的单元。由于具有第四状态即状态[01]的单元具有第三阈值电压Vt3，所以位线被预充电到第三电压V3。
因此，如果将校验控制信号VC的电压电平设置为第一感测电压VS1，则第三NMOS晶体管N3导通，并且与位线的第三电压V3共享对感测节点SO预充电的电压，使得感测节点SO的电压降低到低电平。此外，当第二PMOS晶体管P2导通时，第二节点D2改变为高电平。
尽管在根据本发明的实施例的图2b(或图2c)中没有另外示出连接到第一节点D1(或第三节点D3)或第二节点D2(或第四节点D4)并被配置为输出校验信号的部件，但是可以从晶体管等输出校验信号。
如果第二节点D2改变，则第二节点D2根据第一感测电压改变。因此，校验出所选择的单元已经用第四状态(即[01])进行了编程。
在第三状态(即[00])的情况下，以与第四状态的单元校验方法相同的方式，通过第三状态的单元的第二阈值电压Vt2将位线预充电到第二电压V2。
此外，如果为了校验目的，将位线选择信号BSL的电压电平用作第一感测电压VS1，则由于如式2中所示第二电压V2高于第一感测电压VS1，所以第三NMOS晶体管N3不导通。
此外，如果校验电压的电平上升到第二感测电压VS2，则由于第二感测电压VS2高于第二电压V2，所以第三NMOS晶体管N3导通。相应地，当共享第二电压V2和感测节点SO的预充电电压时，感测节点SO的电压电平被降低。
此外，第二PMOS晶体管P2导通，并且第二节点D2改变为高电平。因此，校验出当前单元已经用第三状态进行了编程。
图5a和图5b是根据本发明的第二实施例的页缓冲器的操作时序图。图5a和图5b是改变控制信号电平的方法彼此不同时的时序图。
具体来说，图5a是使用如下方法的时序图：将提供给校验控制器261的校验控制信号VC的电压电平升高到第一至第三感测电平VS1至VS3；提供第一感测电平VS1；在电压电平降低到0V之后再施加第二感测电平VS2；将电压电平降低到0V；以及最后提供第三感测电平VS3。图5b是使用顺序将提供给校验控制器261的校验控制信号VC的电压电平逐步升高到第一至第三感测电平VS1至VS3的方法的时序图。对位线BL进行预充电的过程与参照图4所说明的相同，省略其说明。
在对位线BL进行了预充电后，将控制信号VC的电压电平用作第一至第三感测电平VS1至VS3。此时，应用该电压电平的方法可以使用上述图5a和图5b的方法。
根据对位线BL进行预充电的电压电平和控制信号VC的电压电平使校验控制器261的第三NMOS晶体管N3导通，因此改变感测节点SO的电压。
如上所述，如果感测节点SO的电压改变，则反相模块225感测到感测节点SO的改变后的电压并将感测节点SO的输出改变为高电平，因此第五NMOS晶体管N5导通。此外，如果输入读取信号READ，则第四节点D4的数据被改变，从而可以校验出该单元已经被编程。在图5a和图5b中，根据改变和应用校验控制信号VC的感测电平的方法的编程校验时间可能不同。
如上所述，根据本发明的实施例，将位线预充电到被编程单元的阈值电压，并且通过逐步升高感测电压的电平来应用位线选择信号。因此，可以利用一个编程脉冲来确定取决于几个电平的单元阈值电压的编程状态。
如上所述，按照根据本发明的存储装置和编程校验方法，在包括MLC的存储装置中，可以关于一个编程脉冲对MLC进行校验。因此，可以减少校验时间和编程时间。
尽管参照特定实施例进行了上述说明，但是应当理解，本领域技术人员可以对本申请进行变化和变形，而不脱离本申请和所附权利要求的精神和范围。

Claims (29)

1.一种包括多电平单元(MLC)的存储装置，包括：
存储单元阵列，其包括多个单元串，所述多个单元串分别连接到每个位线和共地线，并且被配置成在编程校验时对所述共地线提供正电压；
多个页缓冲器，用于通过各个位线对MLC进行编程并读取存储在存储单元中的数据；以及
校验控制器，用于在对存储单元进行编程校验或者数据读取操作时根据对位线进行预充电的电压电平来连接位线和所述页缓冲器，使得所述页缓冲器可以确定存储单元的编程状态。
2.根据权利要求1所述的存储装置，其中，在对所述存储单元阵列进行编程校验时，对选择的字线施加足以对具有MLC的阈值电压电平中的最高阈值电压的存储单元进行编程的电压。
3.根据权利要求1所述的存储装置，其中，在进行编程校验时，将位线预充电到与选择的字线的每个MLC的阈值电压电平相对应的电压。
4.根据权利要求1所述的存储装置，其中，所述多个页缓冲器中的每一个包括：
预充电电路，其连接到感测节点并且被配置成对所述感测节点进行预充电；
感测部件，其连接到电源电压和第二节点，并且在所述感测节点的电压电平改变时被驱动；以及
锁存电路，其连接在所述第二节点和第一节点之间，并且根据所述感测部件的操作改变其锁存的数据。
5.根据权利要求1所述的存储装置，其中，所述校验控制器包括连接在位线和所述感测节点之间的晶体管，并且根据位线预充电的电压和第一控制信号的电压电平来驱动所述晶体管。
6.根据权利要求5所述的存储装置，其中，当所述第一控制信号的电压电平高于对位线进行预充电的电压电平时所述晶体管导通。
7.根据权利要求5所述的存储装置，其中，所述页缓冲器包括校验模块，所述校验模块连接到所述第二节点并且被配置成输出编程校验信号。
8.根据权利要求5所述的存储装置，其中，所述第一控制信号针对具有第一到第n电平的阈值电压的MLC控制第一到第n-1电平的电压电平顺序升高。
9.根据权利要求8所述的存储装置，其中，当所述第一到第n-1电平的电压电平顺序增大时，按照MLC的阈值电压电平下降的顺序执行校验。
10.根据权利要求1所述的存储装置，其中，所述多个页缓冲器中的每一个包括：
预充电电路，其连接到感测节点并且被配置成对所述感测节点进行预充电；
反相部件，用于反相并输出所述感测节点的电压电平；
感测模块，其根据所述反相部件的输出被驱动；以及
锁存电路，其连接在第三节点和第四节点之间并且根据所述感测模块的操作来改变其锁存的数据。
11.根据权利要求10所述的存储装置，其中，所述反相部件响应于第二控制信号执行反相操作。
12.根据权利要求10所述的存储装置，其中，所述页缓冲器包括校验模块，所述校验模块连接到所述第四节点并且被配置成输出编程校验信号。
13.一种包括多电平单元(MLC)的存储装置，包括：
存储单元阵列，其包括多个单元串，所述多个单元串分别连接到每个位线和共地线，并且被配置成在编程校验时对共地线提供正电压；以及
页缓冲器，用于通过各个位线将数据编程到MLC中或者改变位线选择信号的电压电平，从而校验存储单元的编程状态。
14.根据权利要求13所述的存储装置，其中，在对所述存储单元阵列进行编程校验时，对选择的字线施加足以对具有MLC的阈值电压电平中的最高阈值电压的存储单元进行编程的电压。
15.根据权利要求13所述的存储装置，其中，在进行编程校验时，将位线预充电到与选择的字线的每个MLC的阈值电压电平相对应的电压。
16.根据权利要求13所述的存储装置，其中，所述多个页缓冲器中的每一个包括：
位线选择晶体管，其连接在位线和感测节点之间并且响应于位线选择信号而被驱动；
预充电电路，其连接到感测节点并且被配置成对所述感测节点进行预充电；
感测部件，其连接到电源电压和第二节点，并且当所述感测节点的电压电平改变时被驱动；以及
锁存电路，其连接在所述第二节点和第一节点之间，并且根据所述感测部件的操作改变其锁存的数据。
17.根据权利要求16所述的存储装置，其中，当所述位线选择信号的电压电平高于位线的电压电平时所述位线选择晶体管导通。
18.根据权利要求16所述的存储装置，其中，在对所述存储装置进行编程校验时，当所述感测节点的电压电平从高电平转变到低电平时，所述感测部件导通。
19.根据权利要求16所述的存储装置，其中，所述页缓冲器包括校验模块，所述校验模块连接到所述第二节点并且被配置成输出编程校验信号。
20.根据权利要求13所述的存储装置，其中，所述位线选择信号针对具有第一到第n电平的阈值电压的MLC使第一到第n-1电平的电压电平能够顺序增大。
21.根据权利要求20所述的存储装置，其中，当所述第一到第n-1电平的电压电平顺序增大时，按照MLC的阈值电压电平下降的顺序执行校验。
22.根据权利要求13所述的存储装置，其中，所述多个页缓冲器中的每一个包括：
位线选择晶体管，其连接在位线和感测节点之间并且响应于位线选择信号而被驱动；
预充电电路，其连接到感测节点并且被配置成对所述感测节点进行预充电；
反相部件，用于反相并输出所述感测节点的电压电平；
感测模块，其根据所述反相部件的输出被驱动；以及
锁存电路，其连接在第三节点和第四节点之间并且根据所述感测模块的操作来改变其锁存的数据。
23.根据权利要求22所述的存储装置，其中，所述反相装置响应于控制信号执行反相操作。
24.根据权利要求22所述的存储装置，其中，所述页缓冲器包括校验模块，所述校验模块连接到所述第四节点并且被配置成输出编程校验信号。
25.一种包括MLC的存储装置的编程校验方法，所述方法包括：
对所述存储装置的MLC进行编程；
对共同连接到单元串的地线施加电源电压，所述单元串连接有进行编程校验的MLC；
对连接到MLC的单元串的交点的多个字线中的选择的字线施加第一电压，并且对未选择的字线施加通过电压，对每个位线进行预充电；
根据预置电压电平对连接在位线和页缓冲器之间的晶体管的栅极顺序施加位线选择信号，并确认根据每个电压电平输出的所述页缓冲器的校验信号；以及
根据所述位线选择信号的电压电平确定MLC是否已被编程，基于确认结果输出所述校验信号。
26.根据权利要求25所述的编程校验方法，其中，所述第一电压包括足以使MLC中具有最高阈值电压的单元导通的电压。
27.根据权利要求25所述的编程校验方法，其中，将感测电压设置为关于MLC中具有最高阈值电压的MLC的最低电压电平。
28.根据权利要求25所述的编程校验方法，其中，当所述位线选择信号的电压电平高于对位线预充电的电压时输出所述页缓冲器的校验信号。
29.根据权利要求25所述的编程校验方法，其中，当所述位线选择信号的电压电平顺序升高时，按照MLC中从具有高阈值电压的单元到具有低阈值电压的单元的顺序执行所述编程校验方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783173A (zh) * 2009-01-21 2010-07-21 海力士半导体有限公司 非易失性存储设备及使用其的编程和读取方法
CN103377705A (zh) * 2012-04-23 2013-10-30 爱思开海力士有限公司 锁存电路、非易失性存储器件及集成电路
CN103489479A (zh) * 2012-06-13 2014-01-01 爱思开海力士有限公司 半导体存储器件及其操作方法
CN109326313A (zh) * 2017-08-01 2019-02-12 爱思开海力士有限公司 存储器装置及其操作方法
CN110299172A (zh) * 2019-07-04 2019-10-01 合肥联诺科技有限公司 一种缩短flash编程时间的编程处理方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8179719B1 (en) * 2008-03-10 2012-05-15 Marvell International Ltd. Systems and methods for improving error distributions in multi-level cell memory systems
KR101009096B1 (ko) 2009-05-29 2011-01-18 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법
KR20140029953A (ko) * 2012-08-31 2014-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102197787B1 (ko) 2014-07-03 2021-01-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
KR20190012570A (ko) * 2017-07-27 2019-02-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102441551B1 (ko) * 2018-01-30 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
JP2022036654A (ja) 2020-08-24 2022-03-08 キオクシア株式会社 メモリデバイス及びメモリシステム
US11862287B2 (en) * 2021-08-06 2024-01-02 Macronix International Co., Ltd. Managing page buffer circuits in memory devices
CN114512162A (zh) * 2022-01-27 2022-05-17 东芯半导体股份有限公司 一种预充电方法及使用该方法的存储器装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3181454B2 (ja) * 1993-12-13 2001-07-03 株式会社東芝 不揮発性半導体記憶装置
JPH1186574A (ja) * 1997-09-12 1999-03-30 Sony Corp 不揮発性半導体記憶装置
JPH11134883A (ja) * 1997-10-31 1999-05-21 Sanyo Electric Co Ltd 半導体メモリ装置の読み出し方法
US6907497B2 (en) 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP4331053B2 (ja) 2004-05-27 2009-09-16 株式会社東芝 半導体記憶装置
JP4786171B2 (ja) * 2004-12-10 2011-10-05 株式会社東芝 半導体記憶装置
KR20060070734A (ko) * 2004-12-21 2006-06-26 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR100634458B1 (ko) * 2005-07-04 2006-10-16 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
EP1966800A2 (en) * 2005-12-28 2008-09-10 SanDisk Corporation Body effect sensing method for non-volatile memories
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
KR100967007B1 (ko) * 2007-11-29 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 검증 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783173A (zh) * 2009-01-21 2010-07-21 海力士半导体有限公司 非易失性存储设备及使用其的编程和读取方法
CN103377705A (zh) * 2012-04-23 2013-10-30 爱思开海力士有限公司 锁存电路、非易失性存储器件及集成电路
CN103377705B (zh) * 2012-04-23 2018-03-09 爱思开海力士有限公司 锁存电路、非易失性存储器件及集成电路
CN103489479A (zh) * 2012-06-13 2014-01-01 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103489479B (zh) * 2012-06-13 2018-09-07 爱思开海力士有限公司 半导体存储器件及其操作方法
CN109326313A (zh) * 2017-08-01 2019-02-12 爱思开海力士有限公司 存储器装置及其操作方法
CN110299172A (zh) * 2019-07-04 2019-10-01 合肥联诺科技有限公司 一种缩短flash编程时间的编程处理方法

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