CN103377705A - 锁存电路、非易失性存储器件及集成电路 - Google Patents

锁存电路、非易失性存储器件及集成电路 Download PDF

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Abstract

一种锁存电路可包括：多个锁存器，其被配置成响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至该上拉供电节点及该下拉供电节点；第一重设单元，其被配置成响应于该第一延迟的重设信号而将多个锁存器重设至第一电平；及第二重设单元，其被配置成响应于该第二延迟的重设信号而将该多个锁存器重设至第二电平。

Description

锁存电路、非易失性存储器件及集成电路
相关申请的交叉引用
本申请要求2012年4月23日申请的韩国第10-2012-0042173号专利申请的优先权，该专利申请的全文以引用方式并入本文中。
技术领域
本发明的示例性实施例涉及一种锁存电路，及一种包括所述锁存电路的非易失性存储器件。
背景技术
诸如存储器件的集成电路芯片包括锁存电路，以便维持数据历时某一时段。
图1为示出了传统锁存电路的示意图。
该锁存电路包括N个锁存器10_1至10_N、及重设单元20。
锁存器10_1至10_N中每一个响应于供应至上拉供电节点PUSPL_ND的核心电压VCC及供应至下拉供电节点PDSPL_ND的接地电压VSS而锁存数据。
重设单元20在第一重设信号RESET被激活时将锁存器10_1至10_N重设至低电平，且在第二重设信号SET被激活时将锁存器10_1至10_N重设至高电平。
为了将锁存器10_1至10_N重设至低电平，激活第一重设信号RESET。响应于激活的第一重设信号RESET而接通重设单元20的第一晶体管21_1至21_N，且因此锁存器10_1至10_N中每一个的第一锁存节点Q接地（VSS）。因而，第一锁存节点Q的电压电平由于第一锁存节点Q的放电而降低。锁存器10_1至10_N的第二锁存节点Q_N中每一个的电压变为核心电压VCC的电平，且第一锁存节点Q的电压变为接地电压VSS的电平。当第一重设信号RESET变为低电平且因此第一晶体管21_1至21_N关断时，锁存器10_1至10_N的第一锁存节点Q借助下拉供电节点PDSPL_ND的电压来维持低电平的电压，且第二锁存节点Q_N借助上拉供电节点PUSPL_ND的电压来维持高电平的电压。
为了将锁存器10_1至10_N重设至高电平，激活第二重设信号SET。在此状况下，锁存器10_1至10_N的操作与将锁存器10_1至10_N重设至低电平时的操作相反。响应于激活的第二重设信号SET而接通重设单元20的第二晶体管22_1至22_N，且因此锁存器10_1至10_N中每一个的第二锁存节点Q_N接地（VSS）。因而，第二锁存节点Q_N的电压电平由于第二锁存节点Q_N的放电而降低。第一锁存节点Q的电压变为核心电压VCC的电平，且第二锁存节点Q_N的电压变为接地电压VSS的电平。当第二重设信号SET变为低电平且因此第二晶体管22_1至22_N关断时，锁存器10_1至10_N的第一锁存节点Q中每一个的电压借助上拉供电节点PUSPL_ND的电压来维持高电平，且锁存器10_1至10_N的第二锁存节点Q_N中每一个的电压借助下拉供电节点PDSPL_ND的电压来维持低电平。
然而，若储存于锁存器10_1至10_N中每一个中的值不同于待重设的值，则消耗大量电流以便重设锁存器10_1至10_N。尤其，在包括锁存电路的系统中，归因于锁存器的重设而诱发过多峰值电流。
发明内容
本发明的示例性实施例有关一种用于以最小电流及最小重设时间来重设锁存器的锁存电路。
根据本发明的实施例，一种锁存电路可包括：锁存器，其被配置成响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟重设信号来产生延迟的重设信号；供电单元，其被配置成响应于所述重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；及重设单元，其被配置成响应于所述延迟的重设信号而将所述锁存器重设至第一电平。
根据本发明的另一实施例，一种锁存电路可包括：多个锁存器，其被配置成响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟重设信号来产生延迟的重设信号；供电单元，其被配置成响应于所述重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；及重设单元，其被配置成响应于所述延迟的重设信号而将多个锁存器重设至第一电平。
根据本发明的另一实施例，一种锁存电路可包括：锁存器，其被配置成响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；第一重设单元，其被配置成响应于所述第一延迟的重设信号而将包括于所述锁存电路中的锁存器重设至第一电平；及第二重设单元，其被配置成响应于所述第二延迟的重设信号而将所述锁存器重设至第二电平。
根据本发明的另一实施例，一种锁存电路可包括：多个锁存器，其被配置成响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；第一重设单元，其被配置成响应于所述第一延迟的重设信号而将多个锁存器重设至第一电平；及第二重设单元，其被配置成响应于所述第二延迟的重设信号而将所述多个锁存器重设至第二电平。
根据本发明的又一实施例，一种非易失性存储器件可包括：存储器单元；页缓冲器，其被配置成存取储存于所述存储器单元中的数据且包含一个或多个锁存器，所述一个或多个锁存器响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟重设信号来产生延迟的重设信号；供电单元，其被配置成响应于所述重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；及重设单元，其被配置成响应于所述延迟的重设信号而将所述一个或多个锁存器重设至第一电平。
根据本发明的又一实施例，一种非易失性存储器件可包括：多个存储器单元；多个页缓冲器，其被配置成存取储存于各自的存储器单元中的数据、且各自包含一个或多个锁存器，所述一个或多个锁存器响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；及重设单元，其被配置成响应于所述第一延迟的重设信号而将所述一个或多个锁存器重设至第一电平，且响应于所述第二延迟的重设信号而将所述一个或多个锁存器重设至第二电平。
根据本发明的又一实施例，一种集成电路可包括多个存储器单元；多个存取单元，其被配置成存取储存于各自的存储器单元中的数据、且各自包含一个或多个锁存器，所述一个或多个锁存器响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；及重设单元，其被配置成响应于所述第一延迟的重设信号而将所述一个或多个锁存器重设至第一电平，且响应于所述第二延迟的重设信号而将所述一个或多个锁存器重设至第二电平。
附图说明
图1为说明传统锁存电路的示意图。
图2为说明根据本发明的第一实施例的锁存电路的示意图。
图3为说明图2所示的锁存电路的重设操作的时序图。
图4为说明根据本发明的第二实施例的锁存电路的示意图。
图5为说明根据本发明的第三实施例的锁存电路的示意图。
图6为说明图5所示的锁存电路的重设操作的时序图。
图7为说明根据本发明的第四实施例的锁存电路的示意图。
图8为说明根据本发明的第五实施例的锁存电路的示意图。
图9为说明图8所示的锁存电路的重设操作的时序图。
图10为说明根据本发明的第六实施例的锁存电路的示意图。
图11为说明根据本发明的第七实施例的锁存电路的示意图。
图12为说明图11所示的锁存电路的重设操作的时序图。
图13为说明根据本发明的第八实施例的锁存电路的示意图。
图14为说明根据本发明的实施例的非易失性存储器件的示意图。
具体实施方式
下文将参看随附附图更详细地描述本发明的示例性实施例。然而，本发明可以不同形式予以实施且不应被解释为限于本文所阐述的实施例。实情为，提供这些实施例以使得本发明将会详尽且完整，且将向本领域技术人员充分地传达本发明的范畴。贯穿本发明，附图标记直接对应于本发明的各图及实施例中被类似编号部分。亦应注意，在本说明书中，“连接/耦合”涉及一个组件不仅直接耦合至另一组件、而且经由中间组件而间接耦合至另一组件。此外，只要句子中未特别说明，单数形式也可包括复数形式。
如下概述根据本发明的锁存电路。例如，当一个或多个锁存器待重设至第一电平时，一个或多个锁存器首先以具有介于针对锁存的数据的第一电平与第二电平之间的电平的电压（例如，具有介于第一电平与第二电平之间的中间电平的电压）进行预充电，而后重设至第一电平。亦即，根据本发明的锁存电路逐步地重设一个或多个锁存器（首先预充电至介于第一电平与第二电平之间的电平，而后完全充电至第一电平）。结果，相比于被配置成将一个或多个锁存器自第二电平一次重设至第一电平的传统锁存电路，可进一步降低峰值电流。
图2为示出了根据本发明的第一实施例的锁存电路的示意图。
该锁存电路可包括锁存器100_1、供电单元200、延迟单元300及重设单元400。
锁存器100_1响应于供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电压源而锁存数据。第一反相器100_1A及第二反相器100_1B分别以供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电力来使第一锁存节点Q及第二锁存节点Q_N的电压反相。
供电单元200响应于重设信号RESET而将电力供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND。当重设信号RESET被去激活时，供电单元200将上拉电压VCC供应至上拉供电节点PUSPL_ND且将下拉电压VSS供应至下拉供电节点PDSPL_ND。当重设信号RESET被激活时，供电单元200将相同电力（例如，介于电压VCC与电压VSS之间的电压）供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND。在重设信号RESET被激活的情况下，供电单元200不将电压VCC及VSS供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND，但耦合上拉电力供应供电节点PUSPL_ND与下拉电力供应供电节点PDSPL_ND且将介于电压VCC与电压VSS之间的中间位准电平之的电压供应至上拉电力供应供电节点PUSPL_ND及下拉电力供应供电节点PDSPL_ND。供电单元200包括被配置成供应上拉电压的上拉电力节点PU_ND、及被配置成供应下拉电压的下拉电力节点PD_ND。第一开关P1响应于去激活的重设信号RESET而耦合上拉电力节点PU_ND与上拉供电节点PUSPL_ND。第二开关N1响应于去激活的重设信号RESET而耦合下拉电力节点PD_ND与下拉供电节点PDSPL_ND。第三开关N2响应于激活的重设信号RESET而耦合上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND。
延迟单元300通过延迟重设信号RESET来产生延迟的重设信号RESET_D，使得延迟的重设信号RESET_D及重设信号RESET的激活时段彼此部分地重迭，优选地达最小值。
重设单元400响应于延迟的重设信号RESET_D而将锁存器100_1重设至第一电平。图2说明一实例，其中当延迟的重设信号RESET_D被激活时，重设单元400将锁存器100_1重设至低电平。重设单元400响应于延迟的重设信号RESET_D而接通、且包括连接至接地（VSS）及第一锁存节点Q的晶体管N3。
图3为示出了图2所示的锁存电路的重设操作的时序图。
在锁存电路的重设操作之前，高电平的数据可锁存于锁存器100_1的第一锁存节点Q中。由于重设信号RESET在时段T0期间为低电平，故第一开关P1及第二开关N1接通且第三开关N2关断。因而，上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND彼此不耦合，但上拉电力节点PU_ND与上拉供电节点PUSPL_ND彼此耦合，因此，电压VCC供应至上拉供电节点PUSPL_ND。此外，下拉电力节点PD_ND与下拉供电节点PDSPL_ND彼此耦合，因此，电压VSS供应至下拉供电节点PDSPL_ND。因而，上拉供电节点PUSPL_ND的电压变为电压VCC的电平，且下拉供电节点PDSPL_ND的电压变为电压VSS的电平。锁存器100_1的第一锁存节点Q的电压借助上拉供电节点PUSPL_ND的电压而变为电压VCC的电平，且第二锁存节点Q_N的电压借助下拉供电节点PDSPL_ND的电压变为电压VSS的电平。
在时段T1中，重设信号RESET被激活。响应于激活的重设信号RESET，第一开关P1及第二开关N1关断且第三开关N2接通。因而，不再维持上拉电力节点PU_ND与上拉供电节点PUSPL_ND的耦合，不再维持下拉电力节点PD_ND与下拉供电节点PDSPL_ND的耦合，且上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND耦合。结果，上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电压分别下降和上升至介于电压VCC与电压VSS之间的中间电平。结果，第一锁存节点Q及第二锁存节点Q_N的电压分别借助上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电压而下降和上升至介于电压VCC与电压VSS之间的电平。
延迟单元300通过延迟重设信号RESET来产生延迟的重设信号RESET_D，延迟的重设信号RESET_D的激活时段与重设信号RESET的激活时段重迭了时段T2。在时段T2中重设单元400的晶体管N3响应于重设信号RESET_D而接通，且因此第一锁存节点Q接地（VSS）。第一锁存节点Q及第二锁存节点Q_N中各自维持介于电压VCC与电压VSS之间的某些电平的相同电压。
在时段T3中，重设信号RESET被去激活。响应于去激活的重设信号RESET，第一开关P1及第二开关N1接通且第三开关N2关断。因此，不再维持上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND的耦合，且上拉电力节点PU_ND与上拉供电节点PUSPL_ND耦合。因而，电压VCC供应至上拉供电节点PUSPL_ND。下拉电力节点PD_ND与下拉供电节点PDSPL_ND彼此耦合，因此，电压VSS供应至下拉供电节点PDSPL_ND。结果，上拉供电节点PUSPL_ND的电压上升至电压VCC的电平，且下拉供电节点PDSPL_ND的电压下降至电压VSS的电平。第一锁存节点Q借助响应于延迟的重设信号RESET_D而接通的晶体管N3而接地（VSS）。结果，第一锁存节点Q的电压借助下拉供电节点PDSPL_ND的电压而下降至电压VSS的电平，且第二锁存节点Q_N的电压借助上拉供电节点PUSPL_ND的电压而上升至电压VCC的电平。
在时段T4中，延迟的重设信号RESET_D被去激活，且因此重设单元400的晶体管N3关断。因此，不再维持第一锁存节点Q与接地节点的耦合。结果，在时段T4中，第一锁存节点Q的电压凭借下拉供电节点PDSPL_ND而维持电压VSS的电平，且第二锁存节点Q_N的电压凭借上拉供电节点PUSPL_ND而维持电压VCC的电平。
根据本发明的锁存电路包括多个锁存器100_1至100_N，如在图4的实施例中。亦即，该锁存电路可包括锁存器100_1至100_N、供电单元200、延迟单元300及重设单元410。
供电单元200及延迟单元300的构造及操作原理分别与参看图2所描述的供电单元200及延迟单元300的构造及操作原理相同。
锁存器100_1至100_N各自响应于供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电力而锁存数据。锁存器100_1至100_N各自的构造及操作原理与参看图2所描述的锁存器100_1的构造及操作原理相同。
重设单元410响应于延迟的重设信号RESET_D而将锁存器100_1至100_N重设至第一电平。图4说明一实例，其中当延迟的重设信号RESET_D被激活时，重设单元410将锁存器100_1至100_N重设至低电平。重设单元410包括对应于各自的锁存器100_1至100_N的N个晶体管410_1至410_N。N个晶体管410_1至410_N中每一个在延迟的重设信号RESET_D被激活时接通，且耦合至接地及锁存器100_1至100_N中的对应锁存器的第一锁存节点Q。
图4的锁存电路的重设操作与图2的锁存电路的重设操作相同，惟所有锁存器100_1至100_N被同时重设除外。
图5为示出了根据本发明的第三实施例的锁存电路的示意图。
图5的锁存电路在响应于激活的重设信号RESET而供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电力的类型方面不同于图2的锁存电路。
图5的锁存电路可包括锁存器101_1、供电单元201、延迟单元300及重设单元400。
锁存器101_1的构造及操作原理与参看图2所描述的锁存器100_1的构造及操作原理相同。
延迟单元300及重设单元400的构造及操作原理分别与参看图2所描述的延迟单元300及重设单元400的构造及操作原理相同。
供电单元201响应于重设信号RESET而将相同电力供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND。供电单元201响应于去激活的重设信号RESET而将上拉电压VCC供应至上拉供电节点PUSPL_ND且将下拉电压VSS供应至下拉供电节点PDSPL_ND。供电单元201响应于激活的重设信号RESET而将电压VSS供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND。在供电单元201中，上拉电力节点PU_ND供应上拉电压。不考虑重设信号RESET，下拉电力节点PD_ND耦合至下拉供电节点PDSPL_ND、且将下拉电压供应至下拉供电节点PDSPL_ND。第一开关P1响应于去激活的重设信号RESET而耦合上拉电力节点PU_ND与上拉供电节点PUSPL_ND，且第三开关N2回应于激活的重设信号RESET而耦合上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND。
图6为示出了图5所示的锁存电路的重设操作的时序图。
在锁存电路的重设操作之前，高电平的数据锁存于第一锁存器Q中。由于重设信号RESET在时段T0期间处于低电平，故第一开关P1接通，且因此上拉电力节点PU_ND与上拉供电节点PUSPL_ND彼此耦合，因此，电压VCC供应至上拉供电节点PUSPL_ND。由于下拉供电节点PDSPL_ND耦合至下拉电力节点PD_ND而不考虑重设信号RESET，故电压VSS供应至下拉供电节点PDSPL_ND。由于响应于去激活的重设信号RESET而关断第三开关N2，故上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND不耦合。因而，上拉供电节点PUSPL_ND的电压变为电压VCC的电平，且下拉供电节点PDSPL_ND的电压变为电压VSS的电平。第一锁存器Q的电压借助上拉供电节点PUSPL_ND的电压而变为电压VCC的电平，且锁存器101_1的第二锁存节点Q_N的电压借助下拉供电节点PDSPL_ND的电压变为电压VSS的电平。
在时段T1中，重设信号RESET被激活。响应于激活的重设信号RESET而关断第一开关P1，且因此不再维持上拉电力节点PU_ND与上拉供电节点PUSPL_ND的耦合。因此，电压VCC不再供应至上拉供电节点PUSPL_ND。由于下拉电力节点PD_ND与下拉供电节点PDSPL_ND耦合而不考虑重设信号RESET，因此电压VSS供应至下拉供电节点PDSPL_ND。因而，下拉供电节点PDSPL_ND的电压维持电压VSS的电平。第三开关N2响应于激活的重设信号RESET而接通，且因此上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND彼此耦合，因此，上拉供电节点PUSPL_ND的电压下降至电压VSS的电平。结果，第一锁存器Q的电压借助上拉供电节点PUSPL_ND的电压而下降至电压VSS的电平，且第二锁存节点Q_N的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平。
延迟单元300通过延迟重设信号RESET来产生延迟的重设信号RESET_D，延迟的重设信号RESET_D的激活时段与重设信号RESET的激活时段重迭了时段T2。在时段T2中重设单元400的晶体管N3响应于重设信号RESET_D而接通，且因此第一锁存节点Q接地（VSS）。第一锁存节点Q及第二锁存节点Q_N各自的电压维持上拉供电节点PUSPL_ND或下拉供电节点PDSPL_ND的电压的电平，亦即，电压VSS的电平。
在时段T3中，重设信号RESET被去激活。响应于去激活的重设信号RESET，第三开关N2关断，且因此不再维持上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND的耦合。第一开关P1接通，且因此上拉电力节点PU_ND与上拉供电节点PUSPL_ND耦合。因此，电压VCC供应至上拉供电节点PUSPL_ND。结果，上拉供电节点PUSPL_ND的电压上升至电压VCC的电平。不考虑重设信号RESET而耦合至下拉电力节点PD_ND的下拉供电节点PDSPL_ND的电压维持电压VSS的电平。第一锁存节点Q借助响应于延迟的重设信号RESET_D而接通的晶体管N3而接地（VSS）。结果，第一锁存节点Q的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平，且第二锁存节点Q_N的电压借助上拉供电节点PUSPL_ND的电压而上升至电压VCC的电平。
在时段T4中，延迟的重设信号RESET_D被去激活，且因此重设单元400的晶体管N3关断。因此，不再维持第一锁存节点Q与接地节点的耦合。结果，在时段T4中，第一锁存节点Q的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平，且第二锁存节点Q_N的电压借助上拉供电节点PUSPL_ND的电压而维持电压VCC的电平。
图7为示出了根据本发明的第四实施例的锁存电路的示意图。
图7的锁存电路不同于图5的锁存电路之处在于：图7的锁存电路包括多个锁存器101_1至101_N。亦即，图7的锁存电路可包括锁存器101_1至101_N、供电单元201、延迟单元300及重设单元411。
供电单元201及延迟单元300的构造及操作原理分别与参看图5所描述的供电单元201及延迟单元300的构造及操作原理相同。
锁存器101_1至101_N中每一个响应于供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电力而锁存数据。锁存器101_1至101_N中每一个的构造及操作原理与参看图5所描述的锁存器100_1的构造及操作原理相同。
重设单元411响应于延迟的重设信号RESET_D而将锁存器101_1至101_N重设至第一电平。图7说明一实例，其中当延迟的重设信号RESET_D被激活时，重设单元411将锁存器101_1至101_N重设至低电平。重设单元411包括对应于各自的锁存器101_1至101_N的N个晶体管411_1至411_N。晶体管411_1至411_N中每一个在延迟的重设信号RESET_D被激活时接通，且耦合至接地和锁存器101_1至101_N中的对应锁存器的第一锁存节点Q。
图7的锁存电路的重设操作与图5的锁存电路的重设操作相同之处在于：所有锁存器101_1至101_N被同时重设。
迄今已描述被配置成使用个重设信号RESET来执行重设操作的锁存电路。下文描述被配置成使用两个重设信号RESET和SET来执行重设操作的锁存电路。
图8为示出了根据本发明的第五实施例的锁存电路的示意图。
该锁存电路可包括锁存器102_1、供电单元202、延迟单元301及重设单元420。
锁存器102_1响应于供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电力而锁存数据。锁存器102_1的构造及操作原理与参看图2所描述的锁存器100_1的构造及操作原理相同。
当第一重设信号RESET或第二重设信号SET被激活时，供电单元202将相同电力供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND。当第一重设信号RESET及第二重设信号SET两个都被去激活时，供电单元202将上拉电压VCC供应至上拉供电节点PUSPL_ND且将下拉电压VSS供应至下拉供电节点PDSPL_ND。当第一重设信号RESET及第二重设信号SET中之一被激活时，供电单元202将相同电力（例如，具有介于电压VCC与电压VSS之间的中间电平的电压）供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND。
当第一重设信号RESET及第二重设信号SET中之一被激活时，供电单元202不将电压VCC及VSS供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND，但耦合上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND、且将介于电压VCC与电压VSS之间的中间电平的电压供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND。例如，供电单元202包括：上拉电力节点PU_ND，其供应上拉电压；下拉电力节点PD_ND，其供应下拉电压；第一开关P1，当第一重设信号RESET及第二重设信号SET两个都被去激活时，第一开关P1耦合上拉电力节点PU_ND与上拉供电节点PUSPL_ND；第二开关N1，当第一重设信号RESET及第二重设信号SET两个都被去激活时，第二开关N1耦合下拉电力节点PD_ND与下拉供电节点PDSPL_ND；及第三开关N2，当第一重设信号RESET及第二重设信号SET中之一被激活时，第三开关N2耦合上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND。
延迟单元301通过延迟第一重设信号RESET及第二重设信号SET来产生第一延迟的重设信号RESET_D及第二延迟的重设信号SET_D。延迟单元301产生第一延迟的重设信号RESET_D，第一延迟的重设信号RESET_D的激活时段与第一重设信号RESET的激活时段部分地重迭，优选地达最小值。延迟单元301亦产生第二延迟的重设信号SET_D，第二延迟的重设信号SET_D的激活时段与第二重设信号SET的激活时段部分地重迭，优选地达最小值。
重设单元420响应于第一延迟的重设信号RESET_D而将锁存器102_1重设至第一电平，且响应于第二延迟的重设信号SET_D而将锁存器102_1重设至第二电平。图8说明一实例，其中重设单元420被设计成在第一延迟的重设信号RESET_D被激活时将锁存器102_1重设至低电平、且在第二延迟的重设信号SET_D被激活时将锁存器102_1重设至高电平。重设单元420包括第一晶体管421_1及第二晶体管422_1。第一晶体管421_1响应于第一延迟的重设信号RESET_D而接通，且耦合至接地及第一锁存节点Q。第二晶体管422_1响应于第二延迟的重设信号SET_D而接通，且耦合至接地节点（VSS）及第二锁存节点Q_N。
图9为示出了图8所示的锁存电路的重设操作的时序图。
响应于第一延迟的重设信号RESET_D而将锁存器102_1重设至低电平的操作（时 段T0至T4）
响应于第一延迟的重设信号RESET_D而将锁存器102_1重设至低电平的操作与参看图3所描述的锁存器100_1的重设操作相同。在锁存电路的重设操作之前，高电平的数据可锁存于第一锁存节点Q中。在时段T0期间，第一开关P1及第二开关N1接通且第三开关N2关断，这是因为第一重设信号RESET及第二重设信号SET两个皆处于低电平。因而，上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND彼此不耦合，且上拉电力节点PU_ND与上拉供电节点PUSPL_ND彼此耦合，因此，电压VCC供应至上拉供电节点PUSPL_ND。由于下拉电力节点PD_ND与下拉供电节点PDSPL_ND彼此耦合，故电压VSS供应至下拉供电节点PDSPL_ND。结果，上拉供电节点PUSPL_ND的电压变为电压VCC的电平，且下拉供电节点PDSPL_ND的电压变为电压VSS的电平。第一锁存节点Q的电压借助上拉供电节点PUSPL_ND的电压而变为电压VCC的电平，且第二锁存节点Q_N的电压借助下拉供电节点PDSPL_ND的电压而变为电压VSS的电平。
在时段T1中，第一重设信号RESET被激活。响应于激活的第一重设信号RESET，第一开关P1及第二开关N1关断且第三开关N2接通。因而，不再维持上拉电力节点PU_ND与上拉供电节点PUSPL_ND的耦合，且因此电压VCC不再供应至上拉供电节点PUSPL_ND。不再维持下拉电力节点PD_ND与下拉供电节点PDSPL_ND的耦合，且因此电压VSS不再供应至下拉供电节点PDSPL_ND。上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND借助接通的第三开关N2而彼此耦合。结果，上拉供电节点PUSPL_ND的电压下降至介于电压VCC与电压VSS之间的中间电平，且因此下拉供电节点PDSPL_ND的电压上升至介于电压VCC与电压VSS之间的中间电平。结果，上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电压分别下降和上升至介于电压VCC与电压VSS之间的中间电平。
延迟单元301通过延迟第一重设信号RESET来产生第一延迟的重设信号RESET_D，第一延迟的重设信号RESET_D的激活时段与第一重设信号RESET的激活时段重迭了时段T2。在时段T2中第一晶体管421_1回应于第一重设信号RESET_D而接通，且因此第一锁存节点Q接地（VSS）。第一锁存节点Q及第二锁存节点Q_N中每一个的电压维持上拉供电节点PUSPL_ND或下拉供电节点PDSPL_ND的电压的电平，亦即，介于电压VCC与电压VSS之间的电平。
在时段T3中，第一重设信号RESET被去激活。由于第一重设信号RESET及第二重设信号SET两个皆处于低电平，故第一开关P1及第二开关N1接通且第三开关N2关断。因此，不再维持上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND的耦合，且上拉电力节点PU_ND与上拉供电节点PUSPL_ND彼此耦合，因此，电压VCC供应至上拉供电节点PUSPL_ND。下拉电力节点PD_ND与下拉供电节点PDSPL_ND彼此耦合，且因此电压VSS供应至下拉供电节点PDSPL_ND。结果，上拉供电节点PUSPL_ND的电压上升至电压VCC的电平，且下拉供电节点PDSPL_ND的电压下降至电压VSS的电平。第一锁存节点Q借助响应于第一延迟的重设信号RESET_D而接通的第一晶体管421_1而接地（VSS）。结果，第一锁存节点Q的电压借助下拉供电节点PDSPL_ND的电压而下降至电压VSS的电平，且第二锁存节点Q_N的电压借助上拉供电节点PUSPL_ND的电压而上升至电压VCC的电平。
在时段T4中，第一延迟的重设信号RESET_D被去激活，且因此第一晶体管421_1关断，藉此中断第一锁存节点Q与接地节点的耦合。结果，在时段T4中，第一锁存节点Q的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平，且第二锁存节点Q_N的电压借助上拉供电节点PUSPL_ND的电压而维持电压VCC的电平。
响应于第二延迟的重设信号SET_D而将锁存器102_1重设至高电平的操作（时段 T5至T8）
如上文所描述，在时段T4中，低电平的数据已锁存于第一锁存节点Q中。
在时段T5中，第二重设信号SET被激活。响应于激活的第二重设信号SET，第一开关P1及第二开关N1关断且第三开关N2接通。因而，不再维持上拉电力节点PU_ND与上拉供电节点PUSPL_ND的耦合，且因此电压VCC不再供应至上拉供电节点PUSPL_ND。不再维持下拉电力节点PD_ND与下拉供电节点PDSPL_ND的耦合，且因此电压VSS不再供应至下拉供电节点PDSPL_ND。上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND借助接通的第三开关N2而彼此耦合。因此，上拉供电节点PUSPL_ND的电压下降至介于电压VCC与电压VSS之间的中间电平，且下拉供电节点PDSPL_ND的电压上升至介于电压VCC与电压VSS之间的中间电平。结果，第一锁存节点Q的电压借助下拉供电节点PDSPL_ND的电压而上升至介于电压VCC与电压VSS之间的中间电平，且第二锁存节点Q_N的电压借助上拉供电节点PUSPL_ND的电压而下降至介于电压VCC与电压VSS之间的中间电平。
延迟单元301通过延迟第二重设信号SET来产生第二延迟的重设信号SET_D，第二延迟的重设信号SET_D的激活时段与第二重设信号SET的激活时段在时段T6期间重迭。第二晶体管422_1回应于在时段T6中激活及延迟的第二重设信号SET_D而接通，且因此第二锁存节点Q_N接地（VSS）。第一锁存节点Q及第二锁存节点Q_N中每一个的电压维持上拉供电节点PUSPL_ND或下拉供电节点PDSPL_ND的电压的电平，亦即，介于电压VCC与电压VSS之间的中间电平。
在时段T7中，第二重设信号SET被去激活。由于第一重设信号RESET及第二重设信号SET两个皆处于低电平，故第一开关P1及第二开关N1接通且第三开关N2关断。因此，不再维持上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND的耦合，且上拉电力节点PU_ND与上拉供电节点PUSPL_ND彼此耦合，因此，电压VCC供应至上拉供电节点PUSPL_ND。下拉电力节点PD_ND与下拉供电节点PDSPL_ND彼此耦合，且因此电压VSS供应至下拉供电节点PDSPL_ND。因而，上拉供电节点PUSPL_ND的电压上升至电压VCC的电平，且下拉供电节点PDSPL_ND的电压下降至电压VSS的电平。第二锁存节点Q_N借助响应于第二延迟的重设信号SET_D而接通的第二晶体管422_1而接地（VSS）。结果，第二锁存节点Q_N的电压借助下拉供电节点PDSPL_ND的电压而下降至电压VSS的电平，且第一锁存节点Q的电压借助上拉供电节点PUSPL_ND的电压而上升至电压VCC的电平。
在时段T8中，因为第二延迟的重设信号SET_D被去激活、且因此第二晶体管422_1关断，所以第二锁存节点Q_N与接地节点之间的耦合不再维持。结果，在时段T8中，第二锁存节点Q_N的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平，且第一锁存节点Q的电压借助上拉供电节点PUSPL_ND的电压而维持电压VCC的电平。
图10为示出了根据本发明的第六实施例的锁存电路的示意图。
图10的锁存电路不同于图8的锁存电路之处在于：图10的锁存电路包括多个锁存器102_1至102_N。亦即，图10的锁存电路可包括锁存器102_1至102_N、供电单元202、延迟单元301及重设单元430。
供电单元202及延迟单元301的构造及操作原理分别与参看图8所描述的供电单元202及延迟单元301的构造及操作原理相同。
锁存器102_1至102_N中每一个响应于供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电力而锁存数据。锁存器102_1至102_N各自的构造及操作原理与参看图8所描述的锁存器102_1的构造及操作原理相同。
重设单元430响应于第一延迟的重设信号RESET_D而将锁存器102_1至102_N重设至第一电平，且响应于第二延迟的重设信号SET_D而将锁存器102_1至102_N重设至第二电平。图10说明一实例，其中重设单元430在第一延迟的重设信号RESET_D被激活时将锁存器102_1至102_N重设至低电平且在第二延迟的重设信号SET_D被激活时将锁存器102_1至102_N重设至高电平。重设单元430包括分别对应于锁存器102_1至102_N的第一晶体管431_1至431_N、及分别对应于锁存器102_1至102_N的第二晶体管432_1至432_N。第一晶体管431_1至431_N中每一个在第一延迟的重设信号RESET_D被激活时接通、且耦合至接地及锁存器102_1至102_N中的对应锁存器的第一锁存节点Q。第二晶体管432_1至432_N中每一个在第二延迟的重设信号SET_D被激活时接通、且耦合至接地及锁存器102_1至102_N中的对应锁存器的第二锁存节点Q_N。
图10所示的锁存电路的重设操作与图8所示的锁存电路的重设操作相同，惟所有锁存器102_1至102_N被同时重设除外。
图11为示出了根据本发明的第七实施例的锁存电路的示意图。
图11的锁存电路在第一重设信号RESET或第二重设信号SET被激活时供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电力的类型方面不同于图8的锁存电路。
图11的锁存电路可包括锁存器103_1、供电单元203、延迟单元301及重设单元420。
锁存器103_1的构造及操作原理与参看图8所描述的锁存器102_1的构造及操作原理相同。
延迟单元301及重设单元420的构造及操作原理分别与参看图8所描述的延迟单元301及重设单元420的构造及操作原理相同。
当第一重设信号RESET或第二重设信号SET被激活时，供电单元203将相同电力供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND。当第一重设信号RESET及第二重设信号SET两个都被去激活时，供电单元203将上拉电压VCC供应至上拉供电节点PUSPL_ND且将下拉电压VSS供应至下拉供电节点PDSPL_ND。当第一重设信号RESET及第二重设信号SET中之一被激活时，供电单元203将电压VSS供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND。在供电单元203中，上拉电力节点PU_ND供应上拉电压。下拉电力节点PD_ND不考虑第一重设信号RESET及第二重设信号SET而耦合至下拉供电节点PDSPL_ND，且供应下拉电压。当第一重设信号RESET及第二重设信号SET两个都被去激活时，第一开关P1耦合上拉电力节点PU_ND与上拉供电节点PUSPL_ND。当第一重设信号RESET或第二重设信号SET被激活时，第三开关N2耦合上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND。
图12为示出了图11所示的锁存电路的重设操作的时序图。
响应于第一延迟的重设信号RESET_D而将锁存器103_1重设至低电平的操作（时 段T0至T4）
响应于第一延迟的重设信号RESET_D而将锁存器103_1重设至低电平的操作与参看图9所描述的锁存器102_1的重设操作相同。在锁存电路的重设操作之前，高电平的数据可锁存于第一锁存节点Q中。在时段T0期间，第一开关P1接通且第三开关N2关断，这是因为第一重设信号RESET及第二重设信号SET两个皆处于低电平。因而，上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND彼此不耦合，且上拉电力节点PU_ND与上拉供电节点PUSPL_ND彼此耦合，因此，电压VCC供应至上拉供电节点PUSPL_ND。由于下拉供电节点PDSPL_ND耦合至下拉电力节点PD_ND而不管第一重设信号RESET及第二重设信号SET，故电压VSS供应至下拉供电节点PDSPL_ND。结果，上拉供电节点PUSPL_ND的电压变为电压VCC的电平，且下拉供电节点PDSPL_ND的电压变为电压VSS的电平。第一锁存节点Q的电压借助上拉供电节点PUSPL_ND的电压而变为电压VCC的电平，且第二锁存节点Q_N的电压借助下拉供电节点PDSPL_ND的电压而变为电压VSS的电平。
在时段T1中，第一重设信号RESET被激活。由于第一开关P1响应于激活的第一重设信号RESET而关断、且因此上拉电力节点PU_ND与上拉供电节点PUSPL_ND的耦合不再维持，故电压VCC不再供应至上拉供电节点PUSPL_ND。由于下拉供电节点PDSPL_ND耦合至下拉电力节点PD_ND而不考虑第一重设信号RESET及第二重设信号SET，故电压VSS供应至下拉供电节点PDSPL_ND。结果，下拉供电节点PDSPL_ND的电压维持电压VSS的电平。由于第三开关N2响应于激活的第一重设信号RESET而接通、且因此上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND彼此耦合，故上拉供电节点PUSPL_ND的电压下降至电压VSS的电平。结果，第一锁存节点Q的电压借助上拉供电节点PUSPL_ND的电压而下降至电压VSS的电平，且第二锁存节点Q_N的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平。
延迟单元301通过延迟第一重设信号RESET来产生第一延迟的重设信号RESET_D，第一延迟的重设信号RESET_D的激活时段与第一重设信号RESET的激活时段重迭了时段T2。在时段T2中第一晶体管421_1回应于第一重设信号RESET_D而接通、且因此第一锁存节点Q接地（VSS）。第一锁存节点Q及第二锁存节点Q_N各自的电压维持上拉供电节点PUSPL_ND或下拉供电节点PDSPL_ND的电平，亦即，电压VSS的电平。
在时段T3中，第一重设信号RESET被去激活。由于第一重设信号RESET及第二重设信号SET两个皆处于低电平，故第三开关N2关断且因此不再维持上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND的耦合。由于第一开关P1接通且因此上拉电力节点PU_ND与上拉供电节点PUSPL_ND彼此耦合，故电压VCC供应至上拉供电节点PUSPL_ND。结果，上拉供电节点PUSPL_ND的电压上升至电压VCC的电平。由于下拉供电节点PDSPL_ND耦合至下拉电力节点PD_ND而不考虑第一重设信号RESET及第二重设信号SET，故下拉供电节点PDSPL_ND的电压维持电压VSS的电平。第一锁存节点Q借助响应于第一延迟的重设信号RESET_D而接通的第一晶体管421_1而接地（VSS）。结果，第一锁存节点Q的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平，且第二锁存节点Q_N的电压借助上拉供电节点PUSPL_ND的电压而上升至电压VCC的电平。
在时段T4中，由于第一延迟的重设信号RESET_D被去激活，故第一晶体管421_1关断，藉此中断第一锁存节点Q与接地节点的耦合。结果，在时段T4中，第一锁存节点Q的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平，且第二锁存节点Q_N的电压借助上拉供电节点PUSPL_ND的电压而维持电压VCC的电平。
响应于第二延迟的重设信号SET_D而将锁存器103_1重设至高电平的操作（时段 T5至T8）
如上文所描述，在时段T4中，低电平的数据锁存于第一锁存节点Q中。
在时段T5中，第二重设信号SET被激活。第一开关P1响应于激活的第二重设信号SET而关断、且因此上拉电力节点PU_ND与上拉供电节点PUSPL_ND的耦合不再维持，因此，电压VCC不再供应至上拉供电节点PUSPL_ND。由于下拉供电节点PDSPL_ND耦合至下拉电力节点PD_ND而不考虑第一重设信号RESET及第二重设信号SET，故电压VSS供应至下拉供电节点PDSPL_ND。因而，下拉供电节点PDSPL_ND的电压维持电压VSS的电平。第三开关N2响应于激活的第二重设信号SET而接通，且因此上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND彼此耦合，因此，上拉供电节点PUSPL_ND的电压下降至电压VSS的电平。结果，第一锁存节点Q的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平，且第二锁存节点Q_N的电压借助上拉供电节点PUSPL_ND的电压而下降至电压VSS的电平。
延迟单元301通过延迟第二重设信号SET来产生第二延迟的重设信号SET_D，第二延迟的重设信号SET_D的激活时段与第二重设信号SET的激活时段在时段T6期间重迭。因为第二晶体管422_1回应于在时段T6中激活及延迟的第二重设信号SET_D而接通，所以第二锁存节点Q_N接地。第一锁存节点Q及第二锁存节点Q_N中每一个的电压维持上拉供电节点PUSPL_ND或下拉供电节点PDSPL_ND的电平，亦即，电压VSS的电平。
在时段T7中，第二重设信号SET被去激活。由于第一重设信号RESET及第二重设信号SET两个皆处于低电平，故第三开关N2关断且因此不再维持上拉供电节点PUSPL_ND与下拉供电节点PDSPL_ND的耦合。由于第一开关P1接通且因此上拉电力节点PU_ND与上拉供电节点PUSPL_ND彼此耦合，故电压VCC供应至上拉供电节点PUSPL_ND。结果，上拉供电节点PUSPL_ND的电压上升至电压VCC的电平。由于下拉供电节点PDSPL_ND耦合至下拉电力节点PD_ND而不考虑第一重设信号RESET及第二重设信号SET，故下拉供电节点PDSPL_ND的电压维持电压VSS的电平。第二锁存节点Q_N借助响应于第二延迟的重设信号SET_D而接通的第二晶体管422_1而接地（VSS）。结果，第二锁存节点Q_N的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平，且第一锁存节点Q的电压借助上拉供电节点PUSPL_ND的电压而上升至电压VCC的电平。
在时段T8中，第二延迟的重设信号SET_D被去激活，且因此第二晶体管422_1关断，藉此中断第二锁存节点Q_N与接地节点的耦合。结果，在时段T8中，第二锁存节点Q_N的电压借助下拉供电节点PDSPL_ND的电压而维持电压VSS的电平，且第一锁存节点Q的电压借助上拉供电节点PUSPL_ND的电压而维持电压VCC的电平。
图13为示出了根据本发明的第八实施例的锁存电路的示意图。
图13的锁存电路不同于图11的锁存电路之处在于：图13的锁存电路包括多个锁存器103_1至103_N。亦即，图13的锁存电路可包括锁存器103_1至103_N、供电单元203、延迟单元301及重设单元430。
供电单元203及延迟单元301具有分别与参看图11所描述的供电单元203及延迟单元301的构造及操作原理相同的构造及操作原理。
锁存器103_1至103_N中每一个响应于供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电力而锁存数据。锁存器103_1至103_N各自的构造及操作原理与参看图11所描述的锁存器103_1的构造及操作原理相同。
重设单元430响应于第一延迟的重设信号RESET_D而将多个锁存器103_1至103_N重设至第一电平，且响应于第二延迟的重设信号SET_D而将多个锁存器103_1至103_N重设至第二电平。图13说明一实例，其中重设单元430在第一延迟的重设信号RESET_D被激活时将锁存器103_1至103_N重设至低电平且在第二延迟的重设信号SET_D被激活时将锁存器103_1至103_N重设至高电平。重设单元430包括分别对应于锁存器103_1至103_N的第一晶体管431_1至431_N、及分别对应于锁存器103_1至103_N的第二晶体管432_1至432_N。第一晶体管431_1至431_N中每一个在第一延迟的重设信号RESET_D被激活时接通，且耦合至接地及锁存器103_1至103_N中的对应锁存器的第一锁存节点Q。第二晶体管432_1至432_N中每一个在第二延迟的重设信号SET_D被激活时接通、且耦合至接地及锁存器103_1至103_N中的对应锁存器的第二锁存节点Q_N。
图13的锁存电路的重设操作与图11的锁存电路的重设操作相同，惟所有锁存器103_1至103_N被同时重设除外。
图14为示出了根据本发明的实施例的非易失性存储器件的示意图。
图14的非易失性存储器件可包括存储器单元610_1至610_N、页缓冲器700_1至700_N、供电单元800、延迟单元900及重设单元950。
页缓冲器700_1至700_N分别存取储存于存储器单元610_1至610_N中的数据。页缓冲器700_1至700_N执行用于将数据储存于存储器单元610_1至610_N中的程序操作，及用于自存储器单元610_1至610_N读取数据的读取操作。页缓冲器700_1至700_N中每一个包括一个或多个锁存器710_1至710_N，一个或多个锁存器710_1至710_N响应于供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND的电力而操作。
当第一重设信号RESET或第二重设信号SET被激活时，供电单元800将相同电力（例如，介于上拉电压与下拉电压之间的电平的电压）供应至上拉供电节点PUSPL_ND及下拉供电节点PDSPL_ND。供电单元800的构造及操作原理与参看图10所描述的供电单元202的构造及操作原理相同。
延迟单元900通过延迟第一重设信号RESET及第二重设信号SET来产生第一延迟的重设信号RESET_D及第二延迟的重设信号SET_D。延迟单元900的构造及操作原理与参看图10所描述的延迟单元301的构造及操作原理相同。
重设单元950响应于第一延迟的重设信号RESET_D而将锁存器710_1至710_N重设至第一电平，且响应于第二延迟的重设信号SET_D而将锁存器710_1至710_N重设至第二电平。图14说明一实例，其中重设单元950在第一延迟的重设信号RESET_D被激活时将锁存器710_1至710_N重设至低电平且响应于第二延迟的重设信号SET_D而将锁存器710_1至710_N重设至高电平。重设单元950的构造及操作原理与参看图10所描述的重设单元430的构造及操作原理相同。
该非易失性存储器件在程序操作或读取操作期间可必须将锁存器710_1至710_N同时重设至第一电平或第二电平。同时重设锁存器710_1至710_N的操作与参看图10所描述的锁存电路的重设操作相同。锁存器710_1至710_N以具有介于第一电平与第二电平之间的电平的电压（例如，中间电平电压）进行预充电，而后重设至第一电平。亦即，锁存器710_1至710_N的电压自介于第一电平与第二电平之间的电平逐步地重设至第一电平。因而，相比于被配置成将多个锁存器自第二电平一次重设至第一电平的传统非易失性存储器件，根据本发明的实施例可降低峰值电流。因此，可防止因过多峰值电流而发生的电力下降。
图14说明一实例，其中锁存器710_1至710_N响应于两个重设信号RESET及SET而重设。在一些实施例中，本发明的非易失性存储器件可被设计成响应于一个重设信号RESET而重设锁存器710_1至710_N。在此状况下，该非易失性存储器件可被设计成没有图14所示的第二重设信号SET及第二延迟的重设信号SET_D。
除了应用于各种类型的IC芯片以外，根据本发明的锁存电路还可应用于非易失性存储器件。
根据本发明的实施例，多个锁存器可以最小电流及最小重设时间予以重设。因而，可防止因过多峰值电流而发生的电力下降。
虽然已关于特定实施例而描述本发明，但对于本领域技术人员将显而易见，可在不脱离如以下权利要求所界定的本发明的精神及范畴的情况下进行各种改变及修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1，一种锁存电路，包含：多个锁存器，其被配置成响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；第一重设单元，其被配置成响应于所述第一延迟的重设信号而将多个锁存器重设至第一电平；及第二重设单元，其被配置成响应于所述第二延迟的重设信号而将所述多个锁存器重设至第二电平。
技术方案2.如技术方案1所述的锁存电路，其中所述供电单元响应于去激活的第一重设信号及去激活的第二重设信号而将上拉电压供应至所述上拉供电节点、且将下拉电压供应至所述下拉供电节点。
技术方案3.如技术方案2所述的锁存电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将介于所述上拉电压与所述下拉电压之间的预设电平的电压供应至所述上拉供电节点及所述下拉供电节点。
技术方案4.如技术方案2所述的锁存电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将所述下拉电压供应至所述上拉供电节点及所述下拉供电节点。
技术方案5.如技术方案2所述的锁存电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而耦合所述上拉供电节点与所述下拉供电节点。
技术方案6.如技术方案5所述的锁存电路，其中：当所述第一重设信号或所述第二重设信号被激活时，所述下拉供电节点接地，所述供电单元耦合所述上拉供电节点与所述下拉供电节点。
技术方案7.如技术方案1所述的锁存电路，其中：所述第一延迟的重设信号的激活时段与所述第一重设信号的激活时段彼此至少部分地重迭，且所述第二延迟的重设信号的激活时段与所述第二重设信号的激活时段彼此至少部分地重迭。
技术方案8.一种非易失性存储器件，包含：多个存储器单元；多个页缓冲器，其被配置成存取储存于各自的存储器单元中的数据、且各自包含一个或多个锁存器，所述一个或多个锁存器响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；及重设单元，其被配置成响应于所述第一延迟的重设信号而将所述一个或多个锁存器重设至第一电平，且响应于所述第二延迟的重设信号而将所述一个或多个锁存器重设至第二电平。
技术方案9.如技术方案8所述的非易失性存储器件，其中所述供电单元响应于去激活的第一重设信号及去激活的第二重设信号而将上拉电压供应至所述上拉供电节点、且将下拉电压供应至所述下拉供电节点。
技术方案10.如技术方案9所述的非易失性存储器件，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将介于所述上拉电压与所述下拉电压之间的预设电平的电压供应至所述上拉供电节点及所述下拉供电节点。
技术方案11.如技术方案9所述的非易失性存储器件，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将所述下拉电压供应至所述上拉供电节点及所述下拉供电节点。
技术方案12.如技术方案9所述的非易失性存储器件，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而耦合所述上拉供电节点与所述下拉供电节点。
技术方案13.如技术方案12所述的非易失性存储器件，其中：当所述第一重设信号或所述第二重设信号被激活时，所述下拉供电节点接地，所述供电单元耦合所述上拉供电节点与所述下拉供电节点。
技术方案14.如技术方案8所述的非易失性存储器件，其中：所述第一延迟的重设信号的激活时段与所述第一重设信号的激活时段彼此至少部分地重迭，且所述第二延迟的重设信号的激活时段与所述第二重设信号的激活时段彼此至少部分地重迭。
技术方案15.一种集成电路，其包含：多个存储器单元；多个存取单元，其被配置成存取储存于各自的存储器单元中的数据、且各自包含一个或多个锁存器，所述一个或多个锁存器响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；及重设单元，其被配置成响应于所述第一延迟的重设信号而将所述一个或多个锁存器重设至第一电平，且响应于所述第二延迟的重设信号而将所述一个或多个锁存器重设至第二电平。
技术方案16.如技术方案15所述的集成电路，其中所述供电单元响应于去激活的第一重设信号及去激活的第二重设信号而将上拉电压供应至所述上拉供电节点、且将下拉电压供应至所述下拉供电节点。
技术方案17.如技术方案16所述的集成电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将介于所述上拉电压与所述下拉电压之间的预设电平的电压供应至所述上拉供电节点及所述下拉供电节点。
技术方案18.如技术方案16所述的集成电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将所述下拉电压供应至所述上拉供电节点及所述下拉供电节点。
技术方案19.如技术方案16所述的集成电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而耦合所述上拉供电节点与所述下拉供电节点。
技术方案20.如技术方案19所述的集成电路，其中：当所述第一重设信号或所述第二重设信号被激活时，所述下拉供电节点接地，所述供电单元耦合所述上拉供电节点与所述下拉供电节点。

Claims (10)

1.一种锁存电路，包含：
多个锁存器，其被配置成响应于供应至上拉供电节点及下拉供电节点的电力而操作；
延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；
供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；
第一重设单元，其被配置成响应于所述第一延迟的重设信号而将多个锁存器重设至第一电平；及
第二重设单元，其被配置成响应于所述第二延迟的重设信号而将所述多个锁存器重设至第二电平。
2.如权利要求1所述的锁存电路，其中所述供电单元响应于去激活的第一重设信号及去激活的第二重设信号而将上拉电压供应至所述上拉供电节点、且将下拉电压供应至所述下拉供电节点。
3.如权利要求2所述的锁存电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将介于所述上拉电压与所述下拉电压之间的预设电平的电压供应至所述上拉供电节点及所述下拉供电节点。
4.如权利要求2所述的锁存电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将所述下拉电压供应至所述上拉供电节点及所述下拉供电节点。
5.如权利要求2所述的锁存电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而耦合所述上拉供电节点与所述下拉供电节点。
6.如权利要求5所述的锁存电路，其中：
当所述第一重设信号或所述第二重设信号被激活时，所述下拉供电节点接地，所述供电单元耦合所述上拉供电节点与所述下拉供电节点。
7.如权利要求1所述的锁存电路，其中：
所述第一延迟的重设信号的激活时段与所述第一重设信号的激活时段彼此至少部分地重迭，且
所述第二延迟的重设信号的激活时段与所述第二重设信号的激活时段彼此至少部分地重迭。
8.一种非易失性存储器件，包含：
多个存储器单元；
多个页缓冲器，其被配置成存取储存于各自的存储器单元中的数据、且各自包含一个或多个锁存器，所述一个或多个锁存器响应于供应至上拉供电节点及下拉供电节点的电力而操作；
延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；
供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；及
重设单元，其被配置成响应于所述第一延迟的重设信号而将所述一个或多个锁存器重设至第一电平，且响应于所述第二延迟的重设信号而将所述一个或多个锁存器重设至第二电平。
9.如权利要求8所述的非易失性存储器件，其中所述供电单元响应于去激活的第一重设信号及去激活的第二重设信号而将上拉电压供应至所述上拉供电节点、且将下拉电压供应至所述下拉供电节点。
10.如权利要求9所述的非易失性存储器件，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将介于所述上拉电压与所述下拉电压之间的预设电平的电压供应至所述上拉供电节点及所述下拉供电节点。
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