CN106024051A - 存储器件 - Google Patents

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CN106024051A CN201510731978.XA CN201510731978A CN106024051A CN 106024051 A CN106024051 A CN 106024051A CN 201510731978 A CN201510731978 A CN 201510731978A CN 106024051 A CN106024051 A CN 106024051A
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Abstract

本发明公开了一种包括存储器单元、字线、选择单元和自升压驱动器的电子器件。将存储器单元配置为存储数据。字线连接至存储器单元。选择单元设置在字线的第一端处，并且被配置为传输选择信号，以根据读命令和写命令中的一个来激活字线。自升压驱动器设置在字线的第二端处，并且被配置为根据字线的电压电平和控制信号来对字线的电压电平进行上拉。本发明还提供了一种驱动该电子器件的方法。

Description

存储器件
技术领域
本发明总体涉及电子电路领域，更具体地，涉及存储器件。
背景技术
目前，存储器件广泛应用于各种电子产品，诸如计算机、移动电话、平板电脑等。为了提供更大的数据容量，开发了一种字线升压电路。利用字线升压电路，提高了存储器件的驱动能力，因此增强了存储器件的数据容量和性能。
发明内容
根据本发明的一个方面，提供了一种电子器件，包括：多个存储器单元，被配置为存储数据；字线，连接至存储器单元；选择单元，设置在字线的第一端处，并且被配置为传输选择信号，以根据读命令和写命令中的一个命令来激活字线；以及自升压驱动器，设置在字线的第二端处，并且被配置为根据字线的电压电平和控制信号来对字线的电压电平进行上拉。
优选地，自升压驱动器包括：电压生成电路，被配置为：根据使能信号，将第一电压传输至控制节点；以及自选电路，被配置为：根据字线的电压电平和控制信号，将字线的电压电平上拉至控制节点的电压电平。
优选地，自选电路包括：与非门，被配置为：根据字线的电压电平和控制信号来生成开关信号；以及第一开关，被配置为：根据开关信号而选择性地导通，以将控制节点连接至字线。
优选地，电压生成电路包括：第二开关，被配置为：根据使能信号而选择性地导通，以将第一电压传输至控制节点；以及电容器，被配置为：根据使能信号，将控制节点的电压电平上拉至第二电压，其中第二电压比第一电压高。
优选地，使能信号的上升沿被配置为出现在字线被选择单元激活的时间间隔内。
优选地，在字线处于激活期间，使能信号处于第一电压的时间间隔大约为字线处于激活的时间间隔的三分之一至三分之二。
优选地，选择单元还包括：地址解码器，被配置为：根据读命令和写命令中的一个命令来生成字线的选择信号。
优选地，选择单元还包括：字线升压电路，被配置为：将选择信号上拉至第二电压，其中，使能信号出现上升沿的时间被配置为大约与将选择信号上拉至第二电压的时间相同。
优选地，控制信号的上升沿被配置为出现在字线被选择单元激活之前。
优选地，控制信号的下降沿被配置为出现在字线无效之前。
根据本发明的另一方面，提供了一种电子器件，包括：字线；多个存储器单元，连接至字线；地址解码器，设置在字线的第一端处并且连接至字线的第一端；以及自选电路，设置在字线的第二端处并且连接至字线的第二端，并且被配置为：根据字线的电压电平和控制信号，将字线的电压电平上拉至第一电压。
优选地，自选电路包括：与非门，其中，与非门的第一输入端连接至字线，而与非门的第二输入端被配置为接收控制信号；以及第一开关，其中，第一开关的第一端连接至字线，第一开关的第二端被配置为接收第一电压，并且第一开关的控制端连接至与非门的输出端。
优选地，该电子器件还包括：第二开关，其中，第二开关的第一端被配置为接收第一电压，第二开关的第二端连接至第一开关的第二端，以及第二开关的控制端被配置为接收使能信号；以及电容器，其中，电容器的第一端被配置为接收使能信号，并且电容器的第二端连接至第一开关的第二端。
优选地，使能信号的上升沿被配置为出现在通过地址解码器激活字线的时间间隔内。
优选地，地址解码器被配置为生成选择信号，以激活字线，并且电子器件还包括：字线升压电路，连接至地址解码器，并且字线升压电路被配置为在字线处于激活期间，将选择信号的电压电平上拉至第二电压，其中，第二电压比第一电压高，并且使能信号出现上升沿的时间被配置为与将选择信号上拉至第二电压的时间大约相同。
优选地，控制信号的上升沿被配置为出现在字线被地址解码器激活之前，并且控制信号的下降沿被配置为出现在字线无效之前。
根据本发明的又一方面，提供了一种驱动方法，包括：根据读命令和写命令中的一个命令，通过设置在字线的第一端处的地址解码器来生成选择信号，以选择字线；以及根据字线的电压电平和控制信号，通过设置在字线的第二端处的自选电路将字线的电压电平上拉至第一电压。
优选地，对电压电平进行上拉包括：根据字线的电压电平和控制信号，通过自选电路的与非门来生成开关信号；以及根据开关信号，使自选电路的第一开关导通，以将第一电压传输至字线。
优选地，该驱动方法还包括：根据使能信号，使第二开关导通，以将第一电压传输至自选电路；以及根据使能信号，通过电容器将字线上拉至第二电压，其中，第二电压比第一电压高，并且使能信号的上升沿被配置为出现在字线被地址解码器激活的时间间隔内。
优选地，该驱动方法还包括：使能信号出现上升沿的时间被设置为与通过字线升压电路将选择信号上拉至第二电压的时间大约相同。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A是根据本发明的各个实施例的电子器件的示意图；
图1B是示出了在其他方法中没有图1A的自升压驱动器的情况下在电子器件的所选字线的第一端处的电压电平的波形；
图1C是示出了在其他方法中没有图1A的自升压驱动器的情况下，在电子器件的所选字线的第二端处的电压电平的波形；
图2是根据本发明的各个实施例的电子器件的示意图；
图3是根据本发明的各个实施例的电子器件的示意图；
图4是示出了根据本发明的各个实施例的用于图3中电子器件操作的驱动方法的流程图；以及
图5是示出了根据本发明各个实施例的图3中字线的第二端处的电压电平、使能信号以及控制信号的工作波形的示图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本说明书中使用的术语通常具有其在本领域中以及在使用每一个术语的具体的内容中的普通含义。本说明书中使用的实例，包括本文所讨论的任何术语的实例，仅是示例性的，并且绝不是限制本发明的或任何示例性术语的范围和意义。同样，本发明不限于本说明书中给出的各个实施例。
尽管本文可以使用术语“第一”、“第二”等以描述各个元件，但是这些元件不应被这些术语限制。这些术语用于将一个元件与另一个元件区别开。例如，在不背离本发明的范围的情况下，可以将第一元件叫做第二元件，并且类似地，可以将第二元件叫做第一元件。如本文所使用的，术语“和/或”包括一个或多个相关列举项目的任何和全部组合。
如本文所使用的，“大概”、“大约”或“近似”通常意味着在给出的值或范围的20％以内，优选地在10％以内，并且更加优选地在5％以内。本文给出的数字量是近似值，意味着，如果没有明确说明，那么可以以术语“大概”、“大约”或“近似”来推测。
在本文中，术语“连接”可以被称为“电连接”，并且术语“连接”可以被称为“电连接”。“连接”和“连接”也可以用于指示两个或多个元件相互配合或相互作用。
图1A是根据本发明的不同实施例的电子器件100的示意图。
如图1A说明性地示出，电子器件100包括存储器阵列120、选择单元140和自升压(self-boosted)驱动器160。存储器阵列120包括字线WL[0]至WL[N]和存储器单元122。存储器单元122被配置为存储数据。该存储器阵列的一部分连接至字线WL[0]至WL[N]中的对应的一根字线。在一些实施例中，存储器单元122用静态随机存取存储(SRAM)器件的位单元来实现。例如，存储器单元122是六晶体管(6T)单元。仅仅是为了说明的目的而给出这种实例，并且能够执行相同功能的各种类型的存储器单元122都能够应用于电子器件100。因此，本发明不限于给出的实例，各种类型的存储器单元122都在本发明所保护的范围内。
选择单元140设置在字线WL[0]至WL[N]的第一端处并且连接至字线WL[0]至WL[N]的第一端。选择单元140被配置为：根据读命令RD和写命令WR中的一个来选择字线WL[0]至WL[N]中的一根。在一些实施例中，选择单元140包括地址解码器142。地址解码器142被配置为：根据读命令RD或写命令WR来生成选择信号VSE，以激活字线WL[0]至WL[N]中对应的一根，从而读取存储在存储器单元122中的数据或将数据写入存储器单元122。
自升压驱动器160设置在字线WL[0]至WL[N]的第二端处并且连接至字线WL[0]至WL[N]的第二端。自升压驱动器160被配置为：根据字线WL[0]至WL[N]中所选一根字线上的电压电平和控制信号VC来对字线WL[0]至WL[N]中所选的这根字线的电压电平进行上拉。结果，通过自升压驱动器160提高了字线WL[0]至WL[N]中所选一根字线的驱动能力。将在以下段落中描述关于自升压驱动器160的具体操作。
现在参考图1A、图1B和图1C，以字线WL[0]被选来进行说明。图1B是示出了在其他方法中在没有图1A的自升压驱动器160的情况下，电子器件100的所选字线WL[0]的第一端处的电压电平的波形。图1C是示出了在其他方法中在没有图1A的自升压驱动器160的情况下电子器件100的所选字线WL[0]的第二端处的电压电平的波形。
在图1A中，为了说明，选择单元140与靠近字线WL[0]至WL[N]的第一端放置的存储器单元122之间的距离远小于选择单元140与靠近字线WL[0]至WL[N]的第二端放置的存储器单元122之间的距离。为了说明，如图1A所示，选择单元140与存储器单元M1之间的距离D1小于选择单元140与存储器单元M2之间的距离D2。因此，在本发明中，就选择单元140而言，下文中将靠近字线WL[0]至WL[N]的第一端放置的存储器单元122称为“近端存储器单元122A”。类似地，在本发明中，就选择单元140而言，下文中将靠近字线WL[0]至WL[N]的第二端放置的存储器单元122称为“远端存储器单元122B”。
此外，如图1B说明性地示出，当选择字线WL[0]时，地址解码器142向字线WL[0]的第一端输出选择信号VSE，因此激活字线WL[0]。换句话说，对字线WL[0]的电压电平进行上拉，以使连接至字线WL[0]的存储器单元122导通。然而，在一些实施例中，当存储器单元122的个数增加时，需要增大字线WL[0]的长度以容纳存储器单元122。结果，增大了字线WL[0]的等效电阻。因此，如图1C说明性地示出，在所选字线WL[0]的第二端处接收到的选择信号VSE中存在压降VD，因此减小了所选字线WL[0]的电压电平变化的转换速率。换句话说，选择信号VSE不能正确地从字线WL[0]的第一端传输至字线WL[0]的第二端。因此，连接至所选字线WL[0]的近端存储器单元122A完全导通，但是连接至所选字线WL[0]的远端存储器单元122B不能正确地导通或仅仅稍微导通。结果，对电子器件100的读操作或写操作失败。
以不同的方式来解释，通过选择信号VSE来上拉所选字线WL[0]的电压电平，并且选择信号VSE从所选字线WL[0]的第一端传输至所选字线WL[0]的第二端。因此，由于所选字线WL[0]的高电阻，所以在字线WL[0]的第二端处接收到的选择信号VSE失真，因而降低了在所选字线WL[0]的第二端处接收的选择信号VSE的信号完整性。结果，如图1C说明性地示出，减小了字线WL[0]的第二端处的转换速率和电压电平，因此所选字线WL[0]的驱动能力不足以使连接至字线WL[0]的远端存储器单元122B导通。
与以上参考图1B和图1C所讨论的方法相比，每当通过选择信号VSE来激活所选字线WL[0]时，都采用参考图1A的实施例示出的自升压驱动器160来对所选字线WL[0]的电压电平进行上拉。有效地，对字线WL[0]的第二端处的电压电平进行上拉而无需附加的地址控制机制。结果，不仅可以使近端存储器单元122A而且可以使远端存储器单元122B正确地导通，因此提高了电子器件100的性能和操作可靠性。
出于说明的目的，给出了图1A的字线WL[0]至WL[N]和存储器单元122的数目。字线WL[0]至WL[N]和存储器单元122的各种数目都在本发明所保护的范围内。
以下段落提供了关于电子器件100的各个实施例，以示出其功能和应用。本发明不限于下面的实施例。其他实施例在本发明所保护的范围内。
现在参考图2。图2是根据本发明的各个实施例的电子器件200的示意图。
如图2说明性地示出，在本实施例中，与图1A所示的电子器件100相比，电子器件200的自升压驱动器160包括电压生成电路162和自选电路164。
电压生成电路162连接至自选电路164。电压生成电路162被配置为：根据使能信号EN，将电压VDD传输至自选电路164。自选电路164连接至字线WL[0]至WL[N]的第二端。自选短路164被配置为将字线WL[0]至WL[N]中的所选一根字线的电压电平上拉至电压VDD。
如图2所示，自选电路164包括与非门G[0]至G[N]和开关Q1[0]至Q1[N]。与非门G[0]至G[N]中的一个和开关Q1[0]至Q1[N]中的一个连接至字线WL[0]至WL[N]中对应的一根字线。为了简洁，在以下段落中描述与非门G[0]和开关Q1[0]的布置和操作。可以以此类推剩余的与非门G[1]至G[N]和开关Q1[1]至Q1[N]的布置和操作，因此本文不再详细描述。
更加具体地，与非门G[0]的第一输入端连接至字线WL[0]，与非门G[0]的第二输入端被配置为接收控制信号VC，而与非门G[0]的输出端连接至开关Q1[0]的控制端。与非门G[0]被配置为：根据字线WL[0]的电压电平(即，在字线WL[0]的第二端处接收的选择信号VSE)和控制信号VC来生成开关信号VSW。开关Q1[0]的第一端连接至字线WL[0]的第二端，而开关Q1[0]的第二端在控制节点NC处连接至电压生成电路162。开关Q1[0]被配置为：根据开关信号VSW而选择性地导通，以将控制节点NC连接至字线WL[0]，使得所选字线WL[0]的电压电平上拉至控制节点NC的电压电平。
此外，电压生成电路162包括开关Q2和电容器C。开关Q2的第一端被配置为接收电压VDD，开关Q2的第二端在控制节点NC处连接至开关Q1[0]的第二端，以及将开关Q2的控制端配置为接收使能信号EN。开关Q2被配置为：根据使能信号EN而选择性地导通，以将电压VDD传输至控制节点NC。电容器C的第一端连接至开关Q2的控制端并且被配置为接收使能信号EN。电容器C的第二端在控制节点NC处连接至开关Q1[0]的第二端。电容器C被配置为：根据使能信号EN，将控制节点NC的电压电平上拉至电压BVDD(未在图2中示出)，其中电压BVDD比电压VDD高。
为了说明的目的给出了图2的自升压驱动器160的布置。自升压驱动器160的各种布置都在本发明所保护的范围内。
现在参考图3。图3是根据本发明的各个实施例的电子器件300的示意图。
如图3说明性地示出，与图2所示的电子器件200相比，电子器件300的选择单元140还包括字线升压电路144。字线升压电路144连接至地址解码器142。字线升压电路144被配置为：在字线WL[0]至WL[N]中的一根字线处于激活的时间段期间，将选择信号VSE上拉至电压BVDD。为了说明，字线升压电路144控制开关Q3来对地址解码器142的驱动电压进行上拉，以通过地址解码器142来对选择信号VSE进行上拉。在一些实施例中，当存储器单元122的数目增大时，使用字线升压电路144，以用于提升选择信号VSE的电压电平。结果，提高了字线WL[0]至WL[N]中所选一根字线的驱动能力。有效地，提高了连接至字线WL[0]至WL[N]中所选一根字线的近端存储器单元122A的性能。
在一些实施例中，地址解码器142用数字电路来实现。在其他一些实施例中，字线升压电路144用数字电路来实现。在各个实施例中，字线升压电路144用模拟电路或数模混合电路来实现。
另外，在一些实施例中，地址解码器142包括解码器电路142A和控制电路142B。解码器电路142A被配置为对读命令RD和写命令WR中的一个命令进行解码，以生成控制信号X[0]、X[1]、……和X[N]。在又一实施例中，解码器电路142A用数字电路来实现。控制电路142B包括开关Q3、反相器I[0]至I[N]和与非门C[0]至C[N]。开关Q3的第一端被配置为接收电压VDD，开关Q3的第二端连接至字线升压电路144，以及开关Q3的控制端连接至字线升压电路144。与非门C[0]至C[N]被配置为处理控制信号X[0]至X[N]，以控制反相器I[0]至I[N]。通过字线升压电路144和与非门C[0]至C[N]来驱动反相器I[0]至I[N]，以生成选择信号VSE，从而选择字线WL[0]至WL[N]中的一根字线。通过字线升压电路144来选择性地使开关Q3导通，以提升反相器I[0]至I[N]的驱动电压，从而对选择信号VSE的电压电平进行上拉。
在其他一些实施例中，电子器件300能够工作而无需字线升压电路144。或者说，在一些实施例中，在不使用字线升压电路144的情况下，自升压驱动器160能够单独提高远端存储器单元122B的性能。
为了说明的目的给出了图3的地址解码器142的布置。地址解码器142的各种布置都能够应用于选择单元140并且都在本发明所保护的范围内。
现在参考图3、图4和图5。图4是示出了根据本发明的各个实施例的用于图3的电子器件300的工作的驱动方法400的流程图。图5是示出了根据本发明各个实施例的图3的字线WL[0]的第二端处的信号、使能信号EN以及控制信号VC的工作波形的示图。作为实例，参考驱动方法400和图5所示的波形来描述图3的电子器件300的工作。为了简洁，给出根据读命令RD来选择字线WL[0]以用于说明。
在操作S410中，当未选择字线WL[0]时，字线WL[0]的电压电平保持为电压VSS，以使存储器单元122截止，其中电压VSS比电压VDD低。同时，与非门G[0]输出具有高逻辑值“1”的开关信号VSW，因此使开关Q1[0]截止。
在操作S420中，在时间TA处，地址解码器142接收读命令RD，并且对其进行解码，以生成选择信号VSE，从而选择字线WL[0]。换句话说，在时间间隔TSE中的时间间隔T1期间，选择并激活字线WL[0]，因此将字线WL[0]的电压电平(即，选择信号VSE的电压电平)上拉至电压VDD。
在操作S430中，在时间间隔T1期间，根据使能信号EN使开关Q2导通，并且将电压VDD传输至控制节点NC。例如，在时间间隔T1期间，使能信号EN处于低电压电平(即，电压VSS)，因此通过开关Q2将电压VDD传输至控制节点NC。
在操作S440中，在时间间隔T1期间，通过与非门G[0]使开关Q1[0]导通，从而将所选字线WL[0]的电压电平上拉至电压VDD。
例如，在时间间隔T1期间，控制信号VC和字线WL[0]的电压电平都处于高电压电平(即，电压VDD)，因此与非门G[0]相应地输出具有低逻辑值“0”的开关信号VSW。结果，开关Q1[0]导通，因此将字线WL[0]的电压电平上拉至控制节点NC处的电压电平(即，电压VDD)。
在一些实施例中，控制信号VC的上升沿被配置为在激活所选字线WL[0]之前出现。换句话说，当地址解码器142接收读命令RD和写命令WR中的一个命令时，控制信号VC被配置为进入其使能时间段(即，控制信号VC处于高电压电平的时间间隔)。利用这种配置，每当所选字线WL[0]的电压电平变高时，与非门G[0]都立即输出开关信号VSW，以使开关Q1[0]导通。
继续参考图3、图4和图5，在操作S450中，在时间TB处，通过使能信号EN使开关Q2截止。例如，在时间TB(即，使能信号EN的上升沿)处，使能信号EN转变至高电压电平(EN信号上升至高电平VDD，而不是BVDD，BVDD通过耦合的“电容器C”由EN信号的上升沿来生成。生成的BVDD信号位于“NC”节点处，并且EN信号的高电平是VDD)，即，VDD，并且进入其使能时间段TE，因此使开关Q2截止。
在操作S460中，在时间TB处，将控制节点NC的电压电平上拉至电压BVDD。例如，通过电容器C将使能信号EN连接至控制节点NC。当使能信号EN转变至电压VDD时，由于电容器C，所以控制节点NC处的电压电平从电压VDD增大至电压BVDD。应该注意，电压BVDD表示为：BVDD＝VDD+ΔV，其中ΔV是电压量。利用这种配置，还可以增强所选字线WL[0]驱动能力，因此可以使连接至所选字线WL[0]的远端存储器单元122B完全导通。本领域的普通技术人员能够根据实际应用的需要通过设置使能信号EN的电压电平来设置电压量ΔV。
在一些实施例中，使能信号EN的上升沿的时间(即，时间TB)被配置为在所选字线WL[0]处于激活的时间间隔(即，时间间隔TSE)内。在其他的一些实施例中，在所选字线WL[0]处于激活期间(即，时间间隔TSE)，使能信号EN处于电压VDD的时间间隔大约为时间间隔TSE的三分之一至三分之二。利用这种配置，可以确保将所选字线WL[0]的电压电平正确地上拉至电压BVDD，因此所选字线WL[0]能够正确地使连接至所选字线WL[0]的远端存储器单元122B导通。
在一些实施例中，使能信号EN出现上升沿的时间被配置为与通过字线升压电路144将选择信号VSE上拉至电压BVDD的时间大约相同。利用这种配置，使连接至所选字线WL[0]的所有存储器单元122大约同时导通，因此提高电子器件300的工作效率。
继续参考图3、图4和图5，在操作S470中，在时间TB之后，开关Q1[0]仍然导通，因此通过开关Q1[0]将所选字线WL[0]的电压电平相应地上拉至电压BVDD。结果，在没有附加的地址控制机制的情况下，所选字线WL[0]的电压电平被自升压，从而相应地改善电子器件300的面积损失(area penalty)和驱动能力。
在操作S480中，在时间间隔TSE结束的时间TC处，控制信号VC转变至低电压电平(即，电压VSS)。
在一些实施例中，在地址解码器142使字线WL[0]无效之前，出现控制信号VC的下降沿。为了说明，当选择信号VSE转变至低电压电平时，出现控制信号VC的下降沿。利用这种配置，提前使开关Q1[0]截止。结果，加快了字线WL[0]的电压电平从电压BVDD转变至电压VSS的转换速率。因此，还提高了电子器件300的工作效率。
总之，本发明的电子器件能够在没有附加的地址控制机制的情况下对所选字线的电压电平进行上拉，并且提高所选字线的驱动能力。结果，减少了电子器件的成本以及面积损失，并且可以提高电子器件的性能。
在一些实施例中，公开了包括存储器单元、字线、选择单元和自升压驱动器的电子器件。将存储器单元配置为存储数据。字线连接至存储器单元。选择单元设置在字线的第一端处，并且被配置为传输选择信号，以根据读命令和写命令中的一个来激活字线。自升压驱动器设置在字线的第二端处，并且被配置为根据字线的电压电平和控制信号来对字线的电压电平进行上拉。
还公开了包括字线、存储器单元、地址解码器和自选电路的电子器件。存储器单元连接至字线。地址解码器设置在字线的第一端处并且连接至字线的第一端。自选电路设置在字线的第二端处并且连接至字线的第二端，并且被配置为根据字线的电压电平和控制信号来将字线的电压电平上拉至第一电压。
还公开了包括如下操作的驱动方法。通过设置在字线的第一端处的地址解码器来生成选择信号，以根据读命令和写命令中的一个来选择字线。根据字线的电压电平和控制信号，通过设置在字线的第二端处的自选电路将字线的电压电平上拉至第一电压。
上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种电子器件，包括：
多个存储器单元，被配置为存储数据；
字线，连接至所述存储器单元；
选择单元，设置在所述字线的第一端处，并且被配置为传输选择信号，以根据读命令和写命令中的一个命令来激活所述字线；以及
自升压驱动器，设置在所述字线的第二端处，并且被配置为根据所述字线的电压电平和控制信号来对所述字线的电压电平进行上拉。
2.根据权利要求1所述的电子器件，其中，所述自升压驱动器包括：
电压生成电路，被配置为：根据使能信号，将第一电压传输至控制节点；以及
自选电路，被配置为：根据所述字线的电压电平和所述控制信号，将所述字线的电压电平上拉至所述控制节点的电压电平。
3.根据权利要求2所述的电子器件，其中，所述自选电路包括：
与非门，被配置为：根据所述字线的电压电平和所述控制信号来生成开关信号；以及
第一开关，被配置为：根据所述开关信号而选择性地导通，以将所述控制节点连接至所述字线。
4.根据权利要求3所述的电子器件，其中，所述电压生成电路包括：
第二开关，被配置为：根据所述使能信号而选择性地导通，以将所述第一电压传输至所述控制节点；以及
电容器，被配置为：根据所述使能信号，将所述控制节点的电压电平上拉至第二电压，其中所述第二电压比所述第一电压高。
5.根据权利要求4所述的电子器件，其中，所述使能信号的上升沿被配置为出现在所述字线被所述选择单元激活的时间间隔内。
6.根据权利要求5所述的电子器件，其中，在所述字线处于激活期间，所述使能信号处于所述第一电压的时间间隔大约为所述字线处于激活的时间间隔的三分之一至三分之二。
7.一种电子器件，包括：
字线；
多个存储器单元，连接至所述字线；
地址解码器，设置在所述字线的第一端处并且连接至所述字线的第一端；以及
自选电路，设置在所述字线的第二端处并且连接至所述字线的第二端，并且被配置为：根据所述字线的电压电平和控制信号，将所述字线的电压电平上拉至第一电压。
8.根据权利要求7所述的电子器件，其中，所述自选电路包括：
与非门，其中，所述与非门的第一输入端连接至所述字线，而所述与非门的第二输入端被配置为接收所述控制信号；以及
第一开关，其中，所述第一开关的第一端连接至所述字线，所述第一开关的第二端被配置为接收所述第一电压，并且所述第一开关的控制端连接至所述与非门的输出端。
9.一种驱动方法，包括：
根据读命令和写命令中的一个命令，通过设置在字线的第一端处的地址解码器来生成选择信号，以选择所述字线；以及
根据所述字线的电压电平和控制信号，通过设置在所述字线的第二端处的自选电路将所述字线的电压电平上拉至第一电压。
10.根据权利要求9所述的驱动方法，其中，对所述电压电平进行上拉包括：
根据所述字线的电压电平和所述控制信号，通过所述自选电路的与非门来生成开关信号；以及
根据所述开关信号，使所述自选电路的第一开关导通，以将所述第一电压传输至所述字线。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113808646A (zh) * 2020-08-28 2021-12-17 台湾积体电路制造股份有限公司 存储器电路以及在其中传输数据的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6797010B2 (ja) * 2016-12-01 2020-12-09 ルネサスエレクトロニクス株式会社 半導体装置
US11100984B2 (en) * 2020-01-21 2021-08-24 Intel Corporation Non volatile cross point memory having word line pass transistor with multiple active states

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4901280A (en) * 1986-07-11 1990-02-13 Texas Instruments Incorporated Pull-up circuit for high impedance word lines
CN101388243A (zh) * 2007-09-13 2009-03-18 恩益禧电子股份有限公司 半导体存储器件
US8077493B2 (en) * 2008-12-10 2011-12-13 Kabushiki Kaisha Toshiba Semiconductor memory device
CN102917178A (zh) * 2012-10-22 2013-02-06 清华大学 一种浮栅型图像传感器的字线译码电路布局结构
US20130077413A1 (en) * 2011-09-28 2013-03-28 Masaru Yano Semiconductor memory device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930002574B1 (ko) * 1990-03-09 1993-04-03 금성일렉트론 주식회사 워드라인 구동회로
US5633832A (en) * 1995-09-26 1997-05-27 Alliance Semiconductor Corporation Reduced area word line driving circuit for random access memory
US6535424B2 (en) 2001-07-25 2003-03-18 Advanced Micro Devices, Inc. Voltage boost circuit using supply voltage detection to compensate for supply voltage variations in read mode voltage
KR101850536B1 (ko) 2010-10-27 2018-04-19 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4901280A (en) * 1986-07-11 1990-02-13 Texas Instruments Incorporated Pull-up circuit for high impedance word lines
CN101388243A (zh) * 2007-09-13 2009-03-18 恩益禧电子股份有限公司 半导体存储器件
US8077493B2 (en) * 2008-12-10 2011-12-13 Kabushiki Kaisha Toshiba Semiconductor memory device
US20130077413A1 (en) * 2011-09-28 2013-03-28 Masaru Yano Semiconductor memory device
CN102917178A (zh) * 2012-10-22 2013-02-06 清华大学 一种浮栅型图像传感器的字线译码电路布局结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113808646A (zh) * 2020-08-28 2021-12-17 台湾积体电路制造股份有限公司 存储器电路以及在其中传输数据的方法
CN113808646B (zh) * 2020-08-28 2024-05-03 台湾积体电路制造股份有限公司 存储器电路以及在其中传输数据的方法

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