CN203276857U - 静态随机存储器及其位线预充电电路 - Google Patents

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Abstract

本实用新型涉及静态随机存储器及其位线预充电电路，包括充电单元，所述充电单元包括晶体管PP1、晶体管PP2、晶体管PEQ，还包括或门电路OR，所述或门电路OR的输入端接列选择信号SEL_n和控制信号APREN，所述或门电路OR的输出端输出预充电控制信号PREN_n给充电单元。本实用新型解决了现有的静态存储器在可靠性、设计成本和难度的技术问题，本实用新型通过增加一个额外的预充电控制信号APREN，在读写操作时，将存储单元阵列中不需要访问的列的预充电电路也关闭掉，然后对需要访问的列的目标存储单元进行相对操作。

Description

静态随机存储器及其位线预充电电路
技术领域
本实用新型涉及一种静态随机存储器。
背景技术
静态随机存储器（SRAM）是一种常见的随机存取存储器，采用由六个晶体管组成的所谓6T结构的存储单元，如图1所示。一个静态随机存储器包含了由大量的存储单元组成的存储单元阵列，如图2所示。每个存储单元由两个首尾相连的反相器和两个开关晶体管组成，其中反相器的输出节点构成了一对互补的存储节点（Q和QN），该存储节点分别通过开关晶体管与一对互补的位线（BL和BLN）相连。一个字线（WL）连接到两个开关晶体管，并控制其导通与否。当开关晶体管导通时，存储节点和位线连通。
在存储单元阵列中，每一列中的所有存储单元的位线相互连接，构成了存储单元阵列中的一对位线，并连接到一个公用的预充电电路，如图2所示。每一行中的所有存储单元的字线相互连接，构成了存储单元阵列中的一个字线。一般存储单元阵列都包含多行多列。一般地，当需要访问某一个存储单元时，关闭其所在列的预充电电路，激活其所在行的一个字线，然后通过其所在列的位线就可以进行读写；其余行的字线关闭，其余列的预充电电路仍然开启。
问题在于，在需要访问的目标存储单元被读写的时候，与目标存储单元位于同一行但不同列的其他非目标存储单元，实际上处于一个字线和预充电电电路同时激活的状态。这种状态下，字线被激活，这些非目标存储单元的开关晶体管导通，存储节点（其中一个存储节点为‘0’，另一个为‘1’）连接到了位线；同时预充电电路也被激活，位线被预充电到‘1’，最终造成保存‘0’的存储节点和位线上的‘1’发生冲突，产生了一个从电源到地的直流通路，这对存储器SRAM的可靠性是有害的；另外为了避免保存‘0’的存储节点被预充电电路错误的翻转为‘1’，存储单元的噪声容限也有要求，增加了存储器SRAM的设计成本和难度。
发明内容
为了解决现有的静态存储器在可靠性、设计成本和难度的技术问题，本实用新型提供一种静态随机存储器的位线预充电电路和方法，本实用新型通过增加一个额外的预充电控制信号APREN，在读写操作时，将存储单元阵列中不需要访问的列的预充电电路也关闭掉，然后对需要访问的列的目标存储单元进行相对操作。
本实用新型的技术解决方案：
一种静态随机存储器的位线预充电电路，包括充电单元，所述充电单元包括晶体管PP1、晶体管PP2、晶体管PEQ，其特殊之处在于：还包括或门电路OR，所述或门电路OR的输入端接列选择信号SEL_n和控制信号APREN，所述或门电路OR的输出端输出预充电控制信号PREN_n给充电单元。
预充电电路的静态存储器，包括由存储单元组成的m行×n列存储单元阵列和n个位线充电电路，其特殊之处在于：
所述位线充电电路包括充电单元和或门电路OR；
所述充电单元包括晶体管PP1、晶体管PP2、晶体管PEQ；
所述或门电路OR的输入端接列选择信号SEL_n和控制信号APREN，所述或门电路OR的输出端输出预充电控制信号PREN_n给充电单元。
本实用新型所具有的优点：
本实用新型与现有技术兼容，并且能够避免现有技术造成的存储单元阵列中直流通路的问题，有利于提高芯片可靠性，且对静态随机存储器SRAM中的存储单元噪声容限的要求较低。
附图说明
图1为一个6T存储单元电路图；
图2为一个存储单元阵列示意图（M行，N列）；
图3为现有的预充电电路示意图；
图4为本实用新型的一个存储单元阵列示意图（M行，N列）；
图5为本实用新型中预充电电路的电路图；
图6为本实用新型在读写操作过程中各个信号的波形图。
具体实施方式
如图2所示，存储单元阵列中，每一列中所有的存储单元的位线相互连接，构成了存储单元阵列中的一对位线（BL_n，BLN_n），每一行中的所有存储单元的字线相互连接，构成了存储单元阵列中的一个字线（WL_m），位线预充电电路与存储单元阵列中的每一列一一对应，每一个预充电电路包括晶体管PP1、晶体管PP2、晶体管PEQ以及或门电路OR，所述或门电路OR的输入端接列选择信号SEL_n和控制信号APREN，所述或门电路OR的输出端输出预充电控制信号PREN_n，所述晶体管PP1连接到位线BL_n和电源VDD之间，所述晶体管PP2连接到位线BLN_n和电源VDD之间，所述晶体管PEQ连接到位线BL_n和位线BLN_n之间。
本实用新型在现有的预充电充电上增加一个额外的预充电控制信号APREN，它连接到所有的预充电电路（图4）。列选择信号SEL_0,SEL_1,…,SEL_N分别连接到对应列的预充电电路。
本技术的预充电电路如图5所示，晶体管PP1连接到位线BL和电源VDD，晶体管PP2连接到位线BLN和电源VDD，晶体管PEQ连接到位线BL和位线BLN，晶体管PP1、PP2和PEQ连接到预充电控制信号PREN，列选择信号SEL表示该列被激活。或门OR的输入是SEL和APREN，输出为PREN。
静态存储器的控制方法，包括以下步骤：
1】对静态存储器中的存储单元阵列进行预充电：
字线WL_1…WL_M都为‘0’，列选择信号SEL_1…SEL_N都为‘0’，控制信号APREN为‘0’，每一列的预充电控制信号PREN都为‘0’，整个存储单元阵列的所有列都处于预充电状态。
2】读写操作：
2.1】选择读写操作的列：
输入列选择信号SEL_1…SEL_n和电控制信号APREN，此时电控制信号APREN为‘1’，无论列选择信号为‘1’或者‘0’，每一列的预充电控制信号都被为‘1’，针对存储单元阵列中的所有列的预充电结束。其中当列选择信号为‘1’时，所对应的列被选中，可以进行读写。
2.2】选择读写操作的行：
输入字线WL_1…WL_m，当字线为‘1’时，所对应行的所有存储单元被选中，可以进行读写。
2.3】确定读写操作单元，完成读写操作。
经过一段时间后，已经完成对存储单元的读写，又回到步骤1，为下一次读写操作做准备。
图6是本实用新型的波形图。在读写操作时，通过APREN信号将整个阵列中的所有预充电电路都关闭。比如地址0对应的存储单元位于阵列的第0行（对应WL_0）第0列（对应SEL_0），地址1对应的存储单元位于阵列的第0行（对应WL_0）第1列（对应SEL_1）。当读写地址0时，字线WL_0为‘1’，列选择SEL_0为‘1’，APREN为‘1’，此时第0列的预充电控制信号PREN_0为1，该列的预充电停止，可以对列0进行读写；与此同时，第1列的预充电控制信号PREN_1也为‘1’，该列的预充电停止，在第1列中不存在直流通路。

Claims (2)

1.一种静态随机存储器的位线预充电电路，包括充电单元，所述充电单元包括晶体管PP1、晶体管PP2、晶体管PEQ，其特征在于：还包括或门电路OR，所述或门电路OR的输入端接列选择信号SEL_n和控制信号APREN，所述或门电路OR的输出端输出预充电控制信号PREN_n给充电单元。 
2.一种静态存储器，包括由存储单元组成的m行×n列存储单元阵列和n个如权利要求1所述的位线预充电电路。 
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