CN101178931A - 一种可实现高速写和窗口写的低功耗sram电路结构设计 - Google Patents

Abstract

本发明提供了一种可实现高速写和窗口写的低功耗SRAM电路结构，其特征在于，包括：高速写控制部件，用于锁存写入的数据，使得输入数据由串行转换成并行，实现高速写；SRAM存储单元阵列部件，用来存放数据；行译码部件，用来进行行译码，根据行地址译码的结果得到相应的行；列译码部件，用来进行列译码，根据列地址译码的结果得到相应的列。由于本电路采用了锁存器电路，写入的数据先写到锁存器电路中，在一行写完后，再一次性地写入SRAM存储单元阵列部件中，这样就会提高了写SRAM的速度；另外，高速写控制部件的特殊结构也使得本电路很容易实现窗口写操作；由于每行只进行一次写SRAM存储器阵列的操作，所以每行只需要对位线(bit line)和位线非(bit line)预充电一次，因此显著降低了写SRAM的功耗。

Description

一种可实现高速写和窗口写的低功耗SRAM电路结构设计

技术领域

SRAM是一种阵列式存储数据，并能随时写入、随时读出任意行列的电路形式，本发明设计的特殊结构的SRAM存储器，可以实现高速写和窗口写，在提高写SRAM速度的同时可以显著的降低电路功耗，因此可以用于需要存储显示数据的液晶驱动芯片以及其它类似的电路系统中。

背景技术

一般而言，SRAM存储器在写入数据时，一般都是对SRAM中的一行逐列写入，一行写满后再写下一行，在每次的写间隔，把SRAM的位线及与其互补的位线非预充电到逻辑高电平。

图1就是利用现有技术实现的SRAM存储电路结构，它由列译码部件51，预充电与列选择部件52，SRAM存储单元阵列部件53和行译码部件54组成。列译码部件51根据外部送来的列地址译码得到相应的列，并把译码结果送给预充电与列选择部件52；预充电与列选择部件52根据列译码结果，把写入的数据送入相应的列上的位线和位线非上，并送入SRAM存储单元阵列部件53中；行译码部件54根据外部送来的行地址信号译码得到相应的行，并把译码结果送给SRAM存储单元阵列部件53；SRAM存储单元阵列部件53根据行译码结果，选中相应的行，并把该行的字线上拉到逻辑高电平，这样对应行和对应列上的数据就可以送入SRAM存储单元阵列部件53中每个基本存储单元里；预充电与列选择部件52在每次的写操作间隔期间，对位线和位线非进行预充电。

从上述基于现有技术的SRAM电路结构的写操作，可以看出，这种结构存在三个缺陷：首先，由于每列在写操作时都是直接写SRAM存储单元阵列，因此写入的速度比较慢，无法满足需要高速写入的应用场合；其次，由于在写一行中的每一列的间隔期间，都要对电路做预充电，因此电路消耗的功耗比较大，不利于在便携式系统中的应用；最后，这种结构的SRAM存储电路结构不利于实现窗口写。

因此，本发明的目的在于，为了解决上述问题，提供一种新型的SRAM存储器电路结构，一方面可以实现高速写SRAM，并降低由于每次预充电而消耗的电能，另一方面可以非常方便的实现写SRAM的特定范围的一些列，即窗口写。

发明内容

用于实现上述目的的本发明第一实施方式的特征在于，包括：高速写控制部件1，用于锁存写入的数据，使得输入数据由串行转换成并行，实现高速写；SRAM存储单元阵列部件2，写入的数据最终存放在该阵列中；行译码部件3，用来进行行译码，根据行地址译码结果选中相应的行；列译码部件5，用来进行列译码，根据列地址译码结果选中相应的列；

用于实现上述目的的本发明第二实施方式的特征在于，包括：高速写控制部件1，它根据列译码部件4的译码结果选择相应的列，再把写入数据用锁存器锁存到相应的列上，在写完一行后，一次性的把数据从锁存器写入到SRAM存储单元阵列部件2中。

用于实现上述目的的本发明第三实施方式的特征在于，包括：SRAM存储单元阵列部件2，它根据行译码部件3的译码结果，选择相应的行，并把该行的字线打开，使得由位线和位线非上传来的数据能够写入SRAM存储单元阵列部件2的基本存储单元中。

附图说明

下面结合附图及具体实施例对本发明作进一步详细说明。

图1为现有技术的SRAM存储电路结构图；

图2为根据本发明第一实施例的整体电路结构图；

图3为根据本发明第二实施例的电路框图；

图4为根据本发明第二实施例的第一锁存器部件电路图；

图5为根据本发明第二实施例的第二锁存器部件电路图；

图6为根据本发明第三实施例的基本存储单元电路图。

具体实施方式

在阅读以下各方面的详细描述，还包括附图的说明后，本发明的这些和其他优点将显现无疑。下面结合附图对本发明作详细说明。

图2是本发明的第一实施例的整体电路结构图，包括：高速写控制部件1，SRAM存储单元阵列部件2，行译码部件3和列译码部件4。

列地址译码部件4根据外部送来的列地址进行译码，并且把译码的结果送给高速写控制部件1，高速写控制部件1根据送来的译码结果选中相应的列，并把外部送来的写入数据锁存到锁存器中，在一行中的所有列都写完后，一次性的把数据写入到SRAM存储单元阵列部件2中；与此同时，行译码部件3根据外部送过来的行地址信号进行译码，并把行译码结果送给SRAM存储单元阵列部件2，SRAM存储单元阵列部件2根据行译码结果，选中相应的行，并且把该行的字线打开，使那些从高速写控制部件1送过来的一行数据写入到SRAM存储单元阵列部件2的相应的行上。

图3、图4和图5构成了本发明的第二的实施例，包括：16个第一锁存器部件101～116，第二锁存器部件117，写SRAM控制部件118，以及一个开关119。

与现有的SRAM存储器写操作不同的是，本发明在写SRAM时，首先把数据写入到第一锁存器部件101～116中，同时，利用第二锁存器部件117产生一个开关信号，打开开关119，使得写入锁存器的锁存数据送入到写SRAM控制部件118。如果假设要设计的SRAM有n行，那么利用n个图3电路的重复单元，就可以实现把一行的数据串行的写入到n×16个第一锁存器部件中，在通过每一列的写SRAM控制部件，把数据送到位线和位线非上，这样就实现了高速写，由于写锁存所需的时间远低于写SRAM基本单元所需要的时间，因此，可以显著的提高写SRAM的时间，另外，由于一行只需要对位线和位线非预充电一次，因此功耗也会显著的降低。

另外，由本实施例可以看出，该电路结构可以很方便的实现窗口写。假设我们需要写SRAM的第m1列到m2列，那么只有相应这些列的第一锁存器部件的锁存数据到写SRAM控制部件118的开关119才会被打开，因此，就实现了对特定范围内的一些列的窗口写。

需要指出的是，在每写完一行后，都要对第二锁存器部件117做一次复位操作(利用复位信号)，使得在开始下一行的写操作之前，所有的开关119都是断开的。

图6是本发明的第三实施例的电路图，包括：两个反相器201和203组成的存储环，以及两个NMOS管202和204组成的开关，NMOS管204的栅极接字线，源端接201和203组成的存储环的一端，漏端接位线；NMOS管202的栅极接字线，源端接201和203组成的存储环的另一端，漏端接位线非。

当一行被选中时，该行中所有的基本存储单元中的字线便被置为逻辑高电平，使位线和位线非与存储环的两端连接起来，就可以实现对数据的写操作或读操作。这种结构只有6个MOS管，在保证可靠性的前提下使得电路的面积降到最小。

综合前面的表述，我们可以看到，本发明所设计的SRAM存储电路结构，由于引入了高速写控制电路部件，使得该电路可以实现高速写SRAM，大大降低了电路的功耗；另外，由于本设计的特殊电路结构，还可以很方便的实现窗口写操作，其优越性是显而易见的。

Claims (5)

1.一种可实现高速写和窗口写的低功耗SRAM电路结构设计，其特征在于，包括：

高速写控制部件1，用于锁存写入的数据，使得输入数据由串行转换成并行，实现高速写；

SRAM存储单元阵列部件2，写入的数据最终存放在该阵列中；

行译码部件3，用来进行行译码，根据行地址译码的结果选中相应的行；

列译码部件4，用来进行列译码，根据列地址译码的结果选中相应的列。

2.如权利要求1所述的一种可实现高速写和窗口写的低功耗SRAM电路结构设计，其特征在于：上述的高速写控制部件1(以写入数据的位宽是16位为例，其它情况同理)，如果假设SRAM的一行由n列组成，那么高速写控制部件1由n个重复的单元组成，用来控制一行中的每一列实现高速写。每一列的控制电路包括，第一锁存器部件101～第一锁存器部件116，它是16个相同的锁存器电路，数据输入为16位的写入数据，锁存器的时钟为列译码部件4的列译码结果，输出送到一个开关119的输入端；第二锁存器部件117，它的数据输入端接逻辑高电平，时钟输入端接列译码部件4的列译码结果，复位端接复位信号，输出接开关119的控制端；写SRAM控制电路部件118，它的输入端接开关119的输出端，输出送到SRAM存储单元阵列部件2。

3.如权利要求1所述的一种可实现高速写和窗口写的低功耗SRAM电路结构设计，其特征在于：上述的SRAM存储单元阵列部件2，它的基本的单元由以下部分构成：两个首尾相连的两个反相器201和203构成存储单元，两个NMOS管202和204作为访问存储单元的开关。

4.如权利要求1所述的一种可实现高速写和窗口写的低功耗SRAM电路结构设计，其特征在于：上述的列译码电路，它由基本的2到4译码电路扩展而成，译码的结果送入高速写控制部件1。

5.如权利要求1所述的一种可实现高速写和窗口写的低功耗SRAM电路结构，其特征在于：上述的行译码电路，它由基本的2到4译码电路扩展而成，译码的结果送入SRAM存储单元阵列部件2中。

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