CN102385925A - 闪存 - Google Patents

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Abstract

本发明公开一种闪存，该闪存包含：闪存芯片；串并转换电路，用于接收一串行数据，并将该串行数据转换为并行数据；以及数据模式判决器，连接于该串并转换电路的输出端，以通过该并行数据产生一反向控制信号，并在该反向控制信号的控制下对该并行数据进行反向处理后输出一反向并行数据至该闪存芯片，本发明通过先将串行数据转换成并行数据，再将并行数据写入至闪存芯片，这样跟以前的位反技术相比，在相同编程效率和平均编程功耗的情形下，减少了反相控制信号占所有数据总数的比例，从而减少了面积损失。

Description

闪存
技术领域
本发明涉及一种闪存，特别是涉及一种高效率编程的闪存。
背景技术
闪存以其便捷、存储密度高、可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机、笔记本、掌上电脑和u盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
一般来说，降低任何嵌入式设计的体积和成本的常用方法是使用具有较少输入/输出引脚的通信总线，因此，现有的闪存多采用串行输入/输出方式，图1为现有一种串行输入的闪存示意图。如图1所示，数据DIN<m:0>以串行方式写入到闪存芯片，虽然串行输入/输出方式可以较为明显的减小体积和降低成本，但其传输速度也受到了相应的限制，导致了数据的传输效率低下，同时，这种串行输入/输出方式若采用位反技术，其反相控制信号占所有数据总数的比例较高，具有较大面积损失。
综上所述，可知先前技术的闪存结构存在由于采用串行输入/输出方式使得数据传输速度受到限制进而导致数据传输效率低下且具有较大面积损失的问题，因此，实有必要提出改进的技术手段，来解决此一问题。
发明内容
为克服上述现有技术的闪存存在由于采用串行输入/输出方式使得数据传输速度受到限制进而导致数据传输效率低下且具有较大面积损失的问题，本发明的主要目的在于提供一种闪存，其通过先将串行数据转换成并行输入，再将并行数据写入至闪存芯片，提高了数据的传输速度，进而提高了闪存的编程效率。
为达上述及其它目的，本发明一种闪存，包含一闪存芯片，该闪存还包含：
串并转换电路，用于接收一串行数据，并将该串行数据转换为并行数据；以及
数据模式判决器，连接于该串并转换电路的输出端，以通过该并行数据产生一反向控制信号，并在该反向控制信号的控制下对该并行数据进行反向处理后输出一反向并行数据至该闪存芯片。
进一步地，该数据模式判决器至少包含一数模转换器、电平位移器以及反向电路，该数模转换器连接于该串并转换电路的输出端，用于将该并行数据转换为一模拟的初始控制信号；该电平位移器连接于该数模转换器的输出端，用于对该初始控制信号进行电平位移后输出该反向控制信号至该反向电路；该反向电路的输入端连接于该串并转换电路的输出端，其在该反向控制信号的控制下对该并行数据进行反向处理后输出该反向并行数据至该内存芯片。
进一步地，该反向电路至少包含一反相器以及一多路选择器，该多路选择器连接于该电平位移器的输出端以接收该反向控制信号，该多路选择器具有两输入端，其中一输入端连接于该串并转换电路输出端，另一输入端则通过该反相器连接于该串并转换电路的输出端。。
与现有技术相比，本发明一种闪存通过将接收的串行数据通过串并转换电路转换为并行数据，并通过一数据模式判决器产生对该并行数据进行反向控制的反向控制位，以在该反向控制位的控制下对该并行数据的反向处理进行控制，输出反向并行数据至闪存芯片，不仅提高了闪存的编程效率，而且减小了编程电流；同时，跟现有的位反技术相比，在相同编程效率和平均编程功耗的情形下，减少了反相控制信号占所有数据总数的比例，从而减少了面积损失。
附图说明
图1为现有技术中一种闪存的结构示意图；
图2为本发明一种闪存的结构示意图。
图3为本发明一种闪存较佳实施例的电路示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种闪存的结构示意图。根据图2，本发明一种闪存，除包含闪存芯片外，其还包含：串并转换电路201以及数据模式判决器202。
串并转换电路201用于将输入的串行数据DIN<m:0>转换为并行数据DTP<n:0>，这里m可以是4，8或者16，n可以是8，16，32，64或者更高的数；数据模式判决器202连接于串并转换电路201的输出端，以通过该并行数据产生一反向控制信号flag，并在反向控制信号flag的控制下对并行数据DTP<n:0>进行反向处理后输出反向并行数据DTP_I<n:0>至闪存芯片，在此说明一下，从闪存结构来看，编程写入总是有一个状态比较难写入，或者说需要较大电流才能写入，因此一般将难写入的数据反相后再写入就比较节省电流，而根据相应的编程机制，可以正确将写入的数据读出，可见，相比串行输入，本发明反向控制信号flag所占的面积比例很小，在实现一般bits反向的同时，所带来的面积消耗很少。
图3为本发明一种闪存之较佳实施例的电路示意图，更具体地说，在本发明较佳实施例中，数据模式判决器202至少包含：数模转换器203、电平位移器204以及反向电路205，数模转换器203连接于串并转换电路201的输出端，用于将并行数据DTP<n:0>转换为模拟的初始控制信号flag_r；电平位移器204连接于数模转换器203的输出端，用于对初始控制信号flag_r进行电平位移后输出反向控制信号flag；反向电路205输入端连接于串并转换电路201的输出端，在反向控制信号flag的控制下对并行数据DTP<n:0>进行反向处理后输出反向并行数据DTP_I<n:0>至内存芯片。
在本发明较佳实施例中，反向电路205至少包含一反相器206以及一多路选择器207，其中多路选择器207连接于电平位移器204的输出端，由反向控制信号flag控制，多路选择器207具有两输入端，其中一输入端连接于串并转换电路201输出端，另一输入端则通过反相器206连接于串并转换电路201的输出端。
可见，本发明一种闪存通过将接收的串行数据通过串并转换电路转换为并行数据，并通过一数据模式判决器产生对该并行数据进行反向控制的反向控制位，以在该反向控制位的控制下对该并行数据的反向处理进行控制，输出反向并行数据至闪存芯片，不仅提高了闪存的编程效率，而且减小了编程电流；同时，跟现有的位反技术相比，在相同编程效率和平均编程功耗的情形下，减少了反相控制信号占所有数据总数的比例，从而减少了面积损失。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (3)

1.一种闪存，包含一闪存芯片，其特征在于，该闪存还包含：
串并转换电路，用于接收一串行数据，并将该串行数据转换为并行数据；以及
数据模式判决器，连接于该串并转换电路的输出端，以通过该并行数据产生一反向控制信号，并在该反向控制信号的控制下对该并行数据进行反向处理后输出一反向并行数据至该闪存芯片。
2.如权利要求1所述的闪存，其特征在于：该数据模式判决器至少包含一数模转换器、电平位移器以及反向电路，该数模转换器连接于该串并转换电路的输出端，用于将该并行数据转换为一模拟的初始控制信号；该电平位移器连接于该数模转换器的输出端，用于对该初始控制信号进行电平位移后输出该反向控制信号至该反向电路；该反向电路的输入端连接于该串并转换电路的输出端，其在该反向控制信号的控制下对该并行数据进行反向处理后输出该反向并行数据至该内存芯片。
3.如权利要求2所述的闪存，其特征在于：该反向电路至少包含一反相器以及一多路选择器，该多路选择器连接于该电平位移器的输出端以接收该反向控制信号，该多路选择器具有两输入端，其中一输入端连接于该串并转换电路输出端，另一输入端则通过该反相器连接于该串并转换电路的输出端。
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