CN101813971B - 处理器及其内置存储器 - Google Patents

Abstract

本发明公开一种处理器及其内置存储器，以合理利用读写速率比较低的低功耗存储块，进而降低处理器的功耗和提高处理器的运算速度。本发明中，该处理器设有该内置存储器，其中，该存储器包括：至少一个由该处理器奇时钟驱动的奇时钟存储块；以及至少一个由该处理器偶时钟驱动的偶时钟存储块；且该奇时钟与该偶时钟的相位差为180度，且该奇时钟与该偶时钟的频率是处理器时钟频率的1/2ⁿ，n为大于或等于1的整数。

Description

处理器及其内置存储器

技术领域

本发明涉及通信技术领域，尤其涉及一种处理器及其内置存储器。

背景技术

随着应用技术的发展，人们对处理器的处理速度和功耗的要求越来越高，因此，对其内置存储器的功耗和速率的要求也越来越高。尤其是在移动通信领域，随着人们对传输数据带宽的要求的提高，对于核心芯片中所采用的处理器的实时处理各种通信协议的能力要求也是大大提高，其所处理的中间数据量也大幅的提升，而同时系统对芯片功耗的要求却卡得更严。这对芯片中所用的数据存储器的要求不仅是提供高速大容量数据交换，同时对低功耗也更迫切。在一个典型的处理器设计中，内置数据存储器已经是芯片中消耗最大的功能块。

当前随着但导体工艺的发展，一个处理器的运算单元的速度提高的很快，而存储器的速度往往落后运算单元的速度的提高，因此存储器的速度就成为提高整个处理器运算速度的瓶颈。为了提高存储器的速度就必须增大存储单元器件的尺寸，而这又会增加功耗。因此，如何能提高存储器的读写速度而又能降低功耗已经成了当前设计高速低耗处理器的重要课题。

发明内容

本发明提供一种处理器及其内置存储器，以合理利用读写速率比较低的低功耗存储块，进而降低处理器的功耗并同时能提高处理器的整体运算速度。

为达上述目的，本发明提供的处理器，设有内置存储器，该存储器包括：

至少一个由该处理器奇时钟驱动的奇时钟存储块；以及

至少一个由该处理器偶时钟驱动的偶时钟存储块；

其中该奇时钟与该偶时钟的相位差为180度，且该奇时钟与该偶时钟的频率是处理器时钟频率的1/2ⁿ，n为大于或等于1的整数。通常，该处理器与该存储器之间还连接有逻辑单元。

为达上述目的，本发明还提供一种存储器，该存储器内置于处理器，包括：

至少一个由该处理器奇时钟驱动的奇时钟存储块；以及

至少一个由该处理器偶时钟驱动的偶时钟存储块；

其中该奇时钟与该偶时钟的相位差为180度，且该奇时钟与该偶时钟的频率是处理器时钟频率的1/2ⁿ，n为大于或等于1的整数。

本发明采奇偶时钟的内置数据存储器结构，该结构能使内置存储器运行在通处理器运算单元一半的时钟频率下而又基本不影响处理单元对存储器进行读写操作的速率。由于每个存储块的运行速率是处理时钟频率的一半，因此对每个存储块的速度要求就降低了一半，因而可以选用读写速率比较低的低功耗存储块。

其中，为满足存储器具有超长字节的存储能力，该奇时钟存储块的数量为两个或两个以上；且各个奇时钟存储块之间并行连接。同理，为满足存储器具有超长字节的存储能力，该偶时钟存储块的数量为两个或两个以上；且各个偶时钟存储块之间并行连接。由此，该存储器能按处理器的指令要求进行多种不同字节的数据读写。

基于上述存储块的并行结构，处理器能根据字节地址来选择存储块的读写并对没有被选中的存储块的时钟进行停止操作。本发明中，该处理器可以对当前读写的奇时钟存储块输送奇时钟，并对当前未选中的奇时钟存储块进行时钟停止操作控制；也可以对当前读写的偶时钟存储块输送偶时钟，并对当前未选中的偶时钟存储块进行时钟停止操作控制。从而有效降低了整个内置存储器的功耗。

附图说明

图1为本发明提供存储器电路的逻框图。

图2为本发明提供时钟产生电路和波形。

图3为本发明提供的奇数/偶数存储块的地址分配示意图。

具体实施方式

下面结合说明书附图对本发明的具体实施方式做详细描述。

本发明提供一种处理器及其内置存储器，其中，该存储器包括：至少一个由该处理器奇时钟驱动的奇时钟存储块；以及至少一个由该处理器偶时钟驱动的偶时钟存储块；其中该奇时钟与该偶时钟的相位差为180度。

图1给出了采用奇偶时钟驱动的数据存储器电路的逻辑框图。如图所示，该电路共有2xm个存储器块(m＝2，4，8，......)。每个存储器块的数据字长Q/D是n位(n＝16，32，64，......)。存储块E₀，E₁，......，E_m由时钟Clock E驱动。存储块O₀，O₁，......，O_m由时钟Clock O驱动。如图2所示，时钟ClockE和时钟Clock O的频率是处理器时钟Clock的一半，两者的相位差为180度。

本实施例中，该内置存储器单元可进行多个不同字长的数据的读写操作。字长位数可从最小8位到最大m*n位。字长的选择由处理器的存储指令来控制。其中，逻辑单元MUX，MUX E和MUX RD是分别用于选择读出的数据并把它们送往相应的运算单元。它们分别有控制信号Odd_sel，Even_sel和RD_Data_sel来控制的。这些控制信号是有处理器的读数据指令中的字节长度，地址和哪个运算单元等信息产生的。

如图1所示，WR_Data_sel是用于选择数据来源和控制写数据的字节长度，它是根据处理器写数据指令中的字节长度，地址和哪个运算单元发出的等信息产生的。逻辑门M1是用于产生每一个存储块的读写控制信号WRi/RDi(i＝1，2，3......)。这些读写控制信号的产生由处理器发出的读写信号加上数据的大小及存储块的地址值来决定。本实施例中，各个奇时钟存储块并行连接组成的群组和各个偶时钟存储块并行连接组成的群组的地址则由该存储器的地址线最高位来决定；如图1所示，A_max＝0，则选中的是偶时钟存储块群组，A_max＝1，则选中的是奇时钟存储块群组；其中，各群组中单个存储块地址线的位数则是由每个存储块的字节长度(n/8)和奇/偶时钟存储块的数量m来决定的，例如，n＝64＝8x8＝2³字节，m＝8＝2³，若以最小地址线A₀代表一个字节地址，则存储块地址线的位数就是A₅，A₄，A₃，如图3所示的111、110、......000。本实施例中，由于各个奇时钟存储块并行连接组成的群组和各个偶时钟存储块并行连接组成的群组的地址则由地址线最高位来决定，如此则一条读写指令可以一次最大读写字数达到m*n位数的字。

当图1中的存储器的存储量是512K字节时，如图3所示，其中偶时钟存储块群组(Amax＝0)的尺寸是256K字节，其地址范围是从0,0000到3,FFFF；而奇时钟存储块群组(Amax＝1)的地址是从4,0000到7,FFFF。如此，每次偶或奇存储器群组的最大读写字节是64，位数则是512位。这样就极大的增加存储器字数长度的读写的可编程性。

本实施例所提供的存储器及其存储电路可以应用于处理器中的L1存储器，也可用于L2存储器，且特别适合于多线程结构的处理器和多个并行处理结构的处理器。

基于上述各群组中存储块的并行构造，处理器能根据字节地址来选择存储块的读写并对没有被选中的存储块的时钟进行停止操作。本发明中，所述处理器可以对当前读写的奇时钟存储块输送奇时钟，并对当前未选中的奇时钟存储块进行时钟停止操作控制；也可以对当前读写的偶时钟存储块输送偶时钟，并对当前未选中的偶时钟存储块进行时钟停止操作控制。从而有效降低了整个内置存储器的功耗。

以上，仅为本发明的较佳实施例，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求所界定的保护范围为准。

Claims (3)

1.一种处理器，设有内置存储器，其特征在于，该存储器包括：

一个及一个以上由该处理器奇时钟驱动的奇时钟存储块，且各个奇时钟存储块之间并行连接；以及

一个及一个以上由该处理器偶时钟驱动的偶时钟存储块，且各个偶时钟存储块之间并行连接；

其中所述奇时钟与所述偶时钟的相位差为180度，且该奇时钟与该偶时钟的频率是处理器时钟频率的1/2ⁿ，n为大于或等于1的整数；

所述处理器对当前读写的奇时钟存储块输送奇时钟，并对当前未选中的奇时钟存储块进行时钟停止操作控制；

所述处理器对当前读写的偶时钟存储块输送偶时钟，并对当前未选中的偶时钟存储块进行时钟停止操作控制。

2.根据权利要求1所述的处理器，其特征在于，所述处理器与所述存储器之间还连接有逻辑单元。

3.一种存储器，该存储器内置于处理器，其特征在于，包括：

一个及一个以上由该处理器奇时钟驱动的奇时钟存储块，且各个奇时钟存储块之间并行连接；以及

一个及一个以上由该处理器偶时钟驱动的偶时钟存储块，且各个偶时钟存储块之间并行连接；

其中所述奇时钟与所述偶时钟的相位差为180度，且该奇时钟与该偶时钟的频率是处理器时钟频率的1/2ⁿ，n为大于或等于1的整数；

所述处理器对当前读写的奇时钟存储块输送奇时钟，并对当前未选中的奇时钟存储块进行时钟停止操作控制；

所述处理器对当前读写的偶时钟存储块输送偶时钟，并对当前未选中的偶时钟存储块进行时钟停止操作控制。

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