CN202453864U

CN202453864U - 基于fpga和ddr2 sdram的大容量异步fifo缓存

Info

Publication number: CN202453864U
Application number: CN2011205364326U
Authority: CN
Inventors: 孟小粟
Original assignee: Sichuan Jiuzhou Electric Group Co Ltd
Current assignee: Sichuan Jiuzhou Electric Group Co Ltd
Priority date: 2011-12-20
Filing date: 2011-12-20
Publication date: 2012-09-26
Anticipated expiration: 2021-12-20

Abstract

本实用新型涉及存储器领域，本实用新型公开了一种基于FPGA和DDR2SDRAM的大容量异步FIFO缓存，包括FPGA和FPGA外部的DDR2SDRAM，所述FPGA连接外部的DDR2SDRAM，所述FPGA包括第一片上FIFO、第二片上FIFO、第一数据位宽转换模块、第二数据位宽转换模块、FIFO控制器、DDR2SDRAM控制器、时钟模块、DDR2SDRAM，所述第一数据位宽转换模块依序连接第一片上FIFO、FIFO控制器、第二片上FIFO、第二数据位宽转换模块，所述FIFO控制器连接DDR2SDRAM控制器。本实用新型的FIFO缓存价格便宜、容量大、数据带宽高、数据位宽可以根据需要进行相应灵活配置等，具有较高的工程实用价值。

Description

基于FPGA和DDR2 SDRAM的大容量异步FIFO缓存

技术领域

本实用新型涉及存储器领域，尤其涉及一种基于FPGA和DDR2 SDRAM的大容量异步FIFO缓存。

背景技术

异步FIFO（First-In First-Out）作为数据缓存被广泛应用于高速实时数据采集、不同时钟域之间的高性能数据传输以及多机处理等系统中。如：在视频系统中用于视频信号转换、视频分割和画中画电视；在高速传感信号实时检测处理系统中用于数据缓存等。随着微电子技术的发展，FIFO芯片也在向着高速、大容量、小体积、低成本的方向发展。特别是Xilinx FPGA 提供的FIFO IP核已经能够达到500MHz的速率和4MB的容量。这些都为FIFO的实际工程应用提供了广阔的空间，然而出于价格和性能方面的考虑，大容量异步FIFO芯片并非这类设计的最佳选择。

实用新型内容

本实用新型的目的是针对上述技术问题，提供基于FPGA和DDR2 SDRAM的大容量异步FIFO缓存。

本实用新型的目的通过下述技术方案来实现：

一种基于FPGA和DDR2 SDRAM的大容量异步FIFO缓存，包括FPGA和FPGA外部的DDR2 SDRAM，所述FPGA连接外部的DDR2 SDRAM，所述FPGA包括第一片上FIFO、第二片上FIFO、第一数据位宽转换模块、第二数据位宽转换模块、FIFO控制器、DDR2 SDRAM控制器、时钟模块、DDR2 SDRAM，所述第一数据位宽转换模块依序连接第一片上FIFO、FIFO控制器、第二片上FIFO、第二数据位宽转换模块，所述FIFO控制器连接DDR2 SDRAM控制器。

优选地，上述DDR2 SDRAM容量为256MB、带宽5.3 GB/S、数据位宽64 bit、含10位列地址线、13位行地址线和2位BANK地址线。

优选地，上述DDR2 SDRAM控制器包括时钟&复位模块、延时控制单元、状态控制单元、物理层控制单元和用户接口单元。

本实用新型的有益效果：DDR2 SDRAM具有单位空间存储容量大、高数据带宽、价格便宜等优点，同时由于FPGA具有工作速度高、可配置性强、灵活性好等突出优点，因此本实用新型的FIFO缓存价格便宜、容量大、数据带宽高、数据位宽可以根据需要进行相应灵活配置等，具有较高的工程实用价值。

附图说明

附图1为基于FPGA和DDR2 SDRAM的大容量异步FIFO缓存的结构示意图。

附图2为DDR2 SDRAM控制器的结构示意图。

具体实施方式

下面结合具体实施例和附图对本实用新型作进一步的说明。

图1为本实用新型的基于FPGA和DDR2 SDRAM的大容量异步FIFO缓存的结构示意图，包括FPGA和FPGA外部的DDR2 SDRAM，所述FPGA连接外部的DDR2 SDRAM，所述FPGA包括第一片上FIFO、第二片上FIFO、第一数据位宽转换模块、第二数据位宽转换模块、FIFO控制器、DDR2 SDRAM控制器、时钟模块、DDR2 SDRAM，所述第一数据位宽转换模块依序连接第一片上FIFO、FIFO控制器、第二片上FIFO、第二数据位宽转换模块，所述FIFO控制器连接DDR2 SDRAM控制器。所述时钟模块用于给控制器输入时钟信号，控制器所需要的系统时钟(sys_clk)和时钟（idly_clk_200)由外部80 MHz时钟信号通过FPGA的全局时钟网络后，分别输入到两个定制好的DCM后输出生成，使用 FPGA芯片提供的免费MIG IP核可以很容易地实现FPGA与外部存储器之间的接口。DDR2 SDRAM具有单位空间存储容量大、高数据带宽、价格便宜等优点，同时由于FPGA具有工作速度高、可配置性强、灵活性好等突出优点，因此本实用新型的FIFO缓存价格便宜、容量大、数据带宽高、数据位宽可以根据需要进行相应灵活配置等，具有较高的工程实用价值。

本实用新型的FIFO缓存的工作机理是：当写使能（WR_EN）有效为高电平时，输入数据（DIN[N:0]）在写时钟（WR_CLK）的上升沿触发下经过“数据位宽转换模块1”之后输出位宽为128 bit的数据，并将该数据写入到位宽为128 bit、深度为2 K的“片上FIFO1”中。当FIFO控制器检测到“片上FIFO1”快满时，开始读取其中的数据，并按照地址顺序递增的方式通过DDR2 SDRAM控制器将这些数据写入到DDR2 SDRAM中，直到“片上FIFO1”被取空。当FIFO控制器检测到“片上FIFO2”快空时，通过DDR2 SDRAM控制器按照地址顺序递增的方式读取DDR2 SDRAM中的数据，并将这些数据写入到“片上FIFO2”中，直到“片上FIFO2”被写满为止。“片上FIFO2”的空、满标志信号作为所设计的FIFO的空、满标志信号。从外部看，该设计是一个不用关心其内部操作、具有标准接口的大容量异步FIFO。同时可以根据需要灵活方便地配置相应的数据位宽，即只需要对数据转换模块中的相关参数进行简单的改动，就可以改变该大容量异步FIFO的位宽(THE WIDTH)。

优选地，所述DDR2 SDRAM容量为256MB、带宽5.3 GB/S、数据位宽64 bit、含10位列地址线、13位行地址线和2位BANK地址线。如可以采用Micron公司的DDR2 SDRAM芯片（SODIMM MT4HTF3264HY-667）实现。

如图2所示的DDR2 SDRAM控制器的结构示意图。优选地，所述DDR2 SDRAM控制器包括时钟&复位模块、延时控制单元、状态控制单元、物理层控制单元和用户接口单元。其中时钟&复位模块（Infrastructure）用于生成控制器所需要的各类时钟和复位信号，它的输入时钟可根据用户需求选择单端或差分时钟信号输入。延时控制单元（Idelay_ctrl）用于同步校准设计中的延时单元以减少功耗。状态控制单元（Ctrl）生成DDR2 存储器接口和用户接口所必需的所有控制信号。物理层控制单元（Phy_top）是设计的物理层接口的顶层模块，它封装了FPGA 与 DDR2 SDRAM的物理接口信号。用户接口单元（Usr_top）作为设计中的用户接口，用于接收和存储用户数据、命令及地址信息。

为了测试系统的性能，设计了专门的测试系统对所设计的FIFO缓存进行测试，测试系统的基本工作机理是：在FPGA内部定制一块存有4KB已知数据的嵌入式ROM。该ROM在时钟CLK和循环地址计数器的作用下输出数据流，该数据流经过待验证的FIFO缓存后，通过串口发送到上位机上显示。通过比较上位机接收到的数据与ROM中存储的数据是否一致，便可以判断系统设计是否正确。分别针对不同位宽的FIFO，通过改变ROM的时钟CLK模拟生成FIFO的高低速率输入数据流，进行反复的实验测试，结果表明上位机上接收到的数据与ROM中存储的数据是一致的。即本实用新型提供的大容量异步FIFO缓存设计是正确的。

上述的实施例中所给出的系数和参数，是提供给本领域的技术人员来实现或使用本实用新型的，本实用新型并不限定仅取前述公开的数值，在不脱离本实用新型的实用新型思想的情况下，本领域的技术人员可以对上述实施例作出种种修改或调整，因而本实用新型的保护范围并不被上述实施例所限，而应该是符合权利要求书提到的创新性特征的最大范围。

Claims

1.一种基于FPGA和DDR2 SDRAM的大容量异步FIFO缓存，其特征在于包括FPGA和FPGA外部的DDR2 SDRAM，所述FPGA连接外部的DDR2 SDRAM，所述FPGA包括第一片上FIFO、第二片上FIFO、第一数据位宽转换模块、第二数据位宽转换模块、FIFO控制器、DDR2 SDRAM控制器、时钟模块、DDR2 SDRAM，所述第一数据位宽转换模块依序连接第一片上FIFO、FIFO控制器、第二片上FIFO、第二数据位宽转换模块，所述FIFO控制器连接DDR2 SDRAM控制器。

2.如权利要求1所述的大容量异步FIFO缓存，其特征在于所述DDR2 SDRAM容量为256MB、带宽5.3 GB/S、数据位宽64 bit、含10位列地址线、13位行地址线和2位BANK地址线。

3.如权利要求1或2所述的大容量异步FIFO缓存，其特征在于所述DDR2 SDRAM控制器包括时钟&复位模块、延时控制单元、状态控制单元、物理层控制单元和用户接口单元。