CN219778528U - 用于ddr的跨时钟域电路、物理接口收发器与通信系统 - Google Patents
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Abstract
本申请提供了一种用于DDR的跨时钟域电路、物理接口收发器与通信系统。该跨时钟域电路包括第一FIFO模块、第二FIFO模块和合并模块。其中，第一FIFO模块，用于工作在DDR时钟的上升沿触发模式；第二FIFO模块，用于工作在DDR时钟的下降沿触发模式；合并模块，分别与第一FIFO模块和第二FIFO模块通信连接，合并模块用于对第一FIFO模块和第二FIFO模块的输出数据进行合并。本方案中通过在接收路上设置双FIFO模块来处理DDR数据，使得单FIFO模块的主频得到降低，保证了物理接口收发器的整体的功耗较低，以及提升了吞吐率，从而解决了现有技术中高吞吐量的DDR跨时钟域的功耗较高的技术问题。
Description
技术领域
本申请涉及LPDDR技术领域，具体而言，涉及一种用于DDR的跨时钟域电路、物理接口收发器与通信系统。
背景技术
LPDDR5(第五代低功耗内存标准，Low Power Double Data Rate，简称LPDDR5)的吞吐率可达到每一个引脚(PIN)传输6.4Gbps的速率。对于如此高的时钟，LPDDR的PHY(物理接口收发器，Physical Layer，简称PHY)的设计面临了重大的挑战。另外，由于DDR为上升沿和下降沿均进行触发的CLK形式，故对DRAM(动态随机存取存储器，Dynamic Random AccessMemory，简称DRAM)颗粒与LPDDR PHY之间进行跨时钟域处理。且高速时钟也带来了高功耗的问题。
现有技术中，通常采用以下方法进行跨时钟域的处理：
第一种：基于SRAM的FIFO(先进先出，First in First out，简称FIFO)方案。即SRAM(静态随机存取存储器，Static Random Access Memory，简称SRAM)为FIFO模块的内核，并在外围对读写，复位，空FIFO，满FIFO等进行控制；
第二种：时钟的对齐(Align)处理，将两个时钟进行延迟(Delay)，从而实现对两个时钟进行对齐；
第三种：握手协议，这样可以保证跨时钟域不会出现建立时间(Setup time)和保持时间Hold time的违规。
上述的方案均难以较好地解决高吞吐量的DDR跨时钟域的低功耗的问题。
实用新型内容
本申请的主要目的在于提供一种用于DDR的跨时钟域电路、物理接口收发器与通信系统，以解决现有技术中高吞吐量的DDR跨时钟域的功耗较高的问题。
根据本实用新型实施例的一个方面，提供了一种用于DDR的跨时钟域电路，包括：第一FIFO模块，用于工作在DDR时钟的上升沿触发模式；第二FIFO模块，用于工作在所述DDR时钟的下降沿触发模式；合并模块，分别与所述第一FIFO模块和所述第二FIFO模块通信连接，所述合并模块用于对所述第一FIFO模块和所述第二FIFO模块的输出数据进行合并。
可选地，所述第一FIFO模块和/或所述第二FIFO模块采用DRAM内核。
可选地，所述跨时钟域电路还包括：第一转换模块，与所述第一FIFO模块通信连接，所述第一转换模块用于对所述第一FIFO模块的输出数据进行转换，得到第一并行数据；第二转换模块，与所述第二FIFO模块通信连接，所述第二转换模块用于对所述第二FIFO模块的输出数据进行转换，得到第二并行数据；所述合并模块分别与所述第一转换模块和所述第二转换模块通信连接，所述合并模块具体用于对所述第一并行数据和所述第二并行数据进行合并。
可选地，所述合并模块具体用于对所述第一并行数据和所述第二并行数据进行合并，包括：所述合并模块具体用于对所述第一并行数据和所述第二并行数据的相位进行调整，以使得所述第一并行数据和所述第二并行数据的相位不同。
可选地，所述跨时钟域电路具体用于LPDDR。
可选地，所述第一转换模块和第二转换模块均工作在400Mbps/Pin的上升沿触发模式。
根据本实用新型实施例的另一方面，还提供了一种物理接口收发器，包括：发射路，所述发射路与目标DRAM通信连接；接收路，所述接收路与所述目标DRAM通信连接，所述接收路包括任意一种所述的用于DDR的跨时钟域电路。
根据本实用新型实施例的又一方面，还提供了一种通信系统，包括：物理接口收发器，包括发射路和接收路，所述接收路包括任意一种所述的跨时钟域电路；目标DRAM，与所述物理接口收发器通信；LPDDR控制器，与所述物理接口收发器通信。
在本实用新型实施例中，所述的用于DDR的跨时钟域电路包括第一FIFO模块、第二FIFO模块和合并模块。其中，第一FIFO模块用于工作在DDR时钟的上升沿触发模式；第二FIFO模块用于工作在所述DDR时钟的下降沿触发模式；合并模块用于对所述第一FIFO模块和所述第二FIFO模块的输出数据进行合并。与现有技术中，在接收路上设置一个FIFO模块的方案相比，本方案中在接收路上设置第一FIFO模块和第二FIFO模块，这样可以较为巧妙地实现将由DRAM发出的高速率的串行数据转换为低速率的并行数据。同时，本方案中通过在接收路上设置双FIFO模块来处理DDR数据，使得单FIFO模块的主频得到降低，保证了物理接口收发器的整体的功耗较低，以及提升了吞吐率，从而解决了现有技术中高吞吐量的DDR跨时钟域的功耗较高的技术问题，进而能够较好地满足高吞吐的LPDDR的需求。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了本申请的一种实施例的用于DDR的跨时钟域的结构示意图；
图2示出了本申请的一种实施例的FIFO模块的结构示意图。
其中，上述附图包括以下附图标记：
101、第一FIFO模块；102、第一转换模块；201、第二FIFO模块；202、第二转换模块；300、合并模块；400、数据总线；500、DRAM；600、FIFO控制模块。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术中所说的，现有技术中高吞吐量的DDR跨时钟域的功耗较高，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种用于DDR的跨时钟域电路、物理接口收发器与通信系统。
根据本申请的实施例，提供了一种用于DDR的跨时钟域电路。
图1是根据本申请实施例的用于DDR的跨时钟域电路的结构示意图。如图1所示，该基于DDR的跨时钟域电路包括第一FIFO模块101、第二FIFO模块201以及合并模块300。其中，
第一FIFO模块101，用于工作在DDR时钟的上升沿触发模式；
第二FIFO模块201，用于工作在上述DDR时钟的下降沿触发模式；
合并模块300，分别与所述第一FIFO模块101和所述第二FIFO模块201通信连接，所述合并模块300用于对上述第一FIFO模块101和上述第二FIFO模块201的输出数据进行合并。
上述的用于DDR的跨时钟域电路包括第一FIFO模块、第二FIFO模块和合并模块。其中，第一FIFO模块用于工作在DDR时钟的上升沿触发模式；第二FIFO模块用于工作在上述DDR时钟的下降沿触发模式；合并模块用于对上述第一FIFO模块和上述第二FIFO模块的输出数据进行合并。与现有技术中，在接收路上设置一个FIFO模块的方案相比，本方案中在接收路上设置第一FIFO模块和第二FIFO模块，这样可以较为巧妙地实现将由DRAM发出的高速率的串行数据转换为低速率的并行数据。同时，本方案中通过在接收路上设置双FIFO模块来处理DDR数据，使得单FIFO模块的主频得到降低，保证了物理接口收发器的整体的功耗较低，以及提升了吞吐率，从而解决了现有技术中高吞吐量的DDR跨时钟域的功耗较高的技术问题，进而能够较好地满足高吞吐的LPDDR的需求。
具体地，在上述的实施例中，上述合并模块可以采用现有技术中任何可行的方案，对第一并行数据和第二并行数据进行合并。即在本申请中，并不对对第一并行数据和第二并行数据进行合并的具体方案进行限制。例如，可以通过对第一并行数据和第二并行数据的相位进行调整，使得第一并行数据和第二并行数据的相位偏移180度。另外，在申请中并不对上述合并模块的具体结构进行限制。在实际的应用过程中，上述合并模块可以选用多核处理器、现场可编程门阵列(FPGA)、移相器等等。
本申请的一种实施例中，上述第一FIFO模块和/或上述第二FIFO模块采用DRAM内核。即本方案中第一FIFO模块采用DRAM内核，或者，第二FIFO模块采用DRAM内核，或者，第一FIFO模块和第二FIFO模块均采用DRAM内核。由于本方案的第一FIFO模块和/或上述第二FIFO模块采用DRAM内核，而不是现有技术中所提及的FIFO模块采用SRAM内核，这样可以极大的降低物理层收发器(PHY)的功耗，以及进一步地解决物理层收发器的低功耗的需求。
与现有技术中，在物理接口收发器(即PHY)的接收路上设置一个FIFO模块和多路复用器，对输入至LPDDR控制器的数据的传输速率进行转换相比，本方案中的LPDDR的跨时钟域电路采用双FIFO模块(即第一FIFO模块和第二FIFO模块)的设计，且第一FIFO模块和第二FIFO模块均不再使用SRAM内核，而是采用DRAM内核，即第一FIFO模块包括第一DRAM内核以及第二FIFO模块包括第二DRAM内核，这样不仅能够保证物理接口收发器的整体功耗较低，还能够较为巧妙使得数据传输速率由DRAM发送的6.4Gbps/Pin下降至800Mbps/Pin。这样使得具有本方案的用于DDR的跨时钟域电路的物理接口收发器具备功耗较低的性能，同时还能够更好地支撑LPDDR对高吞吐量的需求。
在实际的应用过程中，物理层接口收发器与DRAM通信的每一个Pin，其的传输速率可达到6.4Gbps/Pin，且DDR时钟的上升沿和下降沿均会伴随着数据的传输。因此，为了在保证物理接收收发器的整体功耗较低的基础上，还能够较为简单地获取到DRAM的传输数据，本申请中，上述第一FIFO模块工作在DDR时钟的上升沿触发模式，上述第二FIFO模块工作在上述DDR时钟的下降沿触发模式，这样便可以较为简单和高效地接收到DRAM传输的串行数据。
具体地，由于从DRAM输入至物理接口收发器的数据为串行数据，且LPDDR控制器所接收到的数据为并行数据，故为了较为简单地将物理接口收发器的串行数据转换为并行数据，以及进一步地满足LPDDR控制器的传输速率的需求，本申请的另一种实施例中，如图1所示，上述跨时钟域电路还包括第一转换模块102和第二转换模块202。其中，第一转换模块102，与所述第一FIFO模块101通信连接，所述第一转换模块102用于对上述第一FIFO模块101的输出数据进行转换，得到第一并行数据，即第一FIFO模块101的输出数据为串行数据，而第一转换模块102用于将为串行数据的第一FIFO模块101的输出数据转换为并行数据；第二转换模块202与所述第二FIFO模块201通信连接，所述第二转换模块202用于对上述第二FIFO模块201的输出数据进行转换，得到第二并行数据，第二FIFO模块201的输出数据为串行数据，而第二转换模块202用于将为串行数据的第二FIFO模块的输出数据转换为并行数据；上述合并模块300分别与所述第一转换模块102和所述第二转换模块202通信连接，所述合并模块300具体用于对上述第一并行数据和上述第二并行数据进行合并。
具体地，在本申请中并不对上述第一转换模块和第二转换模块的具体结构进行限制，只需将第一FIFO模块或者第二FIFO模块的输出数据转换为对应的第一并行数据或者第二并行数据即可。在实际的应用过程中，第一转换模块和第二转换模块均可以选用串口硬件电路、移位寄存器等等。
本申请的再一种实施例中，上述合并模块具体用于对上述第一并行数据和上述第二并行数据进行合并，包括：上述合并模块具体用于对上述第一并行数据和上述第二并行数据的相位进行调整，以使得上述第一并行数据和上述第二并行数据的相位不同，这样实现了较为简单地对第一并行数据和第二并行数据进行合并。
本申请的一种具体的实施例中，上述跨时钟域电路具体用于LPDDR。
在实际的应用过程中，与DRAM通信的每一个Pin，其的传输速率可达到6.4Gbps/Pin，且其的DDR时钟的上升沿和下降沿均会伴随着数据的传输。因此，对于第一FIFO模块，其工作在上升沿触发模式，故其可以采集的数据传输速率为3.2Gbps/Pin。对于第二FIFO模块，其工作在下降沿触发模式，故其可以采集的数据传输速率为3.2Gbps/Pin。对于LPDDR控制器，其的数据的传输速率为800Mbps。因此，由DRAM到LPDDR控制器需要有一个8:1的传输速率的转化，以及串行数据转并行数据的转换。此时，若第一转换模块和第二转换模块均工作在400Mbps/Pin的上升沿触发模式的情况下，这样通过第一转换模块可以得到传输速率为400Mbps/Pin，通过第二转换模块可以得到传输速率为400Mbps/Pin，这样使得到的目标并行数据为800Mbps/Pin，从而在保证整体的功耗较低的基础上，较为巧妙地对数据的传输速率进行转换，从而满足LPDDR控制器的传输速率的需求。
在实际的应用过程中，本申请的用于DDR的跨时钟域电路的物理接口收发器的一端连接DRAM，即物理接口收发器的一端与DRAM通信连接；另一端连接LPDDR控制器，即物理接口收发器的另一端与LPDDR控制器通信连接。而连接DRAM的每一个Pin上的DDR时钟的传输速率为6.4Gbps/Pin，且上升沿和下降沿都会伴随数据传输。由于是上升沿和下降沿均触发的DDR时钟，则可以将上升沿的数据传输速率看作为3.2Gbps/Pin，且可以将下降沿的数据传输速率看作为3.2Gbps/Pin。故FIFO模块的write操作需要维持在6.4Gbps/Pin的速率。但对于LPDDR控制器，其的数据传输速率需维持在800Mbps/Pin。因此，假设选择6.4Gbps/8＝800Mbps，则现有技术中通常在接收路上的FIFO模块的输出后级增加8:1的多路复用器(即将由串行数据转换为并行数据，以及数据传输速率的转换)，从而完成从6.4Gbps/Pin到800Mbps/Pin的数据传输速率的转换。
本申请提出了一种用于DDR的跨时钟域电路，具体可见图1所示。其中，该跨时钟域电路包括第一FIFO模块101和第二FIFO模块201。而第一FIFO模块101工作在DDR时钟的上升沿触发模式。第二FIFO模块201工作在DDR时钟的下降沿触发模式，这样第一FIFO模块101可以在DDR时钟的上升沿到来时进行数据的采集，其的数据采集速率可以为3.2Gbps/Pin，以及第二FIFO模块201可以在DDR时钟的下降沿到来时进行数据的采集，其的数据采集速率可以为3.2Gbps/Pin。第一转换模块102和第二转换模块202均工作在400Mbps/Pin的上升沿触发模式，故第一转换模块102和第二转换模块202在实现将串行数据转换为并行数据的基础上，还实现了对数据传输速率的转换。最后，再通过合并模块300对第一转换模块102和第二转换模块202的输出结果(对于第一转换模块来说，其的输出结果为第一并行数据，对于第二转换模块来说，其的输出结果为第二并行数据)进行合并，从而得到合并为800Mbps/Pin的目标并行数据。
具体地，本申请中的第一FIFO模块采用DRAM内核，第二FIFO模块中采用DRAM内核，即本申请的两个FIFO模块(即第一FIFO模块和第二FIFO模块)采用的均为DRAM内核，而并非传统的SRAM内核，从而可以极大的降低功耗，进而满足LPDDR对高吞吐量的需求。如图2所示，本申请中的FIFO模块(即第一FIFO模块或者第二FIFO模块)分别包含三个子模块，即三个子模块分别为数据总线400、DRAM500以及FIFO控制模块600。其中，FIFO控制模块600用于FIFO读写地址控制、复位、满FIFO和空FIFO的控制。
本申请的一种典型的实施例中，还提供了一种物理接口收发器。该物理接口收发器包括发射路和接收路。其中，上述发射路与目标DRAM通信连接，上述接收路与上述目标DRAM通信连接，上述接收路包括任意一种上述的用于DDR的跨时钟域电路。
上述的物理接口收发器包括发射路和接收路。其中，上述发射路与目标DRAM通信连接，上述接收路与上述目标DRAM通信连接，上述接收路包括任意一种上述的用于DDR的跨时钟域电路。上述的用于DDR的跨时钟域电路包括第一FIFO模块、第二FIFO模块和合并模块。其中，第一FIFO模块用于工作在DDR时钟的上升沿触发模式；第二FIFO模块用于工作在上述DDR时钟的下降沿触发模式；合并模块用于对上述第一FIFO模块和上述第二FIFO模块的输出数据进行合并。与现有技术中，在接收路上设置一个FIFO模块的方案相比，本方案中在接收路上设置第一FIFO模块和第二FIFO模块，这样可以较为巧妙地实现将由DRAM发出的高速率的串行数据转换为低速率的并行数据。同时，本方案中通过在接收路上设置双FIFO模块来处理DDR数据，使得单FIFO模块的主频得到降低，保证了物理接口收发器的整体的功耗较低，以及提升了吞吐率，从而解决了现有技术中高吞吐量的DDR跨时钟域的功耗较高的技术问题，进而能够较好地满足高吞吐的LPDDR的需求。
本申请的另一种典型的实施例中，还提供了一种通信系统。该通信系统包括物理接口收发器、目标DRAM以及LPDDR控制器。物理接口收发器为上述的物理接口收发器；目标DRAM与上述物理接口收发器通信；上述LPDDR控制器通过DFI(数字设备接口，DigitalFacility Interface，简称DFI)接口与上述物理接口收发器通信。
上述的通信系统包括物理接口收发器、目标DRAM以及LPDDR控制器。物理接口收发器为上述的物理接口收发器；目标DRAM与上述物理接口收发器通信；上述LPDDR控制器通过DFI接口与上述物理接口收发器通信。上述物理接口收发器包括发射路和接收路，以及上述接收路包括上述任一种的用于DDR的跨时钟域电路。上述的用于DDR的跨时钟域电路包括第一FIFO模块、第二FIFO模块和合并模块。其中，第一FIFO模块用于工作在DDR时钟的上升沿触发模式；第二FIFO模块用于工作在上述DDR时钟的下降沿触发模式；合并模块用于对上述第一FIFO模块和上述第二FIFO模块的输出数据进行合并。与现有技术中，在接收路上设置一个FIFO模块的方案相比，本方案中在接收路上设置第一FIFO模块和第二FIFO模块，这样可以较为巧妙地实现将由DRAM发出的高速率的串行数据转换为低速率的并行数据。同时，本方案中通过在接收路上设置双FIFO模块来处理DDR数据，使得单FIFO模块的主频得到降低，保证了物理接口收发器的整体的功耗较低，以及提升了吞吐率，从而解决了现有技术中高吞吐量的DDR跨时钟域的功耗较高的技术问题，进而能够较好地满足高吞吐的LPDDR的需求。
在本实用新型的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本实用新型各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
上述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本实用新型的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本实用新型各个实施例上述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的用于DDR的跨时钟域电路包括第一FIFO模块、第二FIFO模块和合并模块。其中，第一FIFO模块用于工作在DDR时钟的上升沿触发模式；第二FIFO模块用于工作在上述DDR时钟的下降沿触发模式；合并模块用于对上述第一FIFO模块和上述第二FIFO模块的输出数据进行合并。与现有技术中，在接收路上设置一个FIFO模块的方案相比，本方案中在接收路上设置第一FIFO模块和第二FIFO模块，这样可以较为巧妙地实现将由DRAM发出的高速率的串行数据转换为低速率的并行数据。同时，本方案中通过在接收路上设置双FIFO模块来处理DDR数据，使得单FIFO模块的主频得到降低，保证了物理接口收发器的整体的功耗较低，以及提升了吞吐率，从而解决了现有技术中高吞吐量的DDR跨时钟域的功耗较高的技术问题，进而能够较好地满足高吞吐的LPDDR的需求。
2)、本申请的物理接口收发器包括发射路和接收路。其中，上述发射路与目标DRAM通信连接，上述接收路与上述目标DRAM通信连接，上述接收路包括任意一种上述的用于DDR的跨时钟域电路。上述的用于DDR的跨时钟域电路包括第一FIFO模块、第二FIFO模块和合并模块。其中，第一FIFO模块用于工作在DDR时钟的上升沿触发模式；第二FIFO模块用于工作在上述DDR时钟的下降沿触发模式；合并模块用于对上述第一FIFO模块和上述第二FIFO模块的输出数据进行合并。与现有技术中，在接收路上设置一个FIFO模块的方案相比，本方案中在接收路上设置第一FIFO模块和第二FIFO模块，这样可以较为巧妙地实现将由DRAM发出的高速率的串行数据转换为低速率的并行数据。同时，本方案中通过在接收路上设置双FIFO模块来处理DDR数据，使得单FIFO模块的主频得到降低，保证了物理接口收发器的整体的功耗较低，以及提升了吞吐率，从而解决了现有技术中高吞吐量的DDR跨时钟域的功耗较高的技术问题，进而能够较好地满足高吞吐的LPDDR的需求。
3)、本申请的通信系统包括物理接口收发器、目标DRAM以及LPDDR控制器。物理接口收发器为上述的物理接口收发器；目标DRAM与上述物理接口收发器通信；上述LPDDR控制器通过DFI接口与上述物理接口收发器通信。上述物理接口收发器包括发射路和接收路，以及上述接收路包括上述任一种的用于DDR的跨时钟域电路。上述的用于DDR的跨时钟域电路包括第一FIFO模块、第二FIFO模块和合并模块。其中，第一FIFO模块用于工作在DDR时钟的上升沿触发模式；第二FIFO模块用于工作在上述DDR时钟的下降沿触发模式；合并模块用于对上述第一FIFO模块和上述第二FIFO模块的输出数据进行合并。与现有技术中，在接收路上设置一个FIFO模块的方案相比，本方案中在接收路上设置第一FIFO模块和第二FIFO模块，这样可以较为巧妙地实现将由DRAM发出的高速率的串行数据转换为低速率的并行数据。同时，本方案中通过在接收路上设置双FIFO模块来处理DDR数据，使得单FIFO模块的主频得到降低，保证了物理接口收发器的整体的功耗较低，以及提升了吞吐率，从而解决了现有技术中高吞吐量的DDR跨时钟域的功耗较高的技术问题，进而能够较好地满足高吞吐的LPDDR的需求。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (8)
1.一种用于DDR的跨时钟域电路，其特征在于，包括：
第一FIFO模块，用于工作在DDR时钟的上升沿触发模式；
第二FIFO模块，用于工作在所述DDR时钟的下降沿触发模式；
合并模块，分别与所述第一FIFO模块和所述第二FIFO模块通信连接，所述合并模块用于对所述第一FIFO模块和所述第二FIFO模块的输出数据进行合并。
2.根据权利要求1所述的跨时钟域电路，其特征在于，所述第一FIFO模块和/或所述第二FIFO模块采用DRAM内核。
3.根据权利要求1所述的跨时钟域电路，其特征在于，所述跨时钟域电路还包括：
第一转换模块，与所述第一FIFO模块通信连接，所述第一转换模块用于对所述第一FIFO模块的输出数据进行转换，得到第一并行数据；
第二转换模块，与所述第二FIFO模块通信连接，所述第二转换模块用于对所述第二FIFO模块的输出数据进行转换，得到第二并行数据；
所述合并模块分别与所述第一转换模块和所述第二转换模块通信连接，所述合并模块具体用于对所述第一并行数据和所述第二并行数据进行合并。
4.根据权利要求3所述的跨时钟域电路，其特征在于，所述合并模块具体用于对所述第一并行数据和所述第二并行数据进行合并，包括：
所述合并模块具体用于对所述第一并行数据和所述第二并行数据的相位进行调整，以使得所述第一并行数据和所述第二并行数据的相位不同。
5.根据权利要求1所述的跨时钟域电路，其特征在于，所述跨时钟域电路具体用于LPDDR。
6.根据权利要求3所述的跨时钟域电路，其特征在于，所述第一转换模块和第二转换模块均工作在400Mbps/Pin的上升沿触发模式。
7.一种物理接口收发器，其特征在于，包括：
发射路，所述发射路与目标DRAM通信连接；
接收路，所述接收路与所述目标DRAM通信连接，所述接收路包括权利要求1至6中任意一项所述的用于DDR的跨时钟域电路。
8.一种通信系统，其特征在于，包括：
物理接口收发器，为权利要求7所述的物理接口收发器；
目标DRAM，与所述物理接口收发器通信；
LPDDR控制器，所述LPDDR控制器通过DFI接口与所述物理接口收发器通信。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320318532.4U CN219778528U (zh) | 2023-02-24 | 2023-02-24 | 用于ddr的跨时钟域电路、物理接口收发器与通信系统 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN219778528U true CN219778528U (zh) | 2023-09-29 |
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Family Applications (1)
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