CN105677609A - 一种SoC系统的总线结构 - Google Patents

Abstract

本发明涉及计算机领域，公开了一种SoC系统的总线结构。本发明中，包含：系统总线(以下简称为sys_bus)、动态内存存取总线(以下简称为dram_bus)、静态内存存取总线(以下简称为sram_bus)；dram_bus和sram_bus分别连通至sys_bus，sys_bus上挂接嵌入式处理器；dram_bus上挂接动态随机存取存储器DRAM，挂接于dram_bus上的第一类模块对DRAM进行直接的访问存取；sram_bus上挂接静态随机存取存储器SRAM，挂接于sram_bus上的第二类模块对SRAM进行直接的访问存取；其中，第一类模块的数据存取的容量需求大于第二类模块的数据存取的容量需求，第二类模块的数据响应速率的速度需求高于第一类模块的数据响应速率的速度需求。本发明的实施方式能够为对传输速率要求高且具有高效传输特性的大型系统提供一种总线架构。

Description

一种SoC系统的总线结构

技术领域

本发明涉及计算机领域，特别涉及一种SoC系统按需分层的总线结构。

背景技术

基于片上总线(AdvancedMicrocontrollerBusArchitecture，简称“AMBA”)协议的片上系统(SystemonChip，简称“SoC系统”)，目前在性能和功耗敏感的终端芯片领域占据主体地位，其性能、成本、功耗、可靠性以及生命周期和适用性方面都有明显优势，也是集成电路发展的方向，其中总线架构和性能直接影响着整个SoC系统的性能和效率，选择合理高效的总线架构是设计高速SoC系统最重要的因素之一。

一个SoC总线系统必须能够保证处理器以及其他子模块间的可靠存取，以下几点是SoC总线最基本的两条原则：

1)中央处理器能够通过总线访问到所有子模块以及存储器；

2)总线数据传输应该是准确可靠的；

进一步，优秀的SoC总线还应该有以下要求：

(1)要求能够支持多种协议之间的传输和兼容；

(2)要求能够实现高速率和高效率的数据传输；

现有技术中，SoC系统内部总线通常是基于系统总线连接，即处理器、动态随机存取存储器、静态随机存取存储器以及各个子模块都直接挂载到系统总线，所有子模块与存储器之间都是依托系统总线进行互联。现有技术存在多对一总线两端带宽不匹配，且总线本身带宽与效率问题导致整个SoC系统效率变低、性能下降。

发明内容

本发明的目的在于提供一种SoC系统的总线结构，在具备普通总线结构的兼容性和稳定性的同时，能够实现高速和高效的数据存取交互，而且还具备协议覆盖广、系统性能优、效率高、层次清晰、可适用型强等特点。

为解决上述技术问题，本发明的实施方式提供了一种SoC系统的总线结构，包含：系统总线sys_bus、动态内存存取总线dram_bus、静态内存存取总线sram_bus；

所述dram_bus和所述sram_bus分别连通至所述sys_bus，所述sys_bus上挂接嵌入式处理器；

所述dram_bus上挂接动态随机存取存储器DRAM，挂接于所述dram_bus上的第一类模块对所述DRAM进行直接的访问存取；

所述sram_bus上挂接静态随机存取存储器SRAM，挂接于所述sram_bus上的第二类模块对所述SRAM进行直接的访问存取；

其中，所述第一类模块的数据存取的容量需求大于所述第二类模块的数据存取的容量需求，所述第二类模块的数据响应速率的速度需求高于所述第一类模块的数据响应速率的速度需求。

本发明实施方式相对于现有技术而言，在充分考虑到sys_bus以及各个子模块的数据量以及带宽匹配和存储器特性等问题的基础上，将系统的总线架构进一步划分为sys_bus、dram_bus、sram_bus，进一步根据子模块其读写数据量和访问特性将其划分到不同的总线分组以实现其高效运行；本发明的实施方式不但具备普通总线结构的兼容性和稳定性，而且还具备系统性能优、效率高、层次清晰、可适用型强等特点，能够实现高速和高效的数据存取交互。

另外，sys_bus、dram_bus、sram_bus均支持AXI协议。支持AXI协议系统在兼容性方面具备很大优势，并且可以提高整体系统的效率，增强SoC系统的可适用性。

另外，本系统中还包含AHB协议支持单元和APB协议支持单元；所述AHB协议支持单元与sys_bus通信连接，APB协议支持单元与所述AHB协议支持单元通信连接；所述AHB协议支持单元用于连接支持AHB协议的模块；所述APB协议支持单元用于连接支持APB协议的模块。

另外，所述支持AHB协议的模块为支持AHB协议的从设备；所述支持APB协议的模块为支持APB协议的从设备。多个支持APB协议的从设备连接到AHB_APB上实现了多个子模块配置接口的简单化，由于APB总线通常作为子模块配置和少量数据存取，故带宽需求量小，且连续存取访问的持续性低，故适宜以多个支持APB协议的从设备(常写作“APB_SLV”)的方式实现。

另外，所述dram_bus、所述sram_bus和所述sys_bus分别对应各自独立时钟，且所述各时钟之间的关系为异步关系。此设计在时序性能实现上可以比较容易地将高速传输的子模块和总线的时钟频率升高，而将低速子模块和总线在较低的时钟频率下运行。

另外，所述dram_bus的带宽为512比特；所述sram_bus的带宽为128比特；所述sys_bus的带宽为64比特。本实施方式中，三种总线在数据位宽方面做了较好的均衡，以更好的适应系统需求。

另外，所述的SoC系统的总线结构，还包含：用于存放程序执行相关指令的程序指令存储器，所述嵌入式处理器经所述sys_bus读取所述程序指令存储器。

另外，所述程序指令存储器可以为只读存储器ROM或随机存取存储器RAM。

附图说明

图1是根据本发明第一实施方式的SoC系统的总线结构示意图；

图2是本发明第一实施方式的AHB_MEM协议转换逻辑波形图；

图3为本发明第一实施方式中的AHB_APB协议转换逻辑波形图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

本发明的第一实施方式涉及一种SoC系统的总线结构，具体原理图如图1所示。包含：系统总线(以下简称为sys-bus)、动态内存存取总线(以下简称为dram-bus)、静态内存存取总线(以下简称为sram-bus)；dram-bus和sram-bus分别连通至sys-bus，并且sys-bus上挂接嵌入式处理器(ARM)。

另外，dram-bus上挂接动态随机存取存储器(DynamicRandomAccessMemory，简称“DRAM”)，挂接于dram-bus上的第一类模块对DRAM进行直接的访问存取；sram-bus上挂接静态随机存取存储器(StaticRAM，简称“SRAM”)，挂接于静态存取总线上的第二类模块对SRAM进行直接的访问存取。

其中，第一类模块的数据存取的容量需求大于第二类模块的数据存取的容量需求，第二类模块的数据响应速率的速度需求高于第一类模块的数据响应速率的速度需求。本实施方式对第一类、第二类模块不做具体限定，只需满足以上特性即可，使用时可以根据需要自行设定。

另外，为了提高本实施方式中SoC系统的兼容性，扩大本实施方式中SoC系统的使用范围，本实施方式中的动态存取总线、静态存取总线和系统总线均可以支持一种总线协议比如“AXI”。“AXI”(AdvancedeXtensibleInterface)是基于片上总线的一种高性能总线协议协议，关于“AXI”总线协议可以参阅现有的总线协议技术，本实施方式在此不做详细介绍。

基于以上所述，所述第一类模块，第二类模块也可以同为支持AXI协议的主设备(以下写作“AXI_MST”)，同为“AXI_MST”的第一类模块，第二类模块的区别之处在于：挂接在dram_bus上的第一类模块AXI_MST而言其主要是具有大容量的数据存取需求，当其直接挂接在dram_bus上可以直接实现其对DRAM的访问。对于挂接在sram_bus上的第二类模块AXI_MST而言其主要是具有小容量但要求存取响应速率快的快速存取需求，当将其挂接到sram-bus上可以直接实现对SRAM的高速访问存取。

同时，本实施方式中的SoC系统还可以包含：高性能总线(AdvancedHighperformanceBus，简称“AHB”)协议支持单元和外围总线(AdvancedPeripheralBus，简称“APB”)协议支持单元；所述AHB协议支持单元与所述sys-bus通信连接，所述APB协议支持单元与所述AHB协议支持单元通信连接；所述AHB协议支持单元用于连接支持AHB协议的模块；所述APB协议支持单元用于连接支持APB协议的模块。关于“AHB”、“APB”总线协议可以参阅现有的总线协议技术，本实施方式在此不做详细介绍。

其中，所述支持AHB协议的模块为支持AHB协议的从设备(以下写作“AHB_SLV”)；所述支持APB协议的模块为支持APB协议的从设备(以下写作“APB_SLV”)。为了使得本实施方式中的SoC系统在兼容性方面具备优势，该分层总线可以实现多种协议支持，比如：支持AXI_MST、AXI_SLV、AHB_MST、AHB_SLV、APB_SLV等协议接口，其中AHB还具备仲裁特性。

结合具体实现方式来说：本实施方式中的SoC系统，具体可以分为ROM/RAM程序单元、AHB和APB协议支持单元、dram_bus大容量高速传输单元和sram_bus快速响应传输单元。另外，本实施方式中还可以提供高效的协议传输和转换模块，如AHB_MEM、AHB_DECODER、AHB_APB，其余总线和SRAM、DRAM都可以自行通过IP核生成定制。

在ROM/RAM程序单元，ARM中央处理器的读指令通道和读写数据接口通过AHB总线连接到sys_bus，并经由AHB_MEM模块读写ROM/RAM程序单元，由于ARM到AHB_MEM之间不存在协议转换的效率问题，且AHB_MEM是高效协议转换传输单元不存在轻易拉低hready降低AHB总线效率的问题，故ARM访问程序区间的速率和效率都能够得到有效保障。

在AHB和APB协议支持单元，通过AHB_DECODER进行译码和仲裁可以连接多个AHB_Lite的从设备，即增加了对于AHB_SLV的支持和扩展，另一方面又通过AHB_APB来进行协议转换桥接多个APB_SLV，该处的AHB_APB单元具有较高的传输效率和时序性能，能够支持多个APB_SLV外设的连接。

在dram_bus大容量高速传输单元，AXI_MST直接通过dram_bus对DRAM进行存取，可以支持多个AXI_MST的高速传输，且该处可以通过提升位宽来对DRAM带宽进行匹配，另外在生成IP期间可以选择前后寄存器隔离来保证时序性能，在AXI_MST的传输特性支持上还具备优先级设定以及缓存设定等特性以满足不同系统的高速传输要求。

在sram_bus快速响应传输单元，多个AXI_MST通过sram_bus对SRAM进行存取，由于SRAM的快速响应特性，该处能够提供低延迟的快速存取以满足系统对高速缓存的需求。

本实施方式在数据流量分流方面按照各个子模块的访问特性来进行结构化的分流，主要体现在以下几个方面：

(1)ARM嵌入式处理器作为整个SOC系统的核心，挂接在sys_bus上以便能够访问所有的总线以及子模块，且能够通过不同总线和协议转换实现协议间的透明转换和数据存取，其功能特性与传统总线结构兼容；

(2)ROM/RAM单元通过sys_bus连接AHB_MEM来实现对存储区的存取访问，ROM/RAM单元主要是用来存放程序执行的相关指令，且从ARM到AHB_MEM之间都是AHB协议，不存在协议转换影响性能和效率，故能够实现高速的访问存取RAM和ROM存储器，使得程序能够被快速地执行；

(3)多个APB_SLV连接到AHB_APB上实现了多个子模块配置接口的简单化，由于APB总线通常作为子模块配置和少量数据存取，故带宽需求量小，且连续存取访问的持续性低，适宜以多个APB_SLV的方式实现；

(4)多个高速带宽需求的AXI_MST连接到dram_bus对DRAM进行直接的访问存取实现高速高效的数据传输，dram_bus通过高频率和高位宽来实现与DRAM的带宽匹配以提升效率，且AXI_MST对DRAM的高速访问不会因ARM处理器或其他子模块的零散读写占用总线导致频繁切换ID引起的效率损失，该特性相较传统总线结构而言其性能提升是十分明显的；

(5)对于多个一次存取数据量不大但要求响应速度快的需要反复存取数据的AXI_MST而言，其连接到sram_bus上对SRAM进行直接的访问存取实现快速的数据读写请求响应，由于SRAM容量小、速率快的特点，其尤为适合作为高速缓存或者程序指令存储器，该特性可以明显改善传统总线没有高速缓存而带来的系统效率低的问题。

另外，本实施方式使用通用的逻辑资源以及生成IP的方式实现，可以达到性能稳定、传输效率高、占用资源少、功耗低的效果。

值得特别注意的是，本实施方式中的多接口和层次化协议互联以及合理化的分流总线结构，还具备以下特性：

(1)该分层总线支持AXI、AHB、APB三种协议，且根据协议的传输效率特性，以AXI到AHB再到APB这样逐层递减的方式来体现传输性能的区别：即AXI负责大数据量的高速数据交互和传输，如高清实时视频信息处理；AHB负责常规数据量的高速数据的存取访问，如ARM的指令总线和数据总线的存取；APB负责小数据量的低速设备的存取访问，如模块的参数配置和数据读取等数据量小且对速率要求不敏感的区域。即该协议支持及层递式的总线架构符合AMBA协议的设计目标和应用。

(2)三处总线提供了不同的访问特性支持，dram_bus可以为AXI_MST提供大数据量大带宽的高速读写；sram_bus可以提供小数据量的高速低延迟读写；sys_bus则可以为AXI_MST和AHB_MST提供小数据量的常规带宽和速率的读写，即为不同访问特性的模块提供充分的接口支持，而且这三条总线可以同时独立进行读写操作。

此种设计可以为不同访问特性的模块提供充分的接口支持，扩大了SoC系统的使用范围，保证整个SoC系统的高速高效运行。

(3)为了保证SoC系统的稳定性，所述dram_bus、所述sram_bus和所述sys_bus分别对应各自独立时钟，且所述各时钟之间的关系为异步关系，这三条总线可以同时独立进行读写操作，三种总线根据工作时钟和数据位宽做了较好的均衡。

sys_bus、dram_bus、sram_bus各自支持三种不同频率的AXI总线存取以满足不同功能子模块的需求，此设计在时序性能实现上可以比较容易地将高速传输的子模块和总线的时钟频率升高，而将低速子模块和总线在较低的时钟频率下运行，而非传统的提升系统整体的时序性能，就该特性而言其逻辑设计以及相关布局布线实现而言都是比较容易的，即在多协议支持以及传输特性的层次化结构定义是科学合理的。

其中，本实施方式对于时钟的具体频率、带宽的具体大小不做特殊限定，使用者可以根据情况自行设定。

为了更加有效提高本实施方式中SoC系统总线结构的可适用性，本实施方式中的SoC系统的总线结构，还可以包含：用于存放程序执行相关指令的程序指令存储器，所述嵌入式处理器经所述sys-bus读取所述程序指令存储器。所述程序指令存储器可以为只读存储器(Read-OnlyMemory，简称“ROM”)或随机存取存储器(RandomAccessMemory，简称“RAM”)等。

需要注意的是，在具体实施时，有以下两个问题需要特别指出：

(1)参见图2所示，在ROM/RAM存取单元，AHB_MEM模块可以参考如图2的逻辑设计来保证不轻易拉低hready以提升系统性能，但需要注意的是在AHB的写操作转读操作过程中由于逻辑实现过程为了保证时序性能而采用寄存器输出，故写转读过程必然会有一个时钟周期的hready拉低来保证符合协议要求。

(2)参见图3所示，在AHB和APB协议支持单元，AHB_APB的逻辑波形参见图3，在单个读写请求下hready都不能被拉低，更进一步的还具备了在连续两个写操作、连续两个读操作、单个读转写操作都不拉低hready的特性，多个读写操作尽量不拉低hready以满足高效的总线传输，且该模块能够在XilinxVertex7LX2000TFPGA上以350MHz以上的时序性能实现高速传输。

本实施方式中，dram_bus、sram_bus和sys_bus可以是由用户利用XilinxIP核生成，完成总线互联即可实现该分层总线系统。对于ARM嵌入式处理器而言可以通过sys_bus访问存取各个基于AMBA协议的从设备模块，同时也能通过sys_bus到dram_bus访问存取DRAM，以及通过sys_bus到sram_bus访问存取SRAM，实现了ARM对所有模块的访问。且对于dram_bus上的AXI_MST而言其主要是具有大容量的数据存取需求，则其直接挂接在dram-bus上可以直接实现其对DRAM的访问。对于sram_bus上的AXI_MST而言其主要是具有小容量但要求存取响应速率快的快速存取需求，则将其挂接到sram_bus上可以直接实现对SRAM的高速访问存取。从协议支持上来讲该分层总线结构支持了AXI、AHB和APB三大协议，即作为中央处理器的ARM能够通过总线访问和存取到所有AMBA协议的子模块，实现了多协议的兼容。该分层总线系统的特征在于其能够实现稳定、高速、高效的数据存取传输，提高系统的整体性能。

本发明第二实施方式涉及一种SoC系统的总线结构，本实施方式对所述三种总线的工作时钟做了进一步限定。具体地说，三种总线根据工作时钟和数据位宽做了较好的均衡，比如：外部设备是以800MHz双沿进行工作的话，其理论带宽为800MHz*2*64bit即10.24Gbps，则AXI端要做到带宽匹配的话就需要以200MHz512bit来设定其时序性能要求和位宽要求，即DRAM对应dram-bus带宽为512bit常规单沿时钟200MHz，在不能减少延时的情况下，读写双向带宽都没有浪费；sys-bus上面的设备较多，考虑到兼容性，最好以64bit工作在80MHz下；而sram-bus可以工作在更高的频率，为了满足并发度增加的需求，对应的sram-bus是以128bit工作在120MHz时钟。

另外，值得说明的是，dram-bus与sys-bus之间的连接是异步时钟关系以保证dram-bus即大容量高速传输单元可以以更高的时钟频率工作来提升性能，在生成dram-bus的IP期间需要设定其连接sys-bus的从设备端口为异步时钟。由于该单元都是采用DRAM输出的同步时钟以保证dram-bus与DRAM之间的高效传输，且需要根据双倍速率同步动态随机存储器(DoubleDataRate，简称“DDR”)的时钟频率来设定DRAM的AXI_SLV接口和动态存取总线的AXI_MST接口的数据位宽。

进一步的，对于dram-bus的IP生成而言为了提升系统的时序性能以及降低布局布线难度则需要将dram-bus的输入输出口设定为寄存器输入输出，并增加缓存器逻辑来提升逻辑性能。对于实时性要求很高的系统而言，如高清实时系统，在生成dram-bus的IP时可以按需设定总线优先级来满足实时高清的快速读写响应。

同样的，sram-bus与sys-bus之间的连接是异步时钟关系可以保证sram-bus快速响应传输单元可以以更高的时钟频率工作来提升性能，在生成sram-bus的IP期间需要设定其连接sys-bus的从设备端口为异步时钟。该部分的AXI_MST的访问特性为数据容量小、访问频度大、响应时间快等特点，尤为适合作为高速缓存使用，另外其连接到sys-bus上也同时可以作为大容量程序空间，且ARM对SRAM的访问其间没有协议转换的效率损失，故其读写延迟和读写速率都是能够得到很好的保证。其中需要注意的是sram-bus的IP生成是要尽量设定为AXI接口的BlockMemory，其传输速率和时序性能以及容量大小都要优于利用显示查找表(Look-Up-Table,简称“LUT”)和D类型触发器(又称“DFF”)搭建的普通分布式存储器(又称“DistributedMemory”)。

相对于现有技术，本发明以上两种实施方式中SoC系统总线结构的实现，通过对sys-bus的合理分层和划分，达到了系统性能稳定、传输效率高等目标，还具备生成IP库作为稳定性、高效性和灵活性的强大支撑，并辅以少数高效的总线协议连接和转换模块来进行实现，在增加布局布线自由度的同时提升了系统整体的时序性能，该系统能够以较少的逻辑硬件资源组建起该合理高效的系统，保证整个SoC系统的高效运行。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (8)

1.一种SoC系统的总线结构，其特征在于，包含：系统总线sys_bus、动态内存存取总线dram_bus、静态内存存取总线sram_bus；

所述dram_bus和所述sram_bus分别连通至所述sys_bus，所述sys_bus上挂接嵌入式处理器；

所述dram_bus上挂接动态随机存取存储器DRAM，挂接于所述dram_bus上的第一类模块对所述DRAM进行直接的访问存取；

所述sram_bus上挂接静态随机存取存储器SRAM，挂接于所述sram_bus上的第二类模块对所述SRAM进行直接的访问存取；

其中，所述第一类模块的数据存取的容量需求大于所述第二类模块的数据存取的容量需求，所述第二类模块的数据响应速率的速度需求高于所述第一类模块的数据响应速率的速度需求。

2.根据权利要求1所述的SoC系统的总线结构，其特征在于，所述dram_bus、所述sram_bus和所述sys_bus均支持AXI协议。

3.根据权利要求2所述的SoC系统的总线结构，其特征在于，还包含：

AHB协议支持单元和APB协议支持单元；

所述AHB协议支持单元与所述sys_bus通信连接，所述APB议支持单元与所述AHB协议支持单元通信连接；

所述AHB协议支持单元用于连接支持AHB协议的模块；

所述APB协议支持单元用于连接支持APB协议的模块。

4.根据权利要求3所述的SoC系统的总线结构，其特征在于，

所述支持AHB协议的模块为支持AHB协议的从设备；

所述支持APB协议的模块为支持APB协议的从设备。

5.根据权利要求1所述的SoC系统的总线结构，其特征在于，

所述dram_bus、所述sram_bus和所述sys_bus分别对应各自独立时钟，且所述各时钟之间的关系为异步关系。

6.根据权利要求1所述的SoC系统的总线结构，其特征在于，

所述dram_bus的带宽为512比特；

所述sram_bus的带宽为128比特；

所述sys_bus的带宽为64比特。

7.根据权利要求1所述的SoC系统的总线结构，其特征在于，还包含：

用于存放程序执行相关指令的程序指令存储器；

所述嵌入式处理器经所述系统总线读取所述程序指令存储器。

8.根据权利要求8所述的SoC系统的总线结构，其特征在于，

所述程序指令存储器为只读存储器ROM或随机存取存储器RAM。