CN101414478A - 一种嵌入式动态随机存储器结构 - Google Patents

Abstract

本发明涉及一种嵌入式动态随机存储器结构，包括接口控制电路、两个静态随机存储器装置、访存控制逻辑、以及嵌入式动态随机存储器阵列核，其特征在于：接口控制电路通过两个静态随机存储器装置与访存控制逻辑相连，访存控制逻辑与嵌入式动态随机存储器阵列核相互连接。本发明的特点在于：充分利用了嵌入式动态随机存储器结构直接从灵敏放大器出来的内部高带宽优势，增加一级访存速度快的静态随机存储器来加速对嵌入式动态随机存储器核中数据的存取访问。同时，与动态随机存储器阵列核相邻的两个静态随机存储器在作为片上高速缓存使用时，也能分别作为指令缓存和数据缓存，从而对基于哈佛结构的计算机体系应用能够非常高效的支持。

Description

一种嵌入式动态随机存储器结构

技术领域

本发明属于一种计算机系统的存储器结构，特别是一种嵌入式动态随机存储器(eDRAM)结构。

背景技术

长期以来在计算机系统的设计和制造中，半导体工业界将微处理器和内存分别采用不同的工艺技术生产并实现在不同的芯片上，以达到最大满足设计需求的目的。微处理器生产线用逻辑工艺制造，采用快速晶体管和多层金属互联来实现高速逻辑互联、提高工作频率和系统性能；而内存生产线用DRAM(dynamic random access memory，动态随机存储器)工艺制造，采用尽可能小的单元面积电容、低漏电晶体管以及多层多晶硅互联来实现低成本、大容量以及低的刷新频率。随着工艺技术水平的不断进步，这两个分立发展的产品之间逐渐形成了两种趋势：1)处理器的工作速度以每年超过60％的比率增加；2)单个内存芯片上的容量以每年超过60％的比率增加，然而内存的访存延迟改善率却不到10％。这两个趋势导致了日益严重的“处理器-内存性能差异”，极大的影响了计算机系统性能的提升。

目前架构工程师采用层次化存储结构，通过增加多级的高速缓存(cache)来试图弥补这种差异。但是在逐级发生访存缺失的情况下，这种结构只会使内存访问延迟时间变得更长。尽管使用了越来越大容量的片上或分立缓存和越来越复杂的处理器技术(如乱序执行、动态调度、超标量、超长指令字等)，但内存的高访问延迟和低带宽(受封装引脚限制)在很多应用领域，特别是数据的时间局限性和空间局限性不能很好满足的应用中，仍成为了影响计算机系统整体性能提升的瓶颈。

与此同时，随着内存容量的不断增加以及内存标准的不断改进，单个内存芯片上集成了更多的外围译码逻辑电路和工作频率更快的接口电路，内存工艺的金属互联层数也逐渐增加，这都使得将微处理器(或运算单元)与内存(DRAM)集成在一个芯片上成为可能。这种集成可以充分利用DRAM结构自身的高带宽，而不用受封装引脚个数限制；同时微处理器与内存之间进行的是片上互联，而不需通过片间的大驱动电容进行；再则嵌入式存储器的工作电压也可以与微处理器等逻辑电路一致，而不需采用分立器件所要求符合的较高电压标准。这些都使得整个系统的延迟时间、功耗以及系统复杂度大大降低，可以非常有效地解决传统的内存访问瓶颈问题。采用将微处理器(processor)与动态随机存储器(DRAM)集成，而不是仅仅增加片上静态随机存储器(SRAM)容量的优势在于：同样面积下DRAM的集成度是SRAM集成度的20～40倍。然而动态随机存储器(DRAM)固有的电路结构和定时刷新要求，使得其的工作速度较慢以及访问延迟时间较长。

发明内容

本发明的目的是提出一种采用静态随机存储器装置来加快访存速度，以提升计算机系统整体性能的嵌入式动态随机存储器结构，以克服传统嵌入式动态随机存储器结构中工作速度慢、访问延迟时间长的不足的缺陷。

为了实现上述目的，本发明由接口控制电路，两个静态随机存储器装置(SRAM)，访存控制逻辑和嵌入式动态随机存储器阵列核构成，其特点是：接口控制电路通过两个静态随机存储器装置与访存控制逻辑相连，访存控制逻辑与嵌入式动态随机存储器阵列核相互连接。其中：

接口控制电路：负责接收外部处理器发送的各种访存请求，根据操作类型决定对静态随机存储器的读取。同时，它还能实现接口标准的各种时序要求，并确保两个静态随机存储器中锁存内容地址不冲突，以避免数据一致性问题。接口控制电路1支持同时对两个静态随机存储器装置进行读取操作。

静态随机存储器装置：负责完成从接口控制电路1过来的特定读取请求。如果访存请求的地址内容已经存储在SRAM中，则可以快速经过译码等逻辑电路完成数据读写，避免频繁的对大容量的、慢速的嵌入式动态随机存储器阵列核的访问操作；如果访存请求的地址内容不包含在SRAM中，则发出访问嵌入式动态随机存储器阵列核的请求，通过宽的数据总线快速完成替换和更新，再按照前一种情况执行完成外部的访问请求。

访存控制逻辑：用于仲裁两个静态随机存储器装置对嵌入式动态随机存储器阵列核的访问请求，并完成对允许的访问请求的操作。

嵌入式动态随机存储器阵列核：负责数据存储。

所述的接口控制电路1的接口类型可以采用但不仅限于闪存(FLASH)、静态随机存储器(SRAM)、伪静态随机存储器(PSRAM)、同步动态随机存储器(SDRAM)、双倍速率同步动态随机存储器(DDR)、第二代双倍速率同步动态随机存储器(DDR2)、第三代双倍速率同步动态随机存储器(DDR3)、第二代图形专用双倍速率同步动态随机存储器(GDDR2)、第三代图形专用双倍速率同步动态随机存储器(GDDR3)接口标准规定的时序。

所述的静态随机存储器装置容量包含至少一个嵌入式动态随机存储器阵列核的行大小(row size)。替换方式包括但不仅限于写回方式，替换策略包括但不仅限于近期最少访问策略(least-recently used，LRU)。

所述的嵌入式动态随机存储器阵列核包含至少一个动态随机存储体(DRAM bank)。

所述的静态随机存储器装置与嵌入式动态随机存储器核之间的数据宽度为动态随机存储体(DRAM bank)阵列的行大小。

本发明具有两个特点：1)充分利用动态随机存储器结构中直接从灵敏放大器出来的高带宽，以加速对核中数据的存取访问；2)与嵌入式动态随机存储器阵列核相邻的两个静态随机存储器在作为片上高速缓存(on-chip cache)使用时，能分别作为指令缓存(instruction cache)和数据缓存(data cache)来缩短整体系统的访存时间。当访问命中时，支持同时对指令缓存的读取和数据缓存的读写；当访问缺失时，可以互不干扰地进行以嵌入式动态随机存储器阵列核的一行大小为单位的内容替换，从而能够高效地应用于哈佛结构的计算机体系结构中。

此外，本发明利用动态存储器结构自身的内部高带宽特性和嵌入式动态随机存储器不受芯片封装引脚限制的优势，极大的提升了访存带宽，可以很好的缓解传统计算机结构中处理器与存储器之间的访存带宽瓶颈，广泛适用于各种嵌入式计算机系统及相关领域(如DSP，PIM等)。

附图说明

图1为本发明的整体功能模块示意图。

图2为本发明的接口控制电路框架示意图。

图3为本发明的静态随机存储器装置框架示意图。

图4为本发明的访存控制逻辑框架示意图。

图5为本发明访存控制逻辑中访问仲裁器状态转换图。

图6为本发明的嵌入式动态随机存储器阵列核框架示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细描述。

本发明的结构从功能模块上分，包括：接口控制电路1，第一静态随机存储器(SRAM)装置2，第二静态随机存储器(SRAM)3，访存控制逻辑4，以及一个嵌入式动态随机存储器阵列核5(eDRAM macro)，见图1。

本发明各部分的主要功能为：

接口控制电路：

1)接收从外部处理单元过来的访问请求，按照访问类型向具体静态随机存储器装置发送访问请求及相应地址、控制信号；

2)在访问请求完成时，产生相应于访问类型的访问结束控制信号(按照设计配置此类信号可选)；

3)按照接口规定的时序控制数据的写入和读出。为了保证在两个静态随机存储器装置中不发生数据一致性冲突问题，在接口控制电路中还有一个数据一致性保证机制。数据一致性保证机制会增加硬件开销和设计的复杂度，所以该功能模块是一个可选的配置，如果设计能够保证不会发生数据一致性冲突，则可以省去。

在实施例中，两个静态随机存储器装置分别用作哈佛体系的指令缓存和数据缓存，并通过软件编程控制指令和数据的地址空间不重叠而简化了设计的复杂度。

接口控制电路各子功能模块相互连接关系如图2所示。从外部过来的地址信号和访问类型信号(指定是访问哪个静态随机存储器装置)会同时输入到数据一致性保证机制11和输入控制逻辑12。在数据一致性保证机制11中，独立存储着两个静态随机存储器装置中锁存内容的地址，即两个地址映射表。该模块会根据设计定义的访问类型信号状态，将外部过来的访问请求地址与静态存储器装置的地址映射表进行比较。具体行为如下：如果指定类型的访问请求地址包含在对应的SRAM装置中或者该类型的访问请求地址不包含在任一个SRAM装置中，则产生正确的数据一致性反馈信号给外部处理单元，同时产生控制信号给输入控制逻辑12(正常状态)；如果指定类型的访问请求地址不包含在对应的SRAM装置但包含另一个SRAM装置中，则产生出错状态的数据一致性反馈信号给外部处理单元，说明当前类型的访问发生在另一个类型访问的静态随机存储器装置中，从而帮助外部处理单元在发送接下来的访问请求时进行相应的调整。同时数据一致性保证机制11也会产生相应的控制信号给输入控制逻辑12，通知其产生相应的访问请求控制信号(异常状态)。

在输入控制逻辑12中，根据来自于数据一致性保证机制11产生的控制信号状态来控制信号的传递。如果是正常的访问类型状态，则将来自外部访问请求的地址和读写控制信号发送到对应的静态随机存储器装置模块；如果是异常的访问类型状态，则将来自外部访问请求的地址和读写控制信号发送到另一个静态随机存储器装置模块。如果同时来自外部的两个访问请求都需要访问同一个静态随机存储器装置(即发生异常访问状态)，本模块还需要对两个访问进行一个排队处理，使两次访问不冲突。针对不同的接口类型，该子模块还具有命令译码、流水线或锁存等功能来满足时序要求。在实施例中，选择的是主流JEDEC标准的DDR2接口。根据来自外部处理单元发出的访存命令，需要进行设置模式寄存器值/行激活/读/写/预充电等命令的译码判断，同时根据具体DDR2时序采用流水线结构产生控制信号，并根据模式寄存器中设置的猝发长度、猝发模式等参数进行相应的地址自增益产生。在其他实施例中，也可以采用SRAM，SDRAM、DDR、DDR3等接口与传输规范。

输出控制逻辑13根据内部产生的访问请求完成反馈信号状态以及设计采用的接口规范，产生符合时序规范要求的输出控制信号，以配合数据总线的读出。在实施例中，选择了主流JEDEC标准的DDR2接口，所以输出控制信号包括相应访问类型的访问完成信号，以及DDR2规范要求的DQS(Data Strobe)信号等。

数据通路14是数据写入/读出的通道。它根据定义的接口规范，控制数据在正常时序下写入或读出。在实施例中，根据采用的DDR2接口，数据通路14要通过一个双倍速率转换(double data rate)的控制电路来控制内、外部数据的正常传输。此外，数据通路14还会根据输入控制逻辑12产生的控制信号(正常访问状态/异常访问状态)，控制内部数据总线正确对应到外部发生访问请求的原始类型相应的数据总线上。即：如果是处于正常访问状态，外部的数据总线1对应内部数据总线1，外部的数据总线2对应内部数据总线2；如果发生异常访问，则可能外部的数据总线1对应内部数据总线2，或外部的数据总线2对应内部数据总线1。对于数据总线的方向性，在实施例中，将一个SRAM装置作为数据缓存(data cache)，另一个作为指令缓存(instruction cache)，从而与指令缓存通讯的数据总线是单向输出(只进行指令的读取)，与数据缓存通讯的数据总线是双向传输(可以进行数据的读/写操作)。在其他实施例中，数据总线可以是单向写入，单向读出，也可以是双向读写的。

静态随机存储器(SRAM)装置：

负责完成从接口控制电路1过来的特定读写请求。如果访存请求的地址内容已经存储在SRAM阵列中，则可以快速译码完成请求，而不需再访问慢速的嵌入式动态随机存储器核5；如果访存请求的地址内容不包含在SRAM中，则发出访问嵌入式动态随机存储器核5的请求，并将所需数据通过与动态随机存储器阵列一行大小相等的宽数据总线进行快速替换和更新。如图3所示，具体可以划分为控制逻辑21和静态随机存储阵列22两个子模块。

控制逻辑21接收读写控制信号以及地址信号，比较访问请求的地址与该SRAM装置的地址查找表(Tag)211中存储的地址信息。如果请求的地址与地址查找表211内容匹配(即命中)，则立即产生控制信号到读写控制及地址译码逻辑212进行对应地址内容的读出或者写入，同时产生外部访问完成控制信号给图1的接口控制逻辑1。如果请求的地址与地址查找表211内容不匹配(即失效)，则由替换及访问状态产生逻辑213对图1中嵌入式动态存储器核(eDRAM macro)5发出访问请求，根据替换原则产生对eDRAM macro读写访问对应的地址信号。当替换完成时，更新地址查找表211的内容，并同时更新到图2的数据一致性保证机制11中(如果采用该子模块的话)。接着按照命中情况下完成外部访问请求并产生请求完成控制信号。

在实施例中，选取的替换方式是写回方式，替换策略是近期最少访问策略(Least-recently used，LRU)，静态随机存储阵列容量为4个动态随机存储阵列的行大小。根据LRU原则选出该SRAM装置中近期最少访问的块地址，根据地址查找表中相应地址对应的修改标志(dirty flag)状态，如果被替换的块的内容被修改过(修改标志置位)，需要先将当前块地址的内容写回eDRAM macro，再将新的块地址内容载入；如果被替换的块内容没有经过修改(修改标志没被置位)，则可以直接载入新的块地址内容，从而很好的保证了SRAM和eDRAM macro中数据的一致性。在其他实施例中，也可以采用其他替换方式和替换策略。

访存控制逻辑：

负责仲裁两个静态随机存储器装置对嵌入式动态随机存储器阵列核5的访问请求，并完成对允许的访问请求的操作。

其子模块连接关系如图4所示。它接收访问请求状态信号和读写、地址控制信号。访问仲裁器(arbiter)41根据设计的优先级对访问请求进行仲裁，在一个时刻只允许一种访问请求被响应。控制逻辑42将根据访问仲裁器(arbiter)41发出的仲裁信号，发送被允许的访问请求的体地址(如果有的话)、行地址及读写控制等信号给嵌入式动态随机存储器核(eDRAM macro)5。因为是动态随机存储器逻辑，所以定时刷新控制装置43必不可少。因此，控制逻辑42还应在刷新请求和正常读写访存请求之间进行仲裁，产生正确的控制信号。

在工艺制造完成后需要对存储阵列单元功能是否正常进行测试，所以内建自测试电路(BIST)控制逻辑44也包含在本模块中。

此外，数据通路45主要负责嵌入式动态随机存储器核(eDRAM macro)5的数据总线与仲裁允许的访问请求数据总线之间的通讯。

在实施例中，两个静态随机存储器装置分别用作数据缓存和指令缓存，且因为应用是针对数据密集型运算并采用的数据传输触发算法，所以来自数据缓存的访问请求拥有较高的优先级，其访问仲裁器的状态转换图如图5所示。在空闲状态下，如果只有一种类型的访问请求发生，则响应该类型的访问请求；如果同时有两种类型的访问请求发生，则先响应数据缓存的请求，完成之后再响应指令缓存请求；如果在响应指令缓存请求的过程中有数据缓存请求发生，则跳转到“正响应来自指令cache的请求，数据cache访问请求被阻塞”状态，在当前指令缓存请求完成之后，根据访问请求个数及类型转移到相应状态。这样可以保证来自数据缓存的访问请求被尽可能快的响应，以提高系统性能。每个状态之间的转换都必须在当前访问请求操作完成的情况下进行，因为动态随机存储器逻辑的行打开(row active)操作是破坏性的，如果阵列中已打开的行不能完整的经过写回数据再预充电关闭的话，该行所存储的数据可能会被破坏。在其他实施例中，也可以根据设计需要采用不用的仲裁算法。

嵌入式动态随机存储器阵列核：

负责数据存储。包括地址译码及控制逻辑51，冗余电路52，动态随机存储器阵列(DRAMa rray)53，与之相应的灵敏放大器54，以及选通器(MUX)55(图5)。

该模块接收从访存控制逻辑4中控制逻辑42发送过来的地址和读写控制信号(在正常工作模式下)，或者测试扫描控制信号(在测试模式下)。在测试模式下，地址译码及控制逻辑51根据扫描结果将动态随机存储器阵列(DRAM array)53中失效的行映射到冗余电路52，屏蔽DRAM array中发生失效的单元，而将数据存储到冗余电路52的相应行中。从而在正常工作模式下，地址译码及控制逻辑51根据访存地址判断数据是存储在DRAM array53中还是冗余电路52中，产生相应的控制信号给两个子模块和数据选通器(MUX)55。为了充分利用动态存储器电路结构中自身的高带宽特性，以及嵌入式动态随机存储器(eDRAM)不受封装引脚限制的优势，通讯的数据总线宽度为灵敏放大器54或冗余电路52中直接出来的一行大小(row size)，从而可以使一页的数据传输在一个时钟周期内完成，极大的提高了数据传输率，减少了同等容量数据传输所需的时间。从整个系统来说，大大减少了缺失损失，提高了性能。

随着半导体工艺技术的不断进步，将微处理器或运算单元与存储器集成在单个芯片上作为一个系统以提高整体性能的做法已经日渐普及。本发明可以但不仅限于应用在该类系统中，内部的静态随机存储器装置可以作为一级或者更低层次高速缓存，大容量的嵌入式动态随机存储器阵列核可以作为系统主存，也可以作为二级或三级高速缓存。

本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (7)

1、一种嵌入式动态随机存储器结构，包括接口控制电路、两个静态随机存储器装置、访存控制逻辑、以及嵌入式动态随机存储器阵列核，其特征在于：接口控制电路通过两个静态随机存储器装置与访存控制逻辑相连，访存控制逻辑与嵌入式动态随机存储器阵列核相互连接。

2、如权利要求1所述的嵌入式动态随机存储器结构，其特征在于：接口控制电路、两个静态随机存储器装置、访存控制逻辑、以及嵌入式动态随机存储器阵列核的控制方法是：

接口控制电路：接收外部处理器发送的各种访存请求，根据操作类型决定对具体静态随机存储器的读写，按照接口标准的时序要求控制数据的正确写入和读出，并确保两个静态随机存储器中锁存内容地址不冲突，从而避免数据一致性问题；

静态随机存储器装置：负责完成从接口控制电路过来的特定读取请求。如果访存请求的地址内容已经存储在SRAM中，则可以快速译码完成请求，避免频繁的对大容量、慢速的嵌入式动态随机存储器阵列核的访问操作；如果访存请求的地址内容不包含在SRAM中，则发出对嵌入式动态随机存储器阵列核的访存请求，并将所需数据通过与动态随机存储器阵列行大小相等的宽数据总线进行快速替换和更新，再完成对静态随机存储器装置的读写操作；

访存控制逻辑：仲裁两个静态随机存储器装置对嵌入式动态随机存储器阵列核的访问请求，并完成对允许的访问请求的读写操作；

嵌入式动态随机存储器阵列核：负责数据存储。

3、如权利要求1所述的嵌入式动态随机存储器结构，其特征在于：所述接口控制电路的接口类型为包括闪存或静态随机存储器或伪静态随机存储器或同步动态随机存储器或双倍速率同步动态随机存储器或第二代双倍速率同步动态随机存储器或第三代双倍速率同步动态随机存储器或第二代图形专用双倍速率同步动态随机存储器或第三代图形专用双倍速率同步动态随机存储器接口标准规定的时序。

4、如权利要求1所述的嵌入式动态随机存储器结构，其特征在于：所述接口控制电路的数据宽度根据设计需求变化，但最大不超过嵌入式动态随机存储器阵列核的行宽。

5、如权利要求1所述的嵌入式动态随机存储器结构，其特征在于：所述的静态随机存储器装置容量为至少一个嵌入式动态随机存储器阵列核的行大小。

6、如权利要求1所述的嵌入式动态随机存储器结构，其特征在于：所述的静态随机存储器装置与嵌入式动态随机存储器阵列核之间的数据传输总线宽度为嵌入式动态随机存储器阵列核的行大小。

7、如权利要求1所述的嵌入式动态随机存储器结构，其特征在于：所述的嵌入式动态随机存储器阵列核内部集成至少一个DRAM存储体。

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