CN209842608U - 一种基于fpga fifo模块的ddr3存储器控制 - Google Patents

Abstract

本实用新型提供了一种基于FPGA FIFO模块的DDR3存储器控制模块，包括:一集成模块和一状态控制机，所述集成模块包括读模块、写模块以及DDR3 MIG核，所述读模块、写模块分别与所述DDR3 MIG核连接，所述DDR3 MIG核与所述DDR3存储器连接，所述读模块包括一写数据FIFO缓存器和一写地址FIFO缓冲器；所述读模块包括一读数据FIFO缓存器和一读地址FIFO缓存器；所述状态控制机分别与所述读模块和所述写模块连接，用于控制两模块的读写状态。本实用新型简化了对DDR3存储器的读写控制操作，并且通用性很强。

Description

一种基于FPGA FIFO模块的DDR3存储器控制

技术领域

本实用新型涉及FPGA信号处理系统，尤其是涉及一种基于FPGA的 DDR3读写操作控制模块。

背景技术

已知的，与其它存储器相比，DDR3 SDRAM存储器(即DDR3双倍数据速率同步动态随机存取存储器，以下简称DDR3)具有更低功耗的同时，兼有更快的传输速率。在常用的FPGA信号处理系统中，由于系统处理的数据量大和处理速度快等特点，因此常和DDR3结合使用。

然而，在使用DDR3的过程中，技术人员常常被它内部繁多的控制信号和复杂的读写控制时序所烦恼，在实现ddr3读写控制上需花费很多精力，导致系统开发效率较低，且读写控制通用性差。

发明内容

有鉴于此，本实用新型提供一种基于FPGA FIFO模块的DDR3存储器控制模块，以降低对DDR3存储器进行读写操作时的控制复杂度，提高DDR3存储器读写控制的通用性。

为实现上述的目的，本实用新型采用下述的技术方案：

一种基于FPGA FIFO模块的DDR3存储器控制模块，包括:

一集成模块，与DDR3存储器连接，用于对该DDR3存储器进行数据读写；

一状态控制机，与所述集成模块连接，用于对所述集成模块的读写操作进行控制；

所述集成模块包括读模块、写模块以及DDR3 MIG核，所述读模块、写模块分别与所述DDR3 MIG核连接，所述DDR3 MIG核与所述DDR3存储器连接，其中：

所述读模块包括一写数据FIFO缓存器和一写地址FIFO缓冲器，分别用来进行写数据的缓存和写地址的缓存；

所述读模块包括一读数据FIFO缓存器和一读地址FIFO缓存器，分别用来进行读数据的缓存和读地址的缓存；

所述状态控制机分别与所述读模块和所述写模块连接，用于控制两模块的读写状态。

根据本实用新型进一步的实施方式，所述集成模块还包括写信号接口，该写信号接口包括写时钟端口、写FIFO使能端口、写入数据端口以及写地址端口。

根据本实用新型进一步的实施方式，所述集成模块还包括读信号接口，该读信号接口包括读时钟端口、读FIFO使能端口、读出数据端口以及读地址端口。

根据本实用新型进一步的实施方式，所述状态控制机通过多路选择开关分别与所述读模块和所述写模块连接。

根据本实用新型进一步的实施方式，所述写模块通过第一信号接口与DDR3 MIG核的用户接口连接，所述读模块通过第二信号接口与DDR3MIG核的用户接口连接。

由于采用上述方案，本实用新型具有如下技术效果：

本实用新型提供的控制模块将FPGA片上的读写模块与DDR3MIG核构建一个集成模块，通过读写状态控制机控制FIFO来完成对DDR3的读写操作，从而大大简化了对DDR3存储器的读写控制操作，并且通用性很强。

附图说明

图1是根据本实用新型的AXIS标准DDR3控制装置结构示意图；

图2是本实用新型DDR3控制装置各个模块之间的详细接口信号连接图；

图3是本实用新型DDR3控制装置的读写状态控制流程图。

具体实施方式

下面结合附图和实施例对本实用新型的技术方案进行更加详细地描述。

本实用新型提供了一种基于FPGA FIFO模块的DDR3存储器控制模块。在本实用新型的实施例中，选择xilinx公司7系列FPGA芯片为开发基础。

该控制模块用于对DDR3存储器1进行读写操作控制，包括写模块5、读模块3、读写状态控制机4以及MIG核2。写模块5、读模块3一方面与读写状态控制机4数据连接，另一方面分别通过DDR3 MIG核2与DDR3存储器1数据连接。

DDR3 MIG核是xilinx官方集成的IP核，用户可以通过控制DDR3 MIG核模块来完成对DDR3存储器的读写交互。

所述读写状态控制机4用于对DDR3存储器1的读写时序进行控制，而不实施具体的DDR3存储器读写功能。在读写时序为写状态时，所述写模块5通过所述MIG核2向DDR3存储器1中写入数据；在读写时序为读状态时，所述读模块3通过所述MIG核2从DDR3存储器1中读出数据。

所述写模块5包括一写数据FIFO缓存器和一写地址FIFO缓冲器，分别用来进行写数据的缓存和写地址的缓存；所述读模块3包括一读数据FIFO缓存器和一读地址FIFO缓存器，分别用来进行读数据的缓存和读地址的缓存。为了方便通信，本模块中的4个FIFO在调用时全部选择AXI协议进行控制。

图2示出了根据本实用新型中各模块之间的具体接口连接结构。如图所示，读写状态控制机4通过多路选择开关MUX分别与写模块5、读模块3连接。写模块5通过第一信号接口7与DDR3 MIG核的用户接口6连接，读模块3通过第二信号接口8与DDR3 MIG核的用户接口6连接。

在所述第一信号接口7中，rst和ui_clk信号用来作为写数据FIFO和写地址FIFO的复位和读时钟，当输入的信号满足(app_rdy&app_wdf_rdy& init_comp)＝1时，并且当写模块中的两个FIFO都没写满信号，即m_axis_wr_ready ＝1时，则把app_en,app_wdf_wren信号赋值为1进行输出，也输出命令信号 app_cmd为写状态，开始从写数据FIFO和写地址FIFO中读出数据app_wdf_dat 和地址app_addr，从而完成往ddr3中写入数据。当上述信号条件不满足时，则进入idle状态。

在所述第二信号接口8中，当数据在读状态时，rst和ui_clk信号作为读数据FIFO和读地址FIFO的复位和读时钟，当输入信号(app_rdy＝1)时，并且读地址FIFO没读空，即m_axis_rd_ready＝1，则输出命令信号app_cmd为读状态，把app_en赋值1进行输出，同时从读地址FIFO中读出地址app_addr，就可以实现从ddr3中读出数据，并缓存到读数据FIFO中。当上述任何一个条件不满足时，则进入idel空闲状态。

本实用新型将读写模块和DDR3 MIG核合并成一个集成模块，该集成模块包括写信号接口9、读信号接口10。所述写信号接口9包括写时钟端口s_wr_aclk、写FIFO使能端口s_axis_wr_en、写入数据端口s_axis_tdata以及写人地址端口 s_axis_addr。所述读信号端口10包括读时钟端口s_rd_aclk、读FIFO使能端口 s_axis_rd_en、读出数据端口s_axis_tdata以及读出地址端口s_axis_addr。

本实用新型由于将读写模块和DDR3 MIG核合并成一个集成模块，该集成模块的输入信号主要是写入的地址s_axis_addr和写入的数据s_axis_tdata，读出的地址s_axis_addr和读出的数据s_axis_data，读写FIFO的使能信号，以及外部的读写状态机发出的状态信号，而读写模块与MIG核之间的信号连接均是该集成模块的内部信号，在进行读写操作控制时不需要考虑，因此这简化了对DDR3 存储器的读写信号操作。

读写状态控制机4只需根据实际需要，设置跳转条件跳转到需要的状态，如图3所示，当初始化完成，只要满足读条件，就进入到读模块，满足写条件，就进入到写条件，两个条件都不满足，则进入空闲状态。因此，采用状态机控制完全简化了信号接口。

在使用本实用新型提供的DDR3存储器控制模块时，只需要根据实际需要连接读写FIFO的时钟，连接读写DDR3存储器的地址和使能信号，以及连接读写状态信号就可实现对DDR3存储器的控制。

本实用新型的工作原理：

本实用新型利用FIFO先入先出和能进行数据缓存的特点，在读写模块中各设置两个FIFO，一个是用来进行数据缓存，一个是用来进行地址缓存。数据FIFO 主要是可以用来进行跨时钟域数据的读写，增加了本实用新型的使用范围。而地址FIFO主要是为了和读写的数据进行时序匹配，以便于实现数据和地址时序进行对齐，简化操作。通过把DDR3 MIG核、写模块、读模块进行集成，并与状态机组合成了DDR3控制模块，可以任意的根据实际情况对读写状态进行更改，从而可以实现任意状态的读写。

Claims (5)

1.一种基于FPGA FIFO模块的DDR3存储器控制模块，包括:

一集成模块，与DDR3存储器连接，用于对该DDR3存储器进行数据读写；

一状态控制机，与所述集成模块连接，用于对所述集成模块的读写操作进行控制；其特征在于：

所述集成模块包括读模块、写模块以及DDR3 MIG核，所述读模块、写模块分别与所述DDR3 MIG核连接，所述DDR3 MIG核与所述DDR3存储器连接，其中：

所述读模块包括一写数据FIFO缓存器和一写地址FIFO缓冲器，分别用来进行写数据的缓存和写地址的缓存；

所述读模块包括一读数据FIFO缓存器和一读地址FIFO缓存器，分别用来进行读数据的缓存和读地址的缓存；

所述状态控制机分别与所述读模块和所述写模块连接，用于控制两模块的读写状态。

2.根据权利要求1所述的DDR3存储器控制模块，其特征在于：所述集成模块还包括写信号接口，该写信号接口包括写时钟端口、写FIFO使能端口、写入数据端口以及写地址端口。

3.根据权利要求1或2所述的DDR3存储器控制模块，其特征在于：所述集成模块还包括读信号接口，该读信号接口包括读时钟端口、读FIFO使能端口、读出数据端口以及读地址端口。

4.根据权利要求1所述的DDR3存储器控制模块，其特征在于：所述状态控制机通过多路选择开关分别与所述读模块和所述写模块连接。

5.根据权利要求1所述的DDR3存储器控制模块，其特征在于：所述写模块通过第一信号接口与DDR3 MIG核的用户接口连接，所述读模块通过第二信号接口与DDR3 MIG核的用户接口连接。