CN218068843U - 一种axi主端口转apb从端口的桥接电路结构及一种soc系统 - Google Patents

Abstract

本实用新型公开一种AXI主端口转APB从端口的桥接电路结构及一种SOC系统，包括AXI协议控制单元、配置单元、APB协议控制单元、写响应缓存单元、读数据缓存单元、读数据解析单元、写数据缓存单元以及写数据解析单元；AXI协议控制单元、配置单元以及APB协议控制单元连接，配置单元与读数据解析单元以及写数据解析单元连接；APB协议控制单元与写响应缓存单元连接；读数据解析单元与读数据缓存单元连接；写数据缓存单元与写数据解析单元连接；配置单元、写响应缓冲单元、写数据缓冲单元以及读数据缓冲单元均采用FIFO存储结构。该电路结构设计合理，可生成AXI时钟域和APB时钟域的控制信号，将不同时钟域的数据分离，实现跨时钟域的数据交互。

Description

一种AXI主端口转APB从端口的桥接电路结构及一种SOC系统

技术领域

本实用新型属于数字集成电路领域，涉及一种AXI主端口转APB从端口的桥接电路结构及一种SOC系统。

背景技术

随着半导体制造技术的发展，能集成到一颗芯片上的功能单元越来越多。基于IP设计的SOC系统得到了很大发展。基于IP的SOC设计，是一种设计单元复用的设计，随着功能的细化和复杂度的提高，IP的种类和数目越来越大，而将这些功能IP互连为性能可靠、数据通路高效的SOC系统，面临着巨大的挑战。

AMBA总线系统是目前SOC设计普遍采用的总线互连结构，被很多SOC系统互连设计所使用，也是一种总线互连的行业标准。如何简易地使用AMBA总线进行IP之间的互连、配置成为SOC集成统筹规划的重点。优秀的总线互连结构，能体现出芯片性能的强劲优势。而各种总线互连的桥接电路在SOC系统互连中发挥着重要作用。

在SOC芯片互连中，跨时钟域的处理是一个设计的难点。AXI转APB总线桥电路中，AXI协议控制单元属于AXI时钟域，APB协议控制单元属于APB时钟域。一般情况下，AXI时钟域的时钟频率远高于APB时钟域，数据速率存在很大差异、如何实现高速总线到低速总线、高速模块到低速模块、高速模块配置、访问低速模块的数据等问题的解决显得尤为重要。

实用新型内容

针对现有技术中存在的问题，本实用新型提供一种AXI主端口转APB从端口的桥接电路结构及一种SOC系统，从而实现高速数据通路访问低速数据通路或低速IP单元，实现了SOC系统中主控单元配置以及访问子模块时的数据交互。

本实用新型是通过以下技术方案来实现：

一种AXI主端口转APB从端口的桥接电路结构，包括AXI协议控制单元、配置单元、APB协议控制单元、写响应缓存单元、读数据缓存单元、读数据解析单元、写数据缓存单元以及写数据解析单元；

所述AXI协议控制单元与所述配置单元连接设置，所述配置单元与所述APB协议控制单元、读数据解析单元以及写数据解析单元均连接设置；

所述APB协议控制单元与所述写响应缓存单元连接设置；

所述读数据解析单元与所述读数据缓存单元连接设置；

所述写数据缓存单元与所述写数据解析单元连接设置；

所述AXI主端口与所述AXI协议控制单元、写响应缓存单元、读数据缓存单元以及写数据缓存单元连接设置；

所述APB从端口与所述APB协议控制单元、读数据解析单元以及写数据解析单元连接设置；

所述配置单元、写响应缓冲单元、写数据缓冲单元以及读数据缓冲单元均采用FIFO存储结构。

优选的，所述AXI协议控制单元的ARADDR/INFORM信号输入端口、ARVLAID信号输入端口、ARREADY信号输出端口、AWADDR/INFORM信号输入端口以及AWVALID信号输入端口以及AWREADY信号输出端口与AXI主端口连接设置；

所述AXI协议控制单元的ACMD信号输出端口以及CMD_FULL信号输入端口与所述配置单元连接设置。

优选的，所述配置单元的CMD_EMPTY信号输出端口与APB协议控制单元连接设置；所述配置单元的PCMD信号输出端口分别与APB协议控制单元、读数据解析单元以及写数据解析单元连接设置。

优选的，所述APB协议控制单元的PADDR信号输出端口、PSEL信号输出端口、PENABLE信号输出端口、PREADY信号输入端口以及PSLVERR信号输入端口与所述APB从端口连接设置；

所述APB协议控制单元的PSLVERR信号输出端口以及RESP_FULL信号输入端口与写响应缓存单元连接设置。

优选的，所述写响应缓存单元的RESP/BID信号输出端口、BVALID信号输入端口以及BREADY信号输出端口与所述AXI主端口连接设置。

优选的，所述读数据缓存单元的RESP/RID/RDATA信号输出端口、RREADY信号输入端口、RVALID信号输出端口以及RLAST信号输出端口与所述AXI主端口连接设置。

优选的，所述读数据解析单元的APRDATA信号输出端口以及RDATA_FULL信号输入端口与所述读数据缓存单元连接设置；所述读数据解析单元的PRDATA信号输入端口与所述APB从端口连接设置。

优选的，所述写数据缓存单元的WDATA/WID信号输入端口、WVLAID信号输入端口、WLAST信号输入端口以及WREADY信号输出端口与所述AXI主端口连接设置。

优选的，所述写数据解析单元的APWDATA信号输入端口以及WDATA_EMPTY信号输入端口与所述写数据缓存单元连接设置；所述写数据解析单元的PWDATA信号输出端口与所述APB从端口连接设置。

一种SOC系统，包含上述的AXI主端口转APB从端口的桥接电路结构。

与现有技术相比，本实用新型具有以下有益的技术效果：

一种AXI主端口转APB从端口的桥接电路结构，包括有AXI协议控制单元、配置单元、APB协议控制单元、写响应缓存单元、读数据缓存单元、读数据解析单元、写数据缓存单元以及写数据解析单元。AXI协议控制单元与AXI主端口的写地址通道和读地址通道连接，接收AXI主端口的读、写地址数据和控制信号，并输出握手信号到AXI主端口；配置单元与AXI协议控制器连接，接收AXI协议控制器的配置命令。配置单元连接到APB协议控制单元，通过配置命令产生相应的APB事务。配置单元与读数据解析单元连接，控制读数据解析单元将接收到的数据按照配置命令规定的格式写入读数据缓存单元。配置单元与写数据解析单元连接，控制写数据解析单元将输出的数据按照配置命令规定格式输出。APB协议控制单元与配置单元连接，接收配置单元的命令，并产生APB协议地址数据和控制信号。APB协议控制单元与APB从端口连接，输出APB协议地址数据和控制信号。写响应缓存单元与AXI主端口连接，输出写响应数据。写响应缓存单元与APB协议控制单元连接，接收APB协议控制单元产生的写响应信号。读数据解析单元与APB从端口和读数据缓存单元相连，接收来自APB从端口读数据通道上的数据，并将数据写入读数据缓存单元。写数据解析单元与APB从端口和写数据缓存单元相连，读取写数据缓存单元的数据并将数据按规定格式输出到APB从端口的写数据通道上。读数据缓冲单元与AXI主端口和读数据解析单元连接，接收读数据解析单元写入的数据，并将输出发送到AXI主端口的读数据通道上。写数据缓冲单元与AXI主端口和写数据解析单元连接，接收AXI主端口写数据通道上的数据，并将数据发送给写数据解析单元。该电路结构设计合理，根据各单元既定功能以及接受到的相应命令，完成数据的缓冲，生成AXI时钟域和APB时钟域的控制信号。采用FIFO结构的数据存储单元，将不同时钟域的数据分离，可实现跨时钟域的数据交互。该桥接电路结构简单，可以方便地集成到SOC中，完成AXI端口的控制器和APB端口的从器件之间的互连，也合适AXI总线和APB总线之间的互连。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本实用新型的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本实用新型的结构连接示意图；

图2为本实用新型实施例2中AXI主端口转APB从端口桥接电路结构的写事务操作过程时序图；

图3为本实用新型实施例2中AXI主端口转APB从端口桥接电路结构的读事务操作过程时序图；

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本实用新型实施例的描述中，需要说明的是，若出现术语“上”、“下”、“水平”、“内”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该实用新型产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

此外，若出现术语“水平”，并不表示要求部件绝对水平，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。

在本实用新型实施例的描述中，还需要说明的是，除非另有明确的规定和限定，若出现术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

下面结合附图对本实用新型做进一步详细描述：

本实用新型属于数字集成电路领域，涉及AMBA总线中的数据桥接电路，可实现AXI总线和APB从单元之间的数据访问。一种AXI转APB的桥接电路结构，简称桥接电路，该电路可以在SOC系统中作为互连电路，集成到整个SOC设计中。该电路可用于高速数据通路访问低速数据通路或低速IP单元的数据桥接单元。该电路可用于SOC系统中主控单元配置、访问子模块的数据交互电路。

具体的，如图1所示，一种AXI主端口转APB从端口的桥接电路结构，包括AXI协议控制单元、配置单元、APB协议控制单元、写响应缓存单元、读数据缓存单元、读数据解析单元、写数据缓存单元以及写数据解析单元。AXI协议控制单元与所述配置单元连接设置，配置单元与所述APB协议控制单元、读数据解析单元以及写数据解析单元均连接设置；APB协议控制单元与所述写响应缓存单元连接设置；读数据解析单元与所述读数据缓存单元连接设置；写数据缓存单元与所述写数据解析单元连接设置；AXI主端口与所述AXI协议控制单元、写响应缓存单元、读数据缓存单元以及写数据缓存单元连接设置；APB从端口与所述APB协议控制单元、读数据解析单元以及写数据解析单元连接设置；配置单元、写响应缓冲单元、写数据缓冲单元以及读数据缓冲单元均采用FIFO存储结构，该FIFO存储结构为异步或者同步缓存结构。这些缓冲单元的一端与AXI主端口相连，另一端与APB从端口相连。这些缓冲单元的作用是实现AXI主端口与APB从端口之间的跨时钟域的数据交互，并产生AXI主端口和APB从端口的握手信号。AXI主端口与APB从端口之间没有直接的数据交互，AXI主端口和APB从端口彼此不知道对方的工作状态。AXI主端口和APB从端口的数据的交互，完全依赖于缓冲器产生的握手信号。

更具体的，AXI协议控制单元的ARADDR/INFORM信号输入端口、ARVLAID信号输入端口、ARREADY信号输出端口、AWADDR/INFORM信号输入端口以及AWVALID信号输入端口以及AWREADY信号输出端口与AXI主端口连接设置；AXI协议控制单元的ACMD信号输出端口以及CMD_FULL信号输入端口与所述配置单元连接设置。AXI协议控制单元与AXI主端口的写地址通道和读地址通道连接，用于接收AXI主端口的读、写地址数据和控制信号，并输出握手信号到AXI主端口。

配置单元的CMD_EMPTY信号输出端口与APB协议控制单元连接设置；所述配置单元的PCMD信号输出端口分别与APB协议控制单元、读数据解析单元以及写数据解析单元连接设置。配置单元输入端与AXI协议控制器输出端连接，接收AXI协议控制器的配置命令。配置单元与APB协议控制单元相连，通过配置命令产生相应的APB事务。进一步的，配置单元与读数据解析单元连接，控制读数据解析单元将接收到的数据按照配置命令规定的格式写入读数据缓存单元。同时，配置单元与写输出据解析单元连接，控制写数据解析单元将输出的数据按照配置命令规定格式输出。

APB协议控制单元的PADDR信号输出端口、PSEL信号输出端口、PENABLE信号输出端口、PREADY信号输入端口以及PSLVERR信号输入端口与所述APB从端口连接设置，用于输出APB协议地址数据和控制信号。APB协议控制单元的PSLVERR信号输出端口以及RESP_FULL信号输入端口与写响应缓存单元连接设置。APB协议控制单元与配置单元连接，用于接收配置单元的命令，并产生APB协议地址数据和控制信号。

写响应缓存单元的RESP/BID信号输出端口、BVALID信号输入端口以及BREADY信号输出端口与所述AXI主端口连接设置，用于输出写响应数据。同时，写响应缓存单元与APB协议控制单元连接，用于接收APB协议控制单元产生的写响应信号。

读数据缓存单元的RESP/RID/RDATA信号输出端口、RREADY信号输入端口、RVALID信号输出端口以及RLAST信号输出端口与所述AXI主端口连接设置，同时，读数据缓存单元与读数据解析单元连接，用于接收读数据解析单元写入的数据，并将输出发送到AXI主端口的读数据通道上。

读数据解析单元的APRDATA信号输出端口以及RDATA_FULL信号输入端口与所述读数据缓存单元连接设置；所述读数据解析单元的PRDATA信号输入端口与所述APB从端口连接设置，用于接收来自APB从端口读数据通道上的数据，并将数据写入读数据缓存单元。

写数据缓存单元的WDATA/WID信号输入端口、WVLAID信号输入端口、WLAST信号输入端口以及WREADY信号输出端口与所述AXI主端口连接设置，用于接收AXI主端口写数据通道上的数据，并将数据发送给写数据解析单元。

写数据解析单元的APWDATA信号输入端口以及WDATA_EMPTY信号输入端口与所述写数据缓存单元连接设置；所述写数据解析单元的PWDATA信号输出端口与所述APB从端口连接设置，用于读取写数据缓存单元的数据并将数据按规定格式输出到APB从端口的写数据通道上。

该桥接电路的AXI总线端可以与单独的事务发起主控端连接，也可以作为上一级AXI总线的从机端连接，接收来自AXI单独主控端或上一级AXI总线上的AXI事务。同时，APB从端口可以连接单独的APB接口从机，也可以同时连接多个APB从机。连接多个APB从机时，由APB协议控制单元产生多个从机选择信号，分时对多个从机进行读写使能。AXI协议控制单元如果同时接收到AXI主端口的读事务和写事务命令时，根据其既定的设计，在AXI协议控制单元进行读写事务仲裁，确定优先执行写事务还是读事务，并将优先级较高的解析命令字写入配置单元。

该桥接电路完成AXI主端口和APB从端口之间的数据交互。AXI主端口可以向APB从端口写入数据，也可以从APB从端口读取数据。该桥接电路读、写数据的控制流程描述如下：

(1)桥接电路写数据的控制流程为：当AXI主端口发起写事务时，AXI协议控制单元接收AXI主端口地址通道上的写命令，将写命令解析后，以命令字的格式写入配置单元，并产生握手信号ARREAY。在命令字写入的同时，写数据缓冲单元的握手信号WREADY为高，AXI主端口写数据通道上的数据写入到写数据缓冲单元，如果握手信号WREADY为低，则写数据需要保持到WREADY信号为高，才能开始写入下一组数据。根据数据写入数据缓冲单元的状态，写响应缓冲单元输出写操作状态到AXI主端口的写响应通道上。APB协议控制单元根据配置单元的命令字，产生APB协议控制信号。写数据包解析单元读取写数据缓冲单元中的数据，并根据命令字的要求，将数据进行拆解或者打包、高位数据和低位数据重新组合，以APB数据包的形式，将数据发送到APB从端口的数据通道上。

(2)桥接电路读数据的控制流程为：当AXI主端口发起读事务时，AXI命令控制单元接收AXI主端口地址通道上的读命令，将其解析后，以命令字的格式写入配置单元，并产生命令握手信号AREADY。在命令字写入配置单元后，APB协议控制单元读取配置单元中的命令，发起APB读操作，此时，APB从端口将数据写入到读数据解析单元中，读数据包解析单元将数据进行拆包或者打包以及数据高低位重组后，将数据写入读数据缓冲单元。读数据缓冲单元在AXI主端口握手信号RREADY为高时，将数据输出到AXI主端口的读数据通道上，如果AIXI主端口的RREADY信号为低，读数据缓冲单元的输出数据要保持到握手信号READY为高，才能发送下一组数据。

本实用新型作为AMBA系统总线桥接电路的一种，在SOC系统互连中经常使用。该实用新型可作为一个通用的桥接电路，集成到SOC中，实现高速AXI总线和APB总线、AXI总线和APB从单元、AXI主控制器和APB从单元，AXI主控制器和APB总线之间的互连。通过各单元既定的功能，将AXI端口连接单元和APB端口连接单元完全分离，实现不同数据速率交互的匹配与同步。本实用新型中的AXI端口兼容AMBA总线的AXI通信协议，可以与AXI总线互连，也可以和AXI接口的主控制单元互连。APB端口兼容AMBA总线的APB通信协议，可以与APB总线互连，也可以与APB端口的从单元互连。本实用新型采用异步FIFO数据和配置单元。异步FIFO的一个端口使用AXI时钟域，另一个端口使用APB时钟域，根据读、写事务的命令字，完成数据的缓冲。同时，缓冲单元还生成AXI时钟域和APB时钟域的控制信号。该桥接电路实现AXI主端口到APB从端口的数据访问。

当AXI主端口发起一次写事务时，AXI主端口在地址通道上写入写地址WRADDR、写地址有效信号WRVALID和控制信号。控制信号包括数据长度信号AWLEN、数据位宽信号AWSIZE和猝发类型信号ARBUSRST。控制信号输入到AXI协议控制单元。AXI协议控制单元接收到地址数据和控制信号后，根据控制信号的内容，重新组合为APB可执行的命令字，并将命令字写入配置单元。AXI协议控制单元产生的命令字包含：地址控制字，表示要执行的事务地址；操作模式，写事务时写操作位有效，读事务时读操作位有效；数据长度控制字，表示写入数据的长度；数据位控制字，表示每次发起的数据的宽度；

配置单元的数据深度作为可配置参数，可以根据实际的使用需要设置缓冲深度。两端口的时钟可以是异步时钟，也可以是同步时钟。配置单元中的数据由AXI协议控制单元写入，APB协议控制单元读取。APB协议控制单元根据读取到的命令状态字，产生APB协议。APB协议信号包含读写地址PADDR，APB从端口的片选信号PSEL；APB从端口使能信号PENBALE，读写控制信号PWRITE。同时，APB协议控制单元接收来自APB从端口的PREADY信号和PSLVERR信号。写数据缓冲单元是一个异步FIFO存储单元。其中一个端口与AXI主端口的写数据通道连接，另一个端口与数据包控制器连接。写数据缓冲单元有两个时钟，这两个时钟可以时同步时钟，也可以时异步时钟，其作用是写事务操作时，缓冲写入的数据，并将数据传输给写数据包控制器单元，完成不同读写时钟的数据存储。写数据缓冲单元的一端与写数据缓冲单元相连，读取写数据缓冲单元中的数据，并将数据按照APB协议打包，将打包完成的数据发送到APB接口的数据通道上。APB协议控制单元根据APB从端口的PREADY和PSLVERR信号，将事务状态信号写入到写响应缓冲单元中。

写响应缓冲单元是一个异步FIFO存储单元。其中一个端口与AXI主控制器的写响应通道连接，另一个端口与APB协议控制单元连接。写响应缓冲单元有两个时钟，这两个时钟可以是同步时钟，也可以时异步时钟。写响应缓冲单元在接收到APB协议控制单元的事务状态信号后，会主动发起对AXI主端口的操作。将响应信号WRRESP和WRID信号发送给AXI主端口，并将握手信号BVALID信号拉高，同时等待AXI主端口的BREADY信号状态，当BREADY信号为高时，写响应可以再次发送响应信号或者结束本次响应信号，当BREADY信号为低时，需要保持响应信号等待BREADY信号变高。

如果写响应缓冲单元发出的响应信号为OK值，表示一次写事务完成，如果时ERROR值，则表示写入数据失败，需要AXI主控制器重新发起一次写事务。

如果APB协议控制单元读取到的状态命令字为执行一次读事务操作。与写事务类似，发送读地址PADDR、APB从端口片选信号PSEL，APB从端口使能信号PENABLE以及读指令PWRITE，PWRITE为低表示读操作，为高表示写操作。APB协议控制单元接收来自APB从端口的PREADY信号和PSLVERR信号。

读数据包控制单元单元接与APB从端口的数据通路连接，接收来自APB从端口读数据。同时，读数据包控制单元单元接收来自APB协议控制单元的响应信号。根据APB从端口的PSLVERR信号，确定读状态，正常读取数据的情况下，将读状态和读数据一起发送给读数据缓冲单元。

读数据缓冲单元的一端与AXI主端口的读数据通路连接，另一端与读数据包控制单元单元连接。接收读数据包控制的数据和状态。并将数据发送给AXI主端口的读数据通道。在发送读数据RDATA、读状态RRESP以及RID信号时，将握手信号RVALID信号拉高，并等待RREADY信号为高时，结束本次数据发送或发起下次数据传输。在传输数据的最后一个数据位，需要将RLAST信号拉高一个时钟周期，表明一次数据传输完成。

本实用新型作为AMBA总线系统的一种桥接电路，结构简单，可以方便地集成到SOC中，完成AXI端口的控制器和APB端口的从器件之间的互连，也合适AXI总线和APB总线之间的互连。主要特点为采用异步FIFO数据缓存结构，实现不同时钟域的数据交互。在将异步FIFO存储单元的时钟设置为同步时钟时，也可满足同步时钟的数据交互。

实施例2

进一步的，结合事务操作的具体例程，描述本实用新型中AXI主端口转APB从端口电路结构的数据交互过程。

如图2所示，为AXI主端口转APB从端口电路结构的写事务操作过程时序图。具体写事务操作过程的步骤为：

(1)AXI主端口发起写操作，T0时刻，地址通道上输入地址AWADDR以及控制信号INFROM，同时AWVALID的信号为高；

(2)T1时刻，AXI协议控制单元中的AWREADY信号为高，AXI协议控制单元接收了AXI主端口发起的写操作；

(3)AXI主端口在T1时刻收到AWREADY的高电平后，在T2时刻将AWADDR和INFORM信号为无效值，且AWVALID信号为低。完成一次命令传输。

(4)在T5时刻，配置单元接收到AXI协议控制单元的ACMD信息，配置单元在接收到ACMD信息之后，空状态信号CMD_EMPTY为低，控制单元中存在需要处理的命令；该信号作为APB协议控制单元的输入，APB协议控制单元在收到该信号的低电平状态时，发起对控制单元的读操作。

(5)在T3时刻，AXI主端口的写数据通道上输入写数据WDATA。写数据的有效信号VALID为高，写入的WDATA数据有效。WLAST信号为高，则写入的数据为最后一个数据。在图2中的T3时刻，写入有效数据D0，在T5时刻，写入有效数据D1，在T7时刻，写入有效数据Dx。在T3时刻，写数据缓冲单元WREADY信号为高，可以接收AXI主端口输入的数据，在T8时刻，写数据缓冲单元WREADY信号为低，不再接收来自AXI主端口的输入数据。

(6)写数据缓冲单元在T7时刻，将写入的数据进行解析，在T7-T10时刻之间，连续输出数据D0、D1、Dx。同时在T7时刻WDATA_EMPTY信号为低，写数据缓冲单元中有写入的有效数据。

(7)APB协议控制单元在收到写数据缓冲单元的WDATA_EMPTY信号之后，开始读取写数据缓冲单元中的数据，并将数据以APB的格式发送。根据配置单元中的命令字，在T10时刻，输出第一个数据的写地址，在T12时刻，输出第二个数据的写地址，在T14时刻，输出第三个数据的写地址。在T11时刻，PENABLE信号为高，等待PREADY信号的高状态，在T12时刻，PREADY为高状态，PENABLE为低，完成第一个数据的写入。同时，根据命令字中的地址信息，T10时刻PSEL信号为高状态，在写地址发送完成的T16时刻，PSEL信号为低状态，表示写操作完成。

(8)写数据解析单元在T11时刻，发送解析后的数据D0，在T13时刻，发送解析后的数据D1，在T15时刻，发送解析后的数据Dx。

(9)在写事务完成后，如果APB协议控制没有收到来自APB从端口的PSLVERR信号。APB协议控制单元向写响应缓冲单元中写入正确写入状态。写响应缓冲单元将写入状态发送给AXI主端口。在AXI主端口在收到写入正确的状态后，发起下一次事务操作。

如图3所示，为AXI转APB总线桥电路结构的读事务操作过程时序图。具体读事务操作过程的步骤为：

(1)AXI主端口发起读操作，在T0时刻，在读地址通道上输入ARADDR和控制信INFORM，且ARVALID信号为高；ARREADY信号为高，结束写地址；

(2)在T1时刻，AXI协议控制单元ARREADY信号为高，接收了AXI主端口的写地址数据和控制信息。在T2时刻ARREADY信号为低，接收数据完成。

(3)配置控制单元在T5时刻完成命令解析，CMD_EMPTY信号为低。

(4)APB协议控制单元读取配置单元的命令字，并按照APB协议，在T7时刻输出有效地址A0，在T9时刻输出有效地址A1，在T11时刻输出有效地址Ax；在T7时刻PSEL信号为高，在T13时刻PSEL信号为低。完成读地址发送。在发送有效读地址时，在T8、T10、T12时刻PENABLE信号为高，PREADY信号为高，发送新的地址信号。

(5)在APB协议控制单元发送读地址的同时，AXI从端口会将读取的数据输入到读数据缓冲单元。在T7、T9、T11时刻，APB存端口返回三个有效数据。

(6)APB从端口将读取的数据写入读数据缓冲单元，读数据缓冲单元根据命令控制字将数据进行解析，在T13、T14、T5时刻生成3个有效读数据，RDATA_EMPTY信号在T13时刻为低。

(7)读数据缓冲单元读取读数据解析单元中的有效数据，在T16、T17、T18时刻将有效数据发送到AXI主端口，在T16～T18时刻RVALID信号为高，读取到的数据为有效数据。在T18时刻，RLAST信号为高，读取到的最后一个数据。

(8)在读取数据的过程中，APB协议控制单元根据APB从端口返回的PSLVERR信号，确定写入地址和读取数据的状态，并将状态发送到读数据缓冲单元，由读数据缓冲单元发送到AXI主端口。

(9)如果AXI主端口收到读取数据的正确信号，表示一次读事务完成，可以发起下一次事务操作。

本实用新型公开一种AXI转APB总线桥接电路结构，主要由AXI协议控制单元、配置单元、APB协议控制单元、写响应缓存单元、写数据缓存单元、读数据缓存单元、读数据解析单元、写数据解析单元组成。该电路结构可用于带有AXI接口的主控制器、带有AXI接口的AMBA总线与带有APB接口的从器件、APB接口的总线等互连。采用FIFO结构的数据存储单元，将不同时钟域的数据分离，可实现跨时钟域的数据交互。该结构可以集成到SOC系统中，实现数据交互、配置等。

以上仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种AXI主端口转APB从端口的桥接电路结构，其特征在于，包括AXI协议控制单元、配置单元、APB协议控制单元、写响应缓存单元、读数据缓存单元、读数据解析单元、写数据缓存单元以及写数据解析单元；

所述AXI协议控制单元与所述配置单元连接设置，所述配置单元与所述APB协议控制单元、读数据解析单元以及写数据解析单元均连接设置；

所述APB协议控制单元与所述写响应缓存单元连接设置；

所述读数据解析单元与所述读数据缓存单元连接设置；

所述写数据缓存单元与所述写数据解析单元连接设置；

所述AXI主端口与所述AXI协议控制单元、写响应缓存单元、读数据缓存单元以及写数据缓存单元连接设置；

所述APB从端口与所述APB协议控制单元、读数据解析单元以及写数据解析单元连接设置；

所述配置单元、写响应缓冲单元、写数据缓冲单元以及读数据缓冲单元均采用FIFO存储结构。

2.根据权利要求1所述的一种AXI主端口转APB从端口的桥接电路结构，其特征在于，所述AXI协议控制单元的ARADDR/INFORM信号输入端口、ARVLAID信号输入端口、ARREADY信号输出端口、AWADDR/INFORM信号输入端口以及AWVALID信号输入端口以及AWREADY信号输出端口与AXI主端口连接设置；

所述AXI协议控制单元的ACMD信号输出端口以及CMD_FULL信号输入端口与所述配置单元连接设置。

3.根据权利要求1所述的一种AXI主端口转APB从端口的桥接电路结构，其特征在于，所述配置单元的CMD_EMPTY信号输出端口与APB协议控制单元连接设置；所述配置单元的PCMD信号输出端口分别与APB协议控制单元、读数据解析单元以及写数据解析单元连接设置。

4.根据权利要求1所述的一种AXI主端口转APB从端口的桥接电路结构，其特征在于，所述APB协议控制单元的PADDR信号输出端口、PSEL信号输出端口、PENABLE信号输出端口、PREADY信号输入端口以及PSLVERR信号输入端口与所述APB从端口连接设置；

所述APB协议控制单元的PSLVERR信号输出端口以及RESP_FULL信号输入端口与写响应缓存单元连接设置。

5.根据权利要求1所述的一种AXI主端口转APB从端口的桥接电路结构，其特征在于，所述写响应缓存单元的RESP/BID信号输出端口、BVALID信号输入端口以及BREADY信号输出端口与所述AXI主端口连接设置。

6.根据权利要求1所述的一种AXI主端口转APB从端口的桥接电路结构，其特征在于，所述读数据缓存单元的RESP/RID/RDATA信号输出端口、RREADY信号输入端口、RVALID信号输出端口以及RLAST信号输出端口与所述AXI主端口连接设置。

7.根据权利要求1所述的一种AXI主端口转APB从端口的桥接电路结构，其特征在于，所述读数据解析单元的APRDATA信号输出端口以及RDATA_FULL信号输入端口与所述读数据缓存单元连接设置；所述读数据解析单元的PRDATA信号输入端口与所述APB从端口连接设置。

8.根据权利要求1所述的一种AXI主端口转APB从端口的桥接电路结构，其特征在于，所述写数据缓存单元的WDATA/WID信号输入端口、WVLAID信号输入端口、WLAST信号输入端口以及WREADY信号输出端口与所述AXI主端口连接设置。

9.根据权利要求1所述的一种AXI主端口转APB从端口的桥接电路结构，其特征在于，所述写数据解析单元的APWDATA信号输入端口以及WDATA_EMPTY信号输入端口与所述写数据缓存单元连接设置；所述写数据解析单元的PWDATA信号输出端口与所述APB从端口连接设置。

10.一种SOC系统，其特征在于，包含权利要求1～9任意一项所述的AXI主端口转APB从端口的桥接电路结构。

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