CN116662254B - 片上高速总线架构、数据传输方法及嵌入式微处理器 - Google Patents

片上高速总线架构、数据传输方法及嵌入式微处理器 Download PDF

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Abstract

本发明公开了片上高速总线架构、数据传输方法及嵌入式微处理器，片上高速总线架构包括：主控模块、高级高性能总线矩阵模块、先进先出数据缓冲器矩阵模块、外设模块与桥接控制器。本发明中的主控模块与高级高性能总线矩阵模块之间采用高级性能总线连接，高级高性能总线矩阵模块与先进先出数据缓冲器矩阵模块之间采用高级性能总线连接，主控模块通过高级性能总线写入或读取先进先出数据缓冲器，外设模块则通过先进先出接口写入或读取先进先出数据缓冲器，避免了桥接控制器的桥接转换，保证了数据的传输效率不受桥接转换的影响，并简化了接口电路。

Description

片上高速总线架构、数据传输方法及嵌入式微处理器
技术领域
本发明涉及电子信息技术领域，尤其涉及的是一种片上高速总线架构、数据传输方法及嵌入式微处理器。
背景技术
根据片上高速总线规范（Advanced Microcontroller Bus Architecture，AMBA），内核处理器或DMA（Direct Memory Access，DMA）控制器要访问外设模块的先进先出（FirstInput First Output，FIFO）数据缓冲器，需要通过高级外设总线（Advanced PeripheralBus，APB）桥控制器，将高级可扩展接口（Advanced extensible Interface,AXI）或高级高性能总线（Advanced High-performance Bus，AHB）桥接到APB外设总线进行数据访问。
随着嵌入式微控制器的集成度的提高，挂载的外设模块也越来越多，数据传输性能直接决定了嵌入式微控制的处理性能。由于APB外设总线的数据传输效率明显低于AXI或AHB高速总线，内核处理器或DMA控制器访问外设模块的FIFO数据缓冲器通过APB桥接控制器必然导致总线的数据传输性能大大降低。如果每个外设模块都采用AXI或AHB高速总线，由于AXI或AHB高速总线的接口比APB外设总线接口复杂很多，其接口电路也相应的复杂许多。
因此，现有技术还有待于改进和发展。
发明内容
鉴于上述现有技术的不足，本发明的目的在于提供一种片上高速总线架构、数据传输方法及嵌入式微处理器，以解决现有技术中内核处理器或DMA控制器访问外设模块的FIFO数据缓冲器通过APB桥接控制器导致总线的数据传输性能降低、接口电路复杂的问题。
本发明的技术方案如下：
一种片上高速总线架构，其包括：主控模块、高级高性能总线矩阵模块、先进先出数据缓冲器矩阵模块、外设模块与桥接控制器；其中，
所述主控模块与所述高级高性能总线矩阵模块之间采用高级性能总线连接，所述主控模块通过所述高级性能总线写入或读取先进先出数据缓冲器；
所述高级高性能总线矩阵模块与所述桥接控制器之间采用所述高级性能总线连接；
所述桥接控制器与所述外设模块之间采用高级外设总线连接；
所述高级高性能总线矩阵模块与所述先进先出数据缓冲器矩阵模块之间采用所述高级性能总线连接；
所述外设模块通过先进先出接口与所述先进先出数据缓冲器矩阵模块连接，所述外设模块通过所述先进先出接口写入或读取先进先出数据缓冲器。
本发明的进一步设置，所述先进先出数据缓冲器矩阵模块包括若干先进先出数据缓冲器，所述先进先出数据缓冲器阵列设置；
每一所述先进先出数据缓冲器对应一组所述先进先出接口；
每一所述先进先出数据缓冲器被配置为选择使用或旁路对应连接的所述先进先出接口。
本发明的进一步设置，所述先进先出数据缓冲器默认被配置为使用状态；当先进先出数据缓冲器对应的先进先出接口被旁路后，被旁路的先进先出数据缓冲器被配置为与另一先进先出缓冲器串联使用。
本发明的进一步设置，所述主控模块包括单个主控设备，单个所述主控设备通过所述高级性能总线写入或读取先进先出数据缓冲器。
本发明的进一步设置，所述主控模块包括多个主控设备，多个所述主控设备通过所述高级性能总线写入或读取先进先出数据缓冲器。
本发明的进一步设置，所述外设模块设置有高级外设总线接口，所述桥接控制器采用高级外设总线与所述外设模块的高级外设总线接口连接。
本发明的进一步设置，所述外设模块设置有PCLK总线时钟。
本发明的进一步设置，片上高速总线架构还包括：闪存模块与随机存储模块，所述闪存模块与所述随机存储模块通过所述高级性能总线与所述主控模块连接。
基于同样的发明创造，本发明还提供了一种嵌入式微处理器，其包括如上述所述的片上高速总线架构。
基于同样的发明创造，本发明还提供了一种用于上述所述的片上高速总线架构的数据传输方法，其包括：
将外设模块内的先进先出数据缓冲器转移至先进先出数据缓冲器矩阵模块；
控制主控模块通过高性能总线写入或读取先进先出数据缓冲器；
控制外设模块通过先进先出接口写入或读取先进先出数据缓冲器；
控制外设模块通过高级外设总线配置内部的控制寄存器及工作电路。
本发明所提供的一种片上高速总线架构、数据传输方法及嵌入式微处理器，片上高速总线架构包括：主控模块、高级高性能总线矩阵模块、先进先出数据缓冲器矩阵模块、外设模块与桥接控制器；其中，所述主控模块与所述高级高性能总线矩阵模块之间采用高级性能总线连接，所述主控模块通过所述高级性能总线写入或读取先进先出数据缓冲器；所述高级高性能总线矩阵模块与所述桥接控制器之间采用所述高级性能总线连接；所述桥接控制器与所述外设模块之间采用高级外设总线连接；所述高级高性能总线矩阵模块与所述先进先出数据缓冲器矩阵模块之间采用所述高级性能总线连接；所述外设模块通过先进先出接口与所述先进先出数据缓冲器矩阵模块连接，所述外设模块通过所述先进先出接口写入或读取先进先出数据缓冲器。本发明中的主控模块与高级高性能总线矩阵模块之间采用高级性能总线连接，高级高性能总线矩阵模块与先进先出数据缓冲器矩阵模块之间采用高级性能总线连接，主控模块通过高级性能总线写入或读取先进先出数据缓冲器，外设模块则通过先进先出接口写入或读取先进先出数据缓冲器，避免了桥接控制器的桥接转换，保证了数据的传输效率不受桥接转换的影响，并简化了接口电路。
附图说明
为了更清楚的说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1是本发明中片上高速总线架构的原理框图。
图2是桥控制器总线转换时序图。
图3是本发明中先进先出数据缓冲器矩阵模块转换时序图。
图4是本发明中先进先出数据缓冲器矩阵模块旁路串联示意图。
图5是本发明一个实施例中多主多从的片上高速总线架构原理框图。
图6是本发明中数据传输方法的流程示意图。
附图中各标记：1、主控模块；11、内核处理器；12、直接存储器访问控制器；2、高级高性能总线矩阵模块；3、先进先出数据缓冲器矩阵模块；4、外设模块；5、桥接控制器；6、闪存模块；7、随机存储模块。
具体实施方式
本发明提供一种片上高速总线架构、数据传输方法及嵌入式微处理器，为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在实施方式和申请专利范围中，除非文中对于冠词有特别限定，否则“一”、“一个”、“所述”和“该”也可包括复数形式。若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
经发明人研究发现，随着嵌入式微控制器的集成度的提高，挂载的外设模块也越来越多，数据传输性能直接决定了嵌入式微控制器的处理性能。由于APB外设总线的数据传输效率明显低于AXI或AHB高速总线，内核处理器或DMA控制器访问外设模块的FIFO数据缓冲器通过APB桥接控制器必然导致总线的数据传输性能大大降低。如果每个外设模块都采用AXI或AHB高速总线，由于AXI或AHB高速总线的接口比APB外设总线接口复杂很多，其接口电路也相应的复杂许多。而且AXI或AHB高速总线的时钟频率也远高于APB外设总线的时钟频率，时钟树上的额外功耗开销也极大的增加了芯片的整体功耗。每个嵌入式外设的FIFO数据缓冲器常作为该外设模块的独享电路。同样，随着集成度的提高，挂载的外设模块越多，这些独享的FIFO数据缓冲器也越多。但在嵌入式微控制器的运用中，根据开发方案的不同，并非所有的外设模块都会被同时使用。不同的开发方案，总能闲置部分外设模块，这些外设中的FIFO也就浪费了。另外，FIFO数据缓冲器的深度将决定数据传输性能，FIFO深度越深则抵抗瞬时传输阻塞的能力越强，丢包的概率也越低。但FIFO深度越深，模块面积也越大，造成的功耗也越高。为了控制嵌入式微控制器的面积和功耗，各个外设中的FIFO深度不能设计得过深。
针对上述技术问题，本发明提供了一种片上高速总线架构、数据传输方法及嵌入式微处理器，通过将主控模块与高级高性能总线矩阵模块之间采用高级性能总线连接，高级高性能总线矩阵模块与先进先出数据缓冲器矩阵模块之间采用高级性能总线连接，主控模块通过高级性能总线写入或读取先进先出数据缓冲器，外设模块则通过先进先出接口写入或读取先进先出数据缓冲器，避免了桥接控制器的桥接转换，保证了数据的传输效率不受桥接转换的影响，并简化了接口电路。高级高性能总线矩阵模块与桥接控制器之间采用高级性能总线连接，桥接控制器与外设模块之间采用高级外设总线连接，简化了接口电路，每组先进先出数据缓冲器通过配置可以旁路对应的外设接口，并与其他组的先进先出数据缓冲器串联使用，将闲置的先进先出数据缓冲器充分利用，提升其他组的先进先出数据缓冲器的深度，进一步提升数据传输的效率。
请同时参阅图1至图5，本发明提供了一种片上高速总线架构的较佳实施例。
如图1所示，本发明提供的一种片上高速总线架构，其包括：主控模块1、高级高性能总线矩阵模块2、先进先出数据缓冲器矩阵模块3、外设模块4与桥接控制器5。其中，所述主控模块1与所述高级高性能总线矩阵模块2之间采用高级性能总线AHB连接，所述主控模块1通过所述高级性能总线AHB写入或读取先进先出数据缓冲器；所述高级高性能总线矩阵模块2与所述桥接控制器5之间采用所述高级性能总线AHB连接；所述桥接控制器5与所述外设模块4之间采用高级外设总线APB连接；所述高级高性能总线矩阵模块2与所述先进先出数据缓冲器矩阵模块3之间采用所述高级性能总线AHB连接；所述外设模块4通过先进先出接口与所述先进先出数据缓冲器矩阵模块3连接，所述外设模块4通过所述先进先出接口写入或读取先进先出数据缓冲器。
具体地，所述主控模块1包括内核处理器11（CPU）与直接存储器访问(DirectMemory Access，DMA)控制器12。所述外设模块4包括通用异步收发传输器(UniversalAsynchronous Receiver/Transmitter，UART)与串行外设接口(Serial PeripheralInterface，SPI)模块等。所述主控模块1通过高级性能总线AHB写入或读取先进先出数据缓冲器，所述外设模块4通过所述先进先出接口写入或读取先进先出数据缓冲器，而所述桥接控制器5与所述外设模块4之间采用高级外设总线APB连接，能够实现高级性能总线AHB与高级外设总线APB的传输协议的转换。
需要说明的是，内核处理器11或直接存储器访问控制器12访问外设模块4内部的先进先出数据缓冲器，需要经过桥接控制器5，将高级性能总线信号转换为高级外设总线信号。在AMBA总线协议规定中，HCLK表示高级性能总线时钟，HADDR表示高性能地址总线，HWDATA表示写读数据总线，HWRITE表示读写访问标识，HREADY表示传送完成，PCLK表示高级外设总线时钟，同步所有传输，PADDR表示外设地址总线，PSEL表示从机选通信号线，PENABLE表示使能信号，PWDATA表示写数据总线。桥控制器总线转换时序如图2所示：AHB总线信号经过桥接控制器转换成APB总线信号，总线信号转换将导致数据传输效率降低，同时还受限于高级性能总线时钟（HCLK）与高级外设总线时钟（PCLK）的时钟频率差异及同步异步关系。若HCLK与PCLK是异步时钟，还要等待跨时钟域握手处理，数据传输效率将进一步降低。
这样，所述主控模块1与通过高级性能总线AHB写入或读取先进先出数据缓冲器，所述外设模块4则通过先进先出接口写入或读取先进先出数据缓冲器，避免了所述桥接控制器5的桥接转换，保证了数据的传输效率不受桥接转换的影响，并简化了接口电路。如图3所示，图3是先进先出数据缓冲器矩阵模块转换时序图，本发明利用先进先出矩阵模块访问时序，读写访问FIFO阵列将无需通过桥接控制器，AHB总线访问效率得到极大的提升。另外，高级高性能总线矩阵模块2与桥接控制器5之间采用高级性能总线AHB连接，桥接控制器5与外设模块4之间采用高级外设总线APB连接，简化了接口电路。
在一些实施例中，所述主控模块1还可以通过高级可扩展接口AXI写入或读取先进先出数据缓冲器。
请参阅图1，在一个实施例的进一步地实施方式中，所述外设模块4设置有高级外设总线接口，所述桥接控制器5采用高级外设总线与所述外设模块4的高级外设总线接口连接。
具体地，所述外设模块4采用低速的高级外设总线用于配置内部的普通寄存器的访问与控制，所述外设模块4使用PCLK高级外设总线时钟作为模块时钟，从而保证外设模块4的电路面积与功耗没有增加。
请参阅图1与图4，在一个实施例的进一步地实施方式中，所述先进先出数据缓冲器矩阵模块3包括若干先进先出数据缓冲器，所述先进先出数据缓冲器阵列设置。每一所述先进先出数据缓冲器对应一组所述先进先出接口；每一所述先进先出数据缓冲器被配置为选择使用或旁路对应连接的所述先进先出接口。
具体地，所述先进先出数据缓冲器矩阵的先进先出数据缓冲器为所述外设模块4内的先进先出数据缓冲器迁移出得到的，各个所述先进先出数据缓冲器阵列设置。所述先进先出接口包括接收接口与发射接口，所述接收接口、所述发射接口分别与所述先进先出数据缓冲器连接。
所述先进先出数据缓冲器默认被配置为使用状态。当先进先出数据缓冲器对应的先进先出接口被旁路后，被旁路的先进先出数据缓冲器被配置为与另一先进先出缓冲器串联使用，从而能够将闲置的先进先出数据缓冲器充分利用，提升其他组的先进先出数据缓冲器的深度，进而提高数据传输的效率。
请参阅图1，在一个实施例的进一步的实施方式中，片上高速总线架构还包括：闪存模块6与随机存储模块7，所述闪存模块6与所述随机存储模块7通过所述高级性能总线AHB与所述主控模块1连接。其中，所述闪存模块6用于存储代码、存储系统管理参数以及数据等，随机存储模块7则与内核处理器11直接交换数据，并存放操作系统、应用程序与相关数据。
请参阅图1，在一些实施例中，所述主控模块1包括单个主控设备，单个所述主控设备通过所述高级性能总线AHB写入或读取先进先出数据缓冲器，即一个主控设备（M0）对应多个先进先出数据缓冲器（F0、F1、F2、F3）。
请参阅图5，在一些实施例中，所述主控模块1设置有多个主控设备，多个所述主控设备通过所述高级性能总线AHB写入或读取先进先出数据缓冲器。具体地，当嵌入式微处理器集成度提高，主控设备与外设模块4都较多时，单主多从的架构已无法保证数据传输的效率，还可以采用多主多从的矩阵式架构，将高级高性能总线矩阵模块2直接与各个主控设备（内核处理器11、直接存储器访问控制器12）进行矩阵式互联，即多个主控设备（M0、M1、M2）对多个先进先出数据缓冲器（F0、F1、F2、F3）。
在一些实施例中，本发明还提供了一种嵌入式微处理器，其包括如上述所述的片上高速总线架构。具体如一种片上高速总线架构的实施例所述，在此不再赘述。
请参阅图6，在一些实施例中，本发明还提供了一种用于上述所述的片上高速总线架构的数据传输方法，其包括步骤：
S100、将外设模块内的先进先出数据缓冲器转移至先进先出数据缓冲器矩阵模块；具体如一种片上高速总线架构的实施例所述，在此不再赘述。
S200、控制主控模块通过高性能总线写入或读取先进先出数据缓冲器；具体如一种片上高速总线架构的实施例所述，在此不再赘述。
S300、控制外设模块通过先进先出接口写入或读取先进先出数据缓冲器；具体如一种片上高速总线架构的实施例所述，在此不再赘述。
S400、控制外设模块通过高级外设总线配置内部的控制寄存器及工作电路。具体如一种片上高速总线架构的实施例所述，在此不再赘述。
综上所述，本发明所提供的一种片上高速总线架构、数据传输方法及嵌入式微处理器，具有以下有益效果：
通过将主控模块与高级高性能总线矩阵模块之间采用高级性能总线连接，高级高性能总线矩阵模块与先进先出数据缓冲器矩阵模块之间采用高级性能总线连接，主控模块通过高级性能总线写入或读取先进先出数据缓冲器，外设模块则通过先进先出接口写入或读取先进先出数据缓冲器，避免了桥接控制器的桥接转换，保证了数据的传输效率不受桥接转换的影响；
高级高性能总线矩阵模块与桥接控制器之间采用高级性能总线连接，桥接控制器与外设模块之间采用高级外设总线连接，简化了接口电路；
每组先进先出数据缓冲器通过配置可以旁路对应的外设接口，并与其他组的先进先出数据缓冲器串联使用，将闲置的先进先出数据缓冲器充分利用，提升其他组的先进先出数据缓冲器的深度，进一步提升数据传输的效率。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (9)

1.一种片上高速总线架构，其特征在于，包括：主控模块、高级高性能总线矩阵模块、先进先出数据缓冲器矩阵模块、外设模块与桥接控制器；其中，
所述主控模块与所述高级高性能总线矩阵模块之间采用高级性能总线连接，所述主控模块通过所述高级性能总线写入或读取先进先出数据缓冲器；所述主控模块包括内核处理器与直接存储访问控制器；
所述高级高性能总线矩阵模块与所述桥接控制器之间采用所述高级性能总线连接；
所述桥接控制器与所述外设模块之间采用高级外设总线连接；
所述高级高性能总线矩阵模块与所述先进先出数据缓冲器矩阵模块之间采用所述高级性能总线连接；
所述外设模块通过先进先出接口与所述先进先出数据缓冲器矩阵模块连接，所述外设模块通过所述先进先出接口写入或读取先进先出数据缓冲器；
所述先进先出数据缓冲器矩阵模块包括若干先进先出数据缓冲器，所述先进先出数据缓冲器阵列设置；所述先进先出数据缓冲器矩阵模块的先进先出数据缓冲器为所述外设模块内的先进先出数据缓冲器迁移出得到的；
每一所述先进先出数据缓冲器对应一组所述先进先出接口；
每一所述先进先出数据缓冲器被配置为选择使用或旁路对应连接的所述先进先出接口；当先进先出数据缓冲器对应的先进先出接口被旁路后，被旁路的先进先出数据缓冲器被配置为与另一先进先出缓冲器串联使用。
2.根据权利要求1所述的片上高速总线架构，其特征在于，所述先进先出数据缓冲器默认被配置为使用状态。
3.根据权利要求1所述的片上高速总线架构，其特征在于，所述主控模块包括单个主控设备，单个所述主控设备通过所述高级性能总线写入或读取先进先出数据缓冲器。
4.根据权利要求1所述的片上高速总线架构，其特征在于，所述主控模块包括多个主控设备，多个所述主控设备通过所述高级性能总线写入或读取先进先出数据缓冲器。
5.根据权利要求1所述的片上高速总线架构，其特征在于，所述外设模块设置有高级外设总线接口，所述桥接控制器采用高级外设总线与所述外设模块的高级外设总线接口连接。
6.根据权利要求1所述的片上高速总线架构，其特征在于，所述外设模块设置有PCLK总线时钟。
7.根据权利要求1所述的片上高速总线架构，其特征在于，还包括：闪存模块与随机存储模块，所述闪存模块与所述随机存储模块通过所述高级性能总线与所述主控模块连接。
8.一种嵌入式微处理器，其特征在于，包括如权利要求1-7任一项所述的片上高速总线架构。
9.一种用于权利要求1-7任一项所述的片上高速总线架构的数据传输方法，其特征在于，包括：
将外设模块内的先进先出数据缓冲器转移至先进先出数据缓冲器矩阵模块；
控制主控模块通过高性能总线写入或读取先进先出数据缓冲器；
控制外设模块通过先进先出接口写入或读取先进先出数据缓冲器；
控制外设模块通过高级外设总线配置内部的控制寄存器及工作电路。
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