CN108768981B - 一种实现Powerlink工业实时以太网通讯的IP核 - Google Patents

一种实现Powerlink工业实时以太网通讯的IP核 Download PDF

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Abstract

本发明公开了一种实现Powerlink工业实时以太网通讯的IP核。所述IP核设计为构建在FPGA内的Powerlink工业实时以太网通讯IP核，所述IP核包括Powerlink协议栈的内核层和MAC层，所述内核层包括中断产生器二、同步数据缓存模块、异步数据缓存模块、控制器二、网络状态机二、数据链路状态机、事件寄存器、软接口。本发明的IP核能被封装成Powerlink工业实时以太网通讯协议栈的标准组件，可以根据多样化的应用需求与用户层组合，实现不同的Powerlink工业实时以太网通讯的主/从站设备设计方案；IP核能与应用层同在一个FPGA内，实现Powerlink工业实时以太网通讯的主/从站设备设计；IP核也能与应用层分别在FPGA和微处理器内，实现Powerlink工业实时以太网通讯的主/从站设备设计。

Description

一种实现Powerlink工业实时以太网通讯的IP核
技术领域
本发明涉及工业现场总线技术领域的一种IP核，具体为一种实现Powerlink工业实时以太网通讯的IP核。
背景技术
open Powerlink资源包中常使用CPU+FPGA组合实现Powerlink主站或从站。openPowerlink资源包中公开了一种利用open MAC(HUB)和open Powerlink Applicationstack设计实现Powerlink主站或从站的方法。图1为现有open Powerlink模型图，openPowerlink协议栈＝用户层+会话抽象层+内核层+MAC层。除了MAC层通过硬件描述语言编程实现并运行于FPGA上之外，其余各层均通过计算机高级语言编程实现并运行于上位机CPU上。
用户层负责控制，内核层负责通信，两层之间的接口被称作会话抽象层CAL(communication Abstraction Layer)。图1的CAL是并行通讯。用户层包含事件处理模块、对象字典、网络状态机、时间同步模块、错误处理模块、过程数据对象PDO及服务数据对象SDO。
内核层包含事件处理模块、网络状态机、时间同步模块、错误处理模块、过程数据对象PDO、数据链路DLL(Data Link Layer)状态机、周期驱动、高精度时钟硬件及以太网驱动，其中PDO负责同步事件处理，SDO负责异步事件处理。
用户层依据CANopen协议在该层中的对象字典中索引，并将用户层端PDO一一映射到内核层端PDO，作为通信必要条件，两层之间的事件处理模块，时间同步模块、错误处理模块等都通过CAL层一一对应。位于内核层的DLL状态机作为通信核心负责根据当前网络状态决定自身状态以处理Powerlink数据帧的收发和数据帧内容的编解码，其中Powerlink数据帧由Powerlink网口经open Hub转发到open MAC解析，才输入内核层网络驱动以触发DLL状态机跳转。周期驱动依据高精度时钟硬件来定义系统绝对时间供DLL状态机和时间同步模块参考。时间同步模块产生中断，用来决定Powerlink通信周期，其中分同步阶段、异步阶段和空闲阶段。协议栈通过调整以上三阶段时间来保证Powerlink总的通信周期时间固定，以达到实时控制的目的。
open Powerlink资源包是一种入门级的实现Powerlink工业实时以太网通讯的C语言协议栈，如果利用open Powerlink资源包设计实现Powerlink工业实时以太网通讯和进行产品设计，是无法实现以“以太网Powerlink通信行规规范”(GB/T 27960-2016)规定的技术指标的。其存在如下缺点：信号传输抖动大，传输速率慢，循环周期长，同时需要采用多个芯片，设计复杂，这样就造成了Powerlink工业实时以太网通讯响应慢，传输不稳定，通讯成本高等问题。
发明内容
针对现有技术的不足，本发明提供了一种实现Powerlink工业实时以太网通讯的IP核(Intellectual Property Core，知识产权核)。
本发明采用以下技术方案实现：一种实现Powerlink工业实时以太网通讯的IP核，所述IP核设计为构建在FPGA内的Powerlink工业实时以太网通讯知识产权核；所述IP核包括Powerlink协议栈的内核层和MAC层，所述内核层包括中断产生器二、同步数据缓存模块、异步数据缓存模块、控制器二、网络状态机二、数据链路状态机、事件寄存器、软接口；
所述控制器二按照Powerlink协议完成以下数据组帧：先在同步时间内把需要同步处理的数据组成Powerlink数据帧一，并将所述Powerlink数据帧一发送至所述MAC层，后在异步时间内把需要异步处理的数据组成Powerlink数据帧二，并将所述Powerlink数据帧二发送至所述MAC层；
所述中断产生器二在所述控制器二完成所述数据组帧后，且在当前Powerlink周期结束时触发一个用户层的中断产生器一；所述用户层还包括控制器一、对象字典、过程数据对象模块、服务数据对象模块；在所述同步时间内，所述控制器一接收同步传输的Powerlink数据帧后按照Powerlink协议发出同步应答信息，并发送给所述同步数据缓存模块供所述控制器二读取，所述控制器二按照Powerlink协议规定对所述同步应答信息编码成同步应答帧，由所述MAC层发送；在所述异步时间内，所述控制器一接收异步传输的Powerlink数据帧后，按照Powerlink协议发出异步应答信息，并发送给所述异步数据缓存模块供所述控制器二读取，所述控制器二跟Powerlink协议规定对所述异步应答信息编码成异步应答帧，由所述MAC层发送；
所述网络状态机二用于管理Powerlink工业实时以太网的通讯状态，主站搜寻到至少一个从站且相应从站反馈应答信息时为网络活跃状态，所述通讯状态在网络活跃状态时，Powerlink工业实时以太网被激活；
所述数据链路状态机用于定义所述内核层的不同数据处理状态，使所述控制器二在不同的数据处理状态时处理相应的数据；
所述事件寄存器用于根据所述网络状态机二和所述数据链路状态机的不同状态，记录相应事件并存储；
所述软接口，即会化抽象层CAL接口，是一种高速串行、并行通讯接口；
所述MAC层先接收来自主站的Powerlink同步数据触发帧Soc后，触发所述中断产生器二产生中断触发信息；所述中断产生器一依据所述中断产生器二的中断触发信号产生中断，所述中断代表一个Powerlink周期开始；所述控制器一根据所述中断触发同步数据通道，所述同步数据通道为：所述过程数据对象模块在所述对象字典依据CANopen协议的辅助下，建立的与所述同步数据缓存模块之间的通道；
所述MAC层再接收来自主站的Powerlink同步数据，所述控制器二对所述同步数据依照Powerlink协议进行解码提取需要同步传输的Powerlink数据帧；所述同步数据缓存模块将所述需要同步传输的Powerlink数据帧，通过软接口接口依据所述同步数据通道发送至所述过程数据对象模块，供所述控制器一调取；
所述MAC层之后接收来自主站的Powerlink异步数据触发帧Soa，所述控制器二根据所述Powerlink异步数据触发帧Soa触发异步数据通道，所述异步数据通道为：所述服务数据对象模块在所述对象字典依据CANopen协议的辅助下，建立的与所述异步数据缓存模块之间的通道；
所述MAC层再接收来自主站的Powerlink异步数据，所述控制器二对所述异步数据依照Powerlink协议进行解码提取需要异步传输的Powerlink数据帧；所述异步数据缓存模块将所述需要异步传输的Powerlink数据帧，通过所述软接口接口依据所述异步数据通道发送至所述服务数据对象模块，供所述控制器一调取。
与现有技术相比，本发明的IP核具备以下有益效果：
1、IP核被封装成Powerlink工业实时以太网通讯协议栈的标准组件，可以根据多样化的应用需求与用户层组合，实现不同的Powerlink工业实时以太网通讯的主/从站设备设计方案；
2、IP核与应用层同在一个FPGA内，实现Powerlink工业实时以太网通讯的主/从站设备设计；
3、IP核与应用层分别在FPGA和微处理器(微控制器)内，实现Powerlink工业实时以太网通讯的主/从站设备设计。
附图说明
图1为现有open Powerlink模型图。
图2为本发明实现Powerlink工业实时以太网通讯的IP核的功能模块框图。
图3为采用图2中IP核与应用层同在一个FPGA内的Powerlink通讯实现方案图。
图4为采用图3方案实现Powerlink通讯并具有PCIe通讯API接口的主/从站设备的结构示意图。
图5为采用图4方案实现的Powerlink通讯内部功能模块框图。
图6为采用图2中IP核与应用层分别在FPGA或微处理器(微控制器)内的Powerlink通讯实现方案，并且IP核通过PCIe通讯的CAL接口与应用层通讯图。
图7为采用图6方案实现的Powerlink通讯内部功能模块框图。
图8为采用图2中IP核的内核层封装成Powerlink通讯标准组件——网表文件图。
图9为软接口以AXI为例，采用图2中IP核的PCIe读写过程中数据在FPGA内部的走向流程图。
图10为采用图2中IP核的软接口接收用户层数据到IP核的状态工作机制即工作流程图。
图11为采用图2中IP核的软接口发送IP核数据到用户层的状态工作机制即工作流程图。
图12为采用图2中IP核的软接口异步FIFO读写控制的状态工作机制即工作流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例1
本发明的IP核设计为构建在FPGA内的Powerlink工业实时以太网通讯IP核，所述IP核包括Powerlink协议栈的内核层和MAC层，所述内核层包括中断产生器二、同步数据缓存模块、异步数据缓存模块、控制器二、网络状态机二、数据链路状态机、事件寄存器、软接口。如图2，为本发明实现Powerlink工业实时以太网通讯的IP核的功能模块框图。
所述IP核是实现Powerlink工业实时以太网通讯的关键部件，是实现Powerlink通讯的必要条件，但不是充分条件。应用本发明所述IP核设计Powerlink通讯设备，还需要设计用户层，所述用户层包括控制器一、对象字典、中断产生器一、过程数据对象模块、服务数据对象模块、网络状态机一。
一、所述IP核各组成部份功能及实现方法。
1、所述控制器二按照Powerlink协议完成以下数据帧：先在所述同步时间内把需要同步处理的数据组成Powerlink数据帧一，并将所述Powerlink数据帧一发送至所述MAC层，后在所述异步时间内把需要异步处理的数据组成Powerlink数据帧二，并将所述Powerlink数据帧二发送至所述MAC层。
2、所述中断产生器二在所述控制器二完成所述数据组帧后，且在当前Powerlink周期结束时触发所述中断产生器一。在所述同步时间内，所述控制器一接收同步传输的Powerlink数据帧后按照Powerlink协议发出同步应答信息，并发送给所述同步数据缓存模块供所述控制器二读取，所述控制器二按照Powerlink协议规定对所述同步应答信息编码成同步应答帧，由所述MAC层发送；在所述异步时间内，所述控制器一接收异步传输的Powerlink数据帧后，按照Powerlink协议发出异步应答信息，并发送给所述异步数据缓存模块供所述控制器二读取，所述控制器二跟Powerlink协议规定对所述异步应答信息编码成异步应答帧，由所述MAC层发送。
3、所述网络状态机二用于管理Powerlink工业实时以太网的通讯状态，主站搜寻到至少一个从站且相应从站反馈应答信息时为网络活跃状态，所述通讯状态在网络活跃状态时，Powerlink工业实时以太网被激活。
4、所述数据链路状态机用于定义所述内核层的不同数据处理状态，使所述控制器二在不同的数据处理状态时处理相应的数据。
5、所述事件寄存器用于根据所述网络状态机和所述数据链路状态机的不同状态，记录相应事件并存储。
6、所述的IP核通过FPGA实现时，其功能被封装成一个标准组件——网表文件，这个标准组件具有2个通讯接口，一个是MAC层的Powerlink网络RJ45网口，用于IP核接收/发送Powerlink网络数据帧；另一个是软接口，用于IP核与其用户层进行接收/发送数据，接收用户层数据到IP核，发送IP核数据到用户层。
7、所述软接口，即会化抽象层CAL接口，是一种高速串行、并行通讯接口。所述软接口至少由下列一种接口构成：DPRAM、片内总线AHB(Advanced High-performance Bus)、片内总线AXI、片内总线Avalon、片内总线Wishbone、PCIe。
7.1在软接口两端的每两个对接信号都采用消除亚稳态做法的前提下，本发明还为内存读写一共准备了两对握手信号：写忙信号Wr_busy_o、写完成信号Wr_compl_o输出给接收引擎；读忙信号Rd_busy_o、读完成信号Rd_compl_o输出给发送引擎。信号描述如下表所示：
表1握手信号列表
握手信号名 位宽 说明
Wr_busy_o 1 写忙信号，表示写过程正在进行
Wr_compl_o 1 写完成信号
Rd_busy_o 1 读忙信号，表示读过程正在进行
Rd_compl_o 1 读完成信号
7.2、如图10，为采用图2中IP核的软接口接收用户层数据到IP核的状态工作机制(状态工作机制即软件流程图、软件实现方法或状态跳转流程图，以下统称为状态状态工作机制)；对状态跳转条件的具体说明如下。
S_1:PIO_32_RX_RST_STATE,初始状态，表示接收复位状态。此状态下会检测接收到的TLP包类型，若为S_2所述类型，并且检测到接收请求的字节长度信号Req_len_o信号值为1，则跳转至S_4状态；若接收到的TLP包为S_3所述类型，并且检测到Req_len_o信号值为1，则也跳转至S_4状态；若以上条件均不满足，则继续保持在S_1状态。
S_2:PIO_32_RX_MEM_WR32_FMT_TYPE,TLP数据包类型之一，表示32位写存储器状态。若跳转条件Req_len_o不满足时，会自动跳转回S_1状态等待。
S_3:PIO_32_RX_IO_WR32_FMT_TYPE,TLP数据包类型之一，表示32位写IO状态。若跳转条件Req_len_o不满足时，会自动跳转回S_1状态等待。
S_4:PIO_32_RX_IO_MEM_WR32_DW1,接收TLP包第一个双字DW。此状态下若检测到axi总线信号中的主机接收有效信号m_axis_rx_tvalid信号和axi总线信号中的主机接收准备信号m_axis_rx_tready信号同时有效，则跳转至S_5状态；若以上条件不满足，则继续保持在S_4状态。
S_5:PIO_32_RX_IO_MEM_WR32_DW2,接收TLP包第二个双字DW。此状态下若检测到m_axis_rx_tvalid信号和m_axis_rx_tready信号同时有效，则跳转至S_6状态；若以上条件不满足，则继续保持在S_5状态。
S_6:PIO_32_RX_IO_MEM_WR32_DW3,接收TLP包第三个双字DW。此状态下若检测到写忙碌信号Wr_busy_i信号有效，并且写完成信号Wr_comple_i无效，则跳转至S_8状态；若检测到Wr_busy_i信号无效，则跳转至S_7状态；若以上条件均不满足，则继续保持在S_6状态。
S_7:PIO_32_RX_WR32_WRITE,写状态。此状态下若检测到Wr_comple_i信号有效，并且m_axis_rx_tready信号有效，则跳转回S_6状态；若检测到Wr_comple_i信号有效，并且m_axis_rx_ready信号无效，则跳转至S_9状态；多检测到Wr_comple_i信号无效，则继续保持在S_7状态；若以上条件均不满足，则跳转至S_8状态。
S_8:PIO_32_RX_WR32_WAIT,写等待状态。此状态下若检测到Wr_busy_i信号继续有效，则继续保持在S_8状态；否则，跳转至S_7状态。
S_9:PIO_32_RX_WAIT_STATE,表示接收等待状态，等待载有有效数据的双字DW。此状态下若检测到TLP数据包类型信号tlp_type为写数据包类型内容信号wr,并且wr_busy_i信号无效时，则跳转回S_1状态；若检测到tlp_type为读数据包类型内容信号rd,并且上一次操作已经完成信号compl_done_i信号有效时，则跳转回S_1状态；以上条件均不满足时，则继续保持在S_9状态。
7.3、如图11所示，为采用图2中IP核的软接口发送IP核数据到用户层的状态工作机制，对状态跳转条件的具体说明如下。
S_10:PIO_32_TX_RST_STATE,初始状态，表示发送复位状态。此状态下若检测到发送请求完成标志信号Req_compl_q信号有效，并且Req_compl_q信号的有效数据信号req_compl_with_data_q信号无效时，表明要发送的TLP包为S_11所述类型，接着状态跳转至S_13；若检测到Req_compl_q信号有效，并且req_compl_with_data_q信号有效时，表明要发送的TLP包为S_12所述类型，接着状态跳转至S_13；若以上条件均不满足，则继续保持在S_10状态。
S_11:PIO_32_CPL_FMT_TYPE,TLP数据包类型之一，由S_10状态选择。
S_12:PIO_32_CPLD_FMT_TYPE,TLP数据包类型之一，由S_10状态选择。
S_13:PIO_32_TX_CPL_CPLD_DW1,发送第一个双字DW。此状态下若检测到axi总线信号中的从机发送准备信号S_axis_tx_tready信号有效，则跳转至S_14状态。若不满足以上条件，则继续保持在S_13状态。
S_14:PIO_32_TX_CPL_CPLD_DW2,发送第二个双字DW。此状态下若检测到S_axis_tx_tready信号继续有效，并且写数据完成信号cpl_w_data信号无效，则跳转至S_17状态；若检测到S_axis_tx_tready信号继续有效，并且cpl_w_data信号也有效，同时读忙碌信号rd_busy_i信号也有效，则跳转至S_16状态；若检测到S_axis_tx_tready信号继续有效，并且cpl_w_data信号也有效，但是rd_busy_i信号无效，则跳转至S_15状态；若以上条件均不满足，则继续保持在S_14状态。
S_15:PIO_32_TX_DATA_READ,读状态。此状态下若检测到读完成信号Rd_comple_i有效，则跳转至S_17状态；否则，继续保持在S_15状态。
S_16:PIO_32_TX_DATA_WAIT,读等待状态。此状态下若检测到读忙碌信号Rd_busy_i信号有效，则跳转至S_15状态；否则，继续保持在S_16状态。
S_17:PIO_32_TX_CPLD_DW3,发送第三个双字DW。此状态下若检测到S_axis_tx_tready信号有效，并且接收请求的字节长度信号req_len_i的值等于1或者字节长度计数器length_cnt的计数值等于接收请求的字节长度信号req_len_i,则跳转至S_18状态；若检测到S_axis_tx_tready信号有效，并且req_len_i的值不等于1或者length_cnt的计数值不等于req_len_i,并且rd_busy_i信号无效时，则跳转回S_15状态；若检测到S_axis_tx_tready信号有效，并且req_len_i的值不等于1或者length_cnt的计数值不等于req_len_i,并且rd_busy_i信号有效时，则跳转回S_16状态；若以上条件均不满足，则继续保持在S_17状态。
S_18:PIO_32_TX_WAIT_STATE,表示发送等待状态。此状态下若检测到S_axis_tx_tready信号继续有效，则跳转回S_10状态；否则，继续保持在S_18状态。
7.4、如图12所示，为采用图2中IP核的软接口异步FIFO读写控制的状态工作机制；对状态跳转条件的具体说明如下。
FIFO(First In First Out)因为拥有数据“先进先出”的特点，在FPGA逻辑中被广泛用作数据缓存模块。
添加两个异步FIFO，分别负责读写Powerlink数据，反向来看即写读PCIe数据。设定FIFO位宽为32，深度为1KB。此时内存读写访问直接在FIFO中进行，接收和发送引擎也无需再设置等待状态。这样的处理方式也是可以更方便添加PCIe的MSI中断，同时为保证数据同步准确性做准备。
S_19:STATE_RST,初始状态，表示读写复位状态。此状态下若检测到读命令rd_cmd有效，则跳转到S_22状态；若检测到写命令有效，并且读FIFO不空，即Rd_fifo_empty_i信号无效时，则跳转到S_20状态；以上条件都不满足，则继续保持在S_19状态等待。
S_20:RD_FIFO_WR_PLK,读FIFO写Powerlink状态。此状态下若检测到DW计数器数值DwCnt与req_len_i的值相等时，并且检测到iHostAck有效或DwCnt的值为1时，则跳转到S_21状态；以上条件都不满足，则继续保持在S_20状态。
S_21:RD_FIFO_WR_PLK_END,读FIFO写Powerlink结束状态。此状态下若检测到写命令信号无效，并且检测到主机写信号oHostWrite信号有效或者主机应答输入信号iHostAck信号有效，则跳转回S_19状态；以上条件都不满足，则继续保持在S_21状态。
S_22:WR_FIFO_RD_PLK,写FIFO读Powerlink状态。此状态下若检测到DW计数器数值DwCnt与req_len_i的值相等时，并且iHostAck信号和主机读信号oHostRead信号同时有效时，则跳转到S_23状态；以上条件都不满足，则继续保持在S_22状态。
S_23:WR_FIFO_RD_PLK_END,写FIFO读Powerlink结束状态。此状态下若检测到读命令信号rd_cmd无效，则跳转回S_19状态；否则继续保持在S_23状态。
8、所述MAC层由open MAC、open HUB、1EEE1588协议(图中未画出)构成。对外的物理接口是RJ45网口，是本发明所述IP核用于接收/发送Powerlink数据帧的物理接口。
9、所述MAC层接收/发送Powerlink数据帧的方法：先接收来自主站的Powerlink同步数据触发帧Soa后，触发所述中断产生器二产生中断触发信息；所述中断产生器一依据所述中断产生器二的中断触发信号产生中断，所述中断代表一个Powerlink周期开始；所述控制器一根据所述中断触发同步数据通道，所述同步数据通道为：所述过程数据对象模块在所述对象字典依据CANopen协议的辅助下，建立的与所述同步数据缓存模块之间的通道。
9.1、所述MAC层再接收来自主站的Powerlink同步数据，所述控制器二对所述同步数据依照Powerlink协议进行解码提取需要同步传输的Powerlink数据帧；所述同步数据缓存模块将所述需要同步传输的Powerlink数据帧，通过软接口接口依据所述同步数据通道发送至所述过程数据对象模块，供所述控制器一调取。
9.2、所述MAC层接收来自主站的Powerlink异步数据触发帧Soa，所述控制器二根据所述Powerlink异步数据触发帧Soa触发异步数据通道，所述异步数据通道为：所述服务数据对象模块在所述对象字典依据CANopen协议的辅助下，建立的与所述异步数据缓存模块之间的通道。
9.3、所述MAC层再接收来自主站的Powerlink异步数据，所述控制器二对所述异步数据依照Powerlink协议进行解码提取需要异步传输的Powerlink数据帧；所述异步数据缓存模块将所述需要异步传输的Powerlink数据帧，通过所述软接口接口依据所述异步数据通道发送至所述服务数据对象模块，供所述控制器一调取。
10、所述的IP核在进行Powerlink通讯应用设计时，必须设计用户层，并且用户层通过软接口与本发明所述IP核进行数据的接收/发送。
10.1、所述用户层包括控制器一、对象字典、中断产生器一、过程数据对象模块、服务数据对象模块。
10.2、所述中断产生器一依据所述中断产生器二的触发产生中断，由此形成中断时序，所述中断时序中相邻两个中断的时间为一个Powerlink周期，所述Powerlink周期包括同步处理时间、异步处理时间和空闲时间。
10.3、所述控制器一接收一个Powerlink周期的控制信息集，所述控制信息集控制与所述主站相连的至少一个从站，所述控制信息集包括与所述至少一个从站相对应的至少一个控制信息；所述控制器一在接收所述中断之后，首先在所述同步处理时间内将所述控制信息中的需要同步处理的数据发送至所述过程数据对象模块，在所述异步处理时间内将所述控制信息中需要异步处理的数据发送至所述服务数据对象模块，而在空闲时间内不做处理。
10.4、所述对象字典依据CANopen协议辅助所述过程数据对象模块建立与所述同步数据缓存模块之间的同步数据通道，辅助所述服务数据对象模块建立与所述异步数据缓存模块之间的异步数据通道。
10.5、所述过程数据对象模块通过软接口依据所述同步数据通道将需要同步处理的数据发送至所述同步数据缓存模块，所述服务数据对象模块通过软接口依据所述异步数据通道将需要异步处理的数据发送至所述异步数据缓存模块。
11、当软接口采用FPGA片内的AXI总线——AXI_EPC接口时。如表2所示为该接口内部参数设置详情。而表3所示，为AXI_EPC接口信号与Powerlink内核连接详情。
表2 AXI_EPC接口参数设置列表
Figure GDA0002644711300000131
表3 AXI_EPC接口信号与Powerlink内核连接详情
EPC信号名 功能描述 连接内核层信号 备注
PRH_Addr 地址信号 oHostAddress PRH_Addr右移两位，再在高两位补零后接入
PRH_BE 字节使能 oHostByteenable
PRH_Rd_n 读使能 oHostRead
PRH_Wr_n 写使能 oHostWrite
PRH_Rdy 准备信号 Net_VCC 拉高
PRH_Data_I 数据输入 iHostReaddata 32位
PRH_Data_O 数据输出 oHostWritedata 32位
PRH_CS_n 片选信号 / 不采用
12、当软接口采用PCIe_to_EPL时。Powerlink用户层和Powerlink内核层通过PCIe规范的软接口进行通讯；FPGA负责运行Powerlink内核层及MAC层Verilog代码；用户层信息由PC机通过PCIe数据帧传输到FPGA，被PCIe_EP_Ctrl模块解码，再由PCIe_to_EPL接口传递到内核层，再打包成Powerlink数据帧由Powerlink网口传输给其它Powerlink受控节点，最终完成对从站应用的实时控制。PCIe_to_EPL软接口主要负责连接Verilog HDL代码编写的Powerlink内核层和PCIe_EP_Ctrl这个PCIe控制器。
实施例2
请参阅图3，为采用图2中IP核与应用层同在一个FPGA内的Powerlink通讯实现方案；本实施例用本发明所述的IP核、及用户层在同一个FPGA内实现了一款Powerlink工业实时以太网通讯的主/从站卡设计；IP核通过软接口接收/发送数据到用户层；IP核通过RJ45网口接收/发送数据到Powerlink网络；
FPGA负责运行整个Powerlink协议栈，即Powerlink用户层和内核层，此种情况下，需要FPGA片内有集成的微处理(如ARM硬核，或Microblaze软核等)，片外也需要为CPU配置存储器资源(DDR3)。以Xilinx FPGA为例，片内软核CPU Microblaze负责运行Powerlink用户层代码，并通过AXI总线控制整个系统，如DDR3控制器、PCIe控制器等。内核层逻辑代码与用户层通过AXI_EPC接口连接，然后连接MAC层及Powerlink网口，完成Powerlink协议栈的搭建。PCIe插槽用于连接PC机，在运动控制应用中，用户通过PC机通过PCIe接口下发运动控制命令到AXI_PCIe，信息在此处得到解码并传送至总线最终到达用户层缓存。控制信息会通过整个搭建好的主站打包发送给其它Powerlink从站设备。
所述IP核的设计核心为构建在FPGA内的Powerlink工业实时以太网通讯IP核。IP核的事件寄存器模块依据网络状态机状态和数据链路DLL状态机状态定义Powerlink通讯中所发生事件并寄存，用以决定上述状态机状态是否跳转，并指导数据收发及编解码模块工作。
IP核的数据收发及编解码模块负责接收MAC转发过来的Powerlink数据帧并且解码然后将重要通讯数据依据网络状态及数据链路状态决定向何处转发。在收到用户层数据后，数据收发及解析模块会依据网络状态及数据链路状态决定将数据插入对应类型Powerlink数据帧以完成组帧编码，并向MAC转发。
用户层依据CANopen协议在该层中的对象字典中索引，并将用户层端PDO通过软接口一一映射到IP核内核层的同步数据缓存/异步数据缓存。
进一步地，该Powerlink工业实时以太网通讯的主/从站卡具有PCIe金手指，即实现Powerlink工业实时以太网通讯的用户层具有PCIe通讯规范的API接口，如图4，为采用图3方案实现Powerlink通讯并具有PCIe通讯规范的API接口的主/从站设备的结构示意图；
进一步地，如图5，为采用图4方案实现的Powerlink通讯内部功能模块框图；该方案中软接口通过片内总线AXI实现，内核层逻辑代码与用户层通过AXI_EPC连接，然后连接MAC层及Powerlink网口，完成Powerlink协议栈的搭建。PCIe金手指用于连接PC机，在运动控制应用中，用户通过PC机经由PCIe接口下发运动控制命令到AXI_PCIe，信息在此处得到解码并传送至总线最终到达用户层缓存。控制信息会通过整个搭建好的主站打包发送给其它Powerlink从站设备。通过设置高速串行差分信号PCIe通信规范的API接口，在保证百兆以上高速率传输的同时，又能保证信号的稳定性，提高了通讯速率，缩短了循环周期，从而提高了通讯的实时性。
进一步地，本实施例的用户层运行在同一个FPGA的硬核CPU或软核CPU上，由高级计算机语言编程实现；本发明的IP核运行在同一个FPGA上，由接近机器语言的硬件描述语言编程实现和仿真。
进一步地，本实施例的Powerlink工业实时以太网通讯的主/从站卡设计包括运行在片内CPU(硬核CPU或软核CPU)上的用户层、软接口、Powerlink工业实时以太网通讯IP核；所述用户层包括控制器一、对象字典、中断产生器一、过程数据对象模块、服务数据对象模块；所述IP核包括内核层和MAC层，所述内核层包括中断产生器二、同步数据缓存模块、异步数据缓存模块、控制器二。
其中，所述主/从站卡设计为主站卡时，所述片内CPU、所述软接口、所述IP核均运行在FPGA上，所述主/从站卡满足以下特征。
所述中断产生器一依据所述中断产生器二的触发产生中断，由此形成中断时序，所述中断时序中相邻两个中断的时间为一个Powerlink周期，所述Powerlink周期包括同步处理时间、异步处理时间和空闲时间；
所述控制器一接收一个Powerlink周期的控制信息集，所述控制信息集控制与所述主站相连的至少一个从站，所述控制信息集包括与所述至少一个从站相对应的至少一个控制信息；所述控制器一在接收所述中断之后，首先在所述同步处理时间内将所述控制信息中的需要同步处理的数据发送至所述过程数据对象模块，在所述异步处理时间内将所述控制信息中需要异步处理的数据发送至所述服务数据对象模块，而在空闲时间内不做处理；
所述对象字典依据CANopen协议辅助所述过程数据对象模块建立与所述同步数据缓存模块之间的同步数据通道，辅助所述服务数据对象模块建立与所述异步数据缓存模块之间的异步数据通道；
所述过程数据对象模块通过软接口依据所述同步数据通道将需要同步处理的数据发送至所述同步数据缓存模块，所述服务数据对象模块通过所述软接口依据所述异步数据通道将需要异步处理的数据发送至所述异步数据缓存模块；
所述控制器二按照Powerlink协议完成以下数据组帧：先在所述同步时间内把需要同步处理的数据组成Powerlink数据帧一，并将所述Powerlink数据帧一发送至所述MAC层，后在所述异步时间内把需要异步处理的数据组成Powerlink数据帧二，并将所述Powerlink数据帧二发送至所述MAC层；
所述中断产生器二在所述控制器二完成所述数据组帧后，且在当前Powerlink周期结束时触发所述中断产生器一。其中，在所述同步时间内，所述控制器二按照Powerlink协议把从所述MAC层接收的数据解帧出同步应答信息，并发送给所述同步数据缓存模块供所述控制器一读取；在所述异步时间内，所述控制器二按照Powerlink协议把从所述MAC层接收的数据解帧出异步应答信息，并发送给所述异步数据缓存模块供所述控制器一读取。
所述用户层还可包括网络状态机，所述内核层还包括数据链路状态机、事件寄存器。所述网络状态机用于管理Powerlink工业实时以太网的通讯状态，主站搜寻到至少一个从站且相应从站反馈应答信息时为网络活跃状态，所述通讯状态在网络活跃状态时，Powerlink工业实时以太网被激活。所述数据链路状态机用于定义所述内核层的不同数据处理状态，使所述控制器二在不同的数据处理状态时处理相应的数据。所述事件寄存器用于根据所述网络状态机和所述数据链路状态机的不同状态，记录相应事件并存储。
设有所述用户层的管理设备和设有所述IP核的主站卡构成主站的核心部件，所述主站在通讯时的通讯方法为：所述管理设备上应用程序的控制信息会依次通过用户层、软接口、内核层、MAC层、Powerlink网络接口输出到与从站连接的工控设备，实现对所述工控设备的控制。在Powerlink通讯轮询阶段，所述从站反馈应答信息给所述主站。所述主站卡与所述管理设备通过PCIe接口连接，而与所述从站通过Powerlink网络接口连接。
所述主/从站卡设计为从站卡时，所述片内CPU、所述软接口、所述IP核也均运行在FPGA上，所述主/从站卡满足以下特征。
所述MAC层先接收来自主站的Powerlink同步数据触发帧Soc后，触发所述中断产生器二产生中断触发信号；所述中断产生器一依据所述中断产生器二的中断触发信号产生中断，所述中断代表一个Powerlink周期开始；所述控制器一根据所述中断触发同步数据通道，所述同步数据通道为：所述过程数据对象模块在所述对象字典依据CANopen协议的辅助下，建立的与所述同步数据缓存模块之间的通道。
所述MAC层再接收来自主站的Powerlink同步数据，所述控制器二对所述同步数据依照Powerlink协议进行解码提取需要同步传输的Powerlink数据帧；所述同步数据缓存模块将所述需要同步传输的Powerlink数据帧，通过软接口依据所述同步数据通道发送至所述过程数据对象模块，供所述控制器一调取。
所述MAC层之后接收来自主站的Powerlink异步数据触发帧Soa，所述控制器二根据所述Powerlink异步数据触发帧Soa触发异步数据通道，所述异步数据通道为：所述服务数据对象模块在所述对象字典依据CANopen协议的辅助下，建立的与所述异步数据缓存模块之间的通道。
所述MAC层再接收来自主站的Powerlink异步数据，所述控制器二对所述异步数据依照Powerlink协议进行解码提取需要异步传输的Powerlink数据帧；所述异步数据缓存模块将所述需要异步传输的Powerlink数据帧，通过所述软接口依据所述异步数据通道发送至所述服务数据对象模块，供所述控制器一调取。
在所述同步时间内，所述控制器一接收同步传输的Powerlink数据帧后按照Powerlink协议发出同步应答信息，并发送给所述同步数据缓存模块供所述控制器二读取，所述控制器二跟Powerlink协议规定对所述同步应答信息编码成同步应答帧，由所述MAC层发送；在所述异步时间内，所述控制器一接收异步传输的Powerlink数据帧后，按照Powerlink协议发出异步应答信息，并发送给所述异步数据缓存模块供所述控制器二读取，所述控制器二跟Powerlink协议规定对所述异步应答信息编码成异步应答帧，由所述MAC层发送。
设有所述用户层的工控设备和设有所述IP核的从站卡构成从站的核心部件，所述从站在通讯时的通讯方法为：主站传递的控制信息会依次通过从站卡的Powerlink网络接口、MAC层、内核层、软接口、用户层，使工控设备最终按照接收到的控制信息执行指定动作。在Powerlink通讯轮询阶段，所述工控设备反馈应答信息给管理设备。所述从站卡与所述主站通过Powerlink网络接口连接。
特别地，本实施例的软接口采用FPGA片内的AXI总线——AXI_EPC接口。AXI_EPC接口信号与Powerlink内核连接详情见表2、表3。
进一步地，本实施例采用图2中IP核设计制造的PCIe规范的主/从站卡。PCIe读写过程中数据在FPGA内部的走向：图9，PCIe_core、PCIe_App包含接收和发送引擎的时序以及存储器访问模块，都通过AXI总线交互数据，最终再通过串行差分信号线传递出FPGA。
PCIe通讯可选32/64位数据线，Powerlink通讯可选8/16/32位数据线，因此为了便于统一，二者均选择32位数据线。
内存访问模块是PCIe App的数据交互核心，数据经过接收引擎解析，判断对内存的读写，然后做出相应动作。读完就把数据和握手信号给出，送给接收和发送引擎；写完就把握手信号发送给接收和发送引擎。
写数据经过这里，到达被选择的RAM存储，再从指定RAM读出数据。如果能把此处的读写信号与表4中的信号按时序正确连接，即可完成PCIe到Powerlink的读写。
表4 PIO_EP_MEM_ACCESS_Interface
信号名 位宽(Bit) 输入/输出(内存) 功能
rd_addr_i 11 Input 读地址
rd_be_i 4 Input 读字节使能
rd_data_o 32 Output 读数据
wr_addr_i 11 Input 写地址
wr_be_i 8 Input 写字节使能
wr_data_i 32 Input 写数据
wr_en_i 1 Input 写使能
wr_busy_o 1 Output 写忙信号
此处缺少读使能信号，表示读使能一直有效，但我们需要一个可控的读使能。因此，rd_en_i被添加为读使能。
原本的地址信号位宽不够匹配Powerlink寻址位宽，需要增加。由PCIe协议可知，TLP包第二个DW的第2到31位都可当做有效地址信号，因此rd_addr_i和wr_add_i被升级为16位，在接收时直接由AXI总线传来的m_axis_rx_tdata的第2到15位给出，再加地位两个0。在发送时由于只发送低6位有效地址，因此不需修改。具体如何选择读写地址，由读写使能决定。rd_be_i使用全部数据，wr_be_i使用低四位数据，字节使能的选择也由读写使能决定。
单DW(Double Word)读写时，在每4个DW的TLP数据包里读写一个有效DW数据。这样做的好处是，每读写完一个有效DW，就进入等待状态，在下一次读写信号到来时，已是通信状态已经到下一个TLP包了，因此不需要做时钟同步。但这样做会使得数据访问效率低下，并且Powerlink数据帧最小为36个字节，最大超过1K。目前这种读写模式显然是不满足大容量数据传输的，因此多DW读写才能满足要求。
多DW读写即是在判断出写DW长度之后，重复写有效DW的操作。但此时会带来数据同步的问题，PCIe的用户时钟为62.5M，数据访问都是参考这个时钟，而Powerlink协议栈的时钟却是50M。若想将二者同步，快时钟必须等待慢时钟。技术上可采用以下两种方法，一是采用握手信号加二级缓存的方式，消除亚稳态；二是采用DC_FIFO(异步FIFO)缓存TLP数据包的方式将延迟锁定在TLP包与包之间。
实施例3
请参阅图6，为采用图2中IP核与应用层分别在FPGA和微处理器(微控制器)内的Powerlink通讯实现方案，并且IP核通过PCIe规范的CAL接口与应用层通讯。
本实施例用本发明所述的IP核、及用户层在分别在FPGA和微处理器内实现了一款Powerlink工业实时以太网通讯的主/从站卡设计，IP核位于FPGA内，用户层位于位处理器内；IP核通过PCIe规范的软接口接收/发送数据到用户层；IP核通过RJ45网口接收/发送数据到Powerlink网络。
进一步地，图7为采用图6方案实现的Powerlink通讯内部功能模块框图。本实施例设计实现的Powerlink主/从站卡中的FPGA只负责运行Powerlink协议栈内核层及PCIe驱动，无需片外存储器。以主站卡为例，如图7所示，虚线部分描述的PC机作为上位机(x86处理器)，用来运行运动控制App及Powerlink协议栈用户层代码；Powerlink用户层和Powerlink内核层通过PCIe规范的软接口进行通讯；实线部分描述的FPGA负责运行Powerlink内核层及MAC层Verilog代码；运动控制信息由PC机通过PCIe数据帧传输到FPGA，被PCIe_EP_Ctrl模块解码，再由PCIe_to_EPL接口传递到内核层，再打包成Powerlink数据帧由Powerlink网口传输给其它Powerlink受控节点(从站)，最终完成对从站应用(如伺服驱动器)的实时控制。
本实施例所描述的主/从站卡使用基于PCIe总线的PCIe_to_EPL接口作为软接口。PC机的网卡接口通常为PCI或PCIe接口，本实施例在协议栈基础上添加PCIe这类高速串行接口，可以方便此设备与PC机对接，以替代PC机网卡。此处的PCIe_to_EPL接口主要负责连接Verilog HDL代码编写的Powerlink内核层和PCIe_EP_Ctrl这个PCIe控制器。
特别地，本实施例设计的主/从站卡中，图8为采用图2中IP核的内核层封装成Powerlink通讯标准组件——网表文件，其内部包含有数据发送和接收缓冲模块、中断生成模块、定时器模块、主站DLL状态机模块、主站NMT状态机模块、MAC模块、PHY芯片管理模块以及其它寄存器模块。其核心为DLL状态机模块和NMT状态机模块。除去需要接到外部网口的信号，其它需要连接到PCIe的信号如表5所示。
表5 New_Powerlink_MN_IP_Interface
信号名 位宽(Bit) 输入/输出(FPGA) 功能
iHostRead 1 Input Powerlink读使能
iHostWrite 1 Input Powerlink写使能
iHostByteenable 4 Input 字节使能
iHostAddress 16 Input Powerlink地址信号
oHostData 32 Output 输出数据
iHostData 32 Input 输入数据
oHostWaitRequest 1 Output 读、写应答
Powerlink主站在一个周期内按协议栈规定的方式产生帧序列，并监视从站的反应。
进一步地，Powerlink从站内核层模块内部包含有数据发送和接收缓冲模块、中断生成模块、定时器模块、从站DLL状态机模块、从站NMT状态机模块、MAC模块、PHY芯片管理模块以及其它寄存器模块。其核心为DLL状态机模块和NMT状态机模块。Powerlink从站监视一个周期内接收的帧的顺序，并按协议栈规定的方式作出反应。
在PCIe单DW(Double Word)读写时，在每4个DW的TLP数据包里读写一个有效DW数据。在基于上述基础的PCIe多DW读写时，可以采用握手信号加二级缓存的方式以消除亚稳态，还可以采用异步FIFO缓存TLP数据包的方式将延迟锁定在TLP包与包之间。以上两种方式都需在数据读写时单独设置读写等待状态作为数据缓存状态。
在PCIe多DW读写时，采用握手信号加二级缓存的方式以消除亚稳态。并采用异步FIFO缓存TLP数据包的方式将延迟锁定在TLP包与包之间。
特别地，无论该卡配置成主站还是从站，卡FPGA内设置MSI_GEN模块，MSI_GEN模块用于向PCIe提供中断；在接收Powerlink中断时，MSI_GEN模块将计数周期为1ms的中断提供给PCIe，通过异步FIFO的缓存，将每个TLP连接起来，使得中断信号不产生干扰。
进一步地、MSI中断机制：MSI中断其实是PCIe独有的中断方式，因为在案例2设计实现的主/从站卡方案中，Powerlink协议栈内核层和用户层需要通信，而周期控制的方式就是使用中断。针对PCIe可在本实施例基础上单独添加MSI_GEN模块，内部只需对如下信号正确配置即可。
表6MSI_GEN模块信号
信号名 位宽(Bit) 输入/输出(MSI_GEN) 备注
user_clk 1 input 62.5MHz
user_reset 1 input
oIrq 1 input Powerlink中断
cfg_interrupt 1 output
cfg_interrupt_rdy 1 input
cfg_interrupt_assert 1 output
cfg_interrupt_di 8 output
cfg_interrupt_do 8 input
cfg_interrupt_mmenable 3 input
cfg_interrupt_msienable 1 input MSI中断使能
cfg_command 16 input
此处接收Powerlink中断，然后在MSI_GEN中准备了计数周期为1ms的中断提供给PCIe，通过异步FIFO的缓存，很好地将每个TLP连接起来，使得中断信号不对其干扰。
进一步地、XIntc中断控制器，案例1设计实现的主/从站卡方案中，PCIe不参与Powerlink协议栈内部中断处理过程。此时的协议栈中断需交由独立的中断控制器来完成。以Xilinx的Microblaze内核系统为例，该CPU只能响应单独中断，因此需要添加额外的中断控制器来处理多个中断，该控制器被命名为XIntc。该中断控制器的硬件被配置好后，在软件方面需用C语言使能CPU中断。

Claims (10)

1.一种实现Powerlink工业实时以太网通讯的IP核，其特征在于，所述IP核设计为构建在FPGA内的Powerlink工业实时以太网通讯知识产权核；所述IP核包括Powerlink协议栈的内核层和MAC层，所述内核层包括中断产生器二、同步数据缓存模块、异步数据缓存模块、控制器二、网络状态机二、数据链路状态机、事件寄存器、软接口；
所述控制器二按照Powerlink协议完成以下数据组帧：先在同步时间内把需要同步处理的数据组成Powerlink数据帧一，并将所述Powerlink数据帧一发送至所述MAC层，后在异步时间内把需要异步处理的数据组成Powerlink数据帧二，并将所述Powerlink数据帧二发送至所述MAC层；
所述中断产生器二在所述控制器二完成所述数据组帧后，且在当前Powerlink周期结束时触发一个用户层的中断产生器一；所述用户层还包括控制器一、对象字典、过程数据对象模块、服务数据对象模块；在所述同步时间内，所述控制器一接收同步传输的Powerlink数据帧后按照Powerlink协议发出同步应答信息，并发送给所述同步数据缓存模块供所述控制器二读取，所述控制器二按照Powerlink协议规定对所述同步应答信息编码成同步应答帧，由所述MAC层发送；在所述异步时间内，所述控制器一接收异步传输的Powerlink数据帧后，按照Powerlink协议发出异步应答信息，并发送给所述异步数据缓存模块供所述控制器二读取，所述控制器二跟Powerlink协议规定对所述异步应答信息编码成异步应答帧，由所述MAC层发送；
所述网络状态机二用于管理Powerlink工业实时以太网的通讯状态，主站搜寻到至少一个从站且相应从站反馈应答信息时为网络活跃状态，所述通讯状态在网络活跃状态时，Powerlink工业实时以太网被激活；
所述数据链路状态机用于定义所述内核层的不同数据处理状态，使所述控制器二在不同的数据处理状态时处理相应的数据；
所述事件寄存器用于根据所述网络状态机二和所述数据链路状态机的不同状态，记录相应事件并存储；
所述软接口，即会化抽象层CAL接口，是一种高速串行、并行通讯接口；
所述MAC层先接收来自主站的Powerlink同步数据触发帧Soc后，触发所述中断产生器二产生中断触发信息；所述中断产生器一依据所述中断产生器二的中断触发信号产生中断，所述中断代表一个Powerlink周期开始；所述控制器一根据所述中断触发同步数据通道，所述同步数据通道为：所述过程数据对象模块在所述对象字典依据CANopen协议的辅助下，建立的与所述同步数据缓存模块之间的通道；
所述MAC层再接收来自主站的Powerlink同步数据，所述控制器二对所述同步数据依照Powerlink协议进行解码提取需要同步传输的Powerlink数据帧；所述同步数据缓存模块将所述需要同步传输的Powerlink数据帧，通过软接口接口依据所述同步数据通道发送至所述过程数据对象模块，供所述控制器一调取；
所述MAC层之后接收来自主站的Powerlink异步数据触发帧Soa，所述控制器二根据所述Powerlink异步数据触发帧Soa触发异步数据通道，所述异步数据通道为：所述服务数据对象模块在所述对象字典依据CANopen协议的辅助下，建立的与所述异步数据缓存模块之间的通道；
所述MAC层再接收来自主站的Powerlink异步数据，所述控制器二对所述异步数据依照Powerlink协议进行解码提取需要异步传输的Powerlink数据帧；所述异步数据缓存模块将所述需要异步传输的Powerlink数据帧，通过所述软接口接口依据所述异步数据通道发送至所述服务数据对象模块，供所述控制器一调取。
2.根据权利要求1所述的实现Powerlink工业实时以太网通讯的IP核，其特征在于，在软接口的两端，设计有两对握手信号：写忙信号Wr_busy_o、写完成信号Wr_compl_o输出给接收引擎；读忙信号Rd_busy_o、读完成信号Rd_compl_o输出给发送引擎；
所述IP核的软接口接收用户层数据到IP核的状态工作机制：
S_1:PIO_32_RX_RST_STATE，初始状态，表示接收复位状态；此状态下会检测接收到的TLP包类型，若为S_2所述类型，并且检测到接收请求的字节长度信号Req_len_o信号值为1，则跳转至S_4状态；若接收到的TLP包为S_3所述类型，并且检测到Req_len_o信号值为1，则也跳转至S_4状态；若以上条件均不满足，则继续保持在S_1状态；
S_2:PIO_32_RX_MEM_WR32_FMT_TYPE，TLP数据包类型之一，表示32位写存储器状态；若跳转条件Req_len_o不满足时，会自动跳转回S_1状态等待；
S_3:PIO_32_RX_IO_WR32_FMT_TYPE，TLP数据包类型之一，表示32位写IO状态；若跳转条件Req_len_o不满足时，会自动跳转回S_1状态等待；S_4:PIO_32_RX_IO_MEM_WR32_DW1，接收TLP包第一个双字DW；此状态下若检测到axi总线信号中的主机接收有效信号m_axis_rx_tvalid信号和axi总线信号中的主机接收准备信号m_axis_rx_tready信号同时有效，则跳转至S_5状态；若以上条件不满足，则继续保持在S_4状态；
S_5:PIO_32_RX_IO_MEM_WR32_DW2，接收TLP包第二个双字DW；此状态下若检测到m_axis_rx_tvalid信号和m_axis_rx_tready信号同时有效，则跳转至S_6状态；若以上条件不满足，则继续保持在S_5状态；
S_6:PIO_32_RX_IO_MEM_WR32_DW3，接收TLP包第三个双字DW；此状态下若检测到写忙碌信号Wr_busy_i信号有效，并且写完成信号Wr_comple_i无效，则跳转至S_8状态；若检测到Wr_busy_i信号无效，则跳转至S_7状态；若以上条件均不满足，则继续保持在S_6状态；
S_7:PIO_32_RX_WR32_WRITE，写状态；此状态下若检测到Wr_comple_i信号有效，并且m_axis_rx_tready信号有效，则跳转回S_6状态；若检测到Wr_comple_i信号有效，并且m_axis_rx_ready信号无效，则跳转至S_9状态；若 检测到Wr_comple_i信号无效，则继续保持在S_7状态；若以上条件均不满足，则跳转至S_8状态；
S_8:PIO_32_RX_WR32_WAIT，写等待状态；此状态下若检测到Wr_busy_i信号继续有效，则继续保持在S_8状态；否则，跳转至S_7状态；
S_9:PIO_32_RX_WAIT_STATE，表示接收等待状态，等待载有有效数据的双字DW；此状态下若检测到TLP数据包类型信号tlp_type为写数据包类型内容信号wr，并且wr_busy_i信号无效时，则跳转回S_1状态；若检测到tlp_type为读数据包类型内容信号rd，并且上一次操作已经完成信号compl_done_i信号有效时，则跳转回S_1状态；以上条件均不满足时，则继续保持在S_9状态。
3.根据权利要求2所述的实现Powerlink工业实时以太网通讯的IP核，其特征在于，所述IP核的软接口发送IP核数据到用户层的状态工作机制：
S_10:PIO_32_TX_RST_STATE，初始状态，表示发送复位状态；此状态下若检测到发送请求完成标志信号Req_compl_q信号有效，并且Req_compl_q信号的有效数据信号req_compl_with_data_q信号无效时，表明要发送的TLP包为S_11所述类型，接着状态跳转至S_13；若检测到Req_compl_q信号有效，并且req_compl_with_data_q信号有效时，表明要发送的TLP包为S_12所述类型，接着状态跳转至S_13；若以上条件均不满足，则继续保持在S_10状态；
S_11:PIO_32_CPL_FMT_TYPE，TLP数据包类型之一，由S_10状态选择；
S_12:PIO_32_CPLD_FMT_TYPE，TLP数据包类型之一，由S_10状态选择；
S_13:PIO_32_TX_CPL_CPLD_DW1，发送第一个双字DW；此状态下若检测到axi总线信号中的从机发送准备信号S_axis_tx_tready信号有效，则跳转至S_14状态；若不满足以上条件，则继续保持在S_13状态；
S_14:PIO_32_TX_CPL_CPLD_DW2，发送第二个双字DW；此状态下若检测到S_axis_tx_tready信号继续有效，并且写数据完成信号cpl_w_data信号无效，则跳转至S_17状态；若检测到S_axis_tx_tready信号继续有效，并且cpl_w_data 信号也有效，同时读忙碌信号rd_busy_i信号也有效，则跳转至S_16状态；若检测到S_axis_tx_tready信号继续有效，并且cpl_w_data信号也有效，但是rd_busy_i信号无效，则跳转至S_15状态；若以上条件均不满足，则继续保持在S_14状态；
S_15:PIO_32_TX_DATA_READ，读状态；此状态下若检测到读完成信号Rd_comple_i有效，则跳转至S_17状态；否则，继续保持在S_15状态；
S_16:PIO_32_TX_DATA_WAIT，读等待状态；此状态下若检测到读忙碌信号Rd_busy_i信号有效，则跳转至S_15状态；否则，继续保持在S_16状态；
S_17:PIO_32_TX_CPLD_DW3，发送第三个双字DW；此状态下若检测到S_axis_tx_tready信号有效，并且接收请求的字节长度信号req_len_i的值等于1或者字节长度计数器length_cnt的计数值等于接收请求的字节长度信号req_len_i，则跳转至S_18状态；若检测到S_axis_tx_tready信号有效，并且req_len_i的值不等于1或者length_cnt的计数值不等于req_len_i，并且rd_busy_i信号无效时，则跳转回S_15状态；若检测到S_axis_tx_tready信号有效，并且req_len_i的值不等于1或者length_cnt的计数值不等于req_len_i，并且rd_busy_i信号有效时，则跳转回S_16状态；若以上条件均不满足，则继续保持在S_17状态；
S_18:PIO_32_TX_WAIT_STATE，表示发送等待状态；此状态下若检测到S_axis_tx_tready信号继续有效，则跳转回S_10状态；否则，继续保持在S_18状态。
4.根据权利要求3所述的实现Powerlink工业实时以太网通讯的IP核，其特征在于，所述IP核的软接口异步FIFO读写控制的状态工作机制：
添加两个异步FIFO，分别负责读Powerlink数据、写Powerlink数据；设定FIFO位宽为32，深度为1K；此时内存读/写访问直接在FIFO中进行，接收和发送引擎也无需再设置等待状态；
S_19:STATE_RST，初始状态，表示读写复位状态；此状态下若检测到读命令rd_cmd有效，则跳转到S_22状态；若检测到写命令有效，并且读FIFO不空，即Rd_fifo_empty_i信号无效时，则跳转到S_20状态；以上条件都不满足，则继续保持在S_19状态等待；
S_20:RD_FIFO_WR_PLK，读FIFO写Powerlink状态；此状态下若检测到DW计数器数值DwCnt与req_len_i的值相等时，并且检测到iHostAck有效或DwCnt的值为1时，则跳转到S_21状态；以上条件都不满足，则继续保持在S_20状态；
S_21:RD_FIFO_WR_PLK_END，读FIFO写Powerlink结束状态；此状态下若检测到写命令信号无效，并且检测到主机写信号oHostWrite信号有效或者主机应答输入信号iHostAck信号有效，则跳转回S_19状态；以上条件都不满足，则继续保持在S_21状态；
S_22:WR_FIFO_RD_PLK，写FIFO读Powerlink状态；此状态下若检测到DW计数器数值DwCnt与req_len_i的值相等时，并且iHostAck信号和主机读信号oHostRead信号同时有效时，则跳转到S_23状态；以上条件都不满足，则继续保持在S_22状态；
S_23:WR_FIFO_RD_PLK_END，写FIFO读Powerlink结束状态；此状态下若检测到读命令信号rd_cmd无效，则跳转回S_19状态；否则继续保持在S_23状态。
5.根据权利要求1所述的实现Powerlink工业实时以太网通讯的IP核，其特征在于，所述IP核应用于主站设备设计时，其与上位机共同构成Powerlink主站的核心部件，所述主站设备在通讯时的通讯方法为：所述上位机上应用程序的控制信息会依次通过API接口、用户层、软接口、内核层、MAC层、网口输出，连接到从站设备的工控设备，实现对所述从站身份的工控设备的控制。
6.根据权利要求5所述的实现Powerlink工业实时以太网通讯的IP核，其特征在于，所述IP核应用于从站设备设计时，所述IP核与工控设备的应用层共同构成从站设备的核心部件，所述从站设备在通讯时的通讯方法为：Powerlink主站传递的控制信息会依次通过网口、MAC层、内核层、软接口、用户层，使工控设备最终按照接收到的控制信息执行指定动作。
7.根据权利要求1所述的实现Powerlink工业实时以太网通讯的IP核，其特征在于，所述软接口至少由下列一种接口构成：DPRAM、片内总线AHB、片内总线AXI、片内总线Avalon、片内总线Wishbone、PCIe总线。
8.根据权利要求7所述的实现Powerlink工业实时以太网通讯的IP核，其特征在于，当片内总线AXI作为所述IP核的软接口时，设计AXI_EPC信号接口与Powerlink内核连接；当PCIe总线作为所述IP核的软接口时，设计PCIe_to_EPL信号接口与Powerlink内核连接。
9.根据权利要求1所述的实现Powerlink工业实时以太网通讯的IP核，其特征在于，所述MAC层包括open MAC和open HUB，且采用的Powerlink网络物理接口是RJ45的网口。
10.根据权利要求7所述的实现Powerlink工业实时以太网通讯的IP核，其特征在于，当IP核与应用层同在一个FPGA内，设计实现Powerlink工业实时以太网通讯的主/从站设备，Powerlink协议栈内核层和用户层需要通信，而周期控制的方式就是使用中断；添加MSI_GEN模块，采用MSI中断机制；当IP核与应用层分别在FPGA和微处理器内，设计实现Powerlink工业实时以太网通讯的主/从站设备，PCIe不参与Powerlink协议栈内部中断处理过程；采用XIntc中断控制器进行中断控制。
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